JPH07147335A - 不揮発性半導体記憶装置の製造方法 - Google Patents
不揮発性半導体記憶装置の製造方法Info
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- JPH07147335A JPH07147335A JP29333193A JP29333193A JPH07147335A JP H07147335 A JPH07147335 A JP H07147335A JP 29333193 A JP29333193 A JP 29333193A JP 29333193 A JP29333193 A JP 29333193A JP H07147335 A JPH07147335 A JP H07147335A
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Abstract
(57)【要約】
【目的】スプリットゲート型のフラッシュメモリの情報
書込み時の誤動作を抑止する方法に関する。 【構成】半導体基板１１上に絶縁膜１２，ポリシリコン
層１３，選択酸化膜１４を順次形成し、選択酸化膜１４
をマスクにしてポリシリコン層１３をエッチングしてポ
リシリコン層１３に段差１３Ａを形成し、選択酸化膜１
４を全面エッチングし、選択酸化膜１４をマスクにして
ポリシリコン層１３をエッチングしてフローティングゲ
ート１５を形成して絶縁膜１２に段差１２Ａを形成し、
フローティングゲート１５をマスクにして絶縁膜１２を
ウエットエッチングし、全面に酸化処理を施してゲート
絶縁膜１６を形成したのちに、フローティングゲート１
５の上部から側部にかけてコントロールゲート１７を形
成すること。
書込み時の誤動作を抑止する方法に関する。 【構成】半導体基板１１上に絶縁膜１２，ポリシリコン
層１３，選択酸化膜１４を順次形成し、選択酸化膜１４
をマスクにしてポリシリコン層１３をエッチングしてポ
リシリコン層１３に段差１３Ａを形成し、選択酸化膜１
４を全面エッチングし、選択酸化膜１４をマスクにして
ポリシリコン層１３をエッチングしてフローティングゲ
ート１５を形成して絶縁膜１２に段差１２Ａを形成し、
フローティングゲート１５をマスクにして絶縁膜１２を
ウエットエッチングし、全面に酸化処理を施してゲート
絶縁膜１６を形成したのちに、フローティングゲート１
５の上部から側部にかけてコントロールゲート１７を形
成すること。
Description
【０００１】
【産業上の利用分野】本発明は不揮発性半導体記憶装置
の製造方法に関し、更に詳しく言えば、スプリットゲー
ト型のフラッシュメモリの情報書込み時の誤動作を抑止
する方法に関する。
の製造方法に関し、更に詳しく言えば、スプリットゲー
ト型のフラッシュメモリの情報書込み時の誤動作を抑止
する方法に関する。
【０００２】
【従来の技術】以下で、従来例に係る不揮発性半導体記
憶装置の製造方法について図面を参照しながら説明す
る。従来例に係る不揮発性半導体記憶装置は、図１２に
示すようにコントロールゲート（７）がゲート絶縁膜
（６）を介してフローティングゲート（５）の上部から
側部にかけて形成されてなることを特徴とするスプリッ
ト型フラッシュメモリと称するフラッシュメモリであ
る。
憶装置の製造方法について図面を参照しながら説明す
る。従来例に係る不揮発性半導体記憶装置は、図１２に
示すようにコントロールゲート（７）がゲート絶縁膜
（６）を介してフローティングゲート（５）の上部から
側部にかけて形成されてなることを特徴とするスプリッ
ト型フラッシュメモリと称するフラッシュメモリであ
る。
【０００３】まず、図８に示すように、半導体基板
（１）上にSiO2膜からなる絶縁膜（２）とポリシリコン
層（３）を順次形成し、ポリシリコン層（３）上にＬＯ
ＣＯＳ膜（４）を形成する。次に、図９に示すようにＬ
ＯＣＯＳ膜（４）をマスクにしてポリシリコン層（３）
をエッチング・除去し、フローティングゲート（５）を
形成する。
（１）上にSiO2膜からなる絶縁膜（２）とポリシリコン
層（３）を順次形成し、ポリシリコン層（３）上にＬＯ
ＣＯＳ膜（４）を形成する。次に、図９に示すようにＬ
ＯＣＯＳ膜（４）をマスクにしてポリシリコン層（３）
をエッチング・除去し、フローティングゲート（５）を
形成する。
【０００４】次いで、図１０に示すように絶縁膜（２）
をフッ酸系のエッチング液で等方性エッチングしてフロ
ーティングゲート（５）直下にのみ残存するようにエッ
チング・除去する。次に、図１１に示すように熱酸化膜
を形成し、絶縁膜（２）やＬＯＣＯＳ膜（４）と一体化
させてゲート絶縁膜（６）を形成し、その上にポリシリ
コン層を形成してフローティングゲート（５）の上部か
ら側部にかけて残存するようにパターニングしてコント
ロールゲート（７）を形成し、フローティングゲート
（５）及びコントロールゲート（７）をマスクにして不
純物を半導体基板（１）上に注入してソース／ドレイン
領域層（８，９）を形成することにより、図１２に示す
ようなスプリット型フラッシュメモリを形成していた。
をフッ酸系のエッチング液で等方性エッチングしてフロ
ーティングゲート（５）直下にのみ残存するようにエッ
チング・除去する。次に、図１１に示すように熱酸化膜
を形成し、絶縁膜（２）やＬＯＣＯＳ膜（４）と一体化
させてゲート絶縁膜（６）を形成し、その上にポリシリ
コン層を形成してフローティングゲート（５）の上部か
ら側部にかけて残存するようにパターニングしてコント
ロールゲート（７）を形成し、フローティングゲート
（５）及びコントロールゲート（７）をマスクにして不
純物を半導体基板（１）上に注入してソース／ドレイン
領域層（８，９）を形成することにより、図１２に示す
ようなスプリット型フラッシュメモリを形成していた。
【０００５】なお、上記のスプリット型フラッシュメモ
リにおいては、書き込み対象のメモリセル（以下選択セ
ルと称する）のトランジスタをＯＮさせて、電子をフロ
ーティングゲート（５）に注入することによりプログラ
ムの書き込みをしていた。
リにおいては、書き込み対象のメモリセル（以下選択セ
ルと称する）のトランジスタをＯＮさせて、電子をフロ
ーティングゲート（５）に注入することによりプログラ
ムの書き込みをしていた。
【０００６】
【発明が解決しようとする課題】しかしながら、上記従
来の不揮発性半導体記憶装置によると、絶縁膜（１２）
をウエットエッチングで除去する際に、フローティング
ゲート（５）の角から下部へとエッチング液が入りこん
でしまい、フローティングゲート（５）直下の絶縁膜
（２）に食い込み（２Ａ）が生じるので、その後の酸化
処理で形成されるこのあたりのゲート絶縁膜（６）の形
状は、図６に示すようにフローティングゲート（５）の
下部に向かって食い込んでしまう。
来の不揮発性半導体記憶装置によると、絶縁膜（１２）
をウエットエッチングで除去する際に、フローティング
ゲート（５）の角から下部へとエッチング液が入りこん
でしまい、フローティングゲート（５）直下の絶縁膜
（２）に食い込み（２Ａ）が生じるので、その後の酸化
処理で形成されるこのあたりのゲート絶縁膜（６）の形
状は、図６に示すようにフローティングゲート（５）の
下部に向かって食い込んでしまう。
【０００７】このため、下地のゲート絶縁膜（６）の形
状に依存するコントロールゲート（７）の角部（７Ａ）
の形状が尖鋭になり、かつコントロールゲート（７）と
フローティングゲート（５）との間の間隔が狭くなるの
で、この間で電子の移動がなされやすくなる。これによ
り、図１３に示すように、書込み時にコントロールゲー
ト（５）の電圧（ＶCG）が０Ｖ，ソース電圧（Ｖｓ）が
１２Ｖ，ソース電圧（Ｖｓ）によって誘起されるフロー
ティングゲートの電圧（ＶFG）が１０Ｖとなる非選択セ
ルにおいて、コントロールゲート（７）とフローティン
グゲート（５）との間の電位差が約１０Ｖと大きくなる
ので、尖鋭なコントロールゲートの角部（７Ａ）から電
子（ｅ- ）が排出され、フローティングゲート（５）へ
と誤って注入されてしまうという現象が生じる（以下で
この現象をリバーストンネリング現象と称する）。
状に依存するコントロールゲート（７）の角部（７Ａ）
の形状が尖鋭になり、かつコントロールゲート（７）と
フローティングゲート（５）との間の間隔が狭くなるの
で、この間で電子の移動がなされやすくなる。これによ
り、図１３に示すように、書込み時にコントロールゲー
ト（５）の電圧（ＶCG）が０Ｖ，ソース電圧（Ｖｓ）が
１２Ｖ，ソース電圧（Ｖｓ）によって誘起されるフロー
ティングゲートの電圧（ＶFG）が１０Ｖとなる非選択セ
ルにおいて、コントロールゲート（７）とフローティン
グゲート（５）との間の電位差が約１０Ｖと大きくなる
ので、尖鋭なコントロールゲートの角部（７Ａ）から電
子（ｅ- ）が排出され、フローティングゲート（５）へ
と誤って注入されてしまうという現象が生じる（以下で
この現象をリバーストンネリング現象と称する）。
【０００８】以上により、書き込み禁止の非選択セルに
於いて、誤ってプログラムの書き込みがなされてしまう
という問題が生じていた。
於いて、誤ってプログラムの書き込みがなされてしまう
という問題が生じていた。
【０００９】
【課題を解決するための手段】本発明は上記従来の欠点
に鑑み成されたもので、半導体基板（１１）上に絶縁膜
（１２），ポリシリコン層（１３）を順次形成し、該ポ
リシリコン層（１３）上に選択酸化膜（１４）を形成す
る図１の工程と、前記選択酸化膜（１４）をマスクにし
て前記ポリシリコン層（１３）をエッチングし、ポリシ
リコン層（１３）に段差（１３Ａ）を形成する図２に示
す工程と、前記選択酸化膜（１４）を全面エッチングし
て前記選択酸化膜（１４）の形成領域を減少する図３に
示す工程と、前記選択酸化膜（１４）をマスクにしてポ
リシリコン層（１３）をエッチング・除去してフローテ
ィングゲート（１５）を形成し、前記絶縁膜（１２）に
段差（１２Ａ）を形成する図４の工程と、前記フローテ
ィングゲート（１５）をマスクにして前記絶縁膜（１
２）をウエットエッチングして除去する図５に示す工程
と、図６に示すように全面を酸化してゲート絶縁膜（１
６）を形成したのちに、前記フローティングゲート（１
５）の上部から側部にかけてコントロールゲート（１
７）を形成し、前記フローティングゲート（１５）及び
コントロールゲート（１７）をマスクにして不純物を前
記半導体基板（１１）に注入してソース／ドレイン領域
層（１８，１９）を形成する図７に示す工程とを有する
ことにより、リバーストンネリング現象を極力抑止し、
非選択セルに於ける誤ったプログラム書き込みを抑止す
ることを可能にする不揮発性半導体記憶装置の製造方法
を提供するものである。
に鑑み成されたもので、半導体基板（１１）上に絶縁膜
（１２），ポリシリコン層（１３）を順次形成し、該ポ
リシリコン層（１３）上に選択酸化膜（１４）を形成す
る図１の工程と、前記選択酸化膜（１４）をマスクにし
て前記ポリシリコン層（１３）をエッチングし、ポリシ
リコン層（１３）に段差（１３Ａ）を形成する図２に示
す工程と、前記選択酸化膜（１４）を全面エッチングし
て前記選択酸化膜（１４）の形成領域を減少する図３に
示す工程と、前記選択酸化膜（１４）をマスクにしてポ
リシリコン層（１３）をエッチング・除去してフローテ
ィングゲート（１５）を形成し、前記絶縁膜（１２）に
段差（１２Ａ）を形成する図４の工程と、前記フローテ
ィングゲート（１５）をマスクにして前記絶縁膜（１
２）をウエットエッチングして除去する図５に示す工程
と、図６に示すように全面を酸化してゲート絶縁膜（１
６）を形成したのちに、前記フローティングゲート（１
５）の上部から側部にかけてコントロールゲート（１
７）を形成し、前記フローティングゲート（１５）及び
コントロールゲート（１７）をマスクにして不純物を前
記半導体基板（１１）に注入してソース／ドレイン領域
層（１８，１９）を形成する図７に示す工程とを有する
ことにより、リバーストンネリング現象を極力抑止し、
非選択セルに於ける誤ったプログラム書き込みを抑止す
ることを可能にする不揮発性半導体記憶装置の製造方法
を提供するものである。
【００１０】
【作 用】本発明に係る不揮発性半導体記憶装置の製造
方法によれば、図３に示すように選択酸化膜（１４）を
エッチングして、例えば選択酸化膜（１４）直下のポリ
シリコン層（１３）の形成領域に比して小さくなるよう
に選択酸化膜（１４）の形成領域を減少したのちに図４
に示すようにエッチングされた選択酸化膜（１４）をマ
スクにしてポリシリコン層（１３）をエッチング・除去
してフローティングゲート（１５）を形成して絶縁膜
（１２）に段差（１２Ａ）を形成しているので、その
後、ウエットエッチングによって絶縁膜（１２）をエッ
チングし、フローティングゲート（１５）直下の絶縁膜
（１２）のみを残存させる図５の工程でエッチング液が
段差（１２Ａ）に阻まれて、フローティングゲート（１
５）の角部から下部へと入り込まなくなる。
方法によれば、図３に示すように選択酸化膜（１４）を
エッチングして、例えば選択酸化膜（１４）直下のポリ
シリコン層（１３）の形成領域に比して小さくなるよう
に選択酸化膜（１４）の形成領域を減少したのちに図４
に示すようにエッチングされた選択酸化膜（１４）をマ
スクにしてポリシリコン層（１３）をエッチング・除去
してフローティングゲート（１５）を形成して絶縁膜
（１２）に段差（１２Ａ）を形成しているので、その
後、ウエットエッチングによって絶縁膜（１２）をエッ
チングし、フローティングゲート（１５）直下の絶縁膜
（１２）のみを残存させる図５の工程でエッチング液が
段差（１２Ａ）に阻まれて、フローティングゲート（１
５）の角部から下部へと入り込まなくなる。
【００１１】このため、フローティングゲート（１５）
の形成領域に絶縁膜（１２）が丁度残存されるので、従
来のようにフローティングゲート（１５）直下の絶縁膜
（１２）に食い込みが生じない。これにより、その後全
面に酸化処理を施して、ゲート絶縁膜（１６）を形成し
ても、その端部はフローティングゲート（１５）直下に
向けて食い込まないので、下地のゲート絶縁膜（１６）
の形状に依存するコントロールゲートの角部（１７Ａ）
の形状が尖鋭にならず、かつコントロールゲート（１
７）とフローティングゲート（１５）との間隔が従来に
比して広くなる。
の形成領域に絶縁膜（１２）が丁度残存されるので、従
来のようにフローティングゲート（１５）直下の絶縁膜
（１２）に食い込みが生じない。これにより、その後全
面に酸化処理を施して、ゲート絶縁膜（１６）を形成し
ても、その端部はフローティングゲート（１５）直下に
向けて食い込まないので、下地のゲート絶縁膜（１６）
の形状に依存するコントロールゲートの角部（１７Ａ）
の形状が尖鋭にならず、かつコントロールゲート（１
７）とフローティングゲート（１５）との間隔が従来に
比して広くなる。
【００１２】従って、コントロールゲート（１７）とフ
ローティングゲート（１５）との間の電位差が大きくな
っても、その間で電子の移動が起こりにくくなり、従来
生じていた非選択セルでの尖鋭なコントロールゲートの
角部からフローティングゲートへの電子注入を極力抑止
することができるので、非選択セルに誤ってプログラム
が書き込まれることを極力抑止することが可能になる。
ローティングゲート（１５）との間の電位差が大きくな
っても、その間で電子の移動が起こりにくくなり、従来
生じていた非選択セルでの尖鋭なコントロールゲートの
角部からフローティングゲートへの電子注入を極力抑止
することができるので、非選択セルに誤ってプログラム
が書き込まれることを極力抑止することが可能になる。
【００１３】
【実施例】以下に本発明の実施例に係る不揮発性半導体
記憶装置の製造方法を図面を参照しながら説明する。本
発明の実施例に係る不揮発性半導体記憶装置は、図７に
示すようにコントロールゲート（１７）がゲート絶縁膜
（１６）を介してフローティングゲート（１５）の上部
から側部にかけて形成されてなることを特徴とするスプ
リット型フラッシュメモリと称するフラッシュメモリで
ある。
記憶装置の製造方法を図面を参照しながら説明する。本
発明の実施例に係る不揮発性半導体記憶装置は、図７に
示すようにコントロールゲート（１７）がゲート絶縁膜
（１６）を介してフローティングゲート（１５）の上部
から側部にかけて形成されてなることを特徴とするスプ
リット型フラッシュメモリと称するフラッシュメモリで
ある。
【００１４】まず、図１に示すように、半導体基板（１
１）上にSiO2膜からなる絶縁膜（１２）を９００℃のド
ライ酸化で形成し、膜厚２０００Åのポリシリコン層
（１３）を形成する。その後、不図示のSiN 膜を堆積
し、所定の領域に開口を形成したのちにポリシリコン層
（１３）を９００℃の温度で熱酸化して、SiN 膜の開口
にＬＯＣＯＳ〔Local Oxidation of Silicon〕膜（１
４）を形成したのちにSiN 膜を除去する。
１）上にSiO2膜からなる絶縁膜（１２）を９００℃のド
ライ酸化で形成し、膜厚２０００Åのポリシリコン層
（１３）を形成する。その後、不図示のSiN 膜を堆積
し、所定の領域に開口を形成したのちにポリシリコン層
（１３）を９００℃の温度で熱酸化して、SiN 膜の開口
にＬＯＣＯＳ〔Local Oxidation of Silicon〕膜（１
４）を形成したのちにSiN 膜を除去する。
【００１５】次に、図２に示すようにＬＯＣＯＳ膜（１
４）をマスクにして、流量５０SCCMのＨＢｒガス、５０
０SCCMのＨClガスを用いて、圧力７５０mTorr 、ＲＦパ
ワー２００Ｗの条件下で、膜厚２０００Åのポリシリコ
ン層（１３）を約１０００Å程度エッチングする。次い
で、図３に示すようにフッ酸系のエッチング液を用いて
ＬＯＣＯＳ膜（１４）の全面を３００〜４００Å程度エ
ッチング・除去する。このとき、段差（１３Ａ）の部分
のポリシリコン層（１３）の形成領域に比してＬＯＣＯ
Ｓ膜（１４）の形成領域は小さくなる。
４）をマスクにして、流量５０SCCMのＨＢｒガス、５０
０SCCMのＨClガスを用いて、圧力７５０mTorr 、ＲＦパ
ワー２００Ｗの条件下で、膜厚２０００Åのポリシリコ
ン層（１３）を約１０００Å程度エッチングする。次い
で、図３に示すようにフッ酸系のエッチング液を用いて
ＬＯＣＯＳ膜（１４）の全面を３００〜４００Å程度エ
ッチング・除去する。このとき、段差（１３Ａ）の部分
のポリシリコン層（１３）の形成領域に比してＬＯＣＯ
Ｓ膜（１４）の形成領域は小さくなる。
【００１６】次に、図４に示すようにＬＯＣＯＳ膜（１
４）をマスクにして、流量５０SCCMのＨＢｒガス、５０
０SCCMのＨClガスを用いて、圧力７５０mTorr 、ＲＦパ
ワー２００Ｗの条件下で、ポリシリコン層（１３）をエ
ッチング・除去する。このとき、同時に下地の絶縁膜
（１２）も多少エッチングされるが、ポリシリコン層
（１３）の段差に対応して絶縁膜（１２）にも段差（１
２Ａ）が形成される。
４）をマスクにして、流量５０SCCMのＨＢｒガス、５０
０SCCMのＨClガスを用いて、圧力７５０mTorr 、ＲＦパ
ワー２００Ｗの条件下で、ポリシリコン層（１３）をエ
ッチング・除去する。このとき、同時に下地の絶縁膜
（１２）も多少エッチングされるが、ポリシリコン層
（１３）の段差に対応して絶縁膜（１２）にも段差（１
２Ａ）が形成される。
【００１７】次いで、フッ酸系のエッチング液を用い
て、フローティングゲート（１５）及びＬＯＣＯＳ膜
（１４）をマスクにして絶縁膜（１２）を等方性エッチ
ングする。この工程では、絶縁膜（１２）に段差（１２
Ａ）が形成されているので、従来のようにエッチング液
がフローティングゲート（１５）の下に入り込むことが
抑止され、その形成領域は図５に示すように、丁度フロ
ーティングゲート（１５）の形成領域とオーバーラップ
される程度になる。
て、フローティングゲート（１５）及びＬＯＣＯＳ膜
（１４）をマスクにして絶縁膜（１２）を等方性エッチ
ングする。この工程では、絶縁膜（１２）に段差（１２
Ａ）が形成されているので、従来のようにエッチング液
がフローティングゲート（１５）の下に入り込むことが
抑止され、その形成領域は図５に示すように、丁度フロ
ーティングゲート（１５）の形成領域とオーバーラップ
される程度になる。
【００１８】次に、全面を９５０℃の温度で２５０Å程
度熱酸化膜を形成し、図６に示すように絶縁膜（１２）
やＬＯＣＯＳ膜（１４）とともにゲート絶縁膜（１６）
を形成する。次いで、ＷSi膜を１５００Å、ポリシリコ
ンを１５００Å順次形成し、フローティングゲート（１
５）の上部から側部にかけて残存するようにパターニン
グしてコントロールゲート（１７）を形成し、フローテ
ィングゲート（１５）及びコントロールゲート（１７）
をマスクにして不純物を半導体基板（１１）上に注入し
てソース／ドレイン領域層（１８，１９）を形成して、
図７に示すようなスプリット型フラッシュメモリが形成
される。
度熱酸化膜を形成し、図６に示すように絶縁膜（１２）
やＬＯＣＯＳ膜（１４）とともにゲート絶縁膜（１６）
を形成する。次いで、ＷSi膜を１５００Å、ポリシリコ
ンを１５００Å順次形成し、フローティングゲート（１
５）の上部から側部にかけて残存するようにパターニン
グしてコントロールゲート（１７）を形成し、フローテ
ィングゲート（１５）及びコントロールゲート（１７）
をマスクにして不純物を半導体基板（１１）上に注入し
てソース／ドレイン領域層（１８，１９）を形成して、
図７に示すようなスプリット型フラッシュメモリが形成
される。
【００１９】以上説明したように、本発明の実施例に係
る不揮発性半導体記憶装置の製造方法によれば、図２に
示すようにＬＯＣＯＳ膜（１４）をマスクにしてポリシ
リコン層（１３）をエッチングして、ポリシリコン層
（１３）に段差（１３Ａ）を形成し、図３に示すように
ＬＯＣＯＳ膜（１４）の全面をエッチングして、ＬＯＣ
ＯＳ膜（１４）の形成領域を減少したのちに図４に示す
ようにエッチングされたＬＯＣＯＳ膜（１４）をマスク
にしてポリシリコン層（１３）をエッチング・除去して
フローティングゲート（１５）を形成し、絶縁膜（１
２）に段差（１２Ａ）を形成している。
る不揮発性半導体記憶装置の製造方法によれば、図２に
示すようにＬＯＣＯＳ膜（１４）をマスクにしてポリシ
リコン層（１３）をエッチングして、ポリシリコン層
（１３）に段差（１３Ａ）を形成し、図３に示すように
ＬＯＣＯＳ膜（１４）の全面をエッチングして、ＬＯＣ
ＯＳ膜（１４）の形成領域を減少したのちに図４に示す
ようにエッチングされたＬＯＣＯＳ膜（１４）をマスク
にしてポリシリコン層（１３）をエッチング・除去して
フローティングゲート（１５）を形成し、絶縁膜（１
２）に段差（１２Ａ）を形成している。
【００２０】このため、フッ酸系のエッチング液を用い
たウエットエッチングによって絶縁膜（１２）をエッチ
ングし、フローティングゲート（１５）直下の絶縁膜
（１２）のみを残存させる図５に示すような工程でエッ
チング液が段差（１２Ａ）に阻まれて、従来のようにフ
ローティングゲート（１５）の角から下部へと入りこま
なくなる。
たウエットエッチングによって絶縁膜（１２）をエッチ
ングし、フローティングゲート（１５）直下の絶縁膜
（１２）のみを残存させる図５に示すような工程でエッ
チング液が段差（１２Ａ）に阻まれて、従来のようにフ
ローティングゲート（１５）の角から下部へと入りこま
なくなる。
【００２１】これにより、フローティングゲート（１
５）の形成領域とちょうど一致するように絶縁膜（１
２）が残存するので、従来のようにフローティングゲー
ト（１５）直下の絶縁膜（１２）に食い込みが生じず、
その後図６に示すように全面に酸化処理を施して、ゲー
ト絶縁膜（１６）を形成しても、その端部はフローティ
ングゲート（１５）の下部に向けて食い込まない。
５）の形成領域とちょうど一致するように絶縁膜（１
２）が残存するので、従来のようにフローティングゲー
ト（１５）直下の絶縁膜（１２）に食い込みが生じず、
その後図６に示すように全面に酸化処理を施して、ゲー
ト絶縁膜（１６）を形成しても、その端部はフローティ
ングゲート（１５）の下部に向けて食い込まない。
【００２２】このため、下地のゲート絶縁膜（１６）の
形状に依存するコントロールゲートの角部（１７Ａ）の
形状が尖鋭にならず、かつコントロールゲート（１７）
とフローティングゲート（１５）との間隔が従来に比し
て広くなる。従って、コントロールゲート（１７）とフ
ローティングゲート（１５）との間の電位差が大きくな
っても、その間で電子の移動が起こりにくくなり、従来
生じていた非選択セルでの尖鋭なコントロールゲートの
角部からフローティングゲートへの電子注入を極力抑止
することができるので、非選択セルに誤ってプログラム
が書き込まれることを極力抑止することが可能になる。
形状に依存するコントロールゲートの角部（１７Ａ）の
形状が尖鋭にならず、かつコントロールゲート（１７）
とフローティングゲート（１５）との間隔が従来に比し
て広くなる。従って、コントロールゲート（１７）とフ
ローティングゲート（１５）との間の電位差が大きくな
っても、その間で電子の移動が起こりにくくなり、従来
生じていた非選択セルでの尖鋭なコントロールゲートの
角部からフローティングゲートへの電子注入を極力抑止
することができるので、非選択セルに誤ってプログラム
が書き込まれることを極力抑止することが可能になる。
【００２３】
【発明の効果】以上説明したように本発明に係る不揮発
性半導体記憶装置の製造方法によれば、選択酸化膜（１
４）をエッチングして、選択酸化膜（１４）の形成領域
を減少したのちにエッチングされた選択酸化膜（１４）
をマスクにしてポリシリコン層（１３）をエッチング・
除去してフローティングゲート（１５）を形成し、絶縁
膜（１２）に段差（１２Ａ）を形成しているので、ウエ
ットエッチングによって絶縁膜（１２）をエッチング
し、フローティングゲート（１５）直下の絶縁膜（１
２）のみを残存させるその後の工程でエッチング液が段
差（１２Ａ）に阻まれて、フローティングゲート（１
５）の下部まで入り込まなくなる。
性半導体記憶装置の製造方法によれば、選択酸化膜（１
４）をエッチングして、選択酸化膜（１４）の形成領域
を減少したのちにエッチングされた選択酸化膜（１４）
をマスクにしてポリシリコン層（１３）をエッチング・
除去してフローティングゲート（１５）を形成し、絶縁
膜（１２）に段差（１２Ａ）を形成しているので、ウエ
ットエッチングによって絶縁膜（１２）をエッチング
し、フローティングゲート（１５）直下の絶縁膜（１
２）のみを残存させるその後の工程でエッチング液が段
差（１２Ａ）に阻まれて、フローティングゲート（１
５）の下部まで入り込まなくなる。
【００２４】このため、コントロールゲートの角部（１
７Ａ）の形状が尖鋭にならず、かつコントロールゲート
（１７）とフローティングゲート（１５）との間隔が従
来に比して広くなる。従って、コントロールゲート（１
７）とフローティングゲート（１５）との間の電位差が
大きくなっても、その間で電子の移動が起こりにくくな
り、従来生じていた非選択セルでの尖鋭なコントロール
ゲートの角部からフローティングゲートへの電子注入を
極力抑止することができるので、非選択セルに誤ってプ
ログラムが書き込まれることを極力抑止することが可能
になる。
７Ａ）の形状が尖鋭にならず、かつコントロールゲート
（１７）とフローティングゲート（１５）との間隔が従
来に比して広くなる。従って、コントロールゲート（１
７）とフローティングゲート（１５）との間の電位差が
大きくなっても、その間で電子の移動が起こりにくくな
り、従来生じていた非選択セルでの尖鋭なコントロール
ゲートの角部からフローティングゲートへの電子注入を
極力抑止することができるので、非選択セルに誤ってプ
ログラムが書き込まれることを極力抑止することが可能
になる。
【図１】本発明の実施例に係る不揮発性半導体記憶装置
の製造方法を説明する第１の断面図である。
の製造方法を説明する第１の断面図である。
【図２】本発明の実施例に係る不揮発性半導体記憶装置
の製造方法を説明する第２の断面図である。
の製造方法を説明する第２の断面図である。
【図３】本発明の実施例に係る不揮発性半導体記憶装置
の製造方法を説明する第３の断面図である。
の製造方法を説明する第３の断面図である。
【図４】本発明の実施例に係る不揮発性半導体記憶装置
の製造方法を説明する第４の断面図である。
の製造方法を説明する第４の断面図である。
【図５】本発明の実施例に係る不揮発性半導体記憶装置
の製造方法を説明する第５の断面図である。
の製造方法を説明する第５の断面図である。
【図６】本発明の実施例に係る不揮発性半導体記憶装置
の製造方法を説明する第６の断面図である。
の製造方法を説明する第６の断面図である。
【図７】本発明の実施例に係る不揮発性半導体記憶装置
の製造方法を説明する第７の断面図である。
の製造方法を説明する第７の断面図である。
【図８】従来例に係る不揮発性半導体記憶装置の製造方
法を説明する第１の断面図である。
法を説明する第１の断面図である。
【図９】従来例に係る不揮発性半導体記憶装置の製造方
法を説明する第２の断面図である。
法を説明する第２の断面図である。
【図１０】従来例に係る不揮発性半導体記憶装置の製造
方法を説明する第３の断面図である。
方法を説明する第３の断面図である。
【図１１】従来例に係る不揮発性半導体記憶装置の製造
方法を説明する第４の断面図である。
方法を説明する第４の断面図である。
【図１２】従来例に係る不揮発性半導体記憶装置の製造
方法を説明する第５の断面図である。
方法を説明する第５の断面図である。
【図１３】従来例に係る不揮発性半導体記憶装置の問題
点を説明する図である。
点を説明する図である。
Claims (1)
- 【請求項１】 半導体基板（１１）上に絶縁膜（１
２），ポリシリコン層（１３）を順次形成し、該ポリシ
リコン層（１３）上に選択酸化膜（１４）を形成する工
程と、 前記選択酸化膜（１４）をマスクにして前記ポリシリコ
ン層（１３）をエッチングし、ポリシリコン層（１３）
に段差（１３Ａ）を形成する工程と、 前記選択酸化膜（１４）を全面エッチングして前記選択
酸化膜（１４）の形成領域を減少する工程と、 前記選択酸化膜（１４）をマスクにしてポリシリコン層
（１３）をエッチング・除去してフローティングゲート
（１５）を形成し、前記絶縁膜（１２）に段差（１２
Ａ）を形成する工程と、 前記フローティングゲート（１５）をマスクにして前記
絶縁膜（１２）をウエットエッチングして除去する工程
と、 全面を酸化してゲート絶縁膜（１６）を形成したのち
に、前記フローティングゲート（１５）の上部から側部
にかけてコントロールゲート（１７）を形成し、前記フ
ローティングゲート（１５）及びコントロールゲート
（１７）をマスクにして不純物を前記半導体基板（１
１）に注入してソース／ドレイン領域層（１８，１９）
を形成する工程とを有することを特徴とする不揮発性半
導体記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29333193A JPH07147335A (ja) | 1993-11-24 | 1993-11-24 | 不揮発性半導体記憶装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29333193A JPH07147335A (ja) | 1993-11-24 | 1993-11-24 | 不揮発性半導体記憶装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07147335A true JPH07147335A (ja) | 1995-06-06 |
Family
ID=17793442
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29333193A Pending JPH07147335A (ja) | 1993-11-24 | 1993-11-24 | 不揮発性半導体記憶装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07147335A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6368976B1 (en) | 1999-01-26 | 2002-04-09 | Seiko Epson Corporation | Method for manufacturing a semiconductor device having film thickness difference between a control gate and a floating gate |
| US6608348B2 (en) | 2000-03-13 | 2003-08-19 | Seiko Epson Corporation | Nonvolatile semiconductor memory array with skewed array arrangement |
-
1993
- 1993-11-24 JP JP29333193A patent/JPH07147335A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6368976B1 (en) | 1999-01-26 | 2002-04-09 | Seiko Epson Corporation | Method for manufacturing a semiconductor device having film thickness difference between a control gate and a floating gate |
| US6608348B2 (en) | 2000-03-13 | 2003-08-19 | Seiko Epson Corporation | Nonvolatile semiconductor memory array with skewed array arrangement |
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