JPH0897302A - 半導体記憶装置の製造方法 - Google Patents
半導体記憶装置の製造方法Info
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- JPH0897302A JPH0897302A JP22983494A JP22983494A JPH0897302A JP H0897302 A JPH0897302 A JP H0897302A JP 22983494 A JP22983494 A JP 22983494A JP 22983494 A JP22983494 A JP 22983494A JP H0897302 A JPH0897302 A JP H0897302A
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- nitride film
- film
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Abstract
(57)【要約】
【目的】カップリング比を高めることができ、書き込み
・消去電圧の低電圧化を図れる半導体記憶装置の製造方
法を実現する。 【構成】シリコン基板１上に酸化膜１１を形成した後、
窒化膜１２を形成し、窒化膜１２の所定の領域にレジス
ト１３を解像度限界でできる最小寸法で形成し、形成し
たレジスト１３を所望の寸法となるように細径化処理を
行い、レジスト１３で被覆された領域を除く窒化膜１２
および酸化膜１１を除去し、窒化膜形成領域を除く領域
にゲート酸化膜５を形成し、窒化膜１２およびその下層
の酸化膜１１を除去して開口部１４を形成し、開口部１
４にトンネル酸化膜６ａを形成してトンネル窓６を形成
する。
・消去電圧の低電圧化を図れる半導体記憶装置の製造方
法を実現する。 【構成】シリコン基板１上に酸化膜１１を形成した後、
窒化膜１２を形成し、窒化膜１２の所定の領域にレジス
ト１３を解像度限界でできる最小寸法で形成し、形成し
たレジスト１３を所望の寸法となるように細径化処理を
行い、レジスト１３で被覆された領域を除く窒化膜１２
および酸化膜１１を除去し、窒化膜形成領域を除く領域
にゲート酸化膜５を形成し、窒化膜１２およびその下層
の酸化膜１１を除去して開口部１４を形成し、開口部１
４にトンネル酸化膜６ａを形成してトンネル窓６を形成
する。
Description
【０００１】
【産業上の利用分野】本発明は、電荷蓄積層としてのフ
ローティングゲートを有する半導体記憶装置の製造方法
に関するものである。
ローティングゲートを有する半導体記憶装置の製造方法
に関するものである。
【０００２】
【従来の技術】一般に、フラッシュＥＥＰＲＯＭ等のフ
ローティングゲートを有する半導体不揮発性記憶装置
は、電源電圧の低下、高集積化に伴い、チップ内部で用
いる書込・消去電圧の低下が必要になってきている。
ローティングゲートを有する半導体不揮発性記憶装置
は、電源電圧の低下、高集積化に伴い、チップ内部で用
いる書込・消去電圧の低下が必要になってきている。
【０００３】書き込み・消去電圧の低下のためには、た
とえばカップリング容量の増加、トンネル酸化膜の薄膜
化が有効であるが、トンネル酸化膜の薄膜化には、デー
タの保持特性からくる限界がある。そのため、従来よ
り、ゲート酸化膜に、いわゆるトンネル窓を形成するこ
とによって、カップリング容量を増加させ、低電圧化を
達成する方法がとられている。
とえばカップリング容量の増加、トンネル酸化膜の薄膜
化が有効であるが、トンネル酸化膜の薄膜化には、デー
タの保持特性からくる限界がある。そのため、従来よ
り、ゲート酸化膜に、いわゆるトンネル窓を形成するこ
とによって、カップリング容量を増加させ、低電圧化を
達成する方法がとられている。
【０００４】
【発明が解決しようとする課題】ところで、従来の方法
ではトンネル窓を形成するには、そのトンネル窓の大き
さは、レジストの解像限界で決まっている。このため、
１μｍルールでは１μｍ×１μｍの窓、０．３５μｍル
ールでは０．３５μｍ×０．３５μｍの窓となる。した
がって、カップリング容量を大きくするためには、トン
ネル窓を小さくする必要があるが、上述したレジストの
解像度からくる限界のために、カップリング容量の増大
にも限界がある。
ではトンネル窓を形成するには、そのトンネル窓の大き
さは、レジストの解像限界で決まっている。このため、
１μｍルールでは１μｍ×１μｍの窓、０．３５μｍル
ールでは０．３５μｍ×０．３５μｍの窓となる。した
がって、カップリング容量を大きくするためには、トン
ネル窓を小さくする必要があるが、上述したレジストの
解像度からくる限界のために、カップリング容量の増大
にも限界がある。
【０００５】また、従来の方法では、高集積化に伴い、
セルサイズが最小寸法となってきたため、トンネル窓を
形成することが困難となり、チャネル全面がトンネルゲ
ートとなってきていることから、さらにカップリング容
量の増大が困難となっている。
セルサイズが最小寸法となってきたため、トンネル窓を
形成することが困難となり、チャネル全面がトンネルゲ
ートとなってきていることから、さらにカップリング容
量の増大が困難となっている。
【０００６】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、カップリング比を高めることが
でき、書き込み・消去電圧の低電圧化を図れる半導体記
憶装置の製造方法を提供することにある。
のであり、その目的は、カップリング比を高めることが
でき、書き込み・消去電圧の低電圧化を図れる半導体記
憶装置の製造方法を提供することにある。
【０００７】
【課題を解決するための手段】上記目的を達成するた
め、本発明の半導体記憶装置の製造方法は、基板上に酸
化膜を形成した後、窒化膜を形成し、上記窒化膜の所定
の領域にレジストを解像度限界でできる最小寸法で形成
し、形成したレジストを所望の寸法となるように細径化
処理を行い、レジストで被覆された領域を除く上記窒化
膜および酸化膜を除去し、レジストをマスクとしてゲー
ト酸化膜を形成し、レジストを除去した後、窒化膜およ
びその下層の酸化膜を除去して開口部を形成し、上記開
口部にトンネル酸化膜を形成してトンネル窓を形成す
る。
め、本発明の半導体記憶装置の製造方法は、基板上に酸
化膜を形成した後、窒化膜を形成し、上記窒化膜の所定
の領域にレジストを解像度限界でできる最小寸法で形成
し、形成したレジストを所望の寸法となるように細径化
処理を行い、レジストで被覆された領域を除く上記窒化
膜および酸化膜を除去し、レジストをマスクとしてゲー
ト酸化膜を形成し、レジストを除去した後、窒化膜およ
びその下層の酸化膜を除去して開口部を形成し、上記開
口部にトンネル酸化膜を形成してトンネル窓を形成す
る。
【０００８】
【作用】本発明の製造方法によれば、まず基板上に酸化
膜を形成した後、ＣＶＤ法等によって窒化膜を形成す
る。そして、窒化膜の所定の領域にレジストを解像度限
界でできる最小寸法で形成する。次に、このレジストに
対して所望の寸法となるように細径化処理、たとえばレ
ジスト剥離用のアッシャーにかけ寸法を細らせる。次い
で、レジストで被覆された領域を除く窒化膜および酸化
膜を、たとえばエッチングにより除去した後、レジスト
をマスクとしてゲート酸化膜を形成する。次に、レジス
トを除去した後、窒化膜およびその下層の酸化膜を、た
とえばエッチングにより除去して開口部を形成し、この
開口部にトンネル酸化膜を形成してトンネル窓を形成す
る。
膜を形成した後、ＣＶＤ法等によって窒化膜を形成す
る。そして、窒化膜の所定の領域にレジストを解像度限
界でできる最小寸法で形成する。次に、このレジストに
対して所望の寸法となるように細径化処理、たとえばレ
ジスト剥離用のアッシャーにかけ寸法を細らせる。次い
で、レジストで被覆された領域を除く窒化膜および酸化
膜を、たとえばエッチングにより除去した後、レジスト
をマスクとしてゲート酸化膜を形成する。次に、レジス
トを除去した後、窒化膜およびその下層の酸化膜を、た
とえばエッチングにより除去して開口部を形成し、この
開口部にトンネル酸化膜を形成してトンネル窓を形成す
る。
【０００９】
【実施例】図１は、本発明に係る製造方法により製造し
た半導体記憶装置の構成例を示す断面図である。図１に
おいて、１はシリコン基板、２は素子分離領域、３はＮ
+ ソース拡散層、４はＮ+ ドレイン拡散層、５はゲート
酸化膜、６はトンネル窓、６ａはトンネル酸化膜、７は
フローティングゲート、８は層間絶縁膜、９はコントロ
ールゲートをそれぞれ示している。図１は、チャネルに
トンネル窓６が形成されている場合の構成例を示してい
る。
た半導体記憶装置の構成例を示す断面図である。図１に
おいて、１はシリコン基板、２は素子分離領域、３はＮ
+ ソース拡散層、４はＮ+ ドレイン拡散層、５はゲート
酸化膜、６はトンネル窓、６ａはトンネル酸化膜、７は
フローティングゲート、８は層間絶縁膜、９はコントロ
ールゲートをそれぞれ示している。図１は、チャネルに
トンネル窓６が形成されている場合の構成例を示してい
る。
【００１０】図１の構成の半導体記憶装置の製造方法
を、図２および図３を参照しながら順を追って説明す
る。
を、図２および図３を参照しながら順を追って説明す
る。
【００１１】まず、図２（Ａ）に示すように、シリコン
基板１上に、たとえばメモリ部のＰ型ウェル拡散層を形
成した後、熱酸化法などにより所定厚さの酸化膜１１を
形成し、さらに窒化膜（ＳｉＮ）をマスクとして厚さ４
０００オングストローム程度の素子分離領域２を形成す
る。次に、素子分離領域２を形成時の窒化膜を除去した
後、酸化膜１１および素子分離領域２上に厚さ１００オ
ングストローム程度の窒化膜１２をＣＶＤ法にて形成す
る。このとき、下地酸化膜１１は、窒化膜のエッチング
の際に残る膜厚で可能な限り、たとえば５０〜１００オ
ングストローム程度に薄くする。ここで、このときの酸
化膜１１の膜厚をαとする。
基板１上に、たとえばメモリ部のＰ型ウェル拡散層を形
成した後、熱酸化法などにより所定厚さの酸化膜１１を
形成し、さらに窒化膜（ＳｉＮ）をマスクとして厚さ４
０００オングストローム程度の素子分離領域２を形成す
る。次に、素子分離領域２を形成時の窒化膜を除去した
後、酸化膜１１および素子分離領域２上に厚さ１００オ
ングストローム程度の窒化膜１２をＣＶＤ法にて形成す
る。このとき、下地酸化膜１１は、窒化膜のエッチング
の際に残る膜厚で可能な限り、たとえば５０〜１００オ
ングストローム程度に薄くする。ここで、このときの酸
化膜１１の膜厚をαとする。
【００１２】次に、たとえばＥＢ(Electron Beam) や光
波を用いて、図２（Ｂ）に示すように、トンネル窓形成
のためのレジスト１３をチャネル領域となる窒化膜１２
上に解像限界でできる最小寸法で形成する。
波を用いて、図２（Ｂ）に示すように、トンネル窓形成
のためのレジスト１３をチャネル領域となる窒化膜１２
上に解像限界でできる最小寸法で形成する。
【００１３】次いで、図２（Ｃ）に示すように、レジス
ト１３をレジスト剥離用のアッシャーにかけ、寸法を細
らせ、所望の寸法になったところでアッシングを止め
る。次に、図２（Ｄ）に示すように、アッシングによっ
て細径化されたレジスト１３をマスクにして、窒化膜１
２をエッチングし、続いて下地酸化膜１１をウェットエ
ッチングにて除去する。
ト１３をレジスト剥離用のアッシャーにかけ、寸法を細
らせ、所望の寸法になったところでアッシングを止め
る。次に、図２（Ｄ）に示すように、アッシングによっ
て細径化されたレジスト１３をマスクにして、窒化膜１
２をエッチングし、続いて下地酸化膜１１をウェットエ
ッチングにて除去する。
【００１４】次に、レジスト１３を除去した後、図３
（Ａ）に示すように、熱酸化処理によりゲート酸化膜５
を成膜する。このとき形成する膜厚は、所望の酸化膜厚
に上述した膜厚αを加えた膜厚とする。
（Ａ）に示すように、熱酸化処理によりゲート酸化膜５
を成膜する。このとき形成する膜厚は、所望の酸化膜厚
に上述した膜厚αを加えた膜厚とする。
【００１５】次に、窒化膜１２をエッチングにて除去
し、続いてウェットエッチングで除去した窒化膜１２下
の酸化膜１１を除去し、図３（Ｂ）に示すように、トン
ネル窓となる開口部１４を形成する。このとき、ゲート
酸化膜５の膜厚は、上述した膜厚α分だけエッチングで
減少し、２０ｎｍ〜５０ｎｍ程度となる。
し、続いてウェットエッチングで除去した窒化膜１２下
の酸化膜１１を除去し、図３（Ｂ）に示すように、トン
ネル窓となる開口部１４を形成する。このとき、ゲート
酸化膜５の膜厚は、上述した膜厚α分だけエッチングで
減少し、２０ｎｍ〜５０ｎｍ程度となる。
【００１６】次いで、図３（Ｃ）に示すように、熱酸化
処理により上述した開口部１４に膜厚５ｎｍ〜１０ｎｍ
のトンネル酸化膜６ａを成膜し、トンネル窓６を形成す
る。
処理により上述した開口部１４に膜厚５ｎｍ〜１０ｎｍ
のトンネル酸化膜６ａを成膜し、トンネル窓６を形成す
る。
【００１７】そして、図３（Ｄ）に示すように、ゲート
酸化膜５およびトンネル窓６上に、ポリシリコンを用い
て、たとえばＣＶＤ法によりフローティングゲート７を
形成する。このフローティングゲート７の膜厚は特に限
定されないが、たとえば１００ｎｍ程度に設定される。
次に、たとえばＯＮＯ膜（ＳｉＯ2 ／ＳｉＮ／ＳｉＯ
2 ）からなる層間絶縁膜８を形成する。次いで、層間絶
縁膜８上に、ポリシリコンからなるコントロールゲート
９を、たとえばＣＶＤ法により形成する。このコントロ
ールゲート９の膜厚は特に限定されないが、たとえば２
００ｎｍ程度に設定される。そして、コントロールゲー
ト９、層間絶縁膜８およびフローティングゲート７を順
次エッチング加工した後、たとえばＡｓ，Ｐ等のＮ+ イ
オン注入を行ってＮ + ソース拡散層３およびＮ+ ドレイ
ン拡散層４を形成する。
酸化膜５およびトンネル窓６上に、ポリシリコンを用い
て、たとえばＣＶＤ法によりフローティングゲート７を
形成する。このフローティングゲート７の膜厚は特に限
定されないが、たとえば１００ｎｍ程度に設定される。
次に、たとえばＯＮＯ膜（ＳｉＯ2 ／ＳｉＮ／ＳｉＯ
2 ）からなる層間絶縁膜８を形成する。次いで、層間絶
縁膜８上に、ポリシリコンからなるコントロールゲート
９を、たとえばＣＶＤ法により形成する。このコントロ
ールゲート９の膜厚は特に限定されないが、たとえば２
００ｎｍ程度に設定される。そして、コントロールゲー
ト９、層間絶縁膜８およびフローティングゲート７を順
次エッチング加工した後、たとえばＡｓ，Ｐ等のＮ+ イ
オン注入を行ってＮ + ソース拡散層３およびＮ+ ドレイ
ン拡散層４を形成する。
【００１８】以上説明したように、本実施例によれば、
シリコン基板１上に酸化膜１１を形成した後、窒化膜１
２を形成し、窒化膜１１の所定の領域にレジスト１３を
解像度限界でできる最小寸法で形成し、形成したレジス
ト１３を所望の寸法となるように細径化処理を行い、レ
ジスト１３で被覆された領域を除く窒化膜１２および酸
化膜１１を除去し、窒化膜形成領域を除く領域にゲート
酸化膜５を形成し、窒化膜１２およびその下層の酸化膜
１１を除去して開口部１４を形成し、開口部１４にトン
ネル酸化膜６ａを形成してトンネル窓６を形成するの
で、カップリング比を高めることができ、半導体記憶素
子の書き込み・消去電圧、ひいては電源電圧の低電圧化
を図ることができる。また、高耐圧のトランジスタもサ
イズを小さくでき、高集積化を実現できる。さらに、ト
ンネル窓６の面積は、１／１０〜１／１００程度にでき
ることから、酸化膜に欠陥の含まれる率が下がり、書き
換え回数の向上、初期不良の低下等を図れ、ひいては信
頼性の向上を図ることができる。
シリコン基板１上に酸化膜１１を形成した後、窒化膜１
２を形成し、窒化膜１１の所定の領域にレジスト１３を
解像度限界でできる最小寸法で形成し、形成したレジス
ト１３を所望の寸法となるように細径化処理を行い、レ
ジスト１３で被覆された領域を除く窒化膜１２および酸
化膜１１を除去し、窒化膜形成領域を除く領域にゲート
酸化膜５を形成し、窒化膜１２およびその下層の酸化膜
１１を除去して開口部１４を形成し、開口部１４にトン
ネル酸化膜６ａを形成してトンネル窓６を形成するの
で、カップリング比を高めることができ、半導体記憶素
子の書き込み・消去電圧、ひいては電源電圧の低電圧化
を図ることができる。また、高耐圧のトランジスタもサ
イズを小さくでき、高集積化を実現できる。さらに、ト
ンネル窓６の面積は、１／１０〜１／１００程度にでき
ることから、酸化膜に欠陥の含まれる率が下がり、書き
換え回数の向上、初期不良の低下等を図れ、ひいては信
頼性の向上を図ることができる。
【００１９】図４は、本発明に係る製造方法により製造
された半導体記憶装置の他の構成例を示す断面図で、ド
レイン側にトンネル窓６を形成した例を示している。本
例では、Ｎ+ ドレイン拡散層４からチャネル側に延在さ
せて形成されるＮ-ドレイン拡散層４ａ上にトンネル窓
６が形成される。この場合、フローティングゲート７の
形成前に、少なくともＮ- ドレイン拡散層４ａの形成が
行われ、その他の工程は上述した図１の場合と同様に行
われ、上述した効果と同様の効果を得ることができる。
された半導体記憶装置の他の構成例を示す断面図で、ド
レイン側にトンネル窓６を形成した例を示している。本
例では、Ｎ+ ドレイン拡散層４からチャネル側に延在さ
せて形成されるＮ-ドレイン拡散層４ａ上にトンネル窓
６が形成される。この場合、フローティングゲート７の
形成前に、少なくともＮ- ドレイン拡散層４ａの形成が
行われ、その他の工程は上述した図１の場合と同様に行
われ、上述した効果と同様の効果を得ることができる。
【００２０】図５は、本発明に係る製造方法により製造
された半導体記憶装置の他の構成例を示す断面図で、ソ
ース側にトンネル窓６を形成した例を示している。本例
では、Ｎ+ ソース拡散層３からチャネル側に延在させて
形成されるＮ- ソース拡散層３ａ上にトンネル窓６が形
成される。この場合も、フローティングゲート７の形成
前に、少なくともＮ- ソース拡散層３ａの形成が行わ
れ、その他の工程は上述した図１の場合と同様に行わ
れ、上述した効果と同様の効果を得ることができる。
された半導体記憶装置の他の構成例を示す断面図で、ソ
ース側にトンネル窓６を形成した例を示している。本例
では、Ｎ+ ソース拡散層３からチャネル側に延在させて
形成されるＮ- ソース拡散層３ａ上にトンネル窓６が形
成される。この場合も、フローティングゲート７の形成
前に、少なくともＮ- ソース拡散層３ａの形成が行わ
れ、その他の工程は上述した図１の場合と同様に行わ
れ、上述した効果と同様の効果を得ることができる。
【００２１】なお、上述した各例においては、トンネル
窓６として横断面が方形状パターンのものを例に説明し
たが、たとえば図６に示すように、長方形状のパターン
で形成することも可能である。また、本発明が、トンネ
ル窓を有する不揮発性のメモリの全てに適用できること
はいうまでもない。
窓６として横断面が方形状パターンのものを例に説明し
たが、たとえば図６に示すように、長方形状のパターン
で形成することも可能である。また、本発明が、トンネ
ル窓を有する不揮発性のメモリの全てに適用できること
はいうまでもない。
【００２２】
【発明の効果】以上説明したように、本発明の半導体記
憶装置の製造方法によれば、カップリング比を高めるこ
とができ、半導体記憶素子の書き込み・消去電圧、ひい
ては電源電圧の低電圧化を図ることができる。また、高
耐圧のトランジスタもサイズを小さくでき、高集積化を
実現できる。さらに、トンネル窓の面積を、従来の１／
１０〜１／１００程度とすることができる。その結果、
酸化膜に欠陥の含まれる率が下がり、書き換え回数の向
上、初期不良の低下等を図れ、ひいては信頼性の向上を
図ることができる。
憶装置の製造方法によれば、カップリング比を高めるこ
とができ、半導体記憶素子の書き込み・消去電圧、ひい
ては電源電圧の低電圧化を図ることができる。また、高
耐圧のトランジスタもサイズを小さくでき、高集積化を
実現できる。さらに、トンネル窓の面積を、従来の１／
１０〜１／１００程度とすることができる。その結果、
酸化膜に欠陥の含まれる率が下がり、書き換え回数の向
上、初期不良の低下等を図れ、ひいては信頼性の向上を
図ることができる。
【図１】本発明に係る製造方法により製造された半導体
記憶装置の構成例を示す断面図である。
記憶装置の構成例を示す断面図である。
【図２】図１に示す半導体記憶装置の製造方法を説明す
るための図である。
るための図である。
【図３】図１に示す半導体記憶装置の製造方法を説明す
るための図である。
るための図である。
【図４】本発明に係る製造方法により製造された半導体
記憶装置の他の構成例を示す断面図で、ドレイン側にト
ンネル窓を形成した例を示す図である。
記憶装置の他の構成例を示す断面図で、ドレイン側にト
ンネル窓を形成した例を示す図である。
【図５】本発明に係る製造方法により製造された半導体
記憶装置の他の構成例を示す断面図で、ソース側にトン
ネル窓を形成した例を示す図である。
記憶装置の他の構成例を示す断面図で、ソース側にトン
ネル窓を形成した例を示す図である。
【図６】トンネル窓を長方形状パターンに形成した場合
の構成例を示す簡略平面図である。
の構成例を示す簡略平面図である。
１…シリコン基板 ２…素子分離領域 ３…Ｎ+ ソース拡散層 ３ａ…Ｎ- ソース拡散層 ４…Ｎ+ ドレイン拡散層 ４ａ…Ｎ- ドレイン拡散層 ５…ゲート酸化膜 ６…トンネル窓 ６ａ…トンネル酸化膜 ７…フローティングゲート ８…層間絶縁膜 ９…コントロールゲート １２…窒化膜 １４…開口部
Claims (1)
- 【請求項１】 フローティングゲートを有し、当該フロ
ーティングゲートの下層のゲート酸化膜にトンネル窓が
形成された半導体記憶装置の製造方法であって、 基板上に酸化膜を形成した後、窒化膜を形成し、 上記窒化膜の所定の領域にレジストを解像度限界ででき
る最小寸法で形成し、 形成したレジストを所望の寸法となるように細径化処理
を行い、 レジストで被覆された領域を除く上記窒化膜および酸化
膜を除去し、 レジストをマスクとしてゲート酸化膜を形成し、 レジストを除去した後、窒化膜およびその下層の酸化膜
を除去して開口部を形成し、 上記開口部にトンネル酸化膜を形成してトンネル窓を形
成する半導体記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22983494A JPH0897302A (ja) | 1994-09-26 | 1994-09-26 | 半導体記憶装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22983494A JPH0897302A (ja) | 1994-09-26 | 1994-09-26 | 半導体記憶装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0897302A true JPH0897302A (ja) | 1996-04-12 |
Family
ID=16898408
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22983494A Pending JPH0897302A (ja) | 1994-09-26 | 1994-09-26 | 半導体記憶装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0897302A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6424003B2 (en) * | 1998-10-09 | 2002-07-23 | Lattice Semiconductor Corporation | EEPROM cell with self-aligned tunneling window |
| JP2003332476A (ja) * | 2002-05-07 | 2003-11-21 | Samsung Electronics Co Ltd | 平坦しないゲート絶縁膜を具備する不揮発性メモリ装置及びその製造方法 |
| JP2006024932A (ja) * | 2004-07-06 | 2006-01-26 | Samsung Electronics Co Ltd | 不揮発性メモリ素子のトンネリング絶縁膜を形成する方法 |
| FR3054723A1 (fr) * | 2016-07-27 | 2018-02-02 | Stmicroelectronics (Rousset) Sas | Cellule-memoire eeprom compacte avec zone d'injection tunnel reduite |
| CN113054001A (zh) * | 2021-03-16 | 2021-06-29 | 中国电子科技集团公司第五十八研究所 | 可编程的电源开关器件及其制备方法 |
-
1994
- 1994-09-26 JP JP22983494A patent/JPH0897302A/ja active Pending
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