JPH1117034A - 半導体記憶装置およびその製造方法 - Google Patents
半導体記憶装置およびその製造方法Info
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- JPH1117034A JPH1117034A JP9166990A JP16699097A JPH1117034A JP H1117034 A JPH1117034 A JP H1117034A JP 9166990 A JP9166990 A JP 9166990A JP 16699097 A JP16699097 A JP 16699097A JP H1117034 A JPH1117034 A JP H1117034A
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- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
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Abstract
(57)【要約】
【課題】 サブミクロン以下の微細化が可能な、消去ゲ
ートを備えたフローティングゲート型ＥＥＰＲＯＭの構
造とその製造方法を提供する。 【解決手段】 素子分離膜用酸化シリコン膜３を、Ｐ型
シリコン基板１の内部に埋め込むことにより、従来の、
素子分離膜をＰ型シリコン基板１上に形成する場合に比
べて、フローティングゲート電極６、コントロールゲー
ト電極８、消去ゲート電極１２と、Ｐ型シリコン基板１
との高低差を大幅に少なくすることができる。これによ
り、それぞれのゲート電極加工時のドライエッチのエッ
チ残りの問題が改善でき、またリソグラフィー時の焦点
深度の確保が容易になり、サブミクロン以下の微細な、
消去ゲートを備えたフローティングゲート型ＥＥＰＲＯ
Ｍを得ることができる。
ートを備えたフローティングゲート型ＥＥＰＲＯＭの構
造とその製造方法を提供する。 【解決手段】 素子分離膜用酸化シリコン膜３を、Ｐ型
シリコン基板１の内部に埋め込むことにより、従来の、
素子分離膜をＰ型シリコン基板１上に形成する場合に比
べて、フローティングゲート電極６、コントロールゲー
ト電極８、消去ゲート電極１２と、Ｐ型シリコン基板１
との高低差を大幅に少なくすることができる。これによ
り、それぞれのゲート電極加工時のドライエッチのエッ
チ残りの問題が改善でき、またリソグラフィー時の焦点
深度の確保が容易になり、サブミクロン以下の微細な、
消去ゲートを備えたフローティングゲート型ＥＥＰＲＯ
Ｍを得ることができる。
Description
【０００１】
【発明の属する技術分野】本発明は半導体記憶装置、特
に消去ゲート電極を備えたフローティングゲート型ＥＥ
ＰＲＯＭ（Electrically Erasable and Programmable R
ead Only Memory）と、その製造方法に関するものであ
る。
に消去ゲート電極を備えたフローティングゲート型ＥＥ
ＰＲＯＭ（Electrically Erasable and Programmable R
ead Only Memory）と、その製造方法に関するものであ
る。
【０００２】
【従来の技術】近年、各種コンピュータの内部および外
部記憶装置に、電源供給を行わなくても書込まれた情報
が保持できる不揮発性半導体記憶装置としてフローティ
ングゲート型ＥＥＰＲＯＭが利用されるようになってき
た。
部記憶装置に、電源供給を行わなくても書込まれた情報
が保持できる不揮発性半導体記憶装置としてフローティ
ングゲート型ＥＥＰＲＯＭが利用されるようになってき
た。
【０００３】フローティングゲート型ＥＥＰＲＯＭとし
ては、現在種々の構造が用いられているが、その一つと
して消去ゲート電極をフローティングゲート電極の近傍
に設けた構造のものが提案されている（例：特開平４−
３４０７６７号公報）。図１３から図１８はその製造方
法を説明するための示す工程順断面図であり、それぞれ
の図の（Ａ）は（Ｂ）のＢ−Ｂ’線に沿った部分の断面
の構造を示し、図（Ｂ）は図（Ａ）のＡ−Ａ’線に沿っ
た断面の構造を示している。
ては、現在種々の構造が用いられているが、その一つと
して消去ゲート電極をフローティングゲート電極の近傍
に設けた構造のものが提案されている（例：特開平４−
３４０７６７号公報）。図１３から図１８はその製造方
法を説明するための示す工程順断面図であり、それぞれ
の図の（Ａ）は（Ｂ）のＢ−Ｂ’線に沿った部分の断面
の構造を示し、図（Ｂ）は図（Ａ）のＡ−Ａ’線に沿っ
た断面の構造を示している。
【０００４】まず図１３に示すように、Ｐ型シリコン基
板２１の一方の主面側に選択的にイオン注入を行い、Ｎ
型拡散層２２ａ，２２ｂを形成する。Ｎ型拡散層２２
ａ，２２ｂはそれぞれメモリセルのソース、ドレインと
なる。
板２１の一方の主面側に選択的にイオン注入を行い、Ｎ
型拡散層２２ａ，２２ｂを形成する。Ｎ型拡散層２２
ａ，２２ｂはそれぞれメモリセルのソース、ドレインと
なる。
【０００５】次に図１４に示すように、Ｐ型シリコン基
板２１上に、素子分離用の酸化シリコン膜２３を公知の
ＣＶＤ技術によって形成し、フォトレジストを使用した
選択的ドライエッチング技術により酸化シリコン膜２３
の所定の部分を選択的に除去する。次いで、公知のＣＶ
Ｄ技術によって全面に酸化シリコン膜を形成した後、異
方性のドライエッチングをして、酸化シリコン膜２３の
側壁部上に酸化シリコンからなるサイドウォール膜２４
を形成する。
板２１上に、素子分離用の酸化シリコン膜２３を公知の
ＣＶＤ技術によって形成し、フォトレジストを使用した
選択的ドライエッチング技術により酸化シリコン膜２３
の所定の部分を選択的に除去する。次いで、公知のＣＶ
Ｄ技術によって全面に酸化シリコン膜を形成した後、異
方性のドライエッチングをして、酸化シリコン膜２３の
側壁部上に酸化シリコンからなるサイドウォール膜２４
を形成する。
【０００６】次に図１５に示すように、熱酸化法によっ
てＰ型シリコン基板２１の露出部にゲート酸化膜となる
酸化シリコン膜２５を形成した後、公知のＣＶＤ技術に
よってポリシリコン膜２６を全面に形成し、フォトレジ
ストを使用した選択的ドライエッチング技術によりポリ
シリコン膜２６の所定の部分を残して他の部分を除去す
る。このポリシリコン膜２６はフローティングゲート電
極として機能する。
てＰ型シリコン基板２１の露出部にゲート酸化膜となる
酸化シリコン膜２５を形成した後、公知のＣＶＤ技術に
よってポリシリコン膜２６を全面に形成し、フォトレジ
ストを使用した選択的ドライエッチング技術によりポリ
シリコン膜２６の所定の部分を残して他の部分を除去す
る。このポリシリコン膜２６はフローティングゲート電
極として機能する。
【０００７】次に図１６に示すように、熱酸化法によっ
て全面に酸化シリコン膜２７を形成し、その上に公知の
ＣＶＤ技術によりポリシリコン膜２８を形成する。その
後、公知のＣＶＤ技術によって酸化シリコン膜２９を形
成し、フォトレジストを使用した選択的エッチング技術
により酸化シリコン膜２９の所定の部分を残して他の部
分を除去する。次にこの酸化シリコン膜２９をマスクと
して、ポリシリコン膜２８の所定の部分を選択的に除去
する。このポリシリコン膜２８はコントロールゲート電
極として機能する。
て全面に酸化シリコン膜２７を形成し、その上に公知の
ＣＶＤ技術によりポリシリコン膜２８を形成する。その
後、公知のＣＶＤ技術によって酸化シリコン膜２９を形
成し、フォトレジストを使用した選択的エッチング技術
により酸化シリコン膜２９の所定の部分を残して他の部
分を除去する。次にこの酸化シリコン膜２９をマスクと
して、ポリシリコン膜２８の所定の部分を選択的に除去
する。このポリシリコン膜２８はコントロールゲート電
極として機能する。
【０００８】次に図１７に示すように、酸化シリコン膜
２９を公知のＣＶＤ技術により全面に形成してから、異
方性のドライエッチングをして、酸化シリコン膜２９と
ポリシリコン膜２８の側壁部上に酸化シリコン膜３０か
らなるサイドウォール膜を形成する。その後、酸化シリ
コン膜２９と酸化シリコン膜３０とをマスクとして、下
地のポリシリコン膜２６の所定の部分を残して他の不要
部分を除去する。
２９を公知のＣＶＤ技術により全面に形成してから、異
方性のドライエッチングをして、酸化シリコン膜２９と
ポリシリコン膜２８の側壁部上に酸化シリコン膜３０か
らなるサイドウォール膜を形成する。その後、酸化シリ
コン膜２９と酸化シリコン膜３０とをマスクとして、下
地のポリシリコン膜２６の所定の部分を残して他の不要
部分を除去する。
【０００９】次に図１８に示すように、熱酸化をして、
トンネル領域になる酸化シリコン膜３１をポリシリコン
膜２６の側面露出部上に形成する。その後、ポリシリコ
ン膜３２を公知のＣＶＤ技術により形成して、フォトレ
ジストを使用した選択的ドライエッチング技術によって
ポリシリコン膜３２の所定のパターン部分を残して他の
部分を除去し、ポリシリコン膜３２からなる消去ゲート
電極を形成する。
トンネル領域になる酸化シリコン膜３１をポリシリコン
膜２６の側面露出部上に形成する。その後、ポリシリコ
ン膜３２を公知のＣＶＤ技術により形成して、フォトレ
ジストを使用した選択的ドライエッチング技術によって
ポリシリコン膜３２の所定のパターン部分を残して他の
部分を除去し、ポリシリコン膜３２からなる消去ゲート
電極を形成する。
【００１０】ソース、ドレインとなるＮ型拡散層２２
ａ，２２ｂと、コントロールゲート電極であるポリシリ
コン膜２８と、消去ゲート電極であるポリシリコン膜３
２には、後に金属配線（図示せず）を形成する。
ａ，２２ｂと、コントロールゲート電極であるポリシリ
コン膜２８と、消去ゲート電極であるポリシリコン膜３
２には、後に金属配線（図示せず）を形成する。
【００１１】このようにして作製された半導体記憶装置
の動作について説明する。書込みをするときは、まずコ
ントロールゲート電極であるポリシリコン膜２８に電圧
１２Ｖを印加し、Ｐ型シリコン基板２１とソース領域で
あるＮ型拡散層２２ａを接地する。そして、ドレイン領
域であるＮ型拡散層２２ｂに１０Ｖ、１０×１０-6秒の
電圧パルスを印加する。このとき、ドレイン領域である
Ｎ型拡散層２２ｂとＰ型シリコン基板２１との境界付近
でホットエレクトロンが発生し、その一部分がカップリ
ングによって引き上げられたポリシリコン膜２６の電位
に引かれ、酸化シリコン膜２５を通してポリシリコン膜
２６に注入され、電圧パルス印加終了後もフローティン
グゲート電極であるポリシリコン膜２６中に蓄積された
ままとなって、書込みが完了する。
の動作について説明する。書込みをするときは、まずコ
ントロールゲート電極であるポリシリコン膜２８に電圧
１２Ｖを印加し、Ｐ型シリコン基板２１とソース領域で
あるＮ型拡散層２２ａを接地する。そして、ドレイン領
域であるＮ型拡散層２２ｂに１０Ｖ、１０×１０-6秒の
電圧パルスを印加する。このとき、ドレイン領域である
Ｎ型拡散層２２ｂとＰ型シリコン基板２１との境界付近
でホットエレクトロンが発生し、その一部分がカップリ
ングによって引き上げられたポリシリコン膜２６の電位
に引かれ、酸化シリコン膜２５を通してポリシリコン膜
２６に注入され、電圧パルス印加終了後もフローティン
グゲート電極であるポリシリコン膜２６中に蓄積された
ままとなって、書込みが完了する。
【００１２】次に消去をするには、コントロールゲート
電極であるポリシリコン膜２８、Ｐ型シリコン基板２１
とソース領域であるＮ型拡散層２２ａ、ドレイン領域で
あるＮ型拡散層２２ｂを接地し、消去ゲート電極である
ポリシリコン膜３２に１５Ｖ、１×１０-3秒の電圧パル
スを印加する。電圧パルス印加中に、フローティングゲ
ート電極であるポリシリコン膜２６中に蓄積されていた
電子が、トンネリングによって酸化シリコン膜３１を通
ってポリシリコン膜３２へ移動し、最終的にはポリシリ
コン膜２６中の電子が放出されて、消去が完了する。
電極であるポリシリコン膜２８、Ｐ型シリコン基板２１
とソース領域であるＮ型拡散層２２ａ、ドレイン領域で
あるＮ型拡散層２２ｂを接地し、消去ゲート電極である
ポリシリコン膜３２に１５Ｖ、１×１０-3秒の電圧パル
スを印加する。電圧パルス印加中に、フローティングゲ
ート電極であるポリシリコン膜２６中に蓄積されていた
電子が、トンネリングによって酸化シリコン膜３１を通
ってポリシリコン膜３２へ移動し、最終的にはポリシリ
コン膜２６中の電子が放出されて、消去が完了する。
【００１３】読出しは、コントロールゲート電極である
ポリシリコン膜２８に５Ｖ、ドレイン領域であるＮ型拡
散層２２ｂに１.５Ｖの電圧をそれぞれ印加し、Ｐ型シ
リコン基板２１とソース領域であるＮ型拡散層２２ａを
接地して、ドレイン領域であるＮ型拡散層２２ｂとソー
ス領域であるＮ型拡散層２２ａとの間に流れる電流を読
み取ることによって行う。
ポリシリコン膜２８に５Ｖ、ドレイン領域であるＮ型拡
散層２２ｂに１.５Ｖの電圧をそれぞれ印加し、Ｐ型シ
リコン基板２１とソース領域であるＮ型拡散層２２ａを
接地して、ドレイン領域であるＮ型拡散層２２ｂとソー
ス領域であるＮ型拡散層２２ａとの間に流れる電流を読
み取ることによって行う。
【００１４】書込みをしたフローティングゲート型ＥＰ
ＲＯＭでは、フローティングゲート電極であるポリシリ
コン膜２６中に蓄積された電子によってＭＯＳ（Metal-
Oxide-Silicon）型トランジスタとしてのしきい値電圧
が上昇するため、ドレイン領域であるＮ型拡散層２２ｂ
とソース領域であるＮ型拡散層２２ａとの間に流れる電
流は数ｐＡ以下となる。また一方、消去を行ったフロー
ティングゲート型ＥＥＰＲＯＭでは、書込み状態に比べ
てしきい値電圧が低下するため、上述の読出し動作を行
うと数μＡ〜数十μＡの電流が流れる。
ＲＯＭでは、フローティングゲート電極であるポリシリ
コン膜２６中に蓄積された電子によってＭＯＳ（Metal-
Oxide-Silicon）型トランジスタとしてのしきい値電圧
が上昇するため、ドレイン領域であるＮ型拡散層２２ｂ
とソース領域であるＮ型拡散層２２ａとの間に流れる電
流は数ｐＡ以下となる。また一方、消去を行ったフロー
ティングゲート型ＥＥＰＲＯＭでは、書込み状態に比べ
てしきい値電圧が低下するため、上述の読出し動作を行
うと数μＡ〜数十μＡの電流が流れる。
【００１５】以上のようにしてドレイン領域であるＮ型
拡散層２２ｂとソース領域であるＮ型拡散層２２ａとの
間に流れる電流によって、フローティングゲート型ＥＥ
ＰＲＯＭの書込み状態と消去状態を判別することができ
る。
拡散層２２ｂとソース領域であるＮ型拡散層２２ａとの
間に流れる電流によって、フローティングゲート型ＥＥ
ＰＲＯＭの書込み状態と消去状態を判別することができ
る。
【００１６】
【発明が解決しようとする課題】しかしながら、このよ
うな、従来の消去ゲート電極を有するフローティングゲ
ート型ＥＥＰＲＯＭにおいては、シリコン基板表面上に
ＣＶＤ膜からなる素子分離膜を形成し、その上から順次
フローティングゲート電極、コントロールゲート電極、
消去ゲート電極と積層していくため、フローティングゲ
ート電極、コントロールゲート電極、および消去ゲート
電極の形成時に、シリコン基板表面と各電極層との高低
差が非常に大きくなり、特に消去ゲート電極のリソグラ
フィー時の焦点深度確保が困難になったり、ドライエッ
チング時にエッチング残りが生じやすくなったりして、
サブミクロン以下の微細化が困難であるといった問題が
あった。
うな、従来の消去ゲート電極を有するフローティングゲ
ート型ＥＥＰＲＯＭにおいては、シリコン基板表面上に
ＣＶＤ膜からなる素子分離膜を形成し、その上から順次
フローティングゲート電極、コントロールゲート電極、
消去ゲート電極と積層していくため、フローティングゲ
ート電極、コントロールゲート電極、および消去ゲート
電極の形成時に、シリコン基板表面と各電極層との高低
差が非常に大きくなり、特に消去ゲート電極のリソグラ
フィー時の焦点深度確保が困難になったり、ドライエッ
チング時にエッチング残りが生じやすくなったりして、
サブミクロン以下の微細化が困難であるといった問題が
あった。
【００１７】本発明は上述のような従来の技術にあった
問題点を解決するもので、フローティングゲート電極、
コントロールゲート電極、消去ゲート電極とシリコン基
板表面との高低差の小さい、より微細加工が容易な消去
ゲート電極を有するフローティングゲート型半導体記憶
装置およびその製造方法を提供する。
問題点を解決するもので、フローティングゲート電極、
コントロールゲート電極、消去ゲート電極とシリコン基
板表面との高低差の小さい、より微細加工が容易な消去
ゲート電極を有するフローティングゲート型半導体記憶
装置およびその製造方法を提供する。
【００１８】
【課題を解決するための手段】この目的を達成するため
に本発明の半導体記憶装置および製造方法は以下の手段
を有する。
に本発明の半導体記憶装置および製造方法は以下の手段
を有する。
【００１９】請求項１の発明の半導体記憶装置は、一導
電型の半導体基板内に、その導電型とは反対の導電型の
ソース領域およびドレイン領域を備え、半導体基板内に
素子分離領域としての埋め込まれた素子分離絶縁膜を備
え、素子分離絶縁膜によって分離された半導体基板の所
定の領域に第一の絶縁膜を備え、この第一の絶縁膜上に
フローティングゲート電極を備え、フローティングゲー
ト電極上に第二の絶縁膜を介してコントロールゲート電
極を備え、トンネリング媒体となりうる絶縁膜を介し
て、フローティングゲート電極に接する消去ゲート電極
を備える。
電型の半導体基板内に、その導電型とは反対の導電型の
ソース領域およびドレイン領域を備え、半導体基板内に
素子分離領域としての埋め込まれた素子分離絶縁膜を備
え、素子分離絶縁膜によって分離された半導体基板の所
定の領域に第一の絶縁膜を備え、この第一の絶縁膜上に
フローティングゲート電極を備え、フローティングゲー
ト電極上に第二の絶縁膜を介してコントロールゲート電
極を備え、トンネリング媒体となりうる絶縁膜を介し
て、フローティングゲート電極に接する消去ゲート電極
を備える。
【００２０】さらに請求項２の発明の半導体記憶装置の
製造方法は、一導電型の半導体基板内に、それとは反対
の導電型のソース領域およびドレイン領域を形成する工
程と、半導体基板の素子分離領域となる部分を表面から
内部へ向けて所定の深さで溝を形成する工程と、この溝
部分に素子分離絶縁膜を埋め込む工程と、素子分離絶縁
膜によって分離された半導体基板の活性領域上に第一の
絶縁膜を形成する工程と、第一の絶縁膜上にフローティ
ングゲート電極を形成する工程と、フローティングゲー
ト電極上に第二の絶縁膜を介してコントロールゲート電
極を形成する工程と、フローティングゲート電極の側面
もしくは側面と上面の一部にトンネリング媒体となりう
る第三の絶縁膜を形成する工程と、第三の絶縁膜を覆う
ように消去ゲート電極を形成する工程とを備える。
製造方法は、一導電型の半導体基板内に、それとは反対
の導電型のソース領域およびドレイン領域を形成する工
程と、半導体基板の素子分離領域となる部分を表面から
内部へ向けて所定の深さで溝を形成する工程と、この溝
部分に素子分離絶縁膜を埋め込む工程と、素子分離絶縁
膜によって分離された半導体基板の活性領域上に第一の
絶縁膜を形成する工程と、第一の絶縁膜上にフローティ
ングゲート電極を形成する工程と、フローティングゲー
ト電極上に第二の絶縁膜を介してコントロールゲート電
極を形成する工程と、フローティングゲート電極の側面
もしくは側面と上面の一部にトンネリング媒体となりう
る第三の絶縁膜を形成する工程と、第三の絶縁膜を覆う
ように消去ゲート電極を形成する工程とを備える。
【００２１】さらに請求項５の発明の半導体記憶装置の
製造方法は、一導電型の第一の半導体基板上に第一の絶
縁膜を形成する工程と、第一の絶縁膜の素子形成領域と
なるべき部分を開孔する工程と、開孔部分に一導電型の
第二の半導体基板を形成する工程と、第二の半導体基板
内に第二の半導体基板と反対導電型のソース領域および
ドレイン領域を形成する工程と、第二の半導体基板上の
所定の部分に第二の絶縁膜を形成する工程と、第二の絶
縁膜上にフローティングゲート電極を形成する工程と、
フローティングゲート電極上に第三の絶縁膜を介してコ
ントロールゲート電極を形成する工程と、フローティン
グゲート電極の側面もしくは側面と上面の一部にトンネ
リング媒体となりうる第四の絶縁膜を形成する工程と、
第四の絶縁膜を覆うように消去ゲート電極を形成する工
程とを少なくとも含んでいる。
製造方法は、一導電型の第一の半導体基板上に第一の絶
縁膜を形成する工程と、第一の絶縁膜の素子形成領域と
なるべき部分を開孔する工程と、開孔部分に一導電型の
第二の半導体基板を形成する工程と、第二の半導体基板
内に第二の半導体基板と反対導電型のソース領域および
ドレイン領域を形成する工程と、第二の半導体基板上の
所定の部分に第二の絶縁膜を形成する工程と、第二の絶
縁膜上にフローティングゲート電極を形成する工程と、
フローティングゲート電極上に第三の絶縁膜を介してコ
ントロールゲート電極を形成する工程と、フローティン
グゲート電極の側面もしくは側面と上面の一部にトンネ
リング媒体となりうる第四の絶縁膜を形成する工程と、
第四の絶縁膜を覆うように消去ゲート電極を形成する工
程とを少なくとも含んでいる。
【００２２】さらに請求項６の発明の半導体記憶装置
は、一導電型の第一の半導体基板上の所定の部分に第一
の絶縁膜を備え、第一の半導体基板上の第一の絶縁膜に
覆われていない部分に第二の半導体基板を備え、第二の
半導体基板中に第二の半導体基板と反対導電型のソース
領域およびドレイン領域を備え、第二の半導体基板の所
定の領域に第一の絶縁膜を備え、第一の絶縁膜上にフロ
ーティングゲート電極を備え、フローティングゲート電
極上に第二の絶縁膜を介してコントロールゲート電極を
備え、トンネリング媒体となりうる絶縁膜を介して、フ
ローティングゲート電極に接する消去ゲート電極とを少
なくとも含んでいる。
は、一導電型の第一の半導体基板上の所定の部分に第一
の絶縁膜を備え、第一の半導体基板上の第一の絶縁膜に
覆われていない部分に第二の半導体基板を備え、第二の
半導体基板中に第二の半導体基板と反対導電型のソース
領域およびドレイン領域を備え、第二の半導体基板の所
定の領域に第一の絶縁膜を備え、第一の絶縁膜上にフロ
ーティングゲート電極を備え、フローティングゲート電
極上に第二の絶縁膜を介してコントロールゲート電極を
備え、トンネリング媒体となりうる絶縁膜を介して、フ
ローティングゲート電極に接する消去ゲート電極とを少
なくとも含んでいる。
【００２３】
【発明の実施の形態】以下本発明の第一の実施形態につ
いて図面を参照しながら説明する。
いて図面を参照しながら説明する。
【００２４】図１〜図８は、本発明の半導体記憶装置の
製造方法を説明する工程順断面図である。なお図１から
図８においては、それぞれ左図のＡ−Ａ’部の断面を右
図に示し、右図のＢ−Ｂ’部の断面を左図に示してい
る。
製造方法を説明する工程順断面図である。なお図１から
図８においては、それぞれ左図のＡ−Ａ’部の断面を右
図に示し、右図のＢ−Ｂ’部の断面を左図に示してい
る。
【００２５】まず図１に示すように、Ｐ型シリコン基板
１に、フォトレジストをマスクとして、Ａｓ+イオンを
４０ｋｅＶ、１×１０15ｃｍ-2の条件で選択的に注入
し、Ｎ型拡散層２ａ，２ｂを形成する。Ｎ型拡散層２
ａ，２ｂはそれぞれメモリセルのソース、ドレインとな
る。
１に、フォトレジストをマスクとして、Ａｓ+イオンを
４０ｋｅＶ、１×１０15ｃｍ-2の条件で選択的に注入
し、Ｎ型拡散層２ａ，２ｂを形成する。Ｎ型拡散層２
ａ，２ｂはそれぞれメモリセルのソース、ドレインとな
る。
【００２６】次に図２に示すように、Ｐ型シリコン基板
１の素子分離領域となる部分を、フォトレジストを用い
た選択的異方性ドライエッチング技術によって開孔す
る。本実施形態においては、ＨＢｒガスを用いて、パワ
ー２００Ｗ、圧力２０Ｐａの条件下でドライエッチング
することにより、Ｐ型シリコン基板１の表面から約３０
０ｎｍの深さで開孔した。
１の素子分離領域となる部分を、フォトレジストを用い
た選択的異方性ドライエッチング技術によって開孔す
る。本実施形態においては、ＨＢｒガスを用いて、パワ
ー２００Ｗ、圧力２０Ｐａの条件下でドライエッチング
することにより、Ｐ型シリコン基板１の表面から約３０
０ｎｍの深さで開孔した。
【００２７】次に図３に示すように、Ｐ型シリコン基板
１の一主面全面に、酸化シリコン膜３を公知のＣＶＤ技
術を用いて約６００ｎｍの厚さで形成し、開孔した素子
分離領域を埋め込む。次に全面にフォトレジスト１３を
塗布し、表面の平坦化を行う。
１の一主面全面に、酸化シリコン膜３を公知のＣＶＤ技
術を用いて約６００ｎｍの厚さで形成し、開孔した素子
分離領域を埋め込む。次に全面にフォトレジスト１３を
塗布し、表面の平坦化を行う。
【００２８】次いで図４に示すように、レジストと酸化
膜のエッチレートをほぼ同じにコントロールしたエッチ
バック技術により、シリコン基板１が露出するまでエッ
チングを行う。これによりＰ型シリコン基板１の開孔部
分にのみ酸化シリコン膜３が埋め込まれて、素子分離膜
となる。
膜のエッチレートをほぼ同じにコントロールしたエッチ
バック技術により、シリコン基板１が露出するまでエッ
チングを行う。これによりＰ型シリコン基板１の開孔部
分にのみ酸化シリコン膜３が埋め込まれて、素子分離膜
となる。
【００２９】その後、図５に示すように、熱酸化により
Ｐ型シリコン基板１の表面を酸化して、ゲート酸化膜と
なる酸化シリコン膜５を約３０ｎｍの厚さで形成する。
酸化シリコン膜５上にリンドープドポリシリコン膜６を
約２００ｎｍの厚さで形成し、フォトレジストを用いた
選択的ドライエッチング技術により所定の部分を残して
他の部分をエッチング除去する。
Ｐ型シリコン基板１の表面を酸化して、ゲート酸化膜と
なる酸化シリコン膜５を約３０ｎｍの厚さで形成する。
酸化シリコン膜５上にリンドープドポリシリコン膜６を
約２００ｎｍの厚さで形成し、フォトレジストを用いた
選択的ドライエッチング技術により所定の部分を残して
他の部分をエッチング除去する。
【００３０】次に図６に示すように、熱酸化法により膜
厚約２５ｎｍの酸化シリコン膜７を、Ｐ型シリコン基板
１の露出部分上およびリンドープドポリシリコン膜６上
に形成する。さらにその上に、リンドープドポリシリコ
ン膜８を約２００ｎｍの厚さで形成し、その上に公知の
ＣＶＤ技術を用いて酸化シリコン膜９を約３００ｎｍの
厚さで形成する。次いで、フォトレジストを用いた選択
的ドライエッチング技術により酸化シリコン膜９を部分
的にエッチング除去し、その後酸化シリコン膜９をマス
クとして使用して、リンドープドポリシリコン膜８を自
己整合的に部分的にエッチング除去する。このリンドー
プドポリシリコン膜８はコントロールゲート電極とな
る。また酸化シリコン膜９は、コントロールゲート電極
と、後に形成する消去ゲート電極とを電気的に絶縁する
役目を担う。
厚約２５ｎｍの酸化シリコン膜７を、Ｐ型シリコン基板
１の露出部分上およびリンドープドポリシリコン膜６上
に形成する。さらにその上に、リンドープドポリシリコ
ン膜８を約２００ｎｍの厚さで形成し、その上に公知の
ＣＶＤ技術を用いて酸化シリコン膜９を約３００ｎｍの
厚さで形成する。次いで、フォトレジストを用いた選択
的ドライエッチング技術により酸化シリコン膜９を部分
的にエッチング除去し、その後酸化シリコン膜９をマス
クとして使用して、リンドープドポリシリコン膜８を自
己整合的に部分的にエッチング除去する。このリンドー
プドポリシリコン膜８はコントロールゲート電極とな
る。また酸化シリコン膜９は、コントロールゲート電極
と、後に形成する消去ゲート電極とを電気的に絶縁する
役目を担う。
【００３１】次に図７に示すように、公知のＣＶＤ技術
によって酸化シリコン膜１０を約２００ｎｍの厚さに形
成し、異方性ドライエッチング技術を用いてエッチング
をして、リンドープドポリシリコン膜８の側壁に酸化シ
リコン膜１０からなるサイドウォール膜を約１５０ｎｍ
の幅で形成する。次に酸化シリコン膜９、酸化シリコン
膜１０をマスクとして使用して、下地のリンドープドポ
リシリコン膜６を自己整合的にエッチング除去する。こ
の時点で、リンドープドポリシリコン膜６は電気的に外
部との接続を断たれて、フローティングゲート電極とな
る。
によって酸化シリコン膜１０を約２００ｎｍの厚さに形
成し、異方性ドライエッチング技術を用いてエッチング
をして、リンドープドポリシリコン膜８の側壁に酸化シ
リコン膜１０からなるサイドウォール膜を約１５０ｎｍ
の幅で形成する。次に酸化シリコン膜９、酸化シリコン
膜１０をマスクとして使用して、下地のリンドープドポ
リシリコン膜６を自己整合的にエッチング除去する。こ
の時点で、リンドープドポリシリコン膜６は電気的に外
部との接続を断たれて、フローティングゲート電極とな
る。
【００３２】次に図８に示すように、リンドープドポリ
シリコン膜６の側壁の露出部を酸化して、トンネル酸化
膜となる酸化シリコン膜１１を約４０ｎｍの厚さに形成
する。その後リンドープドポリシリコン膜１２を全面に
形成し、フォトレジストを用いた選択的ドライエッチン
グ技術で部分的にエッチング除去することにより、消去
ゲート電極を形成して、図８に示すような消去ゲート電
極を備えたフローティングゲート型ＥＥＰＲＯＭのメモ
リセルを完成する。
シリコン膜６の側壁の露出部を酸化して、トンネル酸化
膜となる酸化シリコン膜１１を約４０ｎｍの厚さに形成
する。その後リンドープドポリシリコン膜１２を全面に
形成し、フォトレジストを用いた選択的ドライエッチン
グ技術で部分的にエッチング除去することにより、消去
ゲート電極を形成して、図８に示すような消去ゲート電
極を備えたフローティングゲート型ＥＥＰＲＯＭのメモ
リセルを完成する。
【００３３】なお、メモリセルのソース、ドレインであ
るＮ型拡散層２ａ，２ｂ、コントロールゲート電極であ
るリンドープドポリシリコン膜８、消去ゲート電極であ
るリンドープドポリシリコン膜１２に金属配線を形成接
続するのであるが、この説明では省略した。
るＮ型拡散層２ａ，２ｂ、コントロールゲート電極であ
るリンドープドポリシリコン膜８、消去ゲート電極であ
るリンドープドポリシリコン膜１２に金属配線を形成接
続するのであるが、この説明では省略した。
【００３４】本実施形態によれば、素子分離膜をＰ型シ
リコン基板１の内部に形成しているため、従来の素子分
離膜をＰ型シリコン基板１上に形成する場合に比べて、
フローティングゲート電極、コントロールゲート電極、
消去ゲート電極と、Ｐ型シリコン基板１との高低差を大
幅に少なくすることができ、各ゲート電極のドライエッ
チング時にエッチ残りが発生しにくくなり、またリソグ
ラフィー時の焦点深度確保も容易になるため、シリコン
基板上にＣＶＤ膜による素子分離膜を備えた従来の構造
に比べて、サブミクロン以下の微細な加工が可能とな
る。
リコン基板１の内部に形成しているため、従来の素子分
離膜をＰ型シリコン基板１上に形成する場合に比べて、
フローティングゲート電極、コントロールゲート電極、
消去ゲート電極と、Ｐ型シリコン基板１との高低差を大
幅に少なくすることができ、各ゲート電極のドライエッ
チング時にエッチ残りが発生しにくくなり、またリソグ
ラフィー時の焦点深度確保も容易になるため、シリコン
基板上にＣＶＤ膜による素子分離膜を備えた従来の構造
に比べて、サブミクロン以下の微細な加工が可能とな
る。
【００３５】なお上述の実施形態では、素子分離膜用の
酸化シリコン膜３を埋め込む技術として、レジストを用
いたエッチバック法を用いた例を示したが、ＣＭＰ（化
学的機械研摩法）法等を用いても同様の効果が得られる
ことは言うまでもない。
酸化シリコン膜３を埋め込む技術として、レジストを用
いたエッチバック法を用いた例を示したが、ＣＭＰ（化
学的機械研摩法）法等を用いても同様の効果が得られる
ことは言うまでもない。
【００３６】また、素子分離用の酸化シリコン膜３をシ
リコン基板１中に完全に埋め込んだ例を示したが、図９
に示すように一部埋め込まれた構造でも同様の効果が得
られることは言うまでもない。また素子分離膜として、
酸化シリコン膜の例を示したが、電気的な絶縁が可能な
膜であるならば特に制約はない。
リコン基板１中に完全に埋め込んだ例を示したが、図９
に示すように一部埋め込まれた構造でも同様の効果が得
られることは言うまでもない。また素子分離膜として、
酸化シリコン膜の例を示したが、電気的な絶縁が可能な
膜であるならば特に制約はない。
【００３７】次に本発明の第二の実施形態を図１０〜図
１２を用いて説明する。まず図１０に示すように、シリ
コン基板１上に素子分離用の酸化シリコン膜３を公知の
ＣＶＤ技術により約３００ｎｍの厚さに形成した後、レ
ジストを用いた選択的ドライエッチングにより、酸化シ
リコン膜３の所定の部分を残して他の部分を除去する。
１２を用いて説明する。まず図１０に示すように、シリ
コン基板１上に素子分離用の酸化シリコン膜３を公知の
ＣＶＤ技術により約３００ｎｍの厚さに形成した後、レ
ジストを用いた選択的ドライエッチングにより、酸化シ
リコン膜３の所定の部分を残して他の部分を除去する。
【００３８】次に図１１に示すように、酸化シリコン膜
３の除去部分に選択エピタキシャル層１４を約３００ｎ
ｍ成長させる。
３の除去部分に選択エピタキシャル層１４を約３００ｎ
ｍ成長させる。
【００３９】後は、第一の実施形態と同様に選択エピタ
キシャル層１４部分にソース２ａ、ドレイン２ｂ、酸化
シリコン膜５、フローティングゲート電極であるリンド
ープドポリシリコン膜６、酸化シリコン膜７、コントロ
ールゲート電極であるリンドープドポリシリコン膜８、
酸化シリコン膜９、サイドウォール膜である酸化シリコ
ン膜１０、トンネル酸化膜となる、酸化シリコン膜１
１、消去ゲート電極であるリンドープドポリシリコン膜
１２を形成し、図１２に示すような、消去ゲート電極を
備えたフローティングゲート型ＥＥＰＲＯＭのメモリセ
ルとする。
キシャル層１４部分にソース２ａ、ドレイン２ｂ、酸化
シリコン膜５、フローティングゲート電極であるリンド
ープドポリシリコン膜６、酸化シリコン膜７、コントロ
ールゲート電極であるリンドープドポリシリコン膜８、
酸化シリコン膜９、サイドウォール膜である酸化シリコ
ン膜１０、トンネル酸化膜となる、酸化シリコン膜１
１、消去ゲート電極であるリンドープドポリシリコン膜
１２を形成し、図１２に示すような、消去ゲート電極を
備えたフローティングゲート型ＥＥＰＲＯＭのメモリセ
ルとする。
【００４０】本実施形態には、第一の実施形態に比べて
素子分離を形成する工程数が少なくてすむという特長が
ある。
素子分離を形成する工程数が少なくてすむという特長が
ある。
【００４１】上記第一、第二の実施形態とも、消去ゲー
ト電極を備えた、スプリットゲートタイプのフローティ
ングゲート型ＥＥＰＲＯＭのメモリセルの構造および製
造方法について述べてたが、消去ゲート電極を備えた、
スタックゲートタイプのフローティングゲート型ＥＥＰ
ＲＯＭのメモリセルについても、同様の効果が得られる
ことはいうまでもない。
ト電極を備えた、スプリットゲートタイプのフローティ
ングゲート型ＥＥＰＲＯＭのメモリセルの構造および製
造方法について述べてたが、消去ゲート電極を備えた、
スタックゲートタイプのフローティングゲート型ＥＥＰ
ＲＯＭのメモリセルについても、同様の効果が得られる
ことはいうまでもない。
【００４２】
【発明の効果】本発明によれば、消去ゲート電極を備え
たフローティングゲート型ＥＥＰＲＯＭにおいて、シリ
コン基板内に絶縁膜を埋め込み、素子分離を行うことに
より、フローティングゲート電極、コントロールゲート
電極、消去ゲート電極と、シリコン基板との高低差が大
幅に少なくなり、各電極エッチング時、特に消去ゲート
電極のエッチング時にエッチ残りが低減でき、またリソ
グラフィ時にも、特に消去ゲート電極の形成時に焦点深
度を容易に確保でき、従来の構造および製造方法に比べ
て、サブミクロン以下の微細加工が大幅に容易となり、
消去ゲート電極を備えたフローティングゲート型半導体
記憶装置の高集積化に大きく寄与する。
たフローティングゲート型ＥＥＰＲＯＭにおいて、シリ
コン基板内に絶縁膜を埋め込み、素子分離を行うことに
より、フローティングゲート電極、コントロールゲート
電極、消去ゲート電極と、シリコン基板との高低差が大
幅に少なくなり、各電極エッチング時、特に消去ゲート
電極のエッチング時にエッチ残りが低減でき、またリソ
グラフィ時にも、特に消去ゲート電極の形成時に焦点深
度を容易に確保でき、従来の構造および製造方法に比べ
て、サブミクロン以下の微細加工が大幅に容易となり、
消去ゲート電極を備えたフローティングゲート型半導体
記憶装置の高集積化に大きく寄与する。
【図１】本発明の第一の実施形態を説明するための半導
体記憶装置の工程順断面図
体記憶装置の工程順断面図
【図２】本発明の第一の実施形態を説明するための半導
体記憶装置の工程順断面図
体記憶装置の工程順断面図
【図３】本発明の第一の実施形態を説明するための半導
体記憶装置の工程順断面図
体記憶装置の工程順断面図
【図４】本発明の第一の実施形態を説明するための半導
体記憶装置の工程順断面図
体記憶装置の工程順断面図
【図５】本発明の第一の実施形態を説明するための半導
体記憶装置の工程順断面図
体記憶装置の工程順断面図
【図６】本発明の第一の実施形態を説明するための半導
体記憶装置の工程順断面図
体記憶装置の工程順断面図
【図７】本発明の第一の実施形態を説明するための半導
体記憶装置の工程順断面図
体記憶装置の工程順断面図
【図８】本発明の第一の実施形態を説明するための半導
体記憶装置の工程順断面図
体記憶装置の工程順断面図
【図９】本発明の第一の実施形態を説明するための半導
体記憶装置の工程順断面図
体記憶装置の工程順断面図
【図１０】本発明の第二の実施形態を説明するための半
導体記憶装置の工程順断面図
導体記憶装置の工程順断面図
【図１１】本発明の第二の実施形態を説明するための半
導体記憶装置の工程順断面図
導体記憶装置の工程順断面図
【図１２】本発明の第二の実施形態を説明するための半
導体記憶装置の工程順断面図
導体記憶装置の工程順断面図
【図１３】従来の半導体記憶装置の製造方法の一例を説
明するための工程順断面図
明するための工程順断面図
【図１４】従来の半導体記憶装置の製造方法の一例を説
明するための工程順断面図
明するための工程順断面図
【図１５】従来の半導体記憶装置の製造方法の一例を説
明するための工程順断面図
明するための工程順断面図
【図１６】従来の半導体記憶装置の製造方法の一例を説
明するための工程順断面図
明するための工程順断面図
【図１７】従来の半導体記憶装置の製造方法の一例を説
明するための工程順断面図
明するための工程順断面図
【図１８】従来の半導体記憶装置の製造方法の一例を説
明するための工程順断面図
明するための工程順断面図
１ Ｐ型シリコン基板 ２ａ Ｎ型拡散層 ２ｂ Ｎ型拡散層 ３ 酸化シリコン膜 ５ 酸化シリコン膜 ６ リンドープドポリシリコン膜 ７ 酸化シリコン膜 ８ リンドープドポリシリコン膜 ９ 酸化シリコン膜 １０ 酸化シリコン膜 １１ 酸化シリコン膜 １２ リンドープドポリシリコン膜 １３ フォトレジスト １４ 選択エピタキシャル層 ２１ Ｐ型シリコン基板 ２２ａ Ｎ型拡散層 ２２ｂ Ｎ型拡散層 ２３ 酸化シリコン膜 ２４ 酸化シリコン膜 ２５ 酸化シリコン膜 ２６ リンドープドポリシリコン膜 ２７ 酸化シリコン膜 ２８ リンドープドポリシリコン膜 ２９ 酸化シリコン膜 ３０ 酸化シリコン膜 ３１ 酸化シリコン膜 ３２ リンドープドポリシリコン膜
Claims (6)
- 【請求項１】 一導電型の半導体基板内に、前記一導電
型とは反対の導電型のソース領域およびドレイン領域を
備え、前記半導体基板内に素子分離領域となる素子分離
絶縁膜を備え、前記素子分離絶縁膜によって分離された
前記半導体基板の所定の領域に第一の絶縁膜を備え、前
記第一の絶縁膜上にフローティングゲート電極を備え、
前記フローティングゲート電極上に第二の絶縁膜を介し
てコントロールゲート電極を備え、トンネリング媒体と
なりうる絶縁膜を介して、前記フローティングゲート電
極に接する消去ゲート電極を少なくとも備えていること
を特徴とする半導体記憶装置。 - 【請求項２】 一導電型の半導体基板内に、前記半導体
基板と反対導電型のソース領域およびドレイン領域を形
成する工程と、前記半導体基板の素子分離領域となる部
分を表面から内部へ向けて所定の深さで溝を形成する工
程と、前記溝部分に素子分離絶縁膜を埋め込む工程と、
前記素子分離絶縁膜によって分離された前記半導体基板
の活性領域上に第一の絶縁膜を形成する工程と、前記第
一の絶縁膜上にフローティングゲート電極を形成する工
程と、前記フローティングゲート電極上に第二の絶縁膜
を介してコントロールゲート電極を形成する工程と、前
記フローティングゲート電極の側面もしくは側面と上面
の一部にトンネリング媒体となりうる第三の絶縁膜を形
成する工程と、前記第三の絶縁膜を覆うように消去ゲー
ト電極を形成する工程とを少なくとも含んでいることを
特徴とする半導体記憶装置の製造方法。 - 【請求項３】 前記溝部分に素子分離絶縁膜を形成する
工程が、レジストを用いたエッチバック技術により形成
されることを特徴とする請求項２に記載の半導体記憶装
置の製造方法。 - 【請求項４】 前記溝部分に素子分離絶縁膜を形成する
工程が、化学的機械研摩法を用いて形成されることを特
徴とする請求項２に記載の半導体記憶装置の製造方法。 - 【請求項５】 一導電型の第一の半導体基板上に第一の
絶縁膜を形成する工程と、前記第一の絶縁膜の素子形成
領域となるべき部分を開孔する工程と、前記開孔部分に
一導電型の第二の半導体基板を形成する工程と、前記第
二の半導体基板内に前記第二の半導体基板と反対導電型
のソース領域およびドレイン領域を形成する工程と、前
記第二の半導体基板上の所定の部分に第二の絶縁膜を形
成する工程と、前記第二の絶縁膜上にフローティングゲ
ート電極を形成する工程と、前記フローティングゲート
電極上に第三の絶縁膜を介してコントロール電極を形成
する工程と、前記フローティングゲート電極の側面もし
くは側面と上面の一部にトンネリング媒体となりうる第
四の絶縁膜を形成する工程と、前記第四の絶縁膜を覆う
ように消去ゲート電極を形成する工程とを少なくとも有
することを特徴とする半導体記憶装置の製造方法。 - 【請求項６】 一導電型の第一の半導体基板上の所定の
部分に第一の絶縁膜を備え、前記第一の半導体基板上の
前記第一の絶縁膜に覆われていない部分に第二の半導体
基板を備え、前記第二の半導体基板中に前記第二の半導
体基板と反対導電型のソース領域およびドレイン領域を
備え、前記第二の半導体基板の所定の領域に第一の絶縁
膜を備え、前記第一の絶縁膜上にフローティングゲート
電極を備え、前記フローティングゲート電極上に第二の
絶縁膜を介してコントロールゲート電極を備え、トンネ
リング媒体となりうる絶縁膜を介して、前記フローティ
ングゲート電極に接する消去ゲート電極を少なくとも備
えていることを特徴とする半導体記憶装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9166990A JPH1117034A (ja) | 1997-06-24 | 1997-06-24 | 半導体記憶装置およびその製造方法 |
| US09/099,615 US6008088A (en) | 1997-06-24 | 1998-06-18 | Method for fabricating a semiconductor memory device |
| TW087110069A TW392364B (en) | 1997-06-24 | 1998-06-23 | Semiconductor memory device and method for fabricating the same |
| KR1019980023817A KR19990007264A (ko) | 1997-06-24 | 1998-06-24 | 반도체 메모리 소자 및 그 제조방법 |
| US09/400,804 US20010045592A1 (en) | 1997-06-24 | 1999-09-22 | Eeprom with erasing gate adjacent floating gate and control gate |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9166990A JPH1117034A (ja) | 1997-06-24 | 1997-06-24 | 半導体記憶装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1117034A true JPH1117034A (ja) | 1999-01-22 |
Family
ID=15841358
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9166990A Pending JPH1117034A (ja) | 1997-06-24 | 1997-06-24 | 半導体記憶装置およびその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US6008088A (ja) |
| JP (1) | JPH1117034A (ja) |
| KR (1) | KR19990007264A (ja) |
| TW (1) | TW392364B (ja) |
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| KR100308128B1 (ko) * | 1999-08-24 | 2001-11-01 | 김영환 | 비휘발성 메모리 소자 및 그의 제조 방법 |
| KR100764459B1 (ko) | 2005-09-20 | 2007-10-05 | 동부일렉트로닉스 주식회사 | 플래쉬 메모리 |
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| US6478976B1 (en) | 1998-12-30 | 2002-11-12 | Stmicroelectronics, Inc. | Apparatus and method for contacting a conductive layer |
| JP3540793B2 (ja) * | 2001-12-05 | 2004-07-07 | 松下電器産業株式会社 | 樹脂封止型半導体装置及びその製造方法 |
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- 1997-06-24 JP JP9166990A patent/JPH1117034A/ja active Pending
-
1998
- 1998-06-18 US US09/099,615 patent/US6008088A/en not_active Expired - Fee Related
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- 1998-06-24 KR KR1019980023817A patent/KR19990007264A/ko not_active Application Discontinuation
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| KR100764459B1 (ko) | 2005-09-20 | 2007-10-05 | 동부일렉트로닉스 주식회사 | 플래쉬 메모리 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20010045592A1 (en) | 2001-11-29 |
| TW392364B (en) | 2000-06-01 |
| KR19990007264A (ko) | 1999-01-25 |
| US6008088A (en) | 1999-12-28 |
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