KR100764459B1 - 플래쉬 메모리 - Google Patents

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Abstract

본 발명은 플래쉬 메모리에 대한 발명이다. 좀더 상세하게는 NOR형 플래쉬 메모리의 지움(Erase)시 발생하는 에러를 줄이기 위한 발명으로, 본 발명에서는 셀 전압과 게이트 폭을 최적화하여 셀 지움(Erase) 에러와 오버타임 지움(Erase) 에러를 줄여 NOR형 플래쉬 메모리에서 지움(Erase) 단계에서 발생하는 에러를 줄여 NOR형 플래쉬 메모리의 성능을 향상시킨다.
플래쉬 메모리, NOR, 지움, erase, 에러

Description

플래쉬 메모리{THE FLASH MEMORY}
도 1은 플래쉬 메모리에서 지움(Erase)을 수행하는 순서도이다.
도 2는 플래쉬 메모리에서 지움(Erase)의 단계를 수행함에 따라 변화하는 셀 전압을 도시한 도면이다.
도 3은 플래쉬 메모리에서의 전압 및 커패시턴스 관계를 도시한 도면이다.
도 4는 셀 문턱전압 조절용 이온주입 농도와 게이트의 폭에 대한 셀 지움(Erase) 에러를 도시한 그래프이다.
도 5는 게이트 폭에 따른 소스측 저항의 변화를 도시한 그래프이다.
도 6은 게이트 폭에 따른 셀 전류의 변화를 도시한 그래프이다.
도 7은 셀 문턱전압 조절용 이온주입 농도와 게이트 폭에 대하여 오버타임 지움(Erase) 에러를 도시한 그래프이다.
도 8 및 도 9는 본 발명을 적용하기 전과 적용한 후의 지움(Erase) 에러의 변화를 도시한 그래프이다.
본 발명은 플래쉬 메모리에 대한 발명이다. 좀더 상세하게는 NOR형 플래쉬 메모리의 지움(Erase)시 발생하는 에러를 줄이기 위한 발명이다.
일반적으로 플래쉬 메모리는 EPROM(Erasable Programmable Read Only Memory), EEPROM(Electrically Erasable Programmable Read Only Memory)의 장점을 동시에 구현하고자 하는 데서 출발한 것으로, 전기적으로 데이터의 프로그래밍과 소거가 가능하면서도 간단한 제조 공정 및 소형화된 칩 사이즈 등의 면에서 낮은 제조단가를 지향한다.
또한, 플래쉬 메모리는 전원이 끊겨도 데이터가 소멸되지 않는 비휘발성 반도체 메모리지만 정보의 프로그래밍과 소거(Erase)가 시스템 내에서 전기적으로 용이하게 이루어진다는 점에서 RAM(Random Access Memory)의 성격을 가지므로, 메모리 카드나 휴대용 사무 자동화 기기의 하드디스크를 대체하는 기억 장치 등에 이용되고 있다.
이러한 플래쉬 메모리에서 데이터의 프로그래밍은 핫 일렉트론(hot electron)의 주입에 의해 이루어진다. 즉, 소스와 드레인 간에 걸리는 포텐셜(potential) 차이에 의해 채널 내에서 핫 일렉트론이 발생되면 그 중 게이트를 이루는 다결정 실리콘과 산화막 사이의 포텐셜 장벽 이상의 에너지를 얻은 일부 일렉트론이 컨트롤(control) 게이트에 걸리는 높은 전기장에 의해 플로팅(floating) 게이트로 이동하여 저장된다.
플래쉬 메모리는 NAND형 플래쉬 메모리와 NOR형 플래쉬 메모리가 있다. NAND 형 플래쉬 메모리는 메모리 셀이 직렬로 연결된 구조를 가지는 플래쉬 메모리이며, NOR형 플래쉬 메모리는 메모리 셀이 병렬로 연결된 구조를 가지는 플래쉬 메모리이다.
NAND형 플래쉬 메모리에 비하여 NOR형 플래쉬 메모리는 억세스(random access)하는 데 걸리는 시간이 짧다는 장점이 있으나, 지움(Erase) 속도는 느리다는 단점이 있다.
도 1 및 도 2를 참고로 하여 NOR 형 플래쉬 메모리의 지움(Erase) 단계를 살펴본다.
도 1은 플래쉬 메모리에서 지움(Erase)을 수행하는 순서도이고, 도 2는 플래쉬 메모리에서 지움(Erase)의 단계를 수행함에 따라 변화하는 셀 전압을 도시한 도면이다.
지움(Erase)을 위해서 우선 해당 블록(block)을 선 프로그램(pre-program) 한다(S1). 선 프로그램으로 인하여 블랙내의 각 셀의 전압은 높아진다(도 2 참조). 그 후 지움(Erase) 단계를 진행한다. 그렇게 되면, 셀 전압이 낮아지게 되는데, 지움 확인(Erase Verify) 단계에서는 셀 전압이 일정 값(도 2의 점선)의 전압보다 낮은지를 확인한다. 이때, 셀 전압이 일정 값보다 높으면 다시 지움(Erase) 단계를 수행하고, 셀 전압이 너무 낮아진 경우에는 이를 정정하는 후 프로그램(post-program)단계를 수행한다(S4). 후 프로그램 단계는 도 2의 ①과 같이 정규 범위 밖의 전압값을 정상 범위의 전압값(②)으로 변화시킨다.
NOR 형 플래쉬 메모리에서 지움(Erase) 속도가 느린 이유는 블록(block) 단위로 지움(Erase)을 실행하기 때문에 블록 내에서 지워진 셀과 프로그램된 셀이 공 존하여 도 1에서 도시하고 있는 바와 같이 선 프로그램(Pre-program) 단계, 지움(Erase) 단계, 지움 확인(Erase Verify) 단계 및 후 프로그램(Post-program) 단계를 거쳐야 하며, 확인 단계에서 Erase에서 요청하는 셀 전압이하로 떨어지지 않은 경우에는 다시 Erase 단계부터 반복해야하기 때문이다.
본 발명이 이루고자 하는 기술적 과제는 NOR형 플래쉬 메모리에서 지움(Erase) 단계에서 발생하는 에러를 제거하고 그 속도를 향상시키고자 한다.
이러한 과제를 해결하기 위하여 본 발명에서는 셀 문턱전압 조절용 이온주입 농도와 게이트 폭을 최적화한다.
구체적으로, 본 발명에 따른 플래쉬 메모리는 반도체 기판의 소자 영역 상부의 일부 영역에 형성된 게이트 산화막; 상기 게이트 산화막 상부에 형성된 플로팅 게이트; 상기 플로팅 게이트 상부에 형성된 유전막; 상기 유전막 상부에 형성된 컨트롤 게이트; 상기 반도체 기판의 소자 영역에 불순물이 주입된 소스/드레인 영역을 포함하는 NOR형 플래쉬 메모리에서, 상기 플로팅 게이트에 주입되는 셀 문턱전압 조절용 이온주입 농도와 상기 플로팅 게이트의 폭을 조절하여 상기 플래쉬 메모리의 지움 에러를 줄인다.
상기 플로팅 게이트에 주입되는 셀 문턱전압 조절용 이온주입 농도는 플래쉬 메모리가 동작하는 플로팅 게이트의 셀 문턱전압 조절용 이온주입 농도 중 가장 낮은 셀 문턱전압 조절용 이온주입 농도가 주입되도록 할 수 있다.
상기 플로팅 게이트에 주입되는 셀 문턱전압 조절용 이온주입 농도는 3.5×1013atoms/cm2일 수 있다.
상기 플로팅 게이트의 폭은 0.230 내지 0.255㎛일 수 있다.
상기 플로팅 게이트의 폭은 0.240㎛일 수 있다.
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첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
먼저 플래쉬 메모리에서 지움(Erase) 관련 중요 인자가 무엇인지 아래와 같은 과정을 통하여 추출하였다.
우선 IQC(In line Quality Control)와 PCM(Process Control Monitoring) 데이터를 가지고 문제가 발생하는 지움(Erase) 에러에 대해 상관 분석을 실시하여 셀 문턱전압 조절용 이온주입 농도와 게이트 폭이 중요 인자로 주목되었으며, 이 인자들이 중요 인자인지 상술한 상관 분석을 토대로 실험하여 이 인자들이 중요 인자임을 확인하였다. 이하에서는 셀 문턱전압 조절용 이온주입 농도와 게이트 폭이라는 인자를 중심으로 NOR형 플래쉬 메모리의 지움(Erase) 에러의 개선 방향을 살펴본다. 셀 전압은 셀 문턱전압 조절용 이온주입 농도의 영향을 받는다. 여기서 셀 문턱전압 조절용 이온주입 농도는 플로팅 게이트에 주입되는 도펀트의 농도이며 셀 문턱전압을 조절하기 위하여 주입되는 이온의 농도를 나타낸다. 게이트 폭은 비트 라인 방향(소스 영역에서 드레인 영역을 향하는 방향 또는 그 반대 방향)의 플로팅 게이트의 폭을 의미한다. 이하에서는 셀 문턱전압 조절용 이온주입 농도를 셀 도핑농도로 표현하고 플로팅 게이트의 폭을 게이트 폭이라고 표현한다.
NOR형 플래쉬 메모리는 지움(Erase)단계에서 발생하는 에러가 전체 발생하는 에러 중 통계적으로 약 42%정도를 차지하여 NOR형 플래쉬 메모리에서 개선해야할 중요한 부분으로 인식되고 있다.
지움(Erase)단계에서 발생하는 에러의 종류를 구분하여 살펴보면 셀이 지워지지 않아서 발생하는 셀 지움(Erase)에러와 지워지는 속도가 늦어 일정시간 내에도 지워지지 않은 채로 남게되는 오버타임 지움(Erase) 에러 등이 있다. 이 두 종 류의 에러가 NOR형 플래쉬 메모리의 지움(Erase)단계에서 발생하는 에러 중 50%를 넘는다.
이에 이하에서는 셀 지움(Erase)에러와 오버타임 지움(Erase) 에러를 중심으로 이를 개선하는 방법을 살펴본다.
먼저 셀 지움(Erase)에러는 셀에서 흐르는 셀 전류가 일정 수준 이하의 값을 가져 지움(Erase) 상태로 인식되지 못하는 경우에 발생하는 에러이다. 이를 향상시키기 위해서는 셀 전류를 증가시켜야 하는데, 동일한 조건에서 셀 전류를 증가시키기 위해서는 셀 전류가 체감하는 저항을 줄여주어야 한다. 셀 전류가 흐르는 부분이 플로팅 게이트의 하부이므로 이 부분의 길이 즉, 게이트 폭을 줄여 체감 저항을 줄인다.
한편, 지움(Erase)이라는 과정은 도 2에서 도시하고 있는 바와 같이 셀 전압을 일정 수준 이하로 낮추는 것을 의미하므로 셀 전압이 높으면 높을수록 지움(Erase) 에러가 발생할 가능성이 크다.
이러한 내용은 도 4에서 그래프로 도시하고 있다. 도 4는 셀 문턱전압 조절용 이온주입 농도(셀 도핑농도)와 게이트의 폭에 따른 셀 지움(Erase) 에러를 도시하고 있다. 여기서 셀 도핑농도의 단위는 atoms/cm2로 해당 값에 1013을 곱하여야 해당 값이 되며, 게이트 폭의 단위는 ㎛이다.
도 4에서 알 수 있는 바와 같이 셀 도핑농도가 크면 클수록 셀 지움(Erase) 에러가 증가하는 것을 알 수 있다. 즉, 지움(Erase) 단계가 셀 도핑농도를 일정 수준 이하로 낮추는 것이므로 셀 도핑농도가 증가할수록 에러가 증가한다.
또한, 게이트 폭이 커질수록 셀 지움(Erase) 에러도 함께 커지는 것을 알 수 있다. 이는 셀 전류가 체감하는 저항값이 증가하기 때문이다.
도 4의 그래프를 상세하게 살펴보면, 셀 도핑농도에 따른 셀 지움(Erase) 에러의 변화보다 게이트 폭에 따른 셀 지움(Erase) 에러의 변화가 더 큰 것을 알 수 있다. 즉, 셀 도핑농도보다 게이트 폭에 의하여 셀 지움(Erase) 에러가 좌우된다는 것을 확인할 수 있다. 또한, 게이트 폭이 증가할수록 셀 지움(Erase) 에러가 증가하는데 특히 0.255㎛ 이상에서 급격하게 셀 지움(Erase) 에러가 증가하는 것을 확인할 수 있다.
한편, 게이트 폭에 따른 소스측 저항(Rs)과 셀 전류는 각각 도 5 및 도 6에서 도시하고 있다. 여기서 도 5 및 도 6의 X축 단위는 ㎛이고, 도 5의 Y축 단위는 Ω/cell이고, 도 6의 Y축 단위는 ㎂이다.
도 5에서 알 수 있는 바와 같이 게이트 폭이 증가할수록 소스측 저항(Rs)도 증가한다. 그러나 소스측 저항(Rs)은 게이트 폭이 증가할 때 0.255 ㎛ 부분에서 포화되어 소스측 저항(Rs)의 증가율이 급감하고 있다. 이에 따라 도 6에서 도시하고 있는 바와 같이 게이트 폭이 증가할수록 소스측 저항(Rs)이 증가하여 셀 전류가 체감하는 저항이 증가하며, 그에 따라 셀 전류는 줄어든다.
도 5와 도 6을 통해서 게이트 폭에 따른 소스측 저항(Rs)과 셀 전류의 변화를 알 수 있으며, 그 결과 도 4와 같이 게이트 폭에 따라 셀 지움(Erase) 에러가 증가하는 원인을 확인할 수 있다.
이하에서는 NOR형 플래쉬 메모리에서 오버타임 지움(Erase) 에러에 대하여 살펴본다.
오버타임 지움(Erase) 에러는 지워지는 속도가 늦어 일정시간 내에 지워지지 않는 에러이다.
지움(Erase) 속도는 플로팅 게이트에서 기판으로 전자가 유출 또는 유입되는 터널링 전류와 깊은 관계가 있는데, 터널링 전류는 플로팅 게이트에 인가되는 전압과 터널 옥사이드 층의 면적에 비례한다.
컨트롤 게이트와 플로팅 게이트간에 커플링 비(coupling ratio)가 일정할 때 컨트롤 게이트에 인가되는 전압을 낮추면 플로팅 게이트에 인가되는 전력은 증가하고 그 결과 터널링 전류가 증가하여 플로팅 게이트에 저장된 전자가 기판으로 빨리 터널링된다. 그러므로 셀 도핑농도가 낮을수록 지움(Erase) 속도는 증가하고 오버타임 지움(Erase) 에러는 감소한다.
또한, 게이트 폭이 크면 상대적으로 터널 옥사이드와 중첩하는 면적이 증가하여 플로팅 게이트의 전자가 단위시간에 더 많이 기판으로 터널링될 수 있다. 따라서 셀 도핑농도가 낮고 게이트 폭이 크면 터널링 전류가 증가하여 지움(Erase) 속도가 증가한다.
이는 도 7에서 도시되어 있다. 여기서 셀 도핑농도의 단위는 atoms/cm2로 해당 값에 1013을 곱하여야 해당 값이 되며, 게이트 폭의 단위는 ㎛이다.
도 7에서 알 수 있는 바와 같이 셀 도핑농도가 증가하면 지움(Erase) 속도가 낮아져서 오버타임 지움(Erase) 에러가 증가한다. 특히 3.5×1013atoms/cm2 이상 4.0×1013atoms/cm2 이하에서는 오버타임 지움(Erase) 에러가 급격히 증가하는데, 4.0×1013atoms/cm2 이상에서는 그 증가율이 감소하는 것을 알 수 있다.
한편, 게이트 폭이 증가할수록 오버타임 지움(Erase) 에러는 도 7에서 도시하고 있는 바와 같이 일정한 기울기로 감소한다.
그러므로 오버타임 지움(Erase) 에러를 감소시키기 위해서는 셀 도핑농도는 낮은 것이 바람직하며, 게이트 폭은 큰 것이 바람직하다.
셀 지움(Erase) 에러를 나타내는 도 4와 오버타임 지움(Erase) 에러를 타나내는 도 7의 결과를 종합하면 다음과 같다.
셀 지움(Erase) 에러를 줄이기 위해서는 도 4에서 도시하고 있는 바와 같이 셀 도핑농도는 낮은 것이 좋고 게이트 폭은 좁은 것이 좋다. 그러나 오버타임 지움(Erase) 에러를 줄이기 위해서는 도 7에서 도시하고 있는 바와 같이 셀 도핑농도는 낮은 것이 좋고 게이트 폭은 큰 것이 좋다.
셀 도핑농도는 낮으면 낮을수록 셀 지움(Erase) 에러와 오버타임 지움(Erase) 에러를 모두 줄일 수 있으므로 셀 도핑농도는 가장 낮은 값을 가지도록 설정한다. 그러나 게이트 폭은 셀 지움(Erase) 에러와 오버타임 지움(Erase) 에러를 모두 줄이는데 있어서 트레이드 오프(trade-off)관계가 있다. 즉, 게이트 폭이 좁으면 셀 지움(Erase) 에러는 줄어드나 오버타임 지움(Erase) 에러는 증가한다. 그러므로 게이트 폭을 일정 수준에서 정해야하는데, 도 4와 도 7을 참고하면 다음과 같은 결과를 유추할 수 있다.
도 4에서 게이트 폭에 따른 셀 지움(Erase) 에러율을 살펴보면 0.255㎛를 기준으로 이보다 큰 값에서 에러율이 급격하게 커지는 것을 알 수 있고, 도 7에서는 전체적으로 일정한 기울기로 에러율이 변하는 것을 확인할 수 있다.
그러므로 셀 지움(Erase) 에러와 오버타임 지움(Erase) 에러를 모두 줄이기 위해서는 0.255㎛보다 작은 것이 바람직하나 너무 작아서는 안된다. 이러한 기준으로 다양한 게이트 폭을 설정하여 검토한 결과 0.240㎛ 전후의 값을 가지는 것이 가장 바람직하다는 것을 확인하였다.
그러므로 본 실험을 통하여 NOR형 플래쉬 메모리의 지움(Erase) 에러를 줄이기 위하여 셀 도핑농도와 게이트 폭을 표 1의 값을 가지도록 변경하는 것이 바람직하다.
인자 적용 전 적용 후
셀 도핑농도[atoms/cm2] 4.0 ×1013 3.5 ×1013
게이트 폭 [um] 0.255 0.240
표 1에서 나타내고 있는 바와 같이 종래와 다른 셀 도핑농도와 게이트 폭을 이용함으로서 도 8 및 도 9와 같은 결과를 얻을 수 있다.
도 8에서 도시하고 있는 바와 같이 셀 도핑농도와 게이트 폭을 개선함으로 인하여 지움(Erase) 에러 비율이 전체적으로 감소하였고, 기타 에러의 비율도 6% 감소하고 그 결과 일드(yield)의 비율이 크게 증가하여 일드(yield)가 39%나 개선된 것을 확인할 수 있다.
한편, 도 9에서는 전체 지움(Erase) 에러를 도시하고 있다. 도 9와 같이 셀 도핑농도와 게이트 폭을 개선함으로써 전체적인 지움(Erase) 에러율이 큰 폭으로 줄었다는 것을 알 수 있다. 특히 적용 전의 전체 에러율을 100으로 할 때, 적용 후의 전체 에러율은 18로 82%나 에러율을 감소시키는 결과를 보여준다.
이상과 같이 셀 도핑농도와 게이트 폭을 조절하여 NOR형 플래쉬 메모리의 지움(Erase) 에러를 줄일 수 있다.
각각 살펴보면, 셀 전류가 적어 지움(Erase)이 안 되는 셀 지움(Erase) 에러는 게이트 폭을 이용하여 소스측과 채널의 저항을 조절하여 셀 전류를 조절하여 제어할 수 있다. 셀 도핑농도는 셀 지움(Erase)에러에서 게이트 폭에 비하여 적은 영향을 미치지만, 셀 도핑농도가 낮을수록 셀 지움(Erase) 에러를 줄일 수 있다.
또한, 지움(Erase)의 속도가 늦어 발생하는 에러인 오버타임 지움(Erase) 에러는 셀 도핑농도와 게이트 폭을 조절하여 터널링 전류를 증가시켜 플로팅 게이트에 저장된 전자를 빠른 시간에 기판으로 이동시켜서 제어할 수 있다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
이상에서 살펴본 바와 같이, 셀 도핑농도(셀 문턱전압 조절용 이온주입 농도)와 게이트 폭을 조절하여 셀 지움(Erase) 에러와 오버타임 지움(Erase) 에러를 줄여 NOR형 플래쉬 메모리에서 지움(Erase) 단계에서 발생하는 에러를 줄여 NOR형 플래쉬 메모리의 성능을 향상시킬 수 있다.

Claims (9)

  1. 반도체 기판의 소자 영역 상부의 일부 영역에 형성된 게이트 산화막;
    상기 게이트 산화막 상부에 형성되었으며, 게이프 폭이 0.230 내지 0.255㎛인 플로팅 게이트;
    상기 플로팅 게이트 상부에 형성된 유전막;
    상기 유전막 상부에 형성된 컨트롤 게이트;
    상기 반도체 기판의 소자 영역에 불순물이 주입된 소스/드레인 영역을 포함하는 NOR형 플래쉬 메모리에서,
    상기 플로팅 게이트에 주입되는 셀 문턱전압 조절용 이온주입 농도와 상기 플로팅 게이트의 폭을 조절하여 상기 플래쉬 메모리의 지움 에러를 줄이는 플래쉬 메모리.
  2. 제1항에서,
    상기 플로팅 게이트에 주입되는 셀 문턱전압 조절용 이온주입 농도는 플래쉬 메모리가 동작하는 플로팅 게이트의 셀 문턱전압 조절용 이온주입 농도 중 가장 낮은 셀 문턱전압 조절용 이온주입 농도가 주입되도록 하는 플래쉬 메모리.
  3. 제2항에서,
    상기 플로팅 게이트에 주입되는 셀 문턱전압 조절용 이온주입 농도는 3.5×1013atoms/cm2인 플래쉬 메모리.
  4. 삭제
  5. 제1항에서,
    상기 플로팅 게이트의 폭은 0.240㎛인 플래쉬 메모리.
  6. 삭제
  7. 삭제
  8. 삭제
  9. 삭제
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