KR20010030419A - 불 휘발성 반도체 메모리 장치의 소거 방법 및 불 휘발성반도체 메모리 장치 - Google Patents

불 휘발성 반도체 메모리 장치의 소거 방법 및 불 휘발성반도체 메모리 장치 Download PDF

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Abstract

불 휘발성 반도체 메모리 장치의 소거 방법에 있어서, 소거 전압의 수렴성을 향상시키기 위해, 소거 이후의 적어도 하나의 기입-소거 동작에서 기입 동작을 수행하거나, 반도체의 채널 형성 영역과 게이트 전극간에 삽입된 게이트 절연막에서 분산된 전하 축적 수단을 포함하는 메모리 트랜지스터를 소거할 때의 동작으로서 복수의 기입-소거 동작을 수행하여, 소거 속도를 증가시키고, 전압 인가 시간을 단축하여 메모리 트랜지스터의 인가 전압의 증가에 따른 임계치의 변화를 나타내는 히스테리시스 곡선에서의 소거측에서 최대 변곡점의 전압의 절대치가 현상에 따라 소거 전압 및/또는 소거 시간을 최적화한다.

Description

불 휘발성 반도체 메모리 장치의 소거 방법 및 불 휘발성 반도체 메모리 장치{METHOD OF ERASING NON-VOLATILE SEMICONDUCTOR MEMORY DEVICE AND SUCH NON-VOLATILE SEMICONDUCTOR MEMORY DEVICE}
본 발명은 불 휘발성 반도체 메모리 장치의 소거 방법, 및 불 휘발성 반도체 메모리 장치에 관한 것으로, 이 불 휘발성 반도체 메모리 장치는 채널 형성 영역과 메모리 트랜지스터의 게이트 전극 사이의 게이트 절연막 내에 산포된 전하 축적 수단(예를 들어, 금속-산화물-질화물-산화물 반도체(MONOS) 타입과 금속-질화물-산화물-반도체(MNOS) 타입의 질화막 내의 전하 트랩, 상부 절연막과 질화막간의 인터페이스가나, 미립자 도체 사이의 인터페이스 부근에서의 전하 트랩)을 갖고 있으며, 그 기본 동작으로서 산포되어 있는 전하 축적 수단에 전하(전자 또는 홀)를 주입하여 전하를 저장하거나 방출시킨다.
불 휘발성 반도체 메모리 장치는, 예를 들어, 전하를 보유하는 전하 축적 수단이 플래너하게 만들어지는 FG(부유 게이트) 타입과, 전하 축적 수단이 플래너하게 산포되어 있는 MONOS 타입(전하 트랩)을 포함하고 있다.
FG 타입의 불 휘발성 메모리 트랜지스터에서는, 반도체의 채널 형성 영역 상에 다결정 실리콘 등으로 이루어진 부유 게이트가 게이트 절연막을 개재시키면서 적층된다. 또한, 부유 게이트 상에는 산화물-질화물-산화물(ONO)막 등으로 이루어진 게이트간 절연막을 개재시키면서 제어 게이트가 적층된다.
한편, MONOS 타입의 불 휘발성 메모리 트랜지스터에서는, 반도체의 채널 형성 영역 상에 예를 들어, 실리콘 산화막, 질산화막 등으로 이루어진 터널 절연막과; 질화막, 질산화막 등으로 이루어진 층간 절연막과; 실리콘 산화막으로 이루어진 상부 절연막이 순차적으로 적층된다. 상부 절연막 상에 게이트 전극이 형성된다.
MONOS 타입의 불 휘발성 메모리 트랜지스터에서는, 주로 질화막(SixNy (0〈x〈1, 0〈y〈1))에서, 또는 절연막과 질화막간의 인터페이스에서 전하를 보유하도록 기능하는 캐리어 트랩들은 공간적으로 별개로 산포되어 있어(즉, 플래너 방향 및 막 두께 방향으로), 전하 보유 특성은 터널 절연막 두께 이외에도 SixNy막에서 캐리어 트랩에 의해 포획된 전하의 에너지와 공간 분포에 달려있다.
터널 절연막에서 누설 전류 경로가 국소적으로 발생하면, FG 타입에서는 많은 포지티브 전하들이 누설 전류 경로로 흘러 들어가 전하 보유 특성이 감쇠되기 쉬운 반면, MONOS 타입에서는 전하 축적 수단이 공간적으로 산포되어 있으므로 누설 전류 경로 부근의 전하만이 국소적으로 누설 전류 경로로 흘러 들어가 단지 국소적으로만 누설이 발생하므로 메모리 장치 전체의 전하 보유 특성은 그다지 감쇠되지 않게 된다.
그러므로, MONOS 타입에서는 터널 절연막이 얇게 되어짐에 따른 전하 보유 특성의 감쇠 문제는 FG 타입에서와 같이 심각하지 않다. 따라서, MONOS 타입은 게이트 길이가 극히 짧은 미세 메모리 트랜지스터에서 터널 산화막의 스케일링 시에는 FG 타입보다 우수하다.
상기한 FG 타입의 불 휘발성 메모리 또는 메모리 트랜지스터의 전하 축적 수단이 플래너하게 산포되어 있는 MONOS 타입이나 다른 불 휘발성 메모리에서는, 비트 당 비용을 절감시키고, 집적도를 향상시키고, 대규모 불 휘발성 메모리를 실현하기 위해서는 1-트랜지스터 타입의 셀 구조를 실현하는 것이 필수적이다.
그러나, 특히 MONOS 타입이나 다른 불 휘발성 메모리에서는, 선택 트랜지스터가 메모리 트랜지스터에 접속되는 2-트랜지스터 타입이 주류를 이룬다. 현재 1-트랜지스터 셀 구조를 확립하기 위한 여러 연구들이 진행 중에 있다.
1-트랜지스터 셀 기술을 확립하기 위해서는, 전하 축적 수단을 포함하는 게이트 절연막 등의 소자 구조의 최적화 이외에도 방해 특성의 개선과 신뢰성 향상이 필요로 된다. MONOS 타입의 불 휘발성 메모리의 방해 특성을 개선시키기 위한 한 수단으로서, 터널 절연막을 일반적인 막 두께 1.6㎚ 내지 2.0㎚보다 두껍게 행하는 연구가 진행 중에 있다.
1-트랜지스터 셀에서는, 셀 내에는 선택 트랜지스터가 없으므로, 기입되어질 셀로서 동일한 공통 라인에 접속된 비-선택된 셀에서의 메모리 트랜지스터의 방해 특성을 감소시키는 것이 중요하다. 기입 및 판독 시에 비-선택된 메모리 트랜지스터의 소스 불순물 영역 또는 드레인 불순물 영역에 비트 라인 또는 소스 라인을 통해 금지 전압을 인가시키는 기술이 이미 제안되어 있으므로, 비-선택된 메모리 트랜지스터에 대한 잘못된 기입이나 소거를 방지할 수 있다.
그러나, 본 발명에서 해결해야 할 문제를 요약하자면, 전하 축적 수단이 산포되어 있는 MONOS 또는 다른 불 휘발성 반도체 메모리에서는, 프로그래밍 또는 판독 동작시에 방해 특성을 개선시키기 위해 터널 절연막을 상대적으로 두껍게 하면, 소거 속도가 기입 속도에 비해 상대적으로 느리게 된다. 통상적인 수치로서, 0.1 내지 1.0㎳의 기입 속도에 비해 소거 속도는 80 내지 100㎳나 두 자리수 정도 느리다.
다른 문제로서는, 불 휘발성 반도체 메모리에서, 블럭 소거 시에, 기입 상태의 셀과 소거 상태의 셀이 동시에 소거된다. 이 때 소거 상태의 셀이 다시 소거되면, 메모리셀의 일부분의 임계 전압이 과도한 소거로 인해 다른 메모리셀의 임계 전압보다 낮게 되는 문제가 있다. 임계 전압의 이러한 강하로 인해 판독 동작시에 비-선택된 셀로부터 누설 전류가 증가하게 된다.
본 발명의 목적은 소거 상태의 메모리 트랜지스터와 기입 상태의 메모리 트랜지스터를 일정한 소거 레벨로 정렬시킬 수 있는 불 휘발성 반도체 메모리 장치의 소거 방법을 제공하는 데 있다.
본 발명의 다른 목적은 플래너하게 산포되어 있는 전하 축적 수단을 갖는 MONOS 또는 다른 메모리 트랜지스터의 소거 속도를 증가시키기에 적당한 구조를 갖는 불 휘발성 반도체 메모리 장치를 제공하는 데 있다.
본 발명의 제1 목적을 달성하기 위해, 본 발명의 제1 특징에 따르면, 반도체의 표면 일부 상에 채널 형성 영역을 개재시키면서 형성된 소스 영역 및 드레인 영역과, 채널 형성 영역 상에 제공되고 산포되어 있는 전하 축적 수단을 포함하는 게이트 절연막과, 게이트 절연막 상에 형성된 게이트 전극을 포함하는 메모리 트랜지스터를 구비하는 불 휘발성 반도체 메모리 장치를 메모리 트랜지스터의 소거 시 기입-소거 동작을 수 회 반복하는 단계를 포함하여 소거시키는 방법을 제공한다.
본 발명의 제2 특징에 따른 불 휘발성 반도체 메모리 장치의 소거 방법은 소거 동작을 행하는 단계와, 기입-소거 동작을 적어도 1회 행하는 단계를 포함한다.
본 발명의 제3 특징에 따른 불 휘발성 반도체 메모리 장치의 소거 방법은 메모리 트랜지스터의 소거시 기입 동작을 행하는 단계와, 소거 동작을 행하는 단계를 포함한다.
본 발명은 분리된 소스 라인 NOR 타입의 불 휘발성 반도체 메모리 장치와 소스 라인과 비트 라인이 계층적으로 형성되어 있는 NOR 타입의 불 휘발성 반도체 메모리 장치에 적합하다.
또한, 메모리 트랜지스터 구조에 관해서는, 본 발명은 특히 MONOS 타입, nano 크리스탈이나 다른 소형 도체를 갖는 미립자 타입, 및 산포된 전하 축적 수단이 채널 형성 영역에 대향하여 적어도 표면 방향으로 산포되어진 다른 불 휘발성 메모리 트랜지스터에 적합하다. 전하 축적 수단이 플래너하게 산포되어 있는 이들 불 휘발성 메모리 트랜지스터는 FG 타입에 비해 터널 절연막의 스케일링 시에 우수하다.
산포된 전하 축적 수단을 구비하는 이러한 메모리 장치는 적어도 전하들이 외부로 소산되지 않으면 채널 형성 영역에 대향하는 표면 전체에 대해 도전성을 갖지 않는다.
본 발명의 제1 및 제2 특징에 따른 불 휘발성 반도체 메모리 장치의 소거 방법에서는, MONOS 또는 다른 메모리 트랜지스터에서 1회 소거 시간이 단축되고 소거 동작이 수 회 반복되는 경우 임계 전압의 수렴성이 향상된다는 사실에 관심을 기울였다.
예를 들어, 기입 동작에서 2회 소거를 행하면, 임계 전압의 수렴성이 향상된다. 또한, 기입-소거 사이클이 적어도 2회 반복되면, 임계 전압의 수렴성은 더욱 양호해 진다. 따라서, 1회 소거 동작에서 복수의 소거 단계를 포함하는 이러한 방법을 적용함으로써, 임계 전압의 소정의 수렴성을 만족시키는 데 필요한 전체 소거 시간은 더 단축되어 진다.
복수의 소거에 의해 증가하는 임계 전압의 수렴성 현상은 MONOS 타입의 동작 메커니즘에서 고유한 것이고 FG 타입에서는 존재하지 않는다는 것에 주목해야 한다.
따라서, 본 발명의 제3 특징에 따른 불 휘발성 반도체 메모리 장치의 소거 방법은 웨이퍼에서의 임계 전압의 분포를 교정하기 위해 FG 타입에서 행해지는 소거 전의 기입과는 목적상 근본적으로 다르다.
본 발명의 제4 특징에 따르면, 반도체의 표면 일부 상에 채널 형성 영역을 개재시키면서 형성된 소스 영역 및 드레인 영역과, 채널 형성 영역 상에 제공되고 산포되어 있는 전하 축적 수단을 포함하는 게이트 절연막과, 게이트 절연막 상에 형성된 게이트 전극을 포함하는 메모리 트랜지스터를 구비하는 불 휘발성 반도체 메모리 장치를, 전압 인가 시간의 단축과 함께 메모리 트랜지스터의 인가 전압에 대한 임계 전압이 도시된 히스테리시스 변화 곡선 중 소거측에서 극치를 취하는 변곡점 전압의 절대치 현상에 대응하는 소거 전압 및/또는 소거 시간을 설정하는 단계와, 그 소거 전압 및/또는 소거 시간을 이용하여 메모리 트랜지스터를 소거하는 단계를 포함하여 소거하는 방법이 제공된다.
소거 전압은 절대치로 변곡점 전압을 초과하지 않는 범위 내에서 설정되고 메모리 트랜지스터는 설정된 소거 전압과 상당하는 소거 시간을 이용하여 소거되는 것이 바람직하다.
이 경우, 보다 바람직하기로는, 소거 전압은 변곡점의 전압과 동일한 값으로 설정되거나 변곡점 전압과 산포된 전하 축적 수단이 포화되기 시작하는 데 필요한 전계를 발생하기 위한 최소 전압 사이의 값으로 설정된다.
본 발명의 제5 특징에 따르면, 반도체의 표면 일부 상에 채널 형성 영역을 개재시키면서 형성된 소스 영역 및 드레인 영역과, 채널 형성 영역 상에 제공되고 산포되어 있는 전하 축적 수단을 포함하는 게이트 절연막과, 게이트 절연막 상에 형성된 게이트 전극을 포함하는 메모리 트랜지스터를 구비하는 불 휘발성 반도체 메모리 장치를, 소거 전압을 메모리 트랜지스터의 인가 전압에 대한 임계 전압 변화가 도시된 히스테리시스 곡선 중 소거측에서 극치를 취하는 변곡점의 전압과 동일하게 또는 변곡점 전압과 산포된 전하 축적 수단이 포화되기 시작하는 데 필요한 전계를 발생하기 위한 최소 전압 사이의 값으로 설정하는 단계와, 그 소거 전압을 이용하여 메모리 트랜지스터를 소거하는 단계를 포함하여 소거하는 방법이 제공된다.
메모리 히스테리시스 특성에서, 일례로 nMOS 트랜지스터의 게이트 전압이 네거티브 측보다 크게 되어지는 경우, 게이트 전극으로부터 주입된 전자량은 기판 측으로부터 전하 축적 수단 및 게이트 절연막의 두께 방향으로의 2개의 변화의 재결합 영역으로 주입된 홀들의 양에 비하여 증가되어, 임계 전압이 감소에서 증가로 전도되는 변곡점이 생긴다.
제4 및 제5 특징에 따른 불 휘발성 반도체 메모리 장치를 소거하는 방법들은 이러한 변곡점 전압의 절대값이 커지면서 소거 시간을 단축시키는 현상을 이용한다. 즉, 소거 시간이 짧을수록, 절대값에 있어서 더 큰 소거 전압을 생성시킬 여지가 더 커지고, 그 결과 소거 전기장이 클수록 소거 효율이 높아진다.
본 발명의 제6 특징에 따른 불 휘발성 반도체 메모리 장치를 소거하는 방법은, 메모리 트랜지스터의 단일 소거 동작 내에, 절대값(소거 전압 및 소거 시간을 변화시키면서 메모리 트랜지스터의 인가된 전압에 대한 임계 전압의 변화를 보여주는 히스테리시스 곡선의 소거측에서 극값을 취하는 변곡점의 전압)에 있어서 동일하거나 더 작은 소거 전압을 사용하는 소거 동작을 포함하는 다수의 소거 동작을 이행하는 단계를 포함한다.
이러한 소거 방법은 변곡점의 전압에 기초한 소거 전압의 증가 및 다수의 이레이저(erasure)의 결합이다. 이것에 의해, 총 소거 시간은 더욱 단축된다.
이러한 경우에, 일례로, 소거 시간이 짧은 경우, 소거는 변곡점 전압을 초과하는 소거 전압을 사용하여 더욱 빠르게 이행될 수 있다. 일반적으로, 변곡점의 전압을 초과하는 소거 전압이 사용되는 경우, 소거 후의 임계 전압이 발생하지만, 그러나 소거 시간이 짧은 경우, 이것은 소거 상태와 기록 상태 사이의 임계 전압(임계값 창) 내의 차이를 감소시키는데 있어서 효과가 없다. 역으로, 절대값에 있어서의 소거 전압의 증가 및 총 소거 시간의 단축은 큰 장점이 있다.
제2 목적을 달성하기 위해, 본 발명의 제7 특징에 따라, 반도체의 표면부 상에 형성되어 그 사이에 채널 형성 영역이 샌드위치식으로 끼워져 있는 소스 영역 및 드레인 영역, 터널 절연막을 포함하는 게이트 절연막, 질화막, 및 상기 채널 형성 영역 상에 순차적으로 스택되고 스택된 막 내에 분산 전하 축적 수단을 포함하는 상부 절연막을 포함하는 메모리 트랜지스터, 및 상기 게이트 절연막 상의 게이트 전극을 갖되, 터널 절연막 및 상부 절연막의 두께는 산화막으로 변환된 게이트 절연막의 두께가 10㎚ 이하가 되고 메모리 트랜지스터의 소거의 시간에서 임계 전압의 변화가 채널 형성 영역측 및 게이트 전극측으로부터 주입된 전자 전류의 재결합 프로세스에 의해 조절되도록 세트되는 불 휘발성 반도체 메모리 장치가 제공된다.
바람직하게는, 터널 절연막의 두게는 2.5㎚이상이고, 터널 절연막에 대한 상부 절연막의 두께의 비는 1.4이상이다.
변곡점이 나타나는 전압은 채널 형성 영역측으로부터 주입된 홀 전류와 게이트 전극측으로부터 주입된 전자 전류와의 사이의 상대적 크기, 전자와 홀의 재결합 효율, 및 트랩의 포획 및 탈출의 가능성에 의해 물리적으로 정의된다. 이러한 홀 전류 및 전자 전류는 소거 전압 소거 시간 같은 소거 조건들에 부가적으로 게이트 절연막(예를 들어 ONO 막)을 구성하는 막의 두께 같은 요인들에 의존한다.
본 발명에 따른 불 휘발성 반도체 메모리 장치에서, 상기 게이트 절연막(예를 들어 ONO 막)을 구성하는 막들 중에서 터널 절연막 및 상부 절연막의 두께 조건은 변곡점 전압의 절대값이 쉽게 커지도록 정의된다. 따라서, 소정의 소거 상태의 임계 전압을 획득하는 소거 시간이 수조 내에서 용이하게 단축될 수 있다.
이와 같은 본 발명의 목적들 및 특성들이 첨부 도면을 참조로 하여 후술된 발명의 상세한 설명으로부터 명확해질 것이다.
도 1은 본 발명의 실시예에 따른 분리된 소스 라인 NOR 타입의 불 휘발성 반도체 메모리의 개략적 구성의 도면.
도 2는 본 발명의 제1 실시예에 따른 특정 셀 배열 패턴의 예로서 자체 정렬을 사용하는 소형 NOR 타입 셀 어레이의 개략적 평면도.
도 3은 본 발명의 제1 실시예에 다른 도 2의 셀 어레이 내의 라인 A-A'를 따라 취해진 단면으로부터 보여지는 사시도.
도 4는 본 발명의 제1 실시예에 따른 MONOS 타입 메모리 트랜지스터 소자 구조의 단면도.
도 5는 본 발명의 제1 실시예에 따른 nMOS 메모리 트랜지스터 내의 메모리 히스테리시스 특성을 도시하는 그래프.
도 6은 본 발명의 제1 실시예에 따른 nMOS 메모리 트랜지스터에서 소거 프로세스, 즉, 게이트 전극에 네거티브 전압을 인가할 시에 ONO 막을 통하여 흐르는 전자 전류 및 홀 전류를 측정할 때 측정 결과를 함께 도시하는 그래프.
도 7은 본 발명의 제1 실시예에 따른 nMOS 메모리 트랜지스터 내의 메모리 히스테리시스 곡선의 측정 시간(전하 주입 시간) 의존도를 도시하는 그래프.
도 8은 본 발명의 제1 실시예에 따른 nMOS 메모리 트랜지스터 내의 소거 특성을 도시하는 그래프.
도 9는 본 발명의 제1 실시예에 따른 nMOS 메모리 트랜지스터 내에서 소거 전압이 9V이고 소거 시간이 9㎳인 경우의 데이터 재기록 특성을 도시하는 그래프.
도 10은 본 발명의 제1 실시예에 따른 nMOS 메모리 트랜지스터 내의 100,000 번의 데이터 재기록 후의 판독 교란(disturb) 특성을 도시하는 그래프.
도 11은 종래 기술의 소거 동작과 비교하여 본 발명의 제2 실시예에 따른 nMOS 메모리 트랜지스터 내의 기록-소거(W-E), 소거-기록-소거(E-W-E), 및 기록-소거-기록-소거(W-E-W-E) 소거 동작 내의 임계 전압의 경향을 도시하는 그래프.
도 12는 본 발명의 제2 실시예에 따른 도 11의 소거 임계 전압에 인접한 부분을 확대하여 도시한 그래프.
도 13은 본 발명의 제2 실시예에 따른 소거 동작의 모드의 도면.
도 14는 본 발명의 제3 실시예에 따른 분리된 소스 라인 NOR 타입 메모리셀 어레이의 회로 구성의 회로도.
도 15는 본 발명의 제3 실시예에 따른 분리된 소스 라인 NOR 타입 메모리셀 어레이의 패턴 예의 평면도.
도 16은 본 발명의 제3 실시예에 따른 분리된 소스 라인 NOR 타입 메모리셀 어레이 내의 도 15의 라인 B-B'를 따라 취해진 단면으로부터 보여지는 사시도.
도 17은 본 발명의 제4 실시예에 따른 Si-nano 크리스탈형 메모리 트랜지스터 소자 구조의 단면도.
도 18은 본 발명의 제5 실시예에 따른 미세하게 분할된 FG 타입 메모리 트랜지스터 소자 구조의 단면도.
〈도면의 주요 부분에 대한 부호의 설명〉
1 : 반도체 기판
1a ; 채널 형성 영역
2 : 소스 영역
4 : 드레인 영역
6 : 게이트 절연막
8 : 게이트 전극
10 : 터널 절연막
12 : 질화막
14 : 상부 절연막
이하, 첨부 도면을 참조로 하여 양호한 실시예들이 설명될 것이다.
〈제1 실시예〉
도 1은 본 발명의 실시예에 따른 분리된 소스 라인 NOR 타입의 불 휘발성 반도체 메모리의 개략적 구성의 도면이다.
본 발명의 불 휘발성 메모리 디바이스에서, NOR 타입 메모리셀 어레이의 각 메모리셀은 하나의 메모리 트랜지스터로 구성된다. 도 1에 도시된 바와 같이, 메모리 트랜지스터(M11 내지 M22)는 로우(row)로 배열된다. 트랜지스터는 워드 라인, 비트 라인, 및 분리 타입 소스 라인에 의해 접속되어있다.
즉, 비트 방향으로 서로 인접한 메모리 트랜지스터(M11 및 M12)의 드레인들은 비트 라인(BL1)에 접속되고, 반면에 소스들은 소스 라인(SL1)에 접속된다. 유사하게, 비트 방향으로 서로 인접한 메모리 트랜지스터(M21 및 M22)의 드레인들은 비트 라인(BL2)에 접속되고, 반면에 소스들은 소스 라인(SL2)에 접속된다.
또한, 워드 방향으로 인접한 메모리 트랜지스터(M11 및 M21)의 게이트들은 워드 라인(WL1)에 접속되고, 반면에 워드 방향으로 인접한 메모리 트랜지스터(M12 및 M22)의 게이트들은 동일한 방식으로 워드 라인(WL2)에 접속된다.
전체 메모리셀 어레이에서, 이러한 방식으로 반복해서 셀들이 배열되고 셀들이 접속된다.
도 2는 셀 배열 패턴의 특정예로서 자체 정렬을 사용하는 소형 NOR 타입 셀 어레이의 개략적 평면도이다. 도 3은 도 2의 라인 A-A'를 따라 취해진 단면으로부터 보여지는 사시도이다.
소형 NOR 타입 셀 어레이(100)에서, 도 3에 도시된 바와 같이, 트렌치 또는 LOCOS 등에 의해 n-타입 또는 p-타입 반도체 기판(101) 상에 소자 분리 절연층(102)이 형성된다(n-웰 또는 p-웰 또한 가능하다). 소자 분리 절연층(102)은 도 2에 도시된 바와 같이, 비트 방향(도 2에서 세로 방향)으로 길고 평행한 스트라이프로 배열되어 있다. 워드 라인(WL1, WL2, WL3, WL4, …)은 동일한 간격으로 소자 분리 절연층(102)에 대하여 거의 수직으로 배열되어 있다. 워드 라인은 후술된 바와 같이, 터널 절연막, 질화막, 및 상부 절연막 및 게이트 전극을 스택킹함으로서 구성된다.
소자 분리 절연층(102)의 간격 내의 활성층 내에서, 기판(101)과 반대의 도전성 타입의 불순물이 고농도로 워드 라인들 사이의 공간에 도우프되어, 소스 영역(S) 및 드레인 영역(D)을 교호적으로 형성한다. 소스 영역(S) 및 드레인 영역(D)은 사이즈에 있어서 워드 방향(도 2의 가로 방향)으로는 트렌치 또는 LOCOS 또는 다른 소자 분리 절연층(102) 사이의 간격만큼만 한정되고, 비트 방향으로는 워드 라인들 간격만큼만 한정된다. 따라서, 소스 영역(S) 및 드레인 영역(D)은 사이즈 및 배열의 변량에 관계되는 마스크 정렬 내의 에러들에 의해 전혀 많이 영향받지 않아서, 매우 균일하게 형성된다.
상부 및 워드 라인의 측벽(side-wall)은 절연층으로 덮인다. 즉, 오프셋 절연층은 워드 라인(WL1, WL2, …) 상에 동일한 패턴으로 배열되고, 반면에 측벽 절연층은 오프셋 절연층, 그 밑의 게이트 전극(워드 라인), 및 게이트 절연층으로 구성된 스택 패턴의 2개의 측벽에 형성된다. 실장된 자체 정렬 접촉부(self-aligned contact)는 오프셋 절연층 및 측별 절연층에 의해 워드 라인들 사이의 공간 부분들에서 워드 라인을 따라 형성된다.
접촉 물질은 자체 정렬 접촉부에 교호적으로 매장되어, 소스 영역(S) 또는 드레인 영역(D)을 부분적으로 오버랩하여서, 비트 접촉 플러그(BC) 및 소스 접촉 플러그(SC)가 형성된다.
비트 접촉 플러그(BC) 및 소스 접촉 플러그(SC)를 형성하는데 있어서, 도전성 물질이 피착되어, 자체 정렬 접촉부 영역 전부를 매장하고 에칭 마스크에 대한 레지스트 패턴이 그 위에 형성된다. 이때에, 레지스트 패턴이 자체 정렬 접촉부의 폭보다 한 사이즈 크게 만들어지고, 소자 분리 절연층 상에 부분적으로 중첩된다. 또한, 레지스트 패턴 주위의 도전성 물질이 레지스트 패턴을 마스크로서 사용하여 에칭함으로써 제거된다.
그 결과, 비트 콘택트 플러그 BC와 소스 콘택트 플러그 SC가 동시에 형성된다.
콘택트들 주위의 오목부들은 도시되지 않은 절연막으로 매립된다.
절연막 상에는, 비트 콘택트 플러그들 BC와 접촉하는 비트 라인들 BL1, BL2, … 와, 소스 콘택트 플러그들 SC와 접촉하는 소스 라인들 SL1, SL2, …가 평행한 스트라이프들로 교대로 형성된다.
소형 NOR 타입 셀 어레이(100)에서, 콘택트들은 셀프 얼라인먼트 콘택트 형성과 플러그 형성에 의해 비트 라인들과 소스 라인들 상에 형성된다. 워드 라인들의 절연과 분리는 셀프 얼라이닝 콘택트를 형성함에 의해 달성되고 소스 영역들 S와 드레인 영역들 D의 노출된 표면들은 균일하게 형성된다. 비트 콘택트 플러그들 BC와 소스 콘택트 플러그들 SC는 셀프 얼라이닝 콘택트들 내의 소스 영역들 S 또는 드레인 영역들 D의 노출된 표면들 상에 형성된다. 이에 따라, 기판 접촉 표면들이나 플러그들은 비트 방향으로의 사이즈가 셀프 얼라인먼트 콘택트 형성에 의해 거의 결정되어, 콘택트 영역들의 편차가 매우 작게 된다.
비트 콘택트 플러그들 BC 또는 소스 콘택트 플러그들 SC와 워드 라인들의 절연 및 분리는 쉽다. 즉, 상쇄 절연층들은 워드 라인들을 형성할 때 모두 한번에 형성된 다음, 단지 절연막을 형성하고 전면을 에칭 (에칭백, etching back)함으로써 측벽 절연층들이 형성된다.
또한, 비트 콘택트 플러그들 BC와 소스 콘택트 플러그들 SC 및 비트 라인들과 소스 라인들은 같은 도전층을 패터닝함에 의해 형성되기 때문에, 상호 접속 구조가 매우 간단하고, 공정 단계들의 개수가 적고, 그 구조가 제조 비용을 낮추는 데에 유리하다.
또한, 낭비되는 공간이 거의 없기 때문에, 웨이퍼 공정 한계의 최소 라인폭 F로 층들을 형성할 경우, 8Fx에 근사한 매우 작은 셀 영역을 제조하는 것이 가능하다.
도 4는 본 실시예에 따른 MONOS 타입 메모리 트랜지스터의 기본 구조의 단면도이다.
도 4에서, 참조 번호 1은 실리콘 기판이나 다른 반도체 기판 또는 n-타입이나 p-타입 도전성을 갖는 웰을 나타내고, 1a는 채널 형성 영역을 2와 4는 메모리 트랜지스터의 소스 영역과 드레인 영역을 나타낸다.
본 발명의 "채널 형성 영역"은, 표면측 내부에 전자들이나 홀들이 통과하는 채널이 형성되어 있는 영역을 일컫는다. 본 실시예에서 "채널 형성 영역"은 반도체 기판 또는 웰(1) 내의 소스 영역(2)과 드레인 영역(4)에 의해 샌드위치되는 부분이다.
소스 영역(2)과 드레인 영역(4)은 반도체 기판(1) 내에 채널 형성 영역과 반대의 도전성을 갖는 불순물을 고농도로 도핑함에 의해 형성되어 높은 도전성을 갖는 영역들이다. 그 다양한 형태들이 있다. 일반적으로, 약간 도핑된 드레인 (LDD)은 대개 소스 영역(2)과 드레인 영역(4)의 채널 형성 영역(1a)에 대향하는 기판 표면상의 위치에 제공된다.
메모리 트랜지스터의 게이트 전극(8)은 채널 형성 영역(1a) 상의 게이트 절연층(6)을 통해 스택된다. 게이트 전극(8)은 p-타입 또는 n-타입 불순물들을 도핑함으로써 도전성으로 만들어진 다결정 실리콘 (도핑된 폴리-Si) 또는 도핑된 폴리-Si와 내열성 금속 실리사이드로 스택된 막들로 구성된다.
본 실시예에서 게이트 절연막(6)은 아래층으로부터 터널 절연막(10), 질화막(12) 그리고 최상부 절연막(14)의 순서로 구성된다.
터널 절연막(10)은 열 산화에 의해 형성된 실리콘 옥사이드(SiO2)로 된 막일 수 있으나, 본 실시예에서는 급속 열 산화(RTO)에 의해 산화막을 형성한 다음 이것을 급속 열 질화(RTN) 처리를 함으로써 얻어진 산화막으로 구성된다. 터널 절연막(10)의 두께는 용도에 따라 2.0㎚ 내지 3.5㎚의 범위로 결정될 수 있다. 여기서는 2.7㎛로 설정된다.
질화막(12)은 예를 들면 실리콘 나이트라이드 (SixNy(0〈x〈1, 0〈y〈1)) 막이다. 질화막(12)은 예를 들어 저압 CVD (LP-CVD)에 의해 준비된다. 많은 개수의 캐리어 트랩들은 막 내에 포함된다. 질화막(12)은 Frenkel-Poole(FP) 타입 전기 전도성을 나타낸다.
최상위 절연막(14)에서는, 질화막(12)과의 경계 근처에서 고농도로 심층 캐리어 트랩들을 형성하는 것이 필요하다. 이것을 위해, 예를 들면, 최상부 절연막(14)은 형성된 질화막(12)을 열 산화함에 의해 형성된다. 또한, 최상부 절연막(14)은 고온 화학 증착 옥사이드 (HTO) 방법에 의해 형성된 SiO2막일 수 있다. 최상부 절연막이 CVD에 의해 형성될 때, 트랩들은 열처리에 의해 형성된다. 최상부 절연막의 두께는, 게이트 전극(8)으로부터의 홀들의 주입을 효과적으로 차단하고 재기입 가능한 데이터 수의 감소를 방지하기 위해, 적어도 3.0㎚, 바람직하게는 3.5㎚ 이상일 것이 요구된다.
일반적으로, 소거시에는, 전체 메모리셀 어레이 또는 전체 블럭이 동시에 소거된다.
웰측에서는 낮지만 워드 라인측에서는 높은 선정된 소거 전압이 메모리셀 어레이의 웰 (또는 반도체 기판) 또는 소거될 블럭과 워드 라인 사이에 인가된다. 소거 바이어스를 세팅하기 위한 특정 모드들로서, 워드 라인을 접지하고 웰에 포지티브 전압을 인가하는 경우와, 웰을 접지하고 워드 라인에 네거티브 전압을 인가하는 경우와, 그리고 웰에 포지티브 중간 전압을 인가하고 워드 라인에 네거티브 중간 전압을 인가하는 경우가 있다. 이들 각 경우에서, 소스 라인(소스 영역)과 비트 라인(비트 영역)은 웰과 똑같은 전위에 의해 제어될 수 있고, 또는 이들 중 하나 또는 둘 다는 개방 상태에 놓일 수 있다.
소거 전압을 인가함으로써, 메모리셀 어레이 또는 소거 블럭을 구성하는 메모리셀들 내에서는, 분산된 전하 축적 수단(전하 트랩들) 내에 저장된 전자들이 기판측으로 빠지고, 홀들은 기판측으로부터 분산된 전하 축적 수단에 주입되어 트랩된다. 이로써, 저장된 데이터가 모두 함께 소거된다.
그 다음, 소거시에 전압 인가 시간 (소거 시간)을 단축함으로써 속도를 증가시키는 것에 대해 설명한다. 웰을 접지하고 네거티브 전압을 게이트 전극에 인가하는 소거 모드를 사용하여 다음과 같은 소거 특성의 연구가 수행되었다.
도 5는 기록/소거 시간 (전하 주입 시간)이 1s인 경우의 nMOS 메모리 트랜지스터의 메모리 히스테리시스 특성을 나타낸다.
게이트 인가 전압은 히스테리시스에서 기록 상태로부터 네거티브 측으로 더 크게 만들어진다 (임계 전압 Vth (W) : 약 2.5 내지 3V). 이 때, 임계 전압이 급격히 떨어지고 소거 상태에 들어간 후 (임계 전압 Vth (E) : 약 -1V), 그 변화가 강하로부터 상승으로 반전되어 도 5의 포인트 A로 된다. 이 반전 시간의 전압은 "메모리 히스테리시스 특성의 변곡 전압점"으로서 정의된다. 변곡점 전압 Vinf는 물리적으로 채널 형성 영역측으로부터 주입된 홀 전류와 게이트 전극측으로부터 주입된 전자 전류 사이의 상대적 크기, 전자들과 홀들 사이의 재결합 효율, 및 트랩들에서의 캐치 및 이스케이프의 확률에 의해 물리적으로 정의된다.
소거 단계에서, 네거티브 전압이 게이트 전극에 인가될 때 ONO 막을 통해 흐르는 전자 전류와 홀 전류가 측정되었다. 측정 결과들은 도 6의 그래프와 함께 도시된다.
도 6에 도시된 바와 같이, 게이트 전압 Vg가 변곡점 Vinf -7.5V으로부터 네거티브 측으로 증가하면, 게이트 전극으로부터 주입된 전자 전류 Ie는 기판측으로부터 ONO막으로 주입된 홀 전류 Ih에 비해 증가한다. 그 결과, 도 5에 도시된 바와 같이, 임계 전압 Vth가 변곡점 전압 Vinf (포인트 A)로부터 네거티브 측에서 증가하여 포인트 B에 도달하고, 임계 값 윈도우가 감소된다.
반면에, 홀 전류와 전자 전류는 게이트 절연막 (예를 들면 ONO 막)의 특성들에 (구성막들의 두께나 품질) 따라 결정된다. 이에 따라, 본 실시예에서는, 이 변곡점 전압 Vinf (포인트 A)를 네거티브 측으로 더 크게 만듦으로써 소거 전압을 세팅하는 범위의 확장을 용이하게 만들기 위해, 게이트 절연막(6)에 두께 조건이 부과된다. 즉, 본 실시예에 따른 게이트 절연막(6)에서는, 산화막으로 변환된 두께가 10㎚ 또는 그 이하로 세팅되고 터널 절연막(10)에 대한 최상부 절연막의 두께의 비율이 1.4 이상으로 세팅된다. 또한, 교란 특성을 향상시키고자 하는 관점에서, 터널 절연막(10)은 2.7㎚로 세팅되고, 질화막은 5.8㎚로 세팅되고, 최상부 절연막은 3.8㎚로 세팅되고, 이 스택된 막들 중 산화막들로 변환된 두께는 9.5㎚로 세팅된다.
도 7은 MONOS 메모리 트랜지스터의 메모리 히스테리시스 커브의 시간 (전하 주입 시간) 의존성의 측정에 대해 나타낸다.
통상적으로, 메모리 히스테리시스 커브는 대개, 메모리 히스테리시스 커브 (임계 값 윈도우)가 최대치로 포화되는, 약 1s만에 측정된다. 또한, 가능한 넓은 임계 값 윈도우를 얻고자 하는 관점에서, 실제 소거시의 전압 인가 시간은, 메모리 히스테리시스 커브가 포화되기 시작하는 전압에서 충분한 임계 값 윈도우가 얻어질 수 있는 시간 100㎳ 중의 80㎳로 세팅되었다.
도 7을 참조하면, 이 측정은 메모리 히스테리시스 커브의 측정 시간을 1s로부터 서서히 감소하면서 여러 차례 수행되었다. 그 결과가 함께 도시되어 있다.
도 7로부터, 메모리 히스테리시스 특성이 측정 시간 의존성을 나타내었다는 것과, 임계 값 윈도우가 측정 시간 감소와 함께 점차 감소되는 경향이 있다는 것을 알았으나, 실용상 충분한 임계 값 윈도우가 2㎳의 측정 시간 T에도 얻어질 수 있음을 알았다. 임계 값 윈도우에 대한 최대값이 있다는 사실은 분산된 전하 축적 수단 (캐리어 트랩들의 개수)이 유한하다는 사실과 관련된다. 또한, 임계값의 감소는, 전자 전류와 홀 전류가 평형화되고 균일하게 된 경우에, 두 전하들의 주입량과 재결합 량의 비율이 전하 주입 시간에 따라 변화함을 나타낸다.
또한, 측정 시간이 짧아짐에 따라, 변곡점 전압 Vinf가 네거티브 측에서 절대치가 증가하는 방향으로 시프트된다는 것과, 소거 전압이 세팅될 수 있는 범위가 절대치를 증가시키는 방향으로 확장되었음을 알았다. 예를 들어, 소거 시간이 10㎳이면 소거 전압은 -9V로 세팅될 수 있고, 소거 시간이 5㎳이면 소거 전압은 -9.5V로 세팅될 수 있다는 것을 알았다.
도 8은 MONOS 메모리 트랜지스터의 소거 특성을 나타낸다.
도 8에 도시된 바와 같이, 임계 전압 Vth는 소거 시간에 대해 감소하는 경향이 있다. 소거 전압이 큰 -10V인 경우, 소거 시간이 10㎳ 이하인 경우 전자 전류와 홀 전류가 평형화되고 임계 전압이 실질적으로 일정하게 된다. 이와 대조적으로, 소거 전압이 큰 -8V인 경우, 소거 시간이 100㎳이더라도 임계 전압은 여전히 저하하고 있다. 이 경우, 비록 도면에 도시되지는 않았으나, 분산된 전하 축적 수단이 소거 시간 1s 정도 보다 긴 시간 도메인에서 유한하다는 사실에 기인하여 포화 (임계 전압의 저하 중단)가 일어난다. 소거 전압이 -10V 와 -8V 사이인 다른 조건들 하에서, 전류 균형점은 소거 시간 100㎳와 1s 사이에 연달아 위치된다.
이 임계 전압이 일정해지기 시작하는 전류 균형점의 전압은 도 7의 메모리 히스테리시스 특성에 있어서 변곡점 전압에 대응한다.
일단 전류 및 홀이 균형점에 도달하면, 보다 시간이 경과하더라도, 소거(Vth의 감소)는 더 이상 전혀 진행하지 않는다. 더욱이, 높은 소거 전압을 유지하면서 소거 시간만 증가하는 경우에는, 메모리 트랜지스터의 재기록 특성(내구특성)은 열화되기 쉽다. 따라서, MONOS 형 메모리 트랜지스터의 소거시에, 속도를 높이기 위해서는 가능한 짧은 시간 동안 고전압을 인가하는 것이 바람직하다.
이러한 관점으로부터 본 실시예의 소거 전압은 소거 시간의 감소와 더불어 절대치가 더욱 커지는 변곡점의 전압이나 확산된 전하 축적 수단(본 실시예에서는 -8V)의 포화시 요구되는 전계를 생성하기 위한 최저 전압 사이로 설정된다. 소거 전압의 설정 범위 내에서 보다 고속의 소거를 달성하기 위해서는, 변곡점 전압 부근 또는 이 변곡점 전압으로부터 약간 포지티브 측으로 소거 전압(및 소거 시간)이 설정되는 것이 바람직하다
소거 시간을 단축하고 속도를 높이기 위해 이상의 소거 전압과 소거 시간은 -9V의 소거 전압의 경우에서의 9 내지 10㎳의 소거 시간과 -9.5v의 소거 전압의 경우에서의 5㎳의 소거 시간의 조합으로 설정될 수 있음을 알 수 있었다. 이로 인해 소거 속도는 관련 기술의 속도보다 한층 상승될 수 있었다.
도 9는 -9V의 소거 전압과 9㎳의 소거 시간의 경우 데이터 재기록 특성을 나타낸다.
도 9로부터 100,000 이후의 폭에서조차 임계값 윈도우가 전혀 변화를 나타내지 않는 양호한 데이터 재기록 특성이 얻어졌다. 이로 인해, 소거 시간의 단축에 따라 이동하는 메모리 히스테리시스 특성에 대한 변곡점에 따라 소거 전압이 상승하더라도 데이터 재기록 특성은 열화하지 않음을 확인하였다.
도 10은 100,000 데이터 재기록후 판독 교란 특성(read disturb characteristic)을 나타낸다. 측정값의 선형 외삽(linear extrapolation)에 의해 발견되는 10년 후 임계값 윈도우는 실질적인 사용에 요구되는 적어도 0.5V였음을 알 수 있다. 이로 인해, 소거 시간의 단축 후 소거 전압이 상승하더라도 10년 동안의 연속적인 판독이 가능함을 확인할 수 있었다.
〈제2 실시예〉
본 실시예에서는 과도한 소거를 방지할 수 있는 MONOS 형 메모리 트랜지스터의 소거 동작 방법을 보여주고 있다.
본 실시예에서, 메모리셀 어레이의 구성과 메모리 트랜지스터의 구조는 제1 실시예의 것과 동일한 것이 사용되었다.
한번의 소거 동작으로 동시에 메모리셀 어레이와 피소거 블록을 소거하는 경우인, 소거 동작시, 기록 상태의 메모리 트랜지스터의 임계 전압은 도 8의 소거 특성에 따라 소거 상태로 임계 전압이 이동한다.
그러나, 소거 상태에서의 메모리 트랜지스터의 임계 전압의 경우에는 유사한 소거 특성에 따른 소거 상태에서의 그것보다 훨씬 낮은 레벨로 임계 전압이 낮아져 버리는 경우에는 과도한 소거가 문제시된다.
따라서, 이러한 과도 소거를 감소시키기 위해서는 기록 동작들 즉, 기록-소거(W-E), 소거-기록-소거(E-W-E) 및 기록-소거-기록-소거(W-E-W-E) 동작들이 조합된 소거 동작이 시도되었다. 이러한 소거 동작시, 제1 실시예에 설명된 고전압, 고속 기록 방법이 소거 전압과 소거 시간의 설정을 위해 채택되었다. 특히, 소거 동작의 조건으로는 기록 동작 동안 Vg=12V 및 250㎲가 이용되었고 소거 동작 동안 Vg= -9V 및 9㎳가 이용되었다.
이러한 소거 동작의 결과를 도 11에 나타낸다. 또한, 도 12는 도 11의 소거 레벨 부근의 확대 영역을 나타내고 있다.
도 12에 도시한 바와 같이, 소거 상태의 셀을 추가로 소거하는 경우, 임계 전압은 과도 소거로 인해 0.3V를 기준으로 Vth(E) = 0.66V의 소정의 소거 레벨보다 낮은 값이 된다.
이러한 과도 소거를 줄이기 위해서는, 기록 소거(W-E) 또는 소거-기록-소거(E-W-E) 동작을 수행하는 경우, 임계 전압은 소정의 소거 레벨 Vth(E) 보다 0.04V 낮은 범위 내에서 Vth(E)보다 0.04V 높은 레벨로 변환된다. 또한, 반복적인 2회의 기록 및 소거(W-E-W-E)시 임계 전압은 선정된 소거 레벨 Vth(E)으로서 거의 동일한 값으로 변환될 수 있다.
이상으로부터, 기록 동작을 수행하는 동안 적어도 1회 또는 대략 2회의 소거를 수행함으로써 과도 소거의 문제가 해소됨을 실험적으로 확인할 수 있었다. 그 결과, NOR형 셀의 판독시에, 과도 소거로 인해 증가되는 비-선택 셀로부터의 누설 전류의 양을 크게 감소시키는 것이 가능하다.
또한, 본 실시예의 소거 동작에 대한 방법을 적용함으로써, 임계 전압이 완전히 변환되더라도, 요구된 전체 소거 시간은 한층 짧아진다. 즉, 기록 또는 소거 동작의 전체 회수는 기록 및 소거 동작의 개별적인 조건에 좌우되지만, 본 실시예의 경우에는 완전한 변환은 4회 이후 얻어진다. 이 경우에, 소거 동작에 대한 전체 시간은 관련 기술에 대해 80 내지 100㎳의 1/4 이하 즉, 20㎳ 이하로 단축될 수 있다.
MONOS형 메모리 트랜지스터의 경우, 전하 축적 수단은 평면적으로 분산 배치되기 때문에, 게이트 길이의 변화, 채널폭, 소스 불순물 영역의 연장, 그리고 막의 두께 - 이것들은 FG형 셀의 용량성 결합비를 판정하는 요소임- 는 터널 절연막에 인가될 전압의 변화만큼 크게 나타나지는 않는다. 또한, FG형에서처럼 터널 절연막내로의 부유 게이트의 다결정 실리콘 재료에 도핑된 불순물의 누출로 인한 터널 절연막의 특성의 변화에는 관심이 없는 것이다. MONOS형 메모리 트랜지스터에서의 임계 전압의 분포 변화는 터널 절연막의 두께의 불균일로 인해 발생하는 터널 전류의 변화에만 좌우되는 것이다.
상기한 이유로 인해, MONOS형 메모리 트랜지스터의 경우, 동일 웨이퍼에서의 임계 전압의 분포-과도 소거의 원인-는 본래 작다.
이에 대해, FG형의 경우, 결합비의 변동과 상술한 불순물의 누출로 인해, 웨이퍼에는 임계 전압의 큰 분포가 있게 되지만, 부유 게이트 내에는 저장된 전하의 비교적 자유로운 움직임이 존재한다. 또한, FG형의 경우에는, 기록 및 소거 동작을 반복함으로써 임계 전압이 점진적으로 변환 전압이 되도록 하는 사상은 전혀 존재하지 않는다.
이에 대해, MONOS 형에서는, 측면 방향의 분산된 전하 축적 수단에 의해 트랩되는 자유도가 낮은 전하만이 존재하게 되고, 임계 전압은 캐리어 트랩에 저장된 전하의 양에 의해 제어된다. 즉, 본 실시예에 따라 기록 및 소거 동작을 반복함으로써 소거 임계 전압 Vth(E)의 변환을 개선하는 것은 MONOS형의 기록-소거 메커니즘에서의 특별한 현상이다.
FG형의 경우에도 소거 전에 기록 동작이 있지만, 이것의 목적은 소거 전에 가능한 한 임계 전압의 변동을 수정하기 위한 것이다.
이에 대해, 본 실시예의 MONOS형 메모리 트랜지스터에는, 웨이퍼 내에 임계 전압의 고유한 약간의 분포가 존재하고, 변화의 정도는 단일 소거에 의해 많아야 대략 0.3 내지 0.4V이다. 따라서, 본 실시예에 있어서의 기록-소거(W-E) 동작은 복수의 기록-소거 동작 후에 완료하는 임계 전압의 변환 도중에 소거 동작을 중지하고, 웨이퍼에 임계 전압의 분포의 정정 보다는 오히려 대략 일정 범위로 임계 전압이 연장하도록 하기 위해 그 동작이 수행된다는 점에서 목적과 동작 원리가 FG형에서의 소거전 기록 동작과는 상이한 것이다.
기록 및 소거 동작의 개별적인 상태에 따라 변환에 대한 개선이 추가로 예상될 수 있는 다수의 소거를 포함한 소거 동작에서는 기록-소거 동작을 추가로 연속적으로 수행하는 것도 가능하다. 도 13은 본 발명에 따른 소거 동작 모드를 요약한 것이다.
또한, 본 실시예에 있어서 소거 속도를 추가로 증가시키기 위해서는 소거 동작시의 복수의 소거 단계에서 절대치가 변곡점 전압 Vinf를 초과하는 소거 전압을 이용한 소거 단계를 포함하는 것이 가능하며, 임계값 윈도우의 커다란 감소나 내구 특성의 열화를 전혀 발생시키지 않도록 하기에 충분한 만큼의 시간이 짧은 것으로 가정한다.
이하, 제2 실시예에 따른 소거 전압의 변환 및/또는 제1 실시예에 따른 고속 소거 방법을 적용하여 유사한 효과를 나타낼 수 있는 메모리셀 어레이 구성과, 메모리셀 및 메모리 트랜지스터의 구조에 대한 다른 실시예를 설명한다.
〈제3 실시예〉
본 실시예는 메모리셀의 구조와 셀 어레이의 구조에 대한 변형 실시예에 관한 것이다.
본 실시예에 따른 메모리셀과 메모리셀 어레이는 별도의 소스 라인 NOR형이고, 비트 라인과 소스 라인은 계층적으로 형성된다.
도 14는 NOR형 메모리셀 어레이의 회로 구성을 나타내는 도면이다. 또한, 도 15는 NOR형 메모리셀 어레이의 패턴의 예에 대한 평면도이고, 도 16은 도 15의 B-B′를 따라 취한 단면으로부터 본 조감도이다.
불 휘발성 메모리 장치(110)에서, 비트 라인은 메인 비트 라인과 서브 비트 라인의 계층으로 배열되고, 소스 라인은 메인 소스 라인과 서브 소스 라인의 계층으로 배열된다. 메인 비트 라인 MBL1은 선택 트랜지스터 S11을 통해 서브 비트 라인 SBL1에 접속되고, 메인 비트 라인 MBL2는 선택 트랜지스터 S21을 통해 서브 비트 라인 SBL2에 접속된다. 또한, 메인 소스 라인 MSL(도 16에서 MSL1과 MSL2로 분할됨)은 선택 트랜지스터 S12를 통해 서브 소스 라인 SSL1에 접속되고, 선택 트랜지스터 S22를 통해 서브 소스 라인 SSL2에 접속된다.
서브 비트 라인 SBL1과 서브 소스 라인 SSL1간에는 병렬로 메모리 트랜지스터 M11 내지 Mln이 접속되고, 서브 비트 라인 SBL2와 서브 소스 라인 SSL2간에는 병렬로 메모리 트랜지스터 M21 내지 M2n이 접속된다. 병렬로 접속된 (n)개의 메모리 트랜지스터와 2개의 선택 트랜지스터 (S11 및 S12, 또는 S21과 S22)는 메모리셀 어레이의 단위 블록을 이룬다.
워드선 방향의 인접하는 메모리 트랜지스터 M11,M21, … 의 게이트는 워드선 WL1에 접속된다. 마찬가지로, 메모리 트랜지스터 M12, M22의 게이트는 워드선 WL2에 접속되고, 메모리 트랜지스터 M1n, M2n, …의 게이트는 워드선 WLn에 접속된다.
워드선 방향에 인접한 선택 트랜지스터 S11, S21, …은 선택 라인 SG1에 의해 제어되고, 선택 트랜지스터 S12, S22, …는 선택 라인 SG2에 의해 제어된다.
도 16에 도시한 바와 같이, NOR형 셀 어레이(110)에서는 반도체 기판(111)의 표면 영역에 p-well(112)이 형성된다. p웰(112)은 트렌치에 절연 재료를 매립함으로써 형성되는 소자 분리 절연층(113)에 의해 워드선 방향으로 절연 및 분리되고, 병렬 스트라이프 형태로 배열된다.
소자 분리 절연층(112)에 의해 분리되는 p웰부는 메모리 트랜지스터의 활성 영역이 된다. 폭방향으로 활성 영역의 양측면상에는 서로 일정 거리를 유지하는 병렬 스트라이프 형태로 n형 불순물들이 주입되어 서브 비트 라인 SBL, 서브 소스 라인 SSL이 형성된다.
워드선 WL1, WL2, WL3, WL4, …는 절연막을 통해 서브 비트 라인 SBL과 서브 소스 라인 SSL을 수직으로 교차하면서 규칙적인 간격으로 배열된다.
후술되어질 워드 라인들은 터널 절연막, 질화막, 및 상부 절연막과 게이트 전극을 포함하는 게이트 절연막을 쌓음으로서 구성된다.
서브 비트 라인 SBL과 서브 소스 라인 SSL 사이의 p-웰 부분(112)과 워드 라인간의 교차 부분은 메모리 트랜지스터의 채널 형성 영역이 된다. 채널 형성 영역과 연결된 서브 비트 라인 부분은 드레인으로 기능하는 한편, 서브 소스 라인 부분은 소스로 기능한다.
도 3의 경우와 동일한 방식으로, 워드 라인들의 상부 및 측벽들에는 오프셋 절연층 및 측벽 절연층(본 실시예에서는 정규 삽입층(interlayer) 절연막이 제공될 수 있음)이 도포된다.
이들 절연층들은 소정의 간격을 둔 서브 비트 라인 SBL에 도달하는 비트 콘택트 플러그 BC과, 서브 소스 라인 SSL에 도달하는 소스 콘택트 플러그 SC로 형성된다. 비트 라인 방향으로 128 메모리 트랜지스터마다 이들 플러그 BC 및 SC가 제공된다.
또한, 절연층상에는 비트 콘택트 플러그 BC에 접촉하는 주요 비트 라인들 MBL1, BL2, …와, 다른 소스 콘택트 플러그 SC에 접촉하는 주요 소스 라인들 MSL1, SL2가 서로 교체하며 병렬 스트라이프 모양으로 형성된다.
소형 NOR형 셀 어레이(110)는 계층 구조로 배치된 비트 라인 및 소스 라인들을 갖는다. 각 메모리셀에 대해서 비트 콘택트 플러그 BC와 소스 콘택트 플러그 SC를 형성할 필요는 없다. 따라서, 기본적으로는 콘택트 저항 자체에는 변화가 없다. 예를 들어, 128 메모리셀들마다 비트 콘택트 플러그 BC와 소스 콘택트 플러그 SC가 제공되지만, 자기 정렬에 의해 플러그가 형성되지 않을 때에는 오프셋 절연층 및 측벽 절연층은 필요하지 않다. 즉, 보통의 삽입층 절연막을 피착하기에 충분히 두꺼워서 메모리 트랜지스터를 매립할 수 있다.
상술된 바와 같이, 본 실시예에서는 공정이 보다 더 간략화될 수 있는 이점이 있다.
또한, 불순물 영역이 상호 연결들(서브 비트 라인들 및 서브 소스 라인들)을 포함하는 수도 콘택트-리스 구조(pseudo contact-less structure)만큼 낭비되는 공간이 거의 없기 때문에, 층들이 웨이퍼 공정 한계의 최소 라인 폭 P에서 형성될 때, 8P2에 가까운 매우 작은 셀 영역으로 생산하는 것이 가능하다.
또한, 비트 라인 및 소스 라인들은 계층 구조로 배치되며, 선택 트랜지스터 S11 또는 S21은 주요 비트 라인 MBL1 또는 MNL2로부터 비-선택된 단위 블럭의 병렬 주요 트랜지스터 그룹과 분리하기 때문에, 고속 및 저 전력 소모라는 장점의 결과로 주요 비트 라인의 로드-캐패시턴스가 두드러지게 감소된다. 또한, 선택 트랜지스터 S12 또는 S22의 작용 때문에, 주요 소스 라인으로부터 서브 소스 라인들을 분리하고 로드-캐패시턴스를 줄이는 것이 가능하다.
보다 고속으로, 서브 비트 라인들 SBL1과 SBL2, 또는 서브 소스 라인들 SSL1과 SSL2를 실리사이드에 본딩될 불순물 영역에 형성하고, 주요 비트 라인들 MBL1 및 MBL2에 대해 금속 상호 연결들을 사용하는 것이 바람직하다.
제1 실시예와 동일한 방식으로, 삭제 전압을 최적화하고 삭제 전계를 증가함으로써, 삭제 시간이 단축될 수 있고 속도를 높일 수 있다.
또한, 기입-삭제, 삭제-기입-삭제, 또는 기입-삭제-기입-삭제의 삭제 동작에 의해 전체 메모리셀 어레이 또는 전체 블럭들을 삭제할 시, 삭제된 상태의 임계 전압은 매우 정확하게 수렴하고, 비-선택된 셀로부터의 누설 전류의 증가와 같은 초과 삭제로 인한 단점들이 해결될 수 있다.
〈제4 실시예〉
본 실시예는 메모리 트랜지스터의 분산된 전하 축적 수단으로서, 게이트 절연막에 매립된 복수의 Si-nano 크리스탈을 사용하고, 예를 들어 10㎚ 이하의 입자 크기를 가지며, 서로 절연된 비-휘발성 반도체 메모리 장치(이후로는 Si-nano 크리스탈형으로 부르기로 함)에 관한 것이다.
도 17은 Si-nano 크리스탈 형 메모리 트랜지스터의 기본 구조의 단면도이다.
Si-nano 크리스탈 비-휘발성 메모리는 본 실시예의 게이트 절연막(30)이 질화막(12)과 상부 절연막(14)의 자리를 차지하며, 터널 절연막(10)상에 분산된 전하 축적 수단으로 기능하는 Si-nano 크리스탈(32) 그 위의 산화막(34)이 게이트 전극(8) 사이에 형성된다는 점에서 제1 실시예와 다르다.
Si-nano 크리스탈(32)은 바람직하게는 10㎚ 이하의 크기(직경)를 가지며, 예를 들어 대략 4.0㎚이다. Si-nano 크리스탈은 예를 들어, 4㎚의 간격으로 산화막(34)에 의해 공간적으로 분리된다.
본 실시예의 터널 절연막(10)은 기판 쪽에 가까울 분산된 전하 축적 수단(Si-nano 크리스탈(32)) 때문에, 제1 실시예의 것보다는 약간 더 두껍다. 그 두께는 사용에 따라 2.6㎚ 내지 5.0㎚의 범위 내에서 적절히 선택될 수 있다. 여기서, 막 두께는 3.5㎚로 만들어졌다.
이렇게 구조된 메모리 트랜지스터의 생산에서, 터널 절연막(10)을 형성한 후, 복수의 Si-nano 크리스탈(32)은 예를 들어, 저-압력(LP) CVD 방법에 의해 터널 산화막(10)상에 형성된다. 또한, 산화막(34)은 LP-CVD에 의해 예를 들어, 대략 7㎚로 형성되어서, Si-nano 크리스탈(32)을 매립할 수 있다. LP-CVD에서, 물질 가스는 디클로로슬레인(DCS) 및 N2O와의 혼합 가스이고, 기판 온도는 예를 들어, 700℃라고 가정한다. 이 때, Si-nano 크리스탈(32)은 산화막(34)에 매립되고, 산화막의 표면은 평평하게 만들어진다. 산화막의 표면이 충분히 평평하게 되지 않았다면, 새롭게 평탄화 공정(예를 들어, 화학 기계 연마)을 행하는 것이 바람직하다. 다음으로, 게이트 전극(8)을 형성하고 게이트 적층 막(10, 34, 및 8)을 한번에 패터닝하는 단계가 행해져서, Si-nano 크리스탈형 메모리 트랜지스터를 완성할 수 있다.
Si-nano 크리스탈(32)은 평면 방향으로 이산되어 만들어진 캐리어 트랩과 같은 기능으로 형성되었다. 트랩 레벨은 주변 실리콘 옥사이드와의 밴드 불연속에 의해 추정될 수 있다. 추정된 값은 대략 3.1eV이다. 이러한 크기의 Si-nano 크리스탈(32)은 여러 개의 주사된 전자를 보유한다. Si-nano 크리스탈(32)이 보다 작게 만들어질 수 있고 단일 전자를 보유할 수 있음을 주목해야할 것이다.
이렇게 구조된 Si-nano 크리스탈형 비-휘발성 메모리는 Lundkvist의 백-터널링 모델에 의해 Si-nano 크리스탈형 비-휘발성 메모리의 데이터 보유 특성이 실험된다. 트랩 레벨을 넓히고, 전하의 분산 중심(또는 센트로이드(centroide))과 반도체 기판(1)간의 거리를 길게하는 것이 중요하다. 따라서, 3.1eV의 트랩 레벨 경우에서의 데이터 보유력은 물리적 모델로서 Lundkvist의 모델을 사용하여 시뮬레이션 함으로써 실험된다. 그 결과, 전하 보유 중심에서 채널 형성 영역(1a)까지의 거리가 대략 4.0㎚로 상대적으로 작을 때에도, 트랩 레벨 3.1eV의 깊은 캐리어 트랩을 사용함으로써 바람직한 데이터 보유력이 나타났음을 알 수 있었다.
제1 실시예와 동일한 방식으로, 삭제 전압을 최적화하고 삭제 전계를 증가시킴으로써, 삭제 시간이 단축될 수 있고 속도를 증가시킬 수 있다.
또한, 기입-삭제, 삭제-기입-삭제, 또는 기입-삭제-기입-삭제의 삭제 동작에 의해 전체 메모리셀 또는 전체 블럭들을 삭제할 시, 삭제된 상태의 임계 전압은 매우 정확하게 수렴되고, 비-선택된 셀로부터의 누출 전류의 증가와 같은 과다 삭제로 인한 단점이 해결될 수 있다.
〈제5 실시예〉
본 실시예는 메모리 트랜지스터의 분산된 전하 축적 수단으로서, 절연층에 매립된 무수히 많으며 정교한 분할 유형의 부유 게이트를 사용한 비-휘발성 메모리 장치(이후로는 미세 분할 PG 유형으로 부르기로 함)에 관한 것이다.
도 18은 미세 분할 PG 유형 메모리 트랜지스터의 기본 구성의 단면도이다.
본 실시예의 미세 분할 PG 유형의 비-휘발성 메모리는 메모리 트랜지스터들이 SOI 기판 상에 형성되며, 본 실시예의 게이트 절연막(40)은 질화막(12) 및 상부 절연막(14) 대신, 터널 절연층(10)상에 분산된 전하 축적 수단으로서 미세 분할 부유 게이트(42)와 게이트 전극(8) 아래에 형성된 부유 게이트 부유 게이트 위의 산화막(44)으로 구성된다는 점에서, 상기 제1 실시예와 상이하다.
그 외의 다른 구성에서, 터널 절연막(10) 및 게이트 전극(8)은 제1 실시예와 동일하다.
제3 실시예의 Si-nano 크리스탈(32)과 함께, 미세 분할 부유 게이트(42)는 본 발명에서 언급된 "정교한 입자 전도체"의 구체적인 예에 해당한다.
SOI 기판으로서, 산소 이온은 이온 주입에 의해 고 밀도로 실리콘 기판에 주사되고, 매립된 산화막은 기판 표면 또는 본딩된 기판보다 더 깊은 위치에서 형성되는-산화막은 하나의 실리콘 기판에 형성되고 다른 기판에 본딩됨- 산소 주입에 의해 분리된(SIMOX; Separation by implantation oxygen) 기판이 사용될 수 있다. 상기 방법에 의해 형성되고, 도 18에 도시된 SOI 기판은 반도체 기판(46), 부니 산화막(48), 및 실리콘 층(50)을 포함하며, 실리콘 층(50)은 채널 형성 영역(50a), 소스 영역(2), 및 드레인 영역(4)을 포함한다.
반도체 기판 대신 유리 기판, 플라스틱 기판, 사파이어 기판 등이 사용될 수 있다.
정규 FG 유형 부유 게이트를 예를 들어, 높이가 대략 5.0㎚이고 예를 들어, 반경은 8㎚이상인 정교한 폴리-si 도트(dot)로 처리함으로써, 미세 분할 부유 게이트(42)를 얻을 수 있다.
본 실시예의 터널 절연막(10)은 제1 실시예에서보다 약간 두껍지만, 통상의 FG 타입에 비해 매우 얇게 형성되고 용도에 따라 적합하게 2.5㎚ 내지 4.0㎚ 범위 내로 선택될 수 있다. 여기서는, 3.0㎚의 두께로 만들어진다.
상기와 같이 구성되는 메모리 트랜지스터를 제조하기 위해, 터널 절연막(10)은 SOI 기판 상에 터널 절연막(10)이 형성된 다음, 터널 절연막(10)상에 예를 들면 LP-CVD에 의해 다결정 실리콘막(최종 두께: 5㎚)이 형성된다. LP-CVD에서는, 재료 가스가 DCS 가스와 암모니아의 혼합 가스로 만들어지고ㅗ, 기판 온도는 예를 들면 650℃로 만들어진다. 그 다음, 다결정 실리콘막은, 예를 들면 전자 빔 조사를 사용하여, 예를 들면 8㎚ 이하의 지름을 갖는 미세한 폴리-Si 도트들로 처리된다. 폴리-Si 도트들은 미세 분할 타입의 부유 게이트들(42)(분산된 전하 축적 수단)로 기능한다. 그 다음, 미세 분할 타입 부유 게이트들(42)을 매립하기 위해, 예를 들면, 9㎚의 산화막(44)이 LP-CVD에 의해 형성된다. LP-CVD에서, 재료 가스는 DCS와 N2O의 혼합 가스로 만들어지고 기판 온도는 예를 들면 700℃로 만들어진다. 이 때, 미세 분할 타입 부유 게이트들(42)은 산화막(44) 내에 매립되고 산화막(44)의 표면은 평탄화된다. 이것이 충분히 평탄화되지 않은 경우에는, 평탄화 공정 (예를 들면 CMP)을 새로 수행하는 것이 바람직하다. 그 다음, 게이트 전극들(8)을 형성하고 게이트 박막들을 패터닝하는 단계들이 모두 한번에 수행되어 미세 분할형 FG 타입 메모리 트랜지스터를 완성한다.
이러한 방법으로 SOI 기판을 사용하고 부유 게이트를 미세하게 분할함에 의해 장치가 제조되었다. 그 특성들이 평가되었다. 그 결과, 예상된 바와 같이, 양호한 특성이 얻어질 수 있음을 확인하였다.
제1 실시예와 같은 방법으로, 소거 전압을 최적화하고 소거 전계를 증가함으로써, 소거 시간은 단축될 수 있고 속도가 빨라질 수 있다.
또한, 기록-소거, 소거-기록 또는 기록-소거-기록-소거 소거 동작에 의해, 전체 메모리셀 어레이나 또는 전체 블럭들을 소거하는 시간에, 소거 상태에서의 임계 전압은 매우 높은 정밀도로 수렴되고, 비-선택 셀들로부터의 누설 전류 등과 같은 과도한 소거에 기인한 단점들이 해결될 수 있다.
변경예
제1 내지 제4 실시예에 대하여 다양한 변형이 가능하다.
구체적으로 설명되지 않았으나, 본 발명은 분할된 비트 라인 NOR(DINOR)형, 소위 고 커패시턴스-커플링 비율(HiCR)형 또는 분리된 소스 라인형 셀 어레이를 포함하는 미세 NOR 형 셀에 응용될 수 있는데, 이 때 소스 라인은 2개의 인접 소스 영역에 의해 공통적으로 사용된다.
본 발명에서의 "분산된 전하 축적 수단"은 질화막 벌크의 캐리어 트랩 및 산화막과 질화막의 인터페이스 근처에 형성된 캐리어 트랩을 포함하므로, 본 발명은 게이트 절연막이 산화질소(NO)막인 nMOS형에 응용될 수 있다.
본 발명은 독립형 불 휘발성 메모리에 부가하여 논리 회로로서 동일한 기판 상에 형성된 매립형 불 휘발성 메모리에 응용될 수 있다.
제5 실시예에서와 같이 SOI 기판의 사용이 제1 내지 제4 실시예에서의 메모리 트랜지스터 구성에 동시에 응용될 수 있다.
본 발명의 효과를 요약하면, 본 발명에 따른 불 휘발성 반도체 메모리 장치의 소거 방법에 따르면, 단일 소거 동작으로서, 소거 동작 이후의 최소 시간의 기입-소거를 포함하거나 복수의 기입-소거 동작을 포함하는 동작이 구현될 수 있는 기입-소거 동작이 사용될 수 있다. 이에 따라, 소거 상태에서의 임계 전압이 임의의 값으로 용이하게 수렴하고, 과도한 소거에 따른 단점, 예를 들면 NOR형 셀에서 비-선택된 셀로부터의 누설 전류의 문제점이 해결될 수 있다.
또한, 소거 전압 및 소거 시간의 설정을 고려하여, 소거 전압은 소거 시간을 단축함과 동시에 네거티브 쪽으로 그 범위가 확대되도록 설정될 수 있으므로, 소거 전압의 증가 및 소거 시간의 단축이 용이하게 된다. 따라서, 메모리 트랜지스터는 하나 이상의 오더에 의한 종래 기술에 비해 빠른 속도로 소거될 수 있다.
고전압을 인가함으로써, 복수의 소거 단계가 단일 소거 동작에서 수행된 경우의 단시간 소거 방법에서, 총 소거 시간은 소거 임계 전압의 수렴성이 개선되더라도 종래 기술에 비해 매우 짧아진다.
복수의 소거 단계를 포함하는 동작에서, 전압의 변곡점의 절대치를 초과하는 소거 전압을 이용한 소거 동작을 포함하는 경우, 더 빠른 속도의 소거가 가능하게 된다.
또한, 본 발명에 따른 불 휘발성 반도체 메모리 장치에서, 메모리 트랜지스터의 게이트 절연막이 고전압에 관한 명세서를 가지므로, 상술된 단시간 소거 방법이 용이하게 응용될 수 있고, 속도를 빠르게 증가시킬 수 있다.
본 발명은 설명을 위해 선택된 특정한 실시예를 참조하여 설명하였으나, 당업자에 의해 본 발명의 사상 및 측면으로부터 벗어나지 않고 다양한 변형이 가능하다는 것이 자명하다.

Claims (39)

  1. 반도체의 표면부상에 형성된 소스 영역 및 드레인 영역을 구비하고, 이들 사이에는 채널 형성 영역이 샌드위치되어 있는 메모리 트랜지스터와, 상기 채널 형성 영역상에 제공되고 분산된 전하 축적 수단을 포함하는 게이트 절연막과, 상기 게이트 절연막상의 게이트 전극을 갖춘 불 휘발성 반도체 메모리 장치의 소거 방법에 있어서,
    메모리 트랜지스터를 소거할 때 기입-소거 동작을 복수회 반복하는 단계를 포함하는 것을 특징으로 하는 불 휘발성 반도체 메모리 장치의 소거 방법.
  2. 반도체의 표면부상에 형성된 소스 영역 및 드레인 영역을 구비하고, 이들 사이에는 채널 형성 영역이 샌드위치되어 있는 메모리 트랜지스터와, 상기 채널 형성 영역상에 제공되고 분산된 전하 축적 수단을 포함하는 게이트 절연막과, 상기 게이트 절연막상의 게이트 전극을 갖춘 불 휘발성 반도체 메모리 장치의 소거 방법에 있어서,
    메모리 트랜지스터를 소거할 때, 소거 동작을 실시하는 단계와;
    기입-소거 동작을 적어도 한 번 실시하는 단계를 포함하는 것을 특징으로 하는 불 휘발성 반도체 메모리 장치의 소거 방법.
  3. 반도체의 표면부상에 형성된 소스 영역 및 드레인 영역을 구비하고, 이들 사이에는 채널 형성 영역이 샌드위치되어 있는 메모리 트랜지스터와, 상기 채널 형성 영역상에 제공되고 분산된 전하 축적 수단을 포함하는 게이트 절연막과, 상기 게이트 절연막상의 게이트 전극을 갖춘 불 휘발성 반도체 메모리 장치의 소거 방법에 있어서,
    메모리 트랜지스터를 소거할 때, 기입 동작을 실시하는 단계와;
    소거 동작을 실시하는 단계를 포함하는 것을 특징으로 하는 불 휘발성 반도체 메모리 장치의 소거 방법.
  4. 제1항에 있어서, 상기 메모리 장치는
    비트 방향과 워드 방향으로 배열된 복수의 메모리 트랜지스터;
    복수의 워드 라인;
    상기 복수의 워드 라인을 전기적으로 절연된 상태로 비트 라인 방향으로 교차하는 복수의 공통 라인;
    상기 복수의 워드 라인에 접속된 복수의 게이트 전극; 및
    상기 복수의 공통 라인에 결합된 복수의 소스 영역 또는 드레인 영역
    을 포함하는 것을 특징으로 하는 불 휘발성 반도체 메모리 장치의 소거 방법.
  5. 제4항에 있어서, 상기 메모리 장치는
    상기 게이트 전극을 워드 방향으로 공통 접속하는 워드 라인;
    상기 소스 영역을 비트 방향으로 공통 접속하는 소스 라인; 및
    상기 드레인 영역을 비트 방향으로 공통 접속하는 비트 라인
    을 포함하는 것을 특징으로 하는 불 휘발성 반도체 메모리 장치의 소거 방법.
  6. 제5항에 있어서, 상기 메모리 장치에서
    상기 소스 라인은 상기 소스 영역을 비트 방향으로 공통 접속하는 서브 소스 라인과, 서브 소스 라인을 비트 방향으로 공통 접속하는 메인 소스 라인을 포함하고;
    상기 비트 라인은 상기 드레인 영역을 비트 방향으로 공통 접속하는 서브 비트 라인과, 서브 비트 라인을 비트 방향으로 공통 접속하는 메인 비트 라인을 포함하는 것을 특징으로 하는 불 휘발성 반도체 메모리 장치의 소거 방법.
  7. 제1항에 있어서, 상기 메모리 장치는
    상기 채널 형성 영역에 대향하는 표면 방향으로는 적어도 분리되도록 만들어진 분산된 전하 축적 수단을 포함하는 것을 특징으로 하는 불 휘발성 반도체 메모리 장치의 소거 방법.
  8. 제1항에 있어서, 상기 메모리 장치는
    적어도 전하가 외부로 발산하지 않을 때에는 상기 채널 형성 영역에 대향하는 전체 표면 방향에 걸쳐 도전성을 갖지 않는 분산된 전하 축적 수단을 포함하는 것을 특징으로 하는 불 휘발성 반도체 메모리 장치의 소거 방법.
  9. 제8항에 있어서, 상기 게이트 절연막은
    상기 채널 형성 영역상의 터널 절연막과;
    상기 터널 절연막상의 질화막 또는 산화질화막을 포함하는 것을 특징으로 하는 불 휘발성 반도체 메모리 장치의 소거 방법.
  10. 제8항에 있어서, 상기 게이트 절연막은
    상기 채널 형성 영역상의 터널 절연막과;
    상기 터널 절연막상에 상기 분산된 전하 축적 수단으로서 형성된 상호 절연된 미립자 도체를 포함하는 것을 특징으로 하는 불 휘발성 반도체 메모리 장치의 소거 방법.
  11. 제10항에 있어서, 상기 미립자 도체는 10㎚ 이하의 입자 직경을 갖는 것을 특징으로 하는 불 휘발성 반도체 메모리 장치의 소거 방법.
  12. 반도체의 표면부상에 형성된 소스 영역 및 드레인 영역을 구비하고, 이들 사이에는 채널 형성 영역이 샌드위치되어 있는 메모리 트랜지스터와, 상기 채널 형성 영역상에 제공되고 분산된 전하 축적 수단을 포함하는 게이트 절연막과, 상기 게이트 절연막상의 게이트 전극을 갖춘 불 휘발성 반도체 메모리 장치의 소거 방법에 있어서,
    상기 메모리 트랜지스터의 전압 인가 시간이 짧아질수록 커지는 상기 메모리 트랜지스터의 인가 전압에 대한 임계 전압의 변동을 보여주는 히스테리시스 곡선에서 소거측에서 극값을 갖는 굴곡점 전압의 절대값의 현상에 대응하여 소거 전압 및/또는 소거 시간을 설정하는 단계와;
    상기 소거 전압 및/또는 소거 시간을 이용하여 상기 메모리 트랜지스터를 소거하는 단계를 포함하는 것을 특징으로 하는 불 휘발성 반도체 메모리 장치의 소거 방법.
  13. 제12항에 있어서,
    절대값에 있어 상기 굴곡점 전압을 초과하지 않는 범위로 소거 전압을 설정하는 단계와;
    설정된 소거 전압 및 대응하는 소거 시간을 이용하여 상기 메모리 트랜지스터를 소거하는 단계를 포함하는 것을 특징으로 하는 불 휘발성 반도체 메모리 장치의 소거 방법.
  14. 제13항에 있어서,
    상기 소거 전압을 상기 굴곡점 전압과 동일한 값으로 또는 굴곡점 전압과 상기 전하 축적 수단을 포화시키는데 필요한 전기장을 발생하기 위한 최소 전압 사이의 값으로 설정하는 단계를 포함하는 것을 특징으로 하는 불 휘발성 반도체 메모리 장치의 소거 방법.
  15. 반도체의 표면부상에 형성된 소스 영역 및 드레인 영역을 구비하고, 이들 사이에는 채널 형성 영역이 샌드위치되어 있는 메모리 트랜지스터와, 상기 채널 형성 영역상에 제공되고 분산된 전하 축적 수단을 포함하는 게이트 절연막과, 상기 게이트 절연막상의 게이트 전극을 갖춘 불 휘발성 반도체 메모리 장치의 소거 방법에 있어서,
    상기 메모리 트랜지스터의 인가 전압에 대한 임계 전압의 변동을 보여주는 히스테리시스 곡선에서 소거측에서 극값을 갖는 굴곡점 전압과 동일한 값으로 또는 굴곡점 전압과 상기 분산된 전하 축적 수단을 포화시키는데 필요한 전기장을 발생하기 위한 최소 전압 사이의 값으로 소거 전압을 설정하는 단계와;
    상기 소거 전압을 이용하여 상기 메모리 트랜지스터를 소거하는 단계를 포함하는 것을 특징으로 하는 불 휘발성 반도체 메모리 장치의 소거 방법.
  16. 반도체의 표면부상에 형성된 소스 영역 및 드레인 영역을 구비하고, 이들 사이에는 채널 형성 영역이 샌드위치되어 있는 메모리 트랜지스터와, 상기 채널 형성 영역상에 제공되고 분산된 전하 축적 수단을 포함하는 게이트 절연막과, 상기 게이트 절연막상의 게이트 전극을 갖춘 불 휘발성 반도체 메모리 장치의 소거 방법에 있어서,
    상기 메모리 트랜지스터의 단일 소거 동작에 있어, 상기 메모리 트랜지스터의 인가 전압에 대한 임계 전압의 변동을 보여주는 히스테리시스 곡선에서 소거측에서 극값을 갖는 굴곡점 전압 보다 절대값에 있어 작거나 동일한 소거 전압을 이용한 소거 동작을 소거 전압 및 소거 시간을 변동하면서 복수회 실시하는 단계를 포함하는 것을 특징으로 하는 불 휘발성 반도체 메모리 장치의 소거 방법.
  17. 제16항에 있어서,
    상기 단일 소거 동작에서 소거 및 기입 동작을 복수회 반복하는 단계를 더 포함하는 것을 특징으로 하는 불 휘발성 반도체 메모리 장치의 소거 방법.
  18. 제16항에 있어서, 상기 단일 소거 동작에서
    소거 동작을 한 번 실시하는 단계와;
    기입-소거 동작을 적어도 한 번 실시하는 단계를 더 포함하는 것을 특징으로 하는 불 휘발성 반도체 메모리 장치의 소거 방법.
  19. 제16항에 있어서, 상기 단일 소거 동작에서
    기입 동작을 실시하는 단계와;
    소거 동작을 실시하는 단계를 더 포함하는 것을 특징으로 하는 불 휘발성 반도체 메모리 장치의 소거 방법.
  20. 제16항에 있어서, 상기 단일 소거 동작에서 굴곡점 전압보다 절대값이 큰 소거 전압을 이용하여 소거하는 단계를 더 포함하는 것을 특징으로 하는 불 휘발성 반도체 메모리 장치의 소거 방법.
  21. 제16항에 있어서, 전압 인가 시간이 짧아짐에 따라 네가티브측으로 시프트하는 굴곡점 전압의 현상에 따라 소거 전압 및 소거 시간을 설정하는 단계를 더 포함하는 것을 특징으로 하는 불 휘발성 반도체 메모리 장치의 소거 방법.
  22. 제12항에 있어서, 상기 메모리 장치는
    비트 방향과 워드 방향으로 배열된 복수의 메모리 트랜지스터;
    복수의 워드 라인;
    상기 복수의 워드 라인을 전기적으로 절연된 상태로 비트 라인 방향으로 교차하는 복수의 공통 라인;
    상기 복수의 워드 라인에 접속된 복수의 게이트 전극; 및
    상기 복수의 공통 라인에 결합된 복수의 소스 영역 또는 드레인 영역
    을 포함하는 것을 특징으로 하는 불 휘발성 반도체 메모리 장치의 소거 방법.
  23. 제22항에 있어서, 상기 메모리 장치는
    상기 게이트 전극을 워드 방향으로 공통 접속하는 워드 라인;
    상기 소스 영역을 비트 방향으로 공통 접속하는 소스 라인; 및
    상기 드레인 영역을 비트 방향으로 공통 접속하는 비트 라인
    을 포함하는 것을 특징으로 하는 불 휘발성 반도체 메모리 장치의 소거 방법.
  24. 제23항에 있어서,
    상기 소스 라인은 상기 소스 영역을 비트 방향으로 공통 접속하는 서브 소스 라인과, 서브 소스 라인을 비트 방향으로 공통 접속하는 메인 소스 라인을 포함하고;
    상기 비트 라인은 상기 드레인 영역을 비트 방향으로 공통 접속하는 서브 비트 라인과, 서브 비트 라인을 비트 방향으로 공통 접속하는 메인 비트 라인을 포함하는 것을 특징으로 하는 불 휘발성 반도체 메모리 장치의 소거 방법.
  25. 제12항에 있어서, 상기 메모리 장치는
    상기 채널 형성 영역에 대향하는 표면 방향으로는 적어도 분리되도록 만들어진 분산된 전하 축적 수단을 포함하는 것을 특징으로 하는 불 휘발성 반도체 메모리 장치의 소거 방법.
  26. 제12항에 있어서, 상기 메모리 장치는
    적어도 전하가 외부로 발산하지 않을 때에는 상기 채널 형성 영역에 대향하는 전체 표면 방향에 걸쳐 도전성을 갖지 않는 분산된 전하 축적 수단을 포함하는 것을 특징으로 하는 불 휘발성 반도체 메모리 장치의 소거 방법.
  27. 제26항에 있어서, 상기 게이트 절연막은
    상기 채널 형성 영역상의 터널 절연막과;
    상기 터널 절연막상의 질화막 또는 산화질화막을 포함하는 것을 특징으로 하는 불 휘발성 반도체 메모리 장치의 소거 방법.
  28. 제26항에 있어서, 상기 게이트 절연막은
    상기 채널 형성 영역상의 터널 절연막과;
    상기 터널 절연막상에 상기 분산된 전하 축적 수단으로서 형성된 상호 절연된 미립자 도체를 포함하는 것을 특징으로 하는 불 휘발성 반도체 메모리 장치의 소거 방법.
  29. 제28항에 있어서, 상기 미립자 도체는 10㎚ 이하의 입자 직경을 갖는 것을 특징으로 하는 불 휘발성 반도체 메모리 장치의 소거 방법.
  30. 반도체의 표면부상에 형성된 소스 영역 및 드레인 영역을 구비하고, 이들 사이에는 채널 형성 영역이 샌드위치되어 있는 메모리 트랜지스터와, 상기 채널 형성 영역상에 순차적으로 적층된 터널 절연막, 질화막, 상부 절연막으로 구성되고 상기 적층된 막에 분산된 전하 축적 수단을 포함하는 게이트 절연막과, 상기 게이트 절연막상의 게이트 전극을 갖춘 불 휘발성 반도체 메모리 장치에 있어서,
    상기 터널 절연막과 상기 상부 절연막의 두께는, 산화막으로 변환된 상기 게이트 절연막의 두께가 10㎚ 이하로 되고, 상기 메모리 트랜지스터를 소거할 때의 임계 전압의 변동이 상기 터널 형성 영역으로부터 주입된 홀 전류와 상기 게이트 전극측으로부터 주입된 전자 전류의 재결합 프로세스에 의해 조절되도록 설정되는 것을 특징으로 하는 불 휘발성 반도체 메모리 장치.
  31. 제30항에 있어서,
    상기 터널 절연막의 두께는 2.5㎚ 이상이고,
    상기 터널 절연막에 대한 상기 상부 절연막의 두께의 비는 1.4 이상인 것을 특징으로 하는 불 휘발성 반도체 메모리 장치.
  32. 제30항에 있어서,
    복수의 워드 라인;
    상기 복수의 워드 라인을 전기적으로 절연된 상태로 비트 라인 방향으로 교차하는 복수의 공통 라인;
    상기 복수의 워드 라인에 접속된 복수의 게이트 전극; 및
    상기 복수의 공통 라인에 결합된 복수의 소스 영역 또는 드레인 영역
    을 더 포함하는 것을 특징으로 하는 불 휘발성 반도체 메모리 장치.
  33. 제32항에 있어서,
    상기 게이트 전극을 워드 방향으로 공통 접속하는 워드 라인;
    상기 소스 영역을 비트 방향으로 공통 접속하는 소스 라인; 및
    상기 드레인 영역을 비트 방향으로 공통 접속하는 비트 라인
    을 포함하는 것을 특징으로 하는 불 휘발성 반도체 메모리 장치.
  34. 제33항에 있어서,
    상기 소스 라인은 상기 소스 영역을 비트 방향으로 공통 접속하는 서브 소스 라인과, 서브 소스 라인을 비트 방향으로 공통 접속하는 메인 소스 라인을 포함하고;
    상기 비트 라인은 상기 드레인 영역을 비트 방향으로 공통 접속하는 서브 비트 라인과, 서브 비트 라인을 비트 방향으로 공통 접속하는 메인 비트 라인을 포함하는 것을 특징으로 하는 불 휘발성 반도체 메모리 장치.
  35. 제30항에 있어서, 상기 분산된 전하 축적 수단은 상기 채널 형성 영역에 대향하는 표면 방향으로는 적어도 분리되도록 만들어지는 것을 특징으로 하는 불 휘발성 반도체 메모리 장치.
  36. 제30항에 있어서, 상기 분산된 전하 축적 수단은 적어도 전하가 외부로 발산하지 않을 때에는 상기 채널 형성 영역에 대향하는 전체 표면 방향에 걸쳐 도전성을 갖지 않는 것을 특징으로 하는 불 휘발성 반도체 메모리 장치.
  37. 제36항에 있어서, 상기 게이트 절연막은
    상기 채널 형성 영역상의 터널 절연막과;
    상기 터널 절연막상의 질화막 또는 산화질화막을 포함하는 것을 특징으로 하는 불 휘발성 반도체 메모리 장치.
  38. 제36항에 있어서, 상기 게이트 절연막은
    상기 채널 형성 영역상의 터널 절연막과;
    상기 터널 절연막상에 상기 분산된 전하 축적 수단으로서 형성된 상호 절연된 미립자 도체를 포함하는 것을 특징으로 하는 불 휘발성 반도체 메모리 장치.
  39. 제38항에 있어서, 상기 미립자 도체는 10㎚ 이하의 입자 직경을 갖는 것을 특징으로 하는 불 휘발성 반도체 메모리 장치.
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