JP2006196622A - 不揮発性半導体記憶装置及び不揮発性半導体記憶装置の製造方法 - Google Patents

Abstract

【課題】
マクロサイズを小さく抑えながら、高速に動作させることが可能な不揮発性半導体記憶装置を提供する。
【解決手段】
第１メモリセル１０ａと、第２メモリセル１０ｂとを具備する不揮発性半導体記憶装置を用いる。第１メモリセル１０ａは半導体基板１上に設けられている。第２メモリセル１０ｂは、半導体基板１上に設けられ、第１メモリセル１０ａとワード線２方向で隣り合っている。第１メモリセル１０ａと第２メモリセル１０ｂとは、電荷蓄積領域が電荷をトラップするトラップ膜４である。第１メモリセル１０ａの第１拡散層７と第２メモリセル１０ｂの第２拡散層８とは、半導体基板１の厚み方向の高さが異なる。
【選択図】 図９

Description

本発明は、不揮発性半導体記憶装置及び不揮発性半導体記憶装置の製造方法に関し、特に、電荷蓄積領域にトラップ膜を用いる不揮発性半導体記憶装置及び不揮発性半導体記憶装置の製造方法に関する。

不揮発性半導体記憶装置（以下「不揮発性メモリ」ともいう）の一つとして、記憶させたいデータに対応した電荷をトラップ可能なトラップ膜を電荷蓄積領域に用いるメモリセルが知られている。トラップ膜は、シリコン酸化膜−シリコン窒化膜−シリコン酸化膜の積層膜（以下、「ＯＮＯ膜」ともいう）や、シリコンの量子ドットを内部に含む絶縁膜に例示される。

これらのようなトラップ膜を用いた不揮発性メモリとして、例えば、非特許文献１にＮＡＮＤ型フラッシュメモリの技術が開示されている。図１は、従来のＮＡＮＤ型フラッシュメモリの構成を示す平面図である。ＮＡＮＤ型フラッシュメモリは、ワード線１０２（コントロールゲートを兼ねる）の下部に、素子分離層１０６を挟んでメモリセル１１０を備える。ワード線１０２の両側のうち、素子分離層１０６の無い領域は、メモリセル１１０の拡散層１０７を備える。

図２は、従来のＮＡＮＤ型フラッシュメモリの構成を示す断面図である。図１におけるＩＩ−ＩＩ’断面である。メモリセル１１０は、半導体基板１０１の素子分離層１０６の間に設けられ、コントロールゲート１０２（ワード線を兼ねる）絶縁層１０４、フローティングゲート１０５、トンネル膜１１２、チャネル領域１１１を備える。拡散層１０７は、図面に対して垂直な方向における図面の奥側、及び、図面の手前側にある。図３は、従来のＮＡＮＤ型フラッシュメモリの構成を示す断面図である。図１におけるＩＩＩ−ＩＩＩ’断面である。図２の図面に対して垂直な方向における図面の手前側の拡散層１０７を示している。その素子分離層１０６の表面は、半導体基板１０１の深さ（厚み）方向に関して、トンネル膜１１２やチャネル領域１１１の表面、拡散層１０７の表面と概ね同じ領域に位置する。

図４は、従来のＶＧＡ（バーチャルグランドアレイ）型トラップメモリの構成を示す平面図である。ＶＧＡ型フラッシュメモリは、ワード線１２２（ゲートを兼ねる）の下部に、素子分離層１２６を挟んでメモリセル１３０が設けられている。ワード線１２２の両側のうち素子分離層１２６が無い領域には、メモリセル１３０の拡散層１２７が設けられている。各拡散層１２７は、隣接する一方の拡散層１２７とローカル配線１３３で互い違いに接続されている。その素子分離層１２６の表面は、半導体基板の深さ（厚み）方向に関して、トラップ膜やチャネル領域の表面、拡散層１２７の表面と概ね同じ領域に位置する。

図５は、従来のＶＧＡ型トラップメモリの構成を示す断面図である。図４におけるＶ−Ｖ’断面である。メモリセル１３０は、半導体基板１２１の素子分離層１２６の間に設けられ、ゲート１２２（ワード線を兼ねる）、トラップ膜１３２、チャネル領域１３１を備える。拡散層１２７は、図面に対して垂直な方向における図面の奥側、及び、図面の手前側にある。メモリセル１３０の上部には、層間絶縁膜１４０を介して配線１４１が設けられている。図６は、従来のＶＧＡ型トラップメモリの構成を示す断面図である。図４におけるＶＩ−ＶＩ’断面である。図５の図面に対して垂直な方向における図面の手前側の拡散層１２７を示している。ローカル配線１３３は、二つのメモリセル１３０の拡散層１２７同士を接続し、配線１４１へ接続している。その素子分離層１２６の表面は、半導体基板１２１の深さ（厚み）方向に関して、トラップ膜１３２やチャネル領域１３１の表面、拡散層１２７の表面と概ね同じ領域に位置する。

Ｋｅｎｉｃｈｉ Ｉｍａｍｉｙａ ｅｔ ａｌ．，"Ａ １２５−ｍｍ２ １−Ｇｂ ＮＡＮＤ Ｆｌａｓｈ Ｍｅｍｏｒｙ Ｗｉｔｈ １０−ＭＢｙｔｅ／ｓ Ｐｒｏｇｒａｍ Ｓｐｅｅｄ"，ＩＥＥＥ ＪＯＵＲＮＡＬ ＯＦ ＳＯＬＩＤ−ＳＴＡＴＥ ＣＩＲＣＵＩＴＳ， ＶＯＬ．３７， Ｎｏ．１１， ＮＯＶＥＭＢＥＲ ２００２，ＰＰ．１４９３−１５０１ Ｊｏｓｅｆ Ｗｉｌｌｅｒ ｅｔ ａｌ．，"１１０ ｎｍ ＮＲＯＭ Ｔｅｃｈｎｏｌｏｇｙ ｆｏｒ Ｃｏｄｅ ａｎｄ Ｄａｔａ Ｆｌａｓｈ Ｐｒｏｄｕｃｔｓ"，２００４ Ｓｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ Ｔｅｃｈｎｏｌｏｇｙ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ，ＰＰ．７６−７７

通常の不揮発性メモリには、素子分離領域を設ける必要がある。上述の従来のＮＡＮＤ型フラッシュメモリの場合、素子分離領域としての素子分離層１０６を確保しなければならない。そのため、メモリセルや配線のほかに、素子分離層の面積が必要となり、マクロサイズが大きくなってしまう。上述の従来の混載用のＶＧＡ型トラップメモリセルの場合も、同様に、素子分離領域としての素子分離層１２６を確保しなければならない。そのため、その分の面積が必要となり、マクロサイズが大きくなってしまう。ここで、マクロサイズを小さくしようとすれば、例えば、拡散領域としての拡散層の面積を小さくすることが考えられる。しかし、その場合、動作速度が低下してしまう。

従って、本発明の目的は、マクロサイズを小さく抑えながら、高速に動作することが可能な不揮発性半導体記憶装置及び不揮発性半導体記憶装置の製造方法を提供することにある。

以下に、発明を実施するための最良の形態で使用される番号・符号を用いて、課題を解決するための手段を説明する。これらの番号・符号は、特許請求の範囲の記載と発明を実施するための最良の形態との対応関係を明らかにするために括弧付きで付加されたものである。ただし、それらの番号・符号を、特許請求の範囲に記載されている発明の技術的範囲の解釈に用いてはならない。

従って、上記課題を解決するために、本発明の不揮発性半導体記憶装置は、半導体基板（１、２１）上に設けられた第１メモリセル（１０ａ、３０ａ）と、半導体基板（１、２１）上に設けられ、第１メモリセル（１０ａ、３０ａ）とワード線（２、２２）方向で隣り合う第２メモリセル（１０ｂ、３０ｂ）とを具備する。第１メモリセル（１０ａ、３０ａ）と第２メモリセル（１０ｂ、３０ｂ）とは、電荷蓄積領域が電荷をトラップするトラップ膜（４、２４）である。第１メモリセル（１０ａ、３０ａ）の第１拡散層（７、２７）と第２メモリセル（１０ｂ、３０ｂ）の第２拡散層（８、２８）とは、半導体基板（１、２１）の厚み方向の高さが異なる。
本発明は、第１メモリセル（１０ａ、３０ａ）と第２メモリセル（１０ｂ、３０ｂ）との厚み方向の高さを変えることで、厚み方向（深さ方向）に素子を分離することができる。したがって、従来（図１、図４）のようなワード方向に各メモリセルと略同一の平面に素子分離領域を設ける必要が無い。すなわち、従来（図１、図４）に比較してメモリサイズを小さくすることができる。配線ピッチとの関係でメモリサイズを小さく出来ない場合、その分、拡散層の幅を広く取ることができ、メモリセルのオン電流を増加させることができる。それにより、更に高速のデータ読出しを行うことが可能となる。

本発明により、不揮発性半導体記憶装置において、マクロサイズを小さく抑えながら、高速に動作させることが可能となる。

以下、本発明の不揮発性半導体記憶装置及び不揮発性半導体記憶装置の製造方法の実施の形態に関して、添付図面を参照して説明する。

（第１の実施の形態）
本発明の不揮発性半導体記憶装置の第1の実施の形態について説明する。本実施の形態では、本発明をＮＡＮＤ型フラッシュメモリに適用した場合を示す。

まず、本発明の不揮発性半導体記憶装置の第１の実施の形態の構成について説明する。図７は、本発明の不揮発性半導体記憶装置の第１の実施の形態の構成を示す平面図である。不揮発性半導体記憶装置は、ワード線２、側壁絶縁膜５、拡散層７、拡散層８、メモリセル１０ａ及びメモリセル１０ｂを具備する。

ワード線２は、複数あり、互いに平行に等間隔で一方向に延びるように設けられている。メモリセル１０（１０ａ及び１０ｂ）のゲートを兼ねている。

拡散層７は、ワード線２に垂直な方向に縞状に周期的に形成された凹部（溝部）と凸部（溝間部）のうちの凸部の上面であって、ワード線２と隣接するワード線２との間に設けられている。メモリセル１０ａのソース又はドレインである。拡散層８は、凹部（溝部）と凸部（溝間部）のうちの凹部の底面であって、ワード線２と隣接するワード線２との間に設けられている。メモリセル１０ｂのソース又はドレインである。

側壁絶縁膜５は、凹部（溝部）の側壁（凸部の上面と凹部の底面との間）に設けられた絶縁膜である。ワード線２と隣接するワード線２との間に設けられている。側壁絶縁膜５は、シリコン酸化膜に例示される。

メモリセル１０ａとメモリセル１０ｂとは、ワード線２に沿って、側壁絶縁膜５を挟んで交互に設けられている。すなわち、メモリセル１０ａは、凸部の上面に設けられ、ソース又はドレインとなる拡散層７と、ゲートとなるワード線２と、ドレイン又はソースとなる拡散層７とを備える。メモリセル１０ｂは、凹部の底面に設けられ、ソース又はドレインとなる拡散層８と、ゲートとなるワード線２と、ドレイン又はソースとなる拡散層８とを備える。

図８は、不揮発性半導体記憶装置の第１の実施の形態の構成を示す断面図である。図７におけるＣ−Ｃ’断面である。図中、Ａ−Ａ”は図７におけるＡ−Ａ’断面の位置を示し、Ｂ−Ｂ”は図７におけるＢ−Ｂ’断面の位置を示す（以下同じ）。不揮発性半導体記憶装置は、半導体基板１、ワード線２、トラップ膜４、側壁絶縁膜５、素子分離部６、メモリセル１０ａ及びメモリセル１０ｂを具備する。

半導体基板１は、例えばシリコンの低濃度ｐ型基板である。不純物濃度は、１０^１５〜１０^１６／ｃｍ^３である。
トラップ膜４は、ワード線２の下部の凹部及び凸部の表面に連続的に設けられている。凹部側壁に側壁絶縁層５がある場合には、その上に設けられる。トラップ膜４は、メモリセル１０（１０ａ及び１０ｂ）の電荷蓄積領域であり、記憶させたいデータに対応した電荷をトラップ可能である。トラップ膜４は、ＯＮＯ膜（シリコン酸化膜、シリコン窒化膜、シリコン酸化膜）や、ＯＮＯ膜の中心のシリコン窒化膜を高誘電率膜に変えた積層膜、シリコンの量子ドットを内部に含む絶縁膜のような導電体粒群を絶縁体で挟んだ構造に例示される。

メモリセル１０ａは、凸部の上面に設けられたチャネル領域１１を有し、その表面に設けられている電荷蓄積領域としてのトラップ膜４へ記憶させたいデータに対応した電荷をトラップする。メモリセル１０ｂは、凹部の底面に設けられたチャネル領域１２を有し、その表面に設けられている電荷蓄積領域としてのトラップ膜４へ記憶させたいデータに対応した電荷をトラップする。図は、チャネル領域１１及びチャネル領域１２を含む断面を示している。

素子分離部６は、凹部の側壁（凸部の上面と凹部の底面との間）の内側に設けられ、メモリセル１０ａとメモリセル１０ｂとを素子分離する素子分離領域である。素子分離部６は、高濃度不純物層である。例えば、半導体基板１が低濃度ｐ型基板の場合、高濃度ｐ層である。不純物濃度は、半導体基板１が１０^１５〜１０^１６／ｃｍ^３の場合、１０^１７〜１０^１９／ｃｍ^３である。素子分離部６は、シリコン酸化層のような絶縁層であっても良い。

図９は、不揮発性半導体記憶装置の第１の実施の形態の構成を示す断面図である。図７におけるＤ−Ｄ’断面である。不揮発性半導体記憶装置は、半導体基板１、側壁絶縁膜５、素子分離部６、メモリセル１０ａ及びメモリセル１０ｂを具備する。

メモリセル１０ａは、凸部の上面に設けられた拡散層７を有している。メモリセル１０ｂは、凹部の底面に設けられた拡散層８を有している。各拡散層は、半導体基板１が低濃度ｐ型基板の場合、高濃度ｎ層である。不純物濃度は、１０^１８〜１０^２０／ｃｍ^３である。図は、拡散層７及び拡散層８を含む断面を示している。

凹部の上面と凸部の底面との高さ（深さ）は、メモリセル１０ａの拡散層７の厚みと、素子分離部６の厚みに基づいて決定される。
ここで、拡散層７の厚みは、０．１５μｍ以下にするのが望ましい。素子分離部６の厚みは、０．１５μｍ以下にするのが望ましい。素子分離領域と拡散層の距離は、０．１５μｍ程度以下にすることが好ましい。拡散層７や素子分離層６が厚い場合や、素子分離領域と拡散層の距離が大きいと、その分凹部（溝）を深くしなければならず、加工が困難になるからである。
一方、拡散層７の厚みは、０．０３μｍ以上であることが好ましい。シリサイドが拡散層７を突き抜けないようにするためである。素子分離領域６の厚みは、０．０３μｍ以上であることが好ましい。上下の拡散層を充分に分離できるようにするためである。素子分離領域と拡散層の距離は、０．０３μｍ以上であることが好ましい。拡散層の耐圧を満たすためである。
従って、凹部の上面と凸部の底面との高さ（深さ）は、素子分離領域と拡散層の距離を含めて、概ね０．０９μｍ以上０．４５μｍ以下となる。

図１０は、不揮発性半導体記憶装置の第１の実施の形態の構成を示す断面図である。図７におけるＡ−Ａ’断面である。図中、Ｃ−Ｃ”は図７におけるＣ−Ｃ’断面の位置を示し、Ｄ−Ｄ”は図７におけるＤ−Ｄ’断面の位置を示す（以下同じ）。不揮発性半導体記憶装置は、半導体基板１、ワード線２、メモリセル１０ａを具備する。図は、メモリセル１０ａにおける電流の流れる方向の断面を示している。

メモリセル１０ａは、一方の拡散層７と、ワード線２と、トラップ膜４と、他方の拡散層７とを備える。一方の拡散層７は、ワード線２の一方の側の凸部の上面に設けられ、ソース又はドレインとなる。他方の拡散層７は、ワード線２の他方の側の凸部の上面に設けられ、ドレイン又はソースとなる。トラップ膜４は、二つの拡散層７の間の半導体基板１表面に設けられた電荷蓄積領域である。ワード線２は、トラップ膜４の上に設けられ、ゲートとなる。半導体基板１のトラップ膜４下部は、チャネル領域１１である。

図１１は、不揮発性半導体記憶装置の第１の実施の形態の構成を示す断面図である。図７におけるＢ−Ｂ’断面である。不揮発性半導体記憶装置は、半導体基板１、ワード線２、メモリセル１０ａを具備する。

メモリセル１０ｂは、一方の拡散層８と、ワード線２と、トラップ膜４と、他方の拡散層８とを備える。一方の拡散層８は、ワード線２の一方の側の凹部の底面に設けられ、ソース又はドレインとなる。他方の拡散層８は、ワード線２の他方の側の凹部の底面に設けられ、ドレイン又はソースとなる。トラップ膜４は、二つの拡散層８の間の半導体基板１表面に設けられた電荷蓄積領域である。ワード線２は、トラップ膜４の上に設けられ、ゲートとなる。半導体基板１のトラップ膜４下部は、チャネル領域１２である。

なお、図７〜図１１に示すように本発明の不揮発性半導体記憶装置における他の構成（ビット線に関する配線の構成を含む）は、従来と同様であるので、図示を省略している。

図７〜図１１に示すように本発明の不揮発性半導体記憶装置は、素子分離領域を深さ（厚み）方向に設けているため、従来の不揮発性半導体記憶装置（図１、図４）に比較してメモリサイズを小さくすることができる。すなわち、マクロサイズを小さくすることが可能となる。ただし、配線ピッチとの関係でメモリサイズを小さく出来ない場合がある。その場合、その分、拡散層の幅を広く取ることができるようになるので、メモリセルのオン電流を増加させることができる。それにより、更に高速のデータ読出しを行うことが可能となる。すなわち、従来と比較して、メモリセルを高速に動作させることが可能となる。

次に、本発明の不揮発性半導体記憶装置の第１の実施の形態の動作について説明する。図１２は、本発明の不揮発性半導体記憶装置の第１の実施の形態におけるメモリセルアレイの回路を示す図である。ＮＡＮＤ型フラッシュメモリのメモリセルアレイを示す。メモリセルアレイは、ワード線２（…、Ｗ_ｍ−１、Ｗ_ｍ、Ｗ_ｍ＋１、…）、ビット線３（…、Ｂ_ｎ−２、Ｂ_ｎ−１、Ｂ_ｎ、Ｂ_ｎ＋１、Ｂ_ｎ＋２、Ｂ_ｎ＋３、…）、セレクタ線１５（…、Ｓｇ_ｌ、Ｓｇ_ｌ＋１、…）、ソース線１７を備える。

図中のＭＣ１のメモリセルにデータを書き込む場合について説明する。
Ｗ_ｍに正電圧を印加し、半導体基板１に負電圧を印加することで、半導体基板１からＦＮトンネルによる電子注入を行い、ＭＣ１へデータを書き込む。このとき、書き込み時のディスターブを防ぐため、Ｓｇ_ｌをオンにし、非選択セルのワード線（この場合、Ｗｍ以外のワード線）に対しては、Ｗｍに印加される電圧よりも低くかつすでに書き込まれたセルのチャネルがオンするのに十分な所定の電圧を印加し、非選択セルのビット線（この場合、Ｂ_ｎ以外のビット線）に対して中間電位（０Ｖ）を印加する。これにより、ビット線Ｂｎを共有する非選択のメモリセルではワード線に掛かる電圧を低くし、非選択のビット線上のメモリセルは、チャネルをオンさせて中間電位をチャネルに印加することで、基板に掛かる電圧を遮蔽し、非選択セルにかかる電圧を緩和して、閾値電圧Ｖｔの変動を防ぐ。

図中のＷ_ｍ上のメモリセルのデータを一括消去する場合について説明する。
Ｗ_ｍに負電圧を印加し、半導体基板１に正電圧を印加することで、半導体基板１からＦＮトンネルによる電子引抜きを行い、データを消去する。

図中のＭＣ１のメモリセルからデータを読み出す場合について説明する。
Ｓｇ_ｌ、Ｓｇ_ｌ＋１をオンにし、Ｂ_ｎとＷ_ｍとにそれぞれ読み出し電圧を印加し、非選択セルのワード線（この場合、Ｗ_ｍ以外のワード線）に高電圧を印加して全てオンにすることで、ソース線１７からＭＣ１の状態を読み出す。

図１２では、Ｓｇ_ｌ側がドレイン、Ｓｇ_ｌ＋１側がソースで固定されている。しかし、Ｓｇ_ｌ＋１側の拡散層をＳｇ_ｌ側と同様にビット線に接続することで、書き込み、読み出し時のドレイン、ソースを入れ替えて２ｂｉｔ／ｃｅｌｌ動作をさせるが可能である。この場合、例えば、書き込み動作はＢＴＢＴホットホール注入を行い、消去動作はＦＮ電子注入を行うというように、書き込み動作時はチャネル領域の片側の拡散層近傍でのみ行う方式とする。

次に、本発明の不揮発性半導体記憶装置の製造方法の第１の実施の形態について説明する。図１３〜図２０は、本発明の不揮発性半導体記憶装置の製造方法の第１の実施の形態を示す断面図である。各図において、（ａ）は図７におけるＣ−ｃ断面図、（ｂ）は図７におけるＤ−ｄ断面図（ｃ）は図７におけるＡ−ａ断面図、（ｄ）は図７におけるＢ−ｂ断面図をそれぞれ示す。

図１３を参照して、ｐ型シリコン基板で不純物濃度は１０^１５〜１０^１６／ｃｍ^３である半導体基板１を用意する。その半導体基板１を覆うように熱酸化によりシリコン酸化膜４１を成膜する。次に、シリコン酸化膜４１を覆うようにＣＶＤ法によりシリコン窒化膜４２を成膜する。続いて、フォトリソグラフィー及びエッチングの技術により、シリコン酸化膜４１及びシリコン窒化膜４２を所定のパターンに形成する。ここで所定のパターンは、形成されるワード線の方向に垂直な方向に伸びる周期的な縞状のパターンである。

図１４を参照して、所定のパターンを形成されたシリコン窒化膜４２をマスクとして、半導体基板１を所定の深さまでエッチングして溝４４を形成する。次に、シリコン窒化膜４２をマスクとして、溝４４の底面へｐ型不純物であるボロンを注入する。その後、熱処理によりボロンの活性化及び拡散を行い、素子分離層４３を形成する。素子分離層４３の不純物濃度は、１０^１７〜１０^１９／ｃｍ^３である。この拡散により素子分離層４３は底面だけでなく、溝４４の底面近傍の側壁の奥まで広がっている。

図１５を参照して、所定のパターンを形成されたシリコン窒化膜４２をマスクとして、半導体基板１を所定の深さまで更にエッチングして溝４５を形成する。溝４５の側壁には素子分離層４３の一部が残る。これが素子分離部６となる。しかし、溝４５の底面には素子分離層４３は除去されている。

図１６を参照して、選択エッチングによりシリコン酸化膜４１及びシリコン窒化膜４２を除去する。表面に半導体基板１が露出する。
なお、この後に溝４５の側壁に側壁絶縁膜５としてのシリコン酸化膜を形成しても良い。それにより、素子分離部６の素子分離性能を向上することができる。図７〜図９は、側壁絶縁膜５としてのシリコン酸化膜を設けた場合を示している。

図１７を参照して、溝４５及び素子分離層４３を形成された半導体基板１の表面を覆うように、シリコン酸化膜、シリコン窒化膜及びシリコン酸化膜をＣＶＤ法でこの順に積層する。それにより、トラップ膜としてのＯＮＯ膜４７が形成される。溝４５は、その内面を全てＯＮＯ膜４７に覆われた溝４８となる。

図１８を参照して、ＯＮＯ膜４７を覆うようにポリシリコン膜４９をＣＶＤ法により形成する。

図１９を参照して、フォトリソグラフィー及びエッチングの技術により、ワード線となる部分以外のポリシリコン膜４９をエッチングにより除去する。次に、ポリシリコン膜４９をマスクとして、溝４８の側壁以外のＯＮＯ膜４７を異方性ドライエッチングで除去する。溝４８は、その底面のＯＮＯ膜４７を除去された溝５０となる。ポリシリコン膜４９が表面にあるワード線となる部分、及び、ＯＮＯ膜４７が表面にある溝５０の側壁以外は、表面に半導体基板１が露出している。

図２０を参照して、ポリシリコン膜４９及びＯＮＯ膜４７をマスクとして、露出した半導体基板１の表面（溝５０の底面及び隣接する溝５０間の溝間部の上面）へＬＤＤ用のｎ型不純物である砒素（Ａｓ）を注入する。その後、熱処理により砒素の活性化及び拡散を行い、ＬＤＤ層５１ａ（溝５０の底面）、５１ｂ（隣接する溝５０間の溝間部の上面）を形成する。ＬＤＤ層５１ａ、５１ｂの不純物濃度は、例えば、１０^１７〜１０^１８／ｃｍ^３である。この拡散によりＬＤＤ層５１ａは底面だけでなく、ＯＮＯ膜４７の下部まで広がっている。

その後、図示されない領域において、不揮発性半導体記憶装置に必要な周辺回路を形成する。続いて、全面を覆うようにシリコン酸化膜を形成する。その後、エッチバックにより、溝５０の側壁のシリコン酸化膜５２ａ、及び、ＯＮＯ膜４７とポリシリコン膜４９との積層膜の側壁のシリコン酸化膜５２ｂ、５２ｃを残し、他の部分のシリコン酸化膜を除去する。すなわち、溝５０の底面、隣接する溝５０間の溝間部の上面及びポリシリコン膜４９の上面のシリコン酸化膜が除去される。溝５０は、側壁のＯＮＯ膜４７を覆うようにシリコン酸化膜５２ａを設けられた溝５５となる。

その後、ポリシリコン膜４９、ＯＮＯ膜４７及びシリコン酸化膜５２ａ、５２ｂ、５２ｃをマスクとして、露出した半導体基板１の表面（溝５５の底面及び隣接する溝５５間の溝間部の上面）へ拡散層用のｎ型不純物である砒素（Ａｓ）を注入する。その後、熱処理により砒素の活性化及び拡散を行い、拡散層５３ａ（溝５５の底面）、５３ｂ（隣接する溝５５間の溝間部の上面）を形成する。拡散層５３ａ、５３ｂの不純物濃度は、ＬＤＤ層５１ａ、５１ｂよりも濃くする。例えば、１０^１８〜１０^２０／ｃｍ^３である。この拡散によりＬＤＤ層５１ａの一部が拡散層５３ａとなる。同様に、ＬＤＤ層５１ｂの一部が拡散層５３ｂとなる。

その後、周知の周辺形成工程、シリサイド化工程、層間膜形成工程、配線形成工程を実行する。このようにして、本発明の不揮発性半導体記憶装置が製造される。

なお、例えば、ワード線２、トラップ膜４、素子分離部６、拡散層７、拡散層８は、ポリシリコン膜４９、ＯＮＯ膜４７、素子分離層４３、拡散層５３ｂ、拡散層５３ａにそれぞれ対応する。

このように製造された本発明の不揮発性半導体記憶装置は、素子分離領域を深さ（厚み）方向に設けているため、従来の不揮発性半導体記憶装置（図１、図４）に比較してメモリサイズを小さくすることができる。すなわち、マクロサイズを小さくすることが可能となる。ただし、配線ピッチとの関係でメモリサイズを小さく出来ない場合がある。その場合、その分、拡散層の幅を広く取ることができるようになるので、メモリセルのオン電流を増加させることができる。それにより、更に高速のデータ読出しを行うことが可能となる。すなわち、従来と比較して、メモリセルを高速に動作させることが可能となる。

（第２の実施の形態）
本発明の不揮発性半導体記憶装置の第２の実施の形態について説明する。本実施の形態では、本発明をＮＡＮＤ型フラッシュメモリに適用した場合を示す。ただし、第１の実施の形態とは、素子分離領域の製造方法が異なる。

まず、本発明の不揮発性半導体記憶装置の第２の実施の形態の構成及び動作については、第１の実施の形態と同様であるのでその説明を省略する。

次に、本発明の不揮発性半導体記憶装置の製造方法の第２の実施の形態について説明する。図２１〜図２９は、本発明の不揮発性半導体記憶装置の製造方法の第２の実施の形態を示す断面図である。各図において、（ａ）は図７におけるＣ−ｃ断面図、（ｄ）は図７におけるＤ−ｄ断面図（ｃ）は図７におけるＡ−ａ断面図、（ｄ）は図７におけるＢ−ｂ断面図をそれぞれ示す。

図２１を参照して、ｐ型シリコン基板で不純物濃度は１０^１５〜１０^１６／ｃｍ^３である半導体基板１を用意する。その半導体基板１の表面へ素子分離領域用のｐ型不純物であるボロンを注入する。その後、熱処理によりボロンの活性化及び拡散を行い、素子分離領域となる素子分離層６３を形成する。素子分離層６３の不純物濃度は、１０^１７〜１０^１９／ｃｍ^３である。

図２２を参照して、素子分離層６３を覆うように、シリコン膜６０をエピタキシャル成長させる。シリコン膜６０の膜厚は、素子分離層６３が所望の深さになるように設定される。シリコン膜６３の表面は、第１の実施の形態の図１３における半導体基板１の表面に対応する。

なお、ＳＯＩ基板における酸化膜の存在する深さ及び酸化膜の厚みを所望の値にすることで、図２２に示す構造の基板を得るようにしても良い。すなわち、所望の深さ及び所望の厚みを有する酸化膜が得られるように、半導体基板１に酸素イオンや窒素イオンを打ち込んで、熱処理を行う。

図２３を参照して、シリコン膜６０を覆うように熱酸化によりシリコン酸化膜６１を成膜する。次に、シリコン酸化膜６１を覆うようにＣＶＤ法によりシリコン窒化膜６２を成膜する。続いて、フォトリソグラフィー及びエッチングの技術により、シリコン酸化膜６１及びシリコン窒化膜６２を所定のパターンに形成する。ここで所定のパターンは、形成されるワード線の方向に垂直な方向に伸びる周期的な縞状のパターンである。

図２４を参照して、所定のパターンを形成されたシリコン窒化膜４２をマスクとして、素子分離層６３よりも深い所定の深さまで半導体基板１をエッチングして溝６５を形成する。溝６５の側壁には素子分離層６３の一部が残る。これが素子分離部６となる。溝６５の底面には素子分離層６３はない。

図２５を参照して、選択エッチングによりシリコン酸化膜６１及びシリコン窒化膜６２を除去する。表面に半導体基板１が露出する。
なお、この後に溝４５の側壁に側壁絶縁膜５としてのシリコン酸化膜を形成しても良い。それにより、素子分離部６の素子分離性能を向上することができる。図７〜図９は、側壁絶縁膜５としてのシリコン酸化膜を設けた場合を示している。

図２６を参照して、溝６５及び素子分離層６３を形成された半導体基板１の表面を覆うように、シリコン酸化膜、シリコン窒化膜及びシリコン酸化膜をＣＶＤ法でこの順に積層する。それにより、トラップ膜としてのＯＮＯ膜６７が形成される。溝６５は、その内面を全てＯＮＯ膜６７に覆われた溝６８となる。

図２７を参照して、ＯＮＯ膜６７を覆うようにポリシリコン膜６９をＣＶＤ法により形成する。

図２８を参照して、フォトリソグラフィー及びエッチングの技術により、ワード線となる部分以外のポリシリコン膜６９をエッチングにより除去する。次に、ポリシリコン膜６９をマスクとして、溝６８の側壁以外のＯＮＯ膜６７を異方性ドライエッチングで除去する。溝６８は、その底面のＯＮＯ膜６７を除去された溝７０となる。ポリシリコン膜６９が表面にあるワード線となる部分、及び、ＯＮＯ膜６７が表面にある溝７０の側壁以外は、表面に半導体基板１が露出している。

図２９を参照して、ポリシリコン膜６９及びＯＮＯ膜６７をマスクとして、露出した半導体基板１の表面（溝７０の底面及び隣接する溝７０間の溝間部の上面）へＬＤＤ用のｎ型不純物である砒素（Ａｓ）を注入する。その後、熱処理により砒素の活性化及び拡散を行い、ＬＤＤ層７１ａ（溝５０の底面）、７１ｂ（隣接する溝７０間の溝間部の上面）を形成する。ＬＤＤ層７１ａ、７１ｂの不純物濃度は、例えば、１０^１７〜１０^１８／ｃｍ^３である。この拡散によりＬＤＤ層７１ａは底面だけでなく、ＯＮＯ膜６７の下部まで広がっている。

その後、図示されない領域において、不揮発性半導体記憶装置に必要な周辺回路を形成する。続いて、全面を覆うようにシリコン酸化膜を形成する。その後、エッチバックにより、溝７０の側壁のシリコン酸化膜７２ａ、及び、ＯＮＯ膜６７とポリシリコン膜６９との積層膜の側壁のシリコン酸化膜７２ｂ、７２ｃを残し、他の部分のシリコン酸化膜を除去する。すなわち、溝７０の底面、隣接する溝７０間の溝間部の上面及びポリシリコン膜６９の上面のシリコン酸化膜が除去される。溝７０は、側壁のＯＮＯ膜６７を覆うようにシリコン酸化膜７２ａを設けられた溝７５となる。

その後、、ポリシリコン膜６９、ＯＮＯ膜６７及びシリコン酸化膜７２ａ、７２ｂ、７２ｃをマスクとして、露出した半導体基板１の表面（溝７５の底面及び隣接する溝７５間の溝間部の上面）へ拡散層用のｎ型不純物である砒素（Ａｓ）を注入する。その後、熱処理により砒素の活性化及び拡散を行い、拡散層７３ａ（溝７５の底面）、７３ｂ（隣接する溝７５間の溝間部の上面）を形成する。拡散層７３ａ、７３ｂの不純物濃度は、ＬＤＤ層７１ａ、７１ｂよりも濃くする。例えば、１０^１８〜１０^２０／ｃｍ^３である。この拡散によりＬＤＤ層７１ａの一部が拡散層７３ａとなる。同様に、ＬＤＤ層７１ｂの一部が拡散層７３ｂとなる。

その後、周知の周辺形成工程、シリサイド化工程、層間膜形成工程、配線形成工程を実行する。このようにして、本発明の不揮発性半導体記憶装置が製造される。

なお、例えば、ワード線２、トラップ膜４、素子分離部６、拡散層７、拡散層８は、ポリシリコン膜６９、ＯＮＯ膜６７、素子分離層６３、拡散層７３ｂ、拡散層７３ａにそれぞれ対応する。

このように製造された不揮発性半導体記憶装置は、第１の実施の形態と同様の効果を得ることができる。

（第３の実施の形態）
本発明の不揮発性半導体記憶装置の第３の実施の形態について説明する。本実施の形態では、本発明をＶＧＡ型フラッシュメモリに適用した場合を示す。

まず、本発明の不揮発性半導体記憶装置の第３の実施の形態の構成について説明する。図３０は、本発明の不揮発性半導体記憶装置の第３の実施の形態の構成を示す平面図である。不揮発性半導体記憶装置は、ワード線２２、側壁絶縁膜２５、拡散層２７、拡散層２８、コンタクト２９、メモリセル３０ａ及びメモリセル３０ｂを具備する。

コンタクト２９は、隣接する一つの拡散層７と一つの拡散層８とを一組として、各組において拡散層７と拡散層８とを接続する。拡散層の各組に設けられた複数のコンタクト２９は、ワード線２２の方向へ並んで列を成している。ワード線２２の一方の側における複数のコンタクト２９の列と、他方の側における複数のコンタクト２９の列とは、一拡散層分ワード線方向へずれている。複数のコンタクト２９は、垂直上方（図面に垂直な方向）へ伸びている。そして、ワード線２２と垂直な方向へ延びる複数のビット線（図示されず）のうち、各コンタクト２９の上方を通るものへ接続されている。

ワード線２２、側壁絶縁膜２５、拡散層２７、拡散層２８、メモリセル３０ａ及びメモリセル３０ｂは、第１の実施の形態（ワード線２、側壁絶縁膜５、拡散層７、拡散層８、メモリセル１０ａ及びメモリセル１０ｂ）と同様であるのでその説明を省略する。

図３１は、不揮発性半導体記憶装置の第３の実施の形態の構成を示す断面図である。図３０におけるＣ−Ｃ’断面である。図中、Ｅ−Ｅ”は図３０におけるＥ−Ｅ’断面の位置を示し、Ｆ−Ｆ”は図３０におけるＦ−Ｆ’断面の位置を示す（以下同じ）。不揮発性半導体記憶装置は、層間絶縁層２０、半導体基板２１、ワード線２２、トラップ膜２４、側壁絶縁膜２５、素子分離部２６、メモリセル３０ａ及びメモリセル３０ｂを具備する。この図は、メモリセル３０ａのチャネル領域３１及びメモリセル３０ｂのチャネル領域３２を含む断面を示している。

層間絶縁層２０は、ワード線２２、側壁絶縁膜２５、メモリセル３０ａ及びメモリセル３０ｂを覆うように設けられている。それらと、ビット線（図示されず）とを絶縁する。層間絶縁層２０は、コンタクト２９が貫通している。

半導体基板２１、ワード線２２、トラップ膜２４、側壁絶縁膜２５、素子分離部２６、メモリセル３０ａ及びメモリセル３０ｂは、第１の実施の形態（半導体基板１、ワード線２、トラップ膜４、側壁絶縁膜５、素子分離部６、メモリセル１０ａ及びメモリセル１０ｂ）と同様であるのでその説明を省略する。

図３２は、不揮発性半導体記憶装置の第３の実施の形態の構成を示す断面図である。図３０におけるＧ−Ｇ’断面である。不揮発性半導体記憶装置は、層間絶縁層２０、半導体基板２１、トラップ膜２４、側壁絶縁膜２５、素子分離部２６、拡散層２７、拡散層２８、コンタクト２９、メモリセル３０ａ及びメモリセル３０ｂを具備する。図は、拡散層２７及び拡散層２８を含む断面を示している。

メモリセル３０ａの拡散層２７とメモリセル３０ｂの拡散層２８とがコンタクト２９に接続されている。コンタクト２９は、半導体基板３１に対して略垂直に伸び、図示されないビット線へ接続している。

半導体基板２１、トラップ膜２４、側壁絶縁膜２５、素子分離部２６、拡散層２７、拡散層２８、メモリセル３０ａ及びメモリセル３０ｂは、第１の実施の形態（半導体基板１、トラップ膜４、側壁絶縁膜５、素子分離部６、拡散層７、拡散層８、メモリセル１０ａ及びメモリセル１０ｂ）と同様であるのでその説明を省略する。

凹部の上面と凸部の底面との高さ（深さ）、拡散層７の厚み、トラップ膜４の厚み、素子分離部６の厚みに関しては、第１の実施の形態と同様であるのでその説明を省略する。

図３３は、不揮発性半導体記憶装置の第３の実施の形態の構成を示す断面図である。図３０におけるＨ−Ｈ’断面である。不揮発性半導体記憶装置は、層間絶縁層２０、半導体基板２１、トラップ膜２４、側壁絶縁膜２５、素子分離部２６、拡散層２７、拡散層２８、コンタクト２９、メモリセル３０ａ及びメモリセル３０ｂを具備する。図は、図３２の拡散層とワード線２２を介して隣り合う拡散層（拡散層２７及び拡散層２８を含む）の断面を示している。この場合、図３２の場合と比較して、コンタクト２９の位置がワード線方向にずれている。他は、図３２と同様である。

図３４は、不揮発性半導体記憶装置の第３の実施の形態の構成を示す断面図である。図３０におけるＥ−Ｅ’断面である。図中、Ｇ−Ｇ”は図７におけるＨ−Ｈ’断面の位置を示し、Ｈ−Ｈ”は図３０におけるＨ−Ｈ’断面の位置を示す（以下同じ）。不揮発性半導体記憶装置は、半導体基板２１、ワード線２２、メモリセル３０ａ、コンタクト２９を具備する。図は、メモリセル３０ａにおける電流の流れる方向の断面を示している。

半導体基板２１、ワード線２２、メモリセル３０ａは、第１の実施の形態（半導体基板１、ワード線２、メモリセル１０ａ）と同様であるのでその説明を省略する。

コンタクト２９は、拡散層２７から半導体基板３１に対して略垂直に伸び、図示されないビット線へ接続している。

図３５は、不揮発性半導体記憶装置の第３の実施の形態の構成を示す断面図である。図３０におけるＥ−Ｅ’断面である。図中、Ｇ−Ｇ”は図７におけるＨ−Ｈ’断面の位置を示し、Ｈ−Ｈ”は図３０におけるＨ−Ｈ’断面の位置を示す（以下同じ）。不揮発性半導体記憶装置は、半導体基板２１、ワード線２２、メモリセル３０ａ、コンタクト２９を具備する。図は、図３４のメモリセル３０ａにおけるワード線２２方向にずれた断面を示している。他は、図３４と同様である。

なお、図３０〜図３５に示すように本発明の不揮発性半導体記憶装置における他の構成（ビット線などの配線の構成を含む）は、従来と同様であるので、図示を省略している。

図３０〜図３５に示すように本発明の不揮発性半導体記憶装置は、素子分離領域を深さ（厚み）方向に設けている。そのため、素子分離領域の面積分、従来の不揮発性半導体記憶装置（図１、図４）に比較してメモリサイズを小さくすることができる。すなわち、マクロサイズを小さくすることが可能となる。ただし、配線ピッチとの関係でメモリサイズを小さく出来ない場合がある。その場合、その分、拡散層の幅を広く取ることができるようになるので、メモリセルのオン電流を増加させることができる。それにより、更に高速のデータ読出しを行うことが可能となる。すなわち、従来と比較して、メモリセルを高速に動作させることが可能となる。

次に、本発明の不揮発性半導体記憶装置の第３の実施の形態の動作について説明する。図３６は、本発明の不揮発性半導体記憶装置の第３の実施の形態におけるメモリセルアレイの回路を示す図である。フラッシュメモリのバーチャルグランドアレイ（ＶＧＡ）を示す。ＶＧＡは、ワード線２２（…Ｗ_ｍ−３、Ｗ_ｍ−２、Ｗ_ｍ−１、Ｗ_ｍ、Ｗ_ｍ＋１、Ｗ_ｍ＋１、Ｗ_ｍ＋３、…）、ビット線２３（…、Ｂ_ｎ−２、Ｂ_ｎ−１、Ｂ_ｎ、Ｂ_ｎ＋１、Ｂ_ｎ＋２、…）、を備える。

図中のＭＣ２のメモリセルにデータを書き込む場合について説明する。
Ｗ_ｍとＢ_ｎとに正電圧を印加し、Ｂ_ｎ＋１を接地にすることで、ＣＨＥ注入を行う。これにより、ＭＣ２のＢ_ｎ側のチャネル領域（３１又は３２）上のトラップ膜２４（拡大図のＡ領域）へ電子が蓄積される。これによりＭＣ２のＢ_ｎ側のトラップ膜２４にデータが書き込まれる。一方、Ｂ_ｎとＢ_ｎ＋１とへ印加する電圧を逆にすることで、ＭＳ２のＢ_ｎ＋１側のチャネル領域（３１又は３２）上のトラップ膜２４（拡大図のＢ領域）へ電子が蓄積される。これによりＭＣ２のＢ_ｎ＋１側のトラップ膜２４にデータが書き込まれる。

図中のＭＣ２のメモリセルのデータを消去する場合について説明する。
Ｗ_ｍに負電圧を印加し、Ｂ_ｎに正電圧を印加することで、ＢＴＢＴホットホールを発生させる。これにより、ＭＣ２のＡ領域のトラップ膜２４へホールが注入される。これによりＭＣ２のＢ_ｎ側のトラップ膜２４のデータが消去される。一方、Ｗ_ｍに負電圧を印加し、Ｂ_ｎ＋１に正電圧を印加することで、ＢＴＢＴホットホールを発生させる。これにより、ＭＣ２のＢ領域のトラップ膜２４へホールが注入される。これによりＭＣ２のＢ_ｎ＋１側のトラップ膜２４のデータが消去される。

図中のＭＣ２のメモリセルからデータを読み出す場合について説明する。
Ｗ_ｍとＢ_ｎ＋１とに正電圧を印加し、Ｂ_ｎを接地することで、ＭＣ２のＡ領域の電荷状態＝データを判別する（リバースリード）。Ｂ_ｎ＋１に正電圧を印加することで、Ｂ領域の電荷状態の影響を受けずに読み出しを行うことができる。一方、Ｂ_ｎとＢ_ｎ＋１とへ印加する電圧を逆にすることで、ＭＣ２のＢ領域の電荷状態＝データを判別する。

次に、本発明の不揮発性半導体記憶装置の製造方法の第３の実施の形態について説明する。図１３〜図１９、図３７〜図４０は、本発明の不揮発性半導体記憶装置の製造方法の第３の実施の形態を示す断面図である。各図において、（ａ）は図７におけるＣ−ｃ断面に対応する図３０内の位置の断面図、（ｂ）は図７におけるＤ−ｄ断面に対応する図３０内の位置の断面図（ｃ）は図７におけるＡ−ａ断面に対応する図３０内の位置の断面図、（ｄ）は図７におけるＢ−ｂ断面に対応する図３０内の位置の断面図をそれぞれ示す。

図１３〜図１９については、第１の実施の形態と同様であるのでその説明を省略する。

図３７を参照して、ポリシリコン膜４９、ＯＮＯ膜４７をマスクとして、露出した半導体基板１の表面（溝５０の底面及び隣接する溝５０間の溝間部の上面）へ拡散層用のｎ型不純物である砒素（Ａｓ）を注入する。その後、熱処理により砒素の活性化及び拡散を行い、拡散層５６ａ（溝５０の底面）、５６ｂ（隣接する溝５０間の溝間部の上面）を形成する。拡散層５６ａ、５６ｂの不純物濃度は、例えば、１０^１８〜１０^２０／ｃｍ^３である。この拡散により拡散層５６ａ、５６ｂは上面や底面だけでなく、ＯＮＯ膜４７の下部まで広がっている。

続いて、全面を覆うようにシリコン酸化膜を形成する。その後、エッチバックにより、溝５０の側壁のシリコン酸化膜５２ａ、及び、ＯＮＯ膜４７とポリシリコン膜４９との積層膜の側壁のシリコン酸化膜５２ｂ、５２ｃを残し、他の部分のシリコン酸化膜を除去する。すなわち、溝５０の底面、隣接する溝５０間の溝間部の上面及びポリシリコン膜４９の上面のシリコン酸化膜が除去される。溝５０は、側壁のＯＮＯ膜４７を覆うようにシリコン酸化膜５２ａを設けられた溝５５となる。

図３８を参照して、全面を覆うようにコバルト金属膜を形成する。そして、熱処理により、シリコンとコバルトが接している部分でシリサイド反応をさせる。その後、不要なコバルトを除去することで、拡散層５６ａ、５６ｂ上部及びポリシリコン膜４９上部にシリサイド膜５７ａ、５７ｂ、５７ｃが形成される。
この後、Ｄ−Ｄ’断面（ｂ）の半導体基板１の溝５５の側面のトラップ膜４７が薄い場合や、そのトラップ膜４７がコンタクトエッチングでの耐性がない場合、サイドウォールとして、溝５５の側面のＯＮＯ膜４７を覆うようにシリコン窒化膜を形成しても良い。

図３９を参照して、全面を覆うように層間絶縁膜５８を形成する。

図４０を参照して、フォトリソグラフィー及びエッチングの技術により、所定の位置にコンタクト２９用の孔５９を開口する。ここで、接続性能をより向上するために、孔５９内の拡散層５６ａ、５６ｂへ、りん（Ｐ）のようなｎ型不純物を注入しても良い。

その後、周知の配線形成工程を実行する。このようにして、本発明の不揮発性半導体記憶装置が製造される。

なお、例えば、ワード線２、トラップ膜４、素子分離部６、拡散層７、拡散層８は、ポリシリコン膜４９、ＯＮＯ膜４７、素子分離層４３、拡散層５３ｂ、拡散層５３ａにそれぞれ対応する。

このように製造された本発明の不揮発性半導体記憶装置は、素子分離領域を深さ（厚み）方向に設けているため、従来の不揮発性半導体記憶装置（図１、図４）に比較してメモリサイズを小さくすることができる。すなわち、マクロサイズを小さくすることが可能となる。ただし、配線ピッチとの関係でメモリサイズを小さく出来ない場合がある。その場合、その分、拡散層の幅を広く取ることができるようになるので、メモリセルのオン電流を増加させることができる。それにより、更に高速のデータ読出しを行うことが可能となる。すなわち、従来と比較して、メモリセルを高速に動作させることが可能となる。

（第４の実施の形態）
本発明の不揮発性半導体記憶装置の第4の実施の形態について説明する。本実施の形態では、本発明をＶＧＡ型フラッシュメモリに適用した場合を示す。ただし、第３の実施の形態とは、素子分離領域の製造方法が異なる。

まず、本発明の不揮発性半導体記憶装置の第４の実施の形態の構成及び動作については、第３の実施の形態と同様であるのでその説明を省略する。

次に、本発明の不揮発性半導体記憶装置の製造方法の第４の実施の形態について説明する。図２１〜図２９、図４１〜図４４は、本発明の不揮発性半導体記憶装置の製造方法の第４の実施の形態を示す断面図である。各図において、（ａ）は図７におけるＣ−ｃ断面に対応する図３０内の位置の断面図、（ｂ）は図７におけるＤ−ｄ断面に対応する図３０内の位置の断面図（ｃ）は図７におけるＡ−ａ断面に対応する図３０内の位置の断面図、（ｄ）は図７におけるＢ−ｂ断面に対応する図３０内の位置の断面図をそれぞれ示す。

図２１〜図２９については、第４の実施の形態と同様であるのでその説明を省略する。

図４１を参照して、ポリシリコン膜６９、ＯＮＯ膜６７をマスクとして、露出した半導体基板１の表面（溝７０の底面及び隣接する溝７０間の溝間部の上面）へ拡散層用のｎ型不純物である砒素（Ａｓ）を注入する。その後、熱処理により砒素の活性化及び拡散を行い、拡散層７６ａ（溝５０の底面）、７６ｂ（隣接する溝７０間の溝間部の上面）を形成する。拡散層７６ａ、７６ｂの不純物濃度は、例えば、１０^１８〜１０^２０／ｃｍ^３である。この拡散により拡散層７６ａ、７６ｂは上面や底面だけでなく、ＯＮＯ膜６７の下部まで広がっている。

続いて、全面を覆うようにシリコン酸化膜を形成する。その後、エッチバックにより、溝７０の側壁のシリコン酸化膜７２ａ、及び、ＯＮＯ膜６７とポリシリコン膜６９との積層膜の側壁のシリコン酸化膜７２ｂ、７２ｃを残し、他の部分のシリコン酸化膜を除去する。すなわち、溝７０の底面、隣接する溝７０間の溝間部の上面及びポリシリコン膜６９の上面のシリコン酸化膜が除去される。溝７０は、側壁のＯＮＯ膜６７を覆うようにシリコン酸化膜７２ａを設けられた溝７５となる。

図４２を参照して、全面を覆うようにコバルト金属膜を形成する。そして、熱処理により、シリコンとコバルトが接している部分でシリサイド反応をさせる。その後、不要なコバルトを除去することで、拡散層７６ａ、７６ｂ上部及びポリシリコン膜６９上部にシリサイド膜７７ａ、７７ｂ、７７ｃが形成される。

図４３を参照して、全面を覆うように層間絶縁膜７８を形成する。

図４４を参照して、フォトリソグラフィー及びエッチングの技術により、所定の位置にコンタクト２９用の孔７９を開口する。ここで、接続性能をより向上するために、孔７９内の拡散層７６ａ、７６ｂへ、りん（Ｐ）のようなｎ型不純物を注入しても良い。

その後、周知の配線形成工程を実行する。このようにして、本発明の不揮発性半導体記憶装置が製造される。

なお、例えば、ワード線２、トラップ膜４、素子分離部６、拡散層７、拡散層８は、ポリシリコン膜４９、ＯＮＯ膜４７、素子分離層４３、拡散層５３ｂ、拡散層５３ａにそれぞれ対応する。

このように製造された本発明の不揮発性半導体記憶装置は、第３の実施の形態と同様の効果を得ることができる。

図１は、従来のＮＡＮＤ型フラッシュメモリの構成を示す平面図である。 図２は、従来のＮＡＮＤ型フラッシュメモリの構成を示す断面図である。図１におけるＩＩ−ＩＩ’断面である。 図３は、従来のＮＡＮＤ型フラッシュメモリの構成を示す断面図である。図１におけるＩＩＩ−ＩＩＩ’断面である。 図４は、従来のＶＧＡ型トラップメモリの構成を示す平面図である。 図５は、従来のＶＧＡ型トラップメモリの構成を示す断面図である。図４におけるＶ−Ｖ’断面である。 図６は、従来のＶＧＡ型トラップメモリの構成を示す断面図である。図４におけるＶＩ−ＶＩ’断面である。 図７は、本発明の不揮発性半導体記憶装置の第１の実施の形態の構成を示す平面図である。 図８は、不揮発性半導体記憶装置の第１の実施の形態の構成を示す断面図である。 図９は、不揮発性半導体記憶装置の第１の実施の形態の構成を示す断面図である。 図１０は、不揮発性半導体記憶装置の第１の実施の形態の構成を示す断面図である。 図１１は、不揮発性半導体記憶装置の第１の実施の形態の構成を示す断面図である。 図１２は、本発明の不揮発性半導体記憶装置の第１の実施の形態におけるメモリセルアレイの回路を示す図である。 図１３（ａ）〜（ｄ）は、本発明の不揮発性半導体記憶装置の製造方法の第１の実施の形態を示す断面図である。 図１４（ａ）〜（ｄ）は、本発明の不揮発性半導体記憶装置の製造方法の第１の実施の形態を示す断面図である。 図１５（ａ）〜（ｄ）は、本発明の不揮発性半導体記憶装置の製造方法の第１の実施の形態を示す断面図である。 図１６（ａ）〜（ｄ）は、本発明の不揮発性半導体記憶装置の製造方法の第１の実施の形態を示す断面図である。 図１７（ａ）〜（ｄ）は、本発明の不揮発性半導体記憶装置の製造方法の第１の実施の形態を示す断面図である。 図１８（ａ）〜（ｄ）は、本発明の不揮発性半導体記憶装置の製造方法の第１の実施の形態を示す断面図である。 図１９（ａ）〜（ｄ）は、本発明の不揮発性半導体記憶装置の製造方法の第１の実施の形態を示す断面図である。 図２０（ａ）〜（ｄ）は、本発明の不揮発性半導体記憶装置の製造方法の第１の実施の形態を示す断面図である。 図２１（ａ）〜（ｄ）は、本発明の不揮発性半導体記憶装置の製造方法の第２の実施の形態を示す断面図である。 図２２（ａ）〜（ｄ）は、本発明の不揮発性半導体記憶装置の製造方法の第２の実施の形態を示す断面図である。 図２３（ａ）〜（ｄ）は、本発明の不揮発性半導体記憶装置の製造方法の第２の実施の形態を示す断面図である。 図２４（ａ）〜（ｄ）は、本発明の不揮発性半導体記憶装置の製造方法の第２の実施の形態を示す断面図である。 図２５（ａ）〜（ｄ）は、本発明の不揮発性半導体記憶装置の製造方法の第２の実施の形態を示す断面図である。 図２６（ａ）〜（ｄ）は、本発明の不揮発性半導体記憶装置の製造方法の第２の実施の形態を示す断面図である。 図２７（ａ）〜（ｄ）は、本発明の不揮発性半導体記憶装置の製造方法の第２の実施の形態を示す断面図である。 図２８（ａ）〜（ｄ）は、本発明の不揮発性半導体記憶装置の製造方法の第２の実施の形態を示す断面図である。 図２９（ａ）〜（ｄ）は、本発明の不揮発性半導体記憶装置の製造方法の第２の実施の形態を示す断面図である。 図３０は、本発明の不揮発性半導体記憶装置の第３の実施の形態の構成を示す平面図である。 図３１は、不揮発性半導体記憶装置の第３の実施の形態の構成を示す断面図である。 図３２は、不揮発性半導体記憶装置の第３の実施の形態の構成を示す断面図である。 図３３は、不揮発性半導体記憶装置の第３の実施の形態の構成を示す断面図である。 図３４は、不揮発性半導体記憶装置の第３の実施の形態の構成を示す断面図である。 図３５は、不揮発性半導体記憶装置の第３の実施の形態の構成を示す断面図である。 図３６は、本発明の不揮発性半導体記憶装置の第３の実施の形態におけるメモリセルアレイの回路を示す図である。 図３７（ａ）〜（ｄ）は、本発明の不揮発性半導体記憶装置の製造方法の第３の実施の形態を示す断面図である。 図３８（ａ）〜（ｄ）は、本発明の不揮発性半導体記憶装置の製造方法の第３の実施の形態を示す断面図である。 図３９（ａ）〜（ｄ）は、本発明の不揮発性半導体記憶装置の製造方法の第３の実施の形態を示す断面図である。 図４０（ａ）〜（ｄ）は、本発明の不揮発性半導体記憶装置の製造方法の第３の実施の形態を示す断面図である。 図４１（ａ）〜（ｄ）は、本発明の不揮発性半導体記憶装置の製造方法の第４の実施の形態を示す断面図である。 図４２（ａ）〜（ｄ）は、本発明の不揮発性半導体記憶装置の製造方法の第４の実施の形態を示す断面図である。 図４３（ａ）〜（ｄ）は、本発明の不揮発性半導体記憶装置の製造方法の第４の実施の形態を示す断面図である。 図４４（ａ）〜（ｄ）は、本発明の不揮発性半導体記憶装置の製造方法の第４の実施の形態を示す断面図である。

符号の説明

１、２１ 半導体基板
２、２２ ワード線
３、２３ ビット線
４、２４ トラップ膜
５、２５ 側壁絶縁膜
６、２６ 素子分離部
７、８、２７、２８、５６、５６ａ、５６ｂ 拡散層
１０、１０ａ、１０ｂ、３０、３０ａ、３０ｂ メモリセル
１１、１２ チャネル領域
１５ セレクタ線
１７ ソース線
２０ 層間絶縁層
２９ コンタクト
４１、６１ シリコン酸化膜
４２、６２ シリコン窒化膜
４３、６３ 素子分離層
４４、４５、４８、５０、５５、６５、６８、７０、７５ 溝
４７、６７ ＯＮＯ膜
４９、６９ ポリシリコン膜
５１、５１ａ、５１ｂ、７１、７１ａ、７１ｂ ＬＤＤ層
５２、５２ａ、５２ｂ、５２ｃ、７２、７２ａ、７２ｂ、７２ｃ、７７ａ、７７ｂ、７７ｃ シリコン酸化膜
５３、５３ａ、５３ｂ、７３、７３ａ、７３ｂ、７６ａ、７６ｂ 拡散層
５７、５７ａ、５７ｂ シリサイド膜
５８ 層間絶縁膜
５９ 孔
６０ シリコン膜
７９ 孔
１０１ 半導体基板
１０２、１２２ ワード線
１０４ 絶縁層
１０５ フローティングゲート
１０６、１２６ 素子分離層
１０７、１２７ 拡散層
１１０、１３０ メモリセル
１１１ チャネル領域
１１２ トンネル膜
１３３ ローカル配線

Claims (27)

1. 半導体基板上に設けられた第１メモリセルと、
   前記半導体基板上に設けられ、前記第１メモリセルとワード線方向で隣り合う第２メモリセルと
   を具備し、
   前記第１メモリセルと前記第２メモリセルとは、電荷蓄積領域が電荷をトラップするトラップ膜であり、
   前記第１メモリセルの第１拡散層と前記第２メモリセルの第２拡散層とは、前記半導体基板の厚み方向の高さが異なる
   不揮発性半導体記憶装置。
2. 請求項１に記載の不揮発性半導体記憶装置において、
   前記第２拡散層は、前記ワード線方向に対して垂直な方向に互いに平行に前記半導体基板上に設けられた複数の凹部の底面に設けられ、
   前記第１拡散層は、前記複数の凹部の間の凸部の上部に設けられている
   不揮発性半導体記憶装置。
3. 請求項１又は２に記載の不揮発性半導体記憶装置において、
   前記半導体基板の表面からの第２深さで、前記第１拡散層と前記第２拡散層との間に設けられ、前記第１メモリセルと前記第２メモリセルとを素子分離する素子分離部を更に具備し、
   前記第２拡散層は、前記半導体基板の表面からの前記第２深さよりも深い第１深さに設けられている
   不揮発性半導体記憶装置。
4. 半導体基板上に設けられた第１メモリセルと、
   前記半導体基板の表面からの第１深さに設けられ、前記第１メモリセルとワード線方向で隣り合う第２メモリセルと
   を具備し、
   前記第１メモリセルと前記第２メモリセルとは、電荷蓄積領域が電荷をトラップするトラップ膜であり、
   前記第１メモリセルと前記第２メモリセルとは、前記半導体基板の深さ方向に素子分離されている
   不揮発性半導体記憶装置。
5. 請求項４に記載の不揮発性半導体記憶装置において、
   前記第２メモリセルは、前記ワード線方向に対して垂直な方向に互いに平行に前記半導体基板上に設けられた複数の凹部の底面に設けられ、
   前記第１メモリセルは、前記複数の凹部の間の凸部の上部に設けられ、
   前記複数の凹部の各々は、側面に、前記第１メモリセルと前記第２メモリセルとを素子分離する素子分離部を備える
   不揮発性半導体記憶装置。
6. 請求項４又は５に記載の不揮発性半導体記憶装置において、
   前記半導体基板の表面からの前記第１深さよりも浅い第２深さで、前記第１メモリセルと前記第２メモリセルとの間に設けられ、前記第１メモリセルと前記第２メモリセルとを素子分離する素子分離部を更に具備する
   不揮発性半導体記憶装置。
7. 請求項３、５、６のいずれか一項に記載の不揮発性半導体記憶装置において、
   前記素子分離部は、前記第１メモリセル及び前記第２メモリセルのチャネルと同じ型のドーパントで高濃度にドープされた高濃度層又は絶縁層である
   不揮発性半導体記憶装置。
8. 請求項７に記載の不揮発性半導体記憶装置において、
   前記素子分離部が前記ドーパントで高濃度にドープされた高濃度層の場合、前記ドーパントの濃度は、前記チャネルでのドーパント濃度より高い
   不揮発性半導体記憶装置。
9. 請求項１乃至３のいずれか一項に記載の不揮発性半導体記憶装置において、
   前記第１拡散層のうちの一方とビット線とを接続する第１コンタクトと、
   前記第２拡散層のうちの一方と前記ビット線とを接続する第２コンタクトと
   を更に具備し、
   前記第１コンタクトと前記第２コンタクトとは、一体に形成されている
   不揮発性半導体記憶装置。
10. 請求項１乃至３のいずれか一項に記載の不揮発性半導体記憶装置において、
    前記半導体基板上に設けられ、前記第２メモリセルとワード線方向で隣り合う第３メモリセルと、
    前記第２メモリセルのゲートを挟んで一方の前記第２拡散層と、前記第１メモリセルのゲートを挟んで一方の前記第１拡散層とに共通な第１コンタクトと、
    前記第２メモリセルのゲートを挟んで他方の前記第２拡散層と、前記第３メモリセルのゲートを挟んで一方の第３拡散層とに共通な第２コンタクトと
    を更に具備する
    不揮発性半導体記憶装置。
11. 請求項１乃至１０のいずれか一項に記載の不揮発性半導体記憶装置において、
    前記トラップ膜は、第１シリコン酸化膜、シリコン酸化膜よりも誘電率の高い絶縁層、及
    び、第２シリコン酸化膜がこの順に積層された多層膜構造を含む
    不揮発性半導体記憶装置。
12. 請求項１１に記載の不揮発性半導体記憶装置において、
    前記シリコン酸化膜よりも誘電率の高い絶縁層は、シリコン窒化膜である
    不揮発性半導体記憶装置。
13. 請求項１乃至１０のいずれか一項に記載の不揮発性半導体記憶装置において、
    前記電荷蓄積層は、絶縁膜中に導電性を有する複数の粒子が分散された構造を含む
    不揮発性半導体記憶装置。
14. （ａ）半導体基板の第１方向に所定の間隔で互いに平行な複数の第１凹部を形成する工程と、
    （ｂ）前記複数の第１凹部の底面へ素子分離領域を形成するためのイオンを注入し、熱処理を行う工程と、
    （ｃ）前記複数の第１凹部を更に深くして複数の第２凹部にする工程と、
    （ｄ）前記複数の第２凹部を形成された前記半導体基板を覆うように、多層絶縁膜と導電膜とをこの順に積層する工程と、
    （ｅ）前記第１方向に実質的に垂直な第２方向へ伸びるゲートを形成するように、前記導電膜をエッチングする工程と、
    （ｆ）ソース及びドレインを形成するように、前記複数の第２凹部の底面及び前記複数の第２凹部の間の複数の凸部へ前記半導体基板と異なる導電型のドーパントを注入し、熱処理を行う工程と
    を具備する
    不揮発性半導体記憶装置の製造方法。
15. 請求項１４に記載の不揮発性半導体記憶装置の製造方法において、
    前記（ｅ）ステップは、
    （ｅ１）前記ゲート下の前記多層絶縁膜を除いた、前記複数の凹部の底面及び前記複数の凸部の上面の上の前記多層絶縁膜をエッチングする工程
    を備える
    不揮発性半導体記憶装置の製造方法。
16. （ｇ）半導体基板の表面に素子分離領域を形成するためのイオンを注入し、熱処理を行い素子分離層を形成する工程と、
    （ｈ）前記素子分離層の表面に前記半導体基板と同質のエピタキシャル層を形成する工程と、
    （ｉ）前記エピタキシャル層の表面から前記素子分離層を貫通する深さを有し、第１方向に所定の間隔で互いに平行な複数の凹部を、前記エピタキシャル層及び前記半導体基板上に形成する工程と、
    （ｊ）前記複数の凹部を形成された前記エピタキシャル層及び前記半導体基板を覆うように、多層絶縁膜と導電膜とをこの順に積層する工程と、
    （ｋ）前記第１方向に実質的に垂直な第２方向へ伸びるゲートを形成するように、前記導電膜をエッチングする工程と、
    （ｌ）ソース及びドレインを形成するように、前記複数の凹部の底面及び前記複数の凹部の間の複数の凸部の上面へ前記半導体基板と異なる導電型のドーパントを注入し、熱処理を行う工程と
    を具備する
    不揮発性半導体記憶装置の製造方法。
17. 請求項１６に記載の不揮発性半導体記憶装置の製造方法において、
    前記（ｋ）ステップは、
    （ｋ１）前記ゲート下の前記多層絶縁膜を除いた、前記複数の凹部の底面及び前記複数の凸部の上面の上の前記多層絶縁膜をエッチングする工程
    を備える
    不揮発性半導体記憶装置の製造方法。
18. （ｍ）半導体基板の第２深さに素子分離領域を形成するためのイオンを注入し、熱処理を行い素子分離層を形成する工程と、
    （ｎ）前記半導体基板の表面から前記第２深さよりも深い第１深さを有し、第１方向に所定の間隔で互いに平行な複数の凹部を、前記半導体基板上に形成する工程と、
    （ｏ）前記複数の凹部を形成された前記半導体基板を覆うように、多層絶縁膜と導電膜とをこの順に積層する工程と、
    （ｐ）前記第１方向に実質的に垂直な第２方向へ伸びるゲートを形成するように、前記導電膜をエッチングする工程と、
    （ｑ）ソース及びドレインを形成するように、前記複数の凹部の底面及び前記複数の凹部の間の複数の凸部の上面へ前記半導体基板と異なる導電型のドーパントを注入し、熱処理を行う工程と
    を具備する
    不揮発性半導体記憶装置の製造方法。
19. 請求項１８に記載の不揮発性半導体記憶装置の製造方法において、
    前記（ｐ）ステップは、
    （ｐ１）前記ゲート下の前記多層絶縁膜を除いた、前記複数の凹部の底面及び前記複数の凸部の上面の上の前記多層絶縁膜をエッチングする工程
    を備える
    不揮発性半導体記憶装置の製造方法。
20. 請求項１４乃至１９のいずれか一項に記載の不揮発性半導体記憶装置の製造方法において、
    前記素子分離領域を形成するためのイオンは、チャネルと同じ導電型のドーパントイオン又は酸素イオンである
    不揮発性半導体記憶装置の製造方法。
21. 請求項２０に記載の不揮発性半導体記憶装置の製造方法において、
    前記イオンが前記ドーパントイオンの場合、前記ドーパントイオンの濃度は、前記素子分離領域でのドーパント濃度が前記チャネルでのドーパント濃度より高くなるように設定されている
    不揮発性半導体記憶装置の製造方法。
22. 請求項１４乃至２１のいずれか一項に記載の不揮発性半導体記憶装置の製造方法において、
    （ｒ）前記導電膜と、前記ソース及び前記ドレインとしての拡散層の各々の一部とをシリサイド化する工程と、
    （ｓ）第１メモリセルの第１拡散層のシリサイドとビット線とを接続する第１コンタクトと、前記第１メモリセルと隣り合う第２メモリセルの第２拡散層のシリサイドと前記ビット線とを接続する第２コンタクトとを一体に形成する工程と
    を更に具備する
    不揮発性半導体記憶装置の製造方法の製造方法。
23. 半導体基板と、
    前記半導体基板上に第１の方向に延在形成された溝と、
    前記溝によって定義される前記半導体基板上の凹部及び凸部と、
    前記凹部に拡散層が形成された第１のメモリセルと、
    前記凸部に拡散層が形成された第２のメモリセルとを備えることを特徴とする不揮発性半導体記憶装置。
24. 前記第１のメモリセルと前記第２のメモリセルとは前記溝の側面に形成された素子分離領域によって分離されていることを特徴とする請求項２３記載の不揮発性半導体記憶装置。
25. 前記第１の方向と異なる第２の方向に延在形成されたワード線と、
    前記第１のメモリセル及び前記第２のメモリセルと交差する前記ワード線の下部に設けられた電荷蓄積層とを備えることを特徴とする請求項２３記載の不揮発性半導体記憶装置。
26. 前記凹部に形成された拡散層は、前記第１のメモリセルのソース及びドレインを形成する第１及び第２の拡散層から構成され、前記第１及び第２の拡散層はチャネル領域を挟んで前記第１の方向に配置されていることを特徴とする請求項２３に記載の不揮発性半導体記憶装置。
27. 前記凸部に形成された拡散層は、前記第２のメモリセルのソース及びドレインを形成する第３及び第４の拡散層から構成され、前記第３及び第４の拡散層はチャネル領域を挟んで前記第１の方向に配置されていることを特徴とする請求項２３に記載の不揮発性半導体記憶装置。

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