JP2000332139A - 電子メモリ装置の製造方法 - Google Patents
電子メモリ装置の製造方法Info
- Publication number
- JP2000332139A JP2000332139A JP11371725A JP37172599A JP2000332139A JP 2000332139 A JP2000332139 A JP 2000332139A JP 11371725 A JP11371725 A JP 11371725A JP 37172599 A JP37172599 A JP 37172599A JP 2000332139 A JP2000332139 A JP 2000332139A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- forming
- transition metal
- bit line
- matrix
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
Landscapes
- Semiconductor Memories (AREA)
- Electrodes Of Semiconductors (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】
【課題】 仮想接地メモリセルのビット線等の注入領域
が、低いドーパント濃度での注入によりサリサイド化さ
れて形成され、これによりセルチャネル領域の長さ制御
を改善することができる、減少したサイズのメモリセル
を提供する。 【解決手段】 メモリセルのゲート領域（４）を形成し
て、複数の並列な開口（８）により分離された複数の連
続ストリップを生成するステップと、ドーパントを注入
して、前記並列な開口内に、第２の型の導電性を有する
ビット線（９）を形成するステップと、前記ゲート領域
（４）の側壁にスペーサ（１０）を形成するステップ
と、遷移金属の第１の層（１１）を並列な開口（８）に
蒸着させるステップと、前記遷移金属層（１１）に熱処
理を施して前記半導体基板と反応させて、前記ビット線
上に珪素化合物層（１２）を形成するステップとを備え
る。
が、低いドーパント濃度での注入によりサリサイド化さ
れて形成され、これによりセルチャネル領域の長さ制御
を改善することができる、減少したサイズのメモリセル
を提供する。 【解決手段】 メモリセルのゲート領域（４）を形成し
て、複数の並列な開口（８）により分離された複数の連
続ストリップを生成するステップと、ドーパントを注入
して、前記並列な開口内に、第２の型の導電性を有する
ビット線（９）を形成するステップと、前記ゲート領域
（４）の側壁にスペーサ（１０）を形成するステップ
と、遷移金属の第１の層（１１）を並列な開口（８）に
蒸着させるステップと、前記遷移金属層（１１）に熱処
理を施して前記半導体基板と反応させて、前記ビット線
上に珪素化合物層（１２）を形成するステップとを備え
る。
Description
【０００１】
【発明の属する技術分野】本発明は、仮想接地（ｖｉｒ
ｔｕａｌ ｇｒｏｕｎｄ）セル・マトリックスを有する
半導体に集積（統合）された電子メモリ装置を製造する
ための方法に関する。特に、本発明は、フローティング
（浮動）・ゲート・メモリセルの少なくとも１つのマト
リックスを有する半導体に統合された仮想接地電子メモ
リ装置を製造するための改良された方法に関するもので
あり、前記マトリックスは第１の型の導電性を有する半
導体基板に作り込まれ、且つ複数の連続ビット線がその
半導体基板を横切って離散した並列ストリップとして延
びており、さらに、複数のワード線がそのビット線を横
切る方向に延びている方法であり、この方法は、前記メ
モリセルのゲート領域を形成して、並列な開口により分
離された複数の連続ストリップを生成するステップと、
前記並列な開口内に、第２の型の導電性を有するビット
線を形成するドーパントを注入するステップと、前記ゲ
ート領域の側壁にスペーサを形成するステップと、を備
える。
ｔｕａｌ ｇｒｏｕｎｄ）セル・マトリックスを有する
半導体に集積（統合）された電子メモリ装置を製造する
ための方法に関する。特に、本発明は、フローティング
（浮動）・ゲート・メモリセルの少なくとも１つのマト
リックスを有する半導体に統合された仮想接地電子メモ
リ装置を製造するための改良された方法に関するもので
あり、前記マトリックスは第１の型の導電性を有する半
導体基板に作り込まれ、且つ複数の連続ビット線がその
半導体基板を横切って離散した並列ストリップとして延
びており、さらに、複数のワード線がそのビット線を横
切る方向に延びている方法であり、この方法は、前記メ
モリセルのゲート領域を形成して、並列な開口により分
離された複数の連続ストリップを生成するステップと、
前記並列な開口内に、第２の型の導電性を有するビット
線を形成するドーパントを注入するステップと、前記ゲ
ート領域の側壁にスペーサを形成するステップと、を備
える。
【０００２】
【従来の技術】よく知られているように、ＥＰＲＯＭ
や、フラッシュＥＰＲＯＭや、半導体に集積（統合）さ
れた電子メモリ装置は、マトリックスに構成された複数
の不揮発性メモリセル、すなわち複数の行（ワード線）
及び複数の列（ビット線）に配列されたセルより構成さ
れる。
や、フラッシュＥＰＲＯＭや、半導体に集積（統合）さ
れた電子メモリ装置は、マトリックスに構成された複数
の不揮発性メモリセル、すなわち複数の行（ワード線）
及び複数の列（ビット線）に配列されたセルより構成さ
れる。
【０００３】各不揮発性メモリセルはＭＯＳトランジス
タからなり、そのＭＯＳトランジスタのゲート電極は、
チャネル領域の上方に位置して、浮遊しており、すなわ
ちセルの他の全ての端子及びそのセルが組み込まれた回
路に対して高い直流インピーダンスを示す。
タからなり、そのＭＯＳトランジスタのゲート電極は、
チャネル領域の上方に位置して、浮遊しており、すなわ
ちセルの他の全ての端子及びそのセルが組み込まれた回
路に対して高い直流インピーダンスを示す。
【０００４】その不揮発性メモリセルはまた、制御ゲー
トとして知られる第２の電極を有し、適切な制御電圧に
より駆動される。ＭＯＳトランジスタのその他の電極
は、従来より知られているドレイン、ソース、ボディ端
子である。
トとして知られる第２の電極を有し、適切な制御電圧に
より駆動される。ＭＯＳトランジスタのその他の電極
は、従来より知られているドレイン、ソース、ボディ端
子である。
【０００５】近年、回路密度を増大させたメモリ装置を
提供することが可成りの努力目標となっており、このた
め、所謂「テーブルクロス」すなわちクロスポイント
（交点）構造を有する、コンタクトレス（非接触）型
の、電気的にプログラム可能な不揮発性メモリマトリッ
クスが開発されている。この種のマトリックスの一例と
その製造プロセスが、本出願人の欧州特許第０５７３７
２８号に記載されている。
提供することが可成りの努力目標となっており、このた
め、所謂「テーブルクロス」すなわちクロスポイント
（交点）構造を有する、コンタクトレス（非接触）型
の、電気的にプログラム可能な不揮発性メモリマトリッ
クスが開発されている。この種のマトリックスの一例と
その製造プロセスが、本出願人の欧州特許第０５７３７
２８号に記載されている。
【０００６】このクラスのマトリックスでは、メモリセ
ルは、ビット線として知られた、マトリックス列と略一
致する連続的な並列拡散ストリップにより、基板に形成
されたソース／ドレイン領域を有する。
ルは、ビット線として知られた、マトリックス列と略一
致する連続的な並列拡散ストリップにより、基板に形成
されたソース／ドレイン領域を有する。
【０００７】非接触マトリックスは、読み出し及びプロ
グラミング動作のために仮想接地（ｖｉｒｔｕａｌ ｇ
ｒｏｕｎｄ）回路を必要とするが、そのような構造によ
りもたらされる回路面積の節約は著しく、設けられるコ
ンタクト（接触子）の数が約一桁減少するのに匹敵す
る。
グラミング動作のために仮想接地（ｖｉｒｔｕａｌ ｇ
ｒｏｕｎｄ）回路を必要とするが、そのような構造によ
りもたらされる回路面積の節約は著しく、設けられるコ
ンタクト（接触子）の数が約一桁減少するのに匹敵す
る。
【０００８】これらの仮想接地マトリックスでは、並列
ストリップは、ゲート酸化物層、ポリシリコンの第１
層、インターポリ絶縁（ｉｎｔｅｒｐｏｌｙ ｄｉｅｌ
ｅｃｔｒｉｃ）層、「ポリキャップ（Ｐｏｌｙ Ｃａ
ｐ）」として知られる最終層とを備える多重層より構成
される。これらのストリップはメモリセルのゲート電極
を形成する。
ストリップは、ゲート酸化物層、ポリシリコンの第１
層、インターポリ絶縁（ｉｎｔｅｒｐｏｌｙ ｄｉｅｌ
ｅｃｔｒｉｃ）層、「ポリキャップ（Ｐｏｌｙ Ｃａ
ｐ）」として知られる最終層とを備える多重層より構成
される。これらのストリップはメモリセルのゲート電極
を形成する。
【０００９】例えば、基板がＰ型の場合の砒素の注入
は、種々のゲート電極間で行われて、ソース及びドレイ
ン領域拡散（ビット線）を生成する。
は、種々のゲート電極間で行われて、ソース及びドレイ
ン領域拡散（ビット線）を生成する。
【００１０】このプロセスのこの段階で、以前に露出さ
れていたビット線間に位置するゲート電極が、注入ステ
ップを実施できるように封止される。そして、酸化ステ
ップにより、ドーパントがゲート電極の下に拡散するこ
とができる。
れていたビット線間に位置するゲート電極が、注入ステ
ップを実施できるように封止される。そして、酸化ステ
ップにより、ドーパントがゲート電極の下に拡散するこ
とができる。
【００１１】
【発明が解決しようとする課題】この技術は、１つ以上
の方法で有利ではあるが、セルサイズが減少するにつれ
て（特に０．４−０．５μｍまで減少すると）ビット線
の抵抗が増大する。
の方法で有利ではあるが、セルサイズが減少するにつれ
て（特に０．４−０．５μｍまで減少すると）ビット線
の抵抗が増大する。
【００１２】事実、ビット線等の注入領域の抵抗は、そ
れらの領域の幅の２乗に反比例する。
れらの領域の幅の２乗に反比例する。
【００１３】さらに、セルサイズが極めて小さい場合に
は、チャネル領域の長さを制御することが極めて困難に
なる。
は、チャネル領域の長さを制御することが極めて困難に
なる。
【００１４】事実、ＭＯＳトランジスタのチャネル領域
の実際の長さは、次のことに依存することが知られてい
る。 -ゲート電極のサイズ、それ自体はポリシリコン層に対
して行われる写真平版及びエッチング作用により決定さ
れる。 -閾電圧及び電流に関するセルパフォーマンス（セル性
能）を設定するチャネル領域でのインプランテーション
（注入）。 -注入ステップ後に半導体が受ける熱処理により生じせ
しめられる注入されたソース／ドレイン領域の横方向
（基板の面に平行な方向）への拡散。
の実際の長さは、次のことに依存することが知られてい
る。 -ゲート電極のサイズ、それ自体はポリシリコン層に対
して行われる写真平版及びエッチング作用により決定さ
れる。 -閾電圧及び電流に関するセルパフォーマンス（セル性
能）を設定するチャネル領域でのインプランテーション
（注入）。 -注入ステップ後に半導体が受ける熱処理により生じせ
しめられる注入されたソース／ドレイン領域の横方向
（基板の面に平行な方向）への拡散。
【００１５】本発明に伏在する技術的課題は、メモリセ
ルが従来装置に対して可成り低い表面抵抗及びより長い
チャネルを示すことができるような特徴を備えた、仮想
接地マトリックスを有する半導体に集積（統合）された
電子メモリ装置を製造するための改良された方法を提供
することである。
ルが従来装置に対して可成り低い表面抵抗及びより長い
チャネルを示すことができるような特徴を備えた、仮想
接地マトリックスを有する半導体に集積（統合）された
電子メモリ装置を製造するための改良された方法を提供
することである。
【００１６】
【課題を解決するための手段】本発明の背後にある解決
思想は、仮想接地メモリセルのビット線等の注入領域
が、低いドーパント濃度での注入によりサリサイド化
（ｓａｌｉｃｉｄｅｄ）されて形成され、これによりセ
ルチャネル領域の長さ制御を改善することができる、減
少したサイズのメモリセルを提供することである。
思想は、仮想接地メモリセルのビット線等の注入領域
が、低いドーパント濃度での注入によりサリサイド化
（ｓａｌｉｃｉｄｅｄ）されて形成され、これによりセ
ルチャネル領域の長さ制御を改善することができる、減
少したサイズのメモリセルを提供することである。
【００１７】この解決思想に基づいて、本発明の技術的
課題は、特許請求の範囲の請求項１の特徴部分に記載さ
れ、限定されているような方法により解決される。
課題は、特許請求の範囲の請求項１の特徴部分に記載さ
れ、限定されているような方法により解決される。
【００１８】本発明方法の特徴及び利点は、添付図面を
参照して非限定的な例として挙げられた、以下の実施の
形態の説明から明らかになるであろう。
参照して非限定的な例として挙げられた、以下の実施の
形態の説明から明らかになるであろう。
【００１９】
【発明の実施の形態】以下、添付図面を参照して、半導
体基板２に集積（統合）された仮想接地電子メモリ装置
を製造するための改良された方法について説明する。
体基板２に集積（統合）された仮想接地電子メモリ装置
を製造するための改良された方法について説明する。
【００２０】本発明は、現在産業界で採用されている集
積回路製造技術と組み合わせて実現され得るもので、本
発明の理解のために必要な、通常用いられているプロセ
スステップのみについて説明する。
積回路製造技術と組み合わせて実現され得るもので、本
発明の理解のために必要な、通常用いられているプロセ
スステップのみについて説明する。
【００２１】製造時の集積回路部分の断面図を示す図面
は一定の比率で拡大縮小して描いたものではなく、本発
明の重要な特徴を際立たせるように描かれている。
は一定の比率で拡大縮小して描いたものではなく、本発
明の重要な特徴を際立たせるように描かれている。
【００２２】ゲート酸化物の層３がＰ型の半導体基板上
に形成される。
に形成される。
【００２３】次のステップはメモリ装置１のゲート電極
４を形成することである。
４を形成することである。
【００２４】非揮発性メモリセルのゲート電極の形成
は、多重蒸着（ｍｕｌｔｉ ｄｅｐｏｓｉｔｉｏｎ）ス
テップからなり、その多重蒸着ステップは、ポリシリコ
ンの第１層（ＰＯＬＹ１としても知られる）と、中間絶
縁（ｉｎｔｅｒｍｅｄｉａｔｅｄｉｅｌｅｃｔｒｉｃ）
層６と、ポリシリコンの第２層７（ＰＯＬＹ ＣＡＰ）
と、上部絶縁（ｕｐｐｅｒ ｄｉｅｌｅｃｔｒｉｃ）層
７ａとを備える積層構造を生成するために必要とされ
る。
は、多重蒸着（ｍｕｌｔｉ ｄｅｐｏｓｉｔｉｏｎ）ス
テップからなり、その多重蒸着ステップは、ポリシリコ
ンの第１層（ＰＯＬＹ１としても知られる）と、中間絶
縁（ｉｎｔｅｒｍｅｄｉａｔｅｄｉｅｌｅｃｔｒｉｃ）
層６と、ポリシリコンの第２層７（ＰＯＬＹ ＣＡＰ）
と、上部絶縁（ｕｐｐｅｒ ｄｉｅｌｅｃｔｒｉｃ）層
７ａとを備える積層構造を生成するために必要とされ
る。
【００２５】従来の写真平版ステップにより、上記積層
構造はカスケード状にエッチングされて、次の順序で、
すなわち上部絶縁層７ａ、第２ポリシリコン層７、中間
絶縁層６，第１ポリシリコン層５の順に、ゲート電極４
を生成する。
構造はカスケード状にエッチングされて、次の順序で、
すなわち上部絶縁層７ａ、第２ポリシリコン層７、中間
絶縁層６，第１ポリシリコン層５の順に、ゲート電極４
を生成する。
【００２６】セルマトリックスは、開口すなわち溝８に
より分離された複数の連続ストリップから形成されるよ
うに、現状では示されている。
より分離された複数の連続ストリップから形成されるよ
うに、現状では示されている。
【００２７】好ましくは、プロセスのこの段階で、セル
は酸化ステップを施されてもよい。
は酸化ステップを施されてもよい。
【００２８】Ｎ型の導電性を付与するために必要とされ
るように、砒素を使用したイオン注入ステップは、前記
積層構造に設けられた開口８を介してビット線９を画成
するのに役立つ。
るように、砒素を使用したイオン注入ステップは、前記
積層構造に設けられた開口８を介してビット線９を画成
するのに役立つ。
【００２９】次に、スペーサ１０がゲート電極４の側壁
に形成される。
に形成される。
【００３０】この時点で、本発明方法は、図２に示すよ
うに、並列な開口８に遷移金属の層１１を蒸着させるこ
とを含んでいる。
うに、並列な開口８に遷移金属の層１１を蒸着させるこ
とを含んでいる。
【００３１】遷移金属は、例えばチタンでもよい。
【００３２】しかし、その代わりに、他の金属、例えば
コバルト、を使用することもできる。
コバルト、を使用することもできる。
【００３３】好適な実施の形態では、窒化チタンの第２
層も蒸着される。
層も蒸着される。
【００３４】半導体は、チタン層１１を反応させて珪化
チタン（チタンシリサイド）層１２を形成するために、
熱処理を施される。
チタン（チタンシリサイド）層１２を形成するために、
熱処理を施される。
【００３５】本発明によれば、一度ビット線９がサリサ
イド化されると、ビット線９を形成するための注入ステ
ップの間、より低い注入量が使用され、これにより、２
つの隣接ビット線９間に挟まれたセルチャネル領域の全
長に亘ってより良好な制御を得ることができる。
イド化されると、ビット線９を形成するための注入ステ
ップの間、より低い注入量が使用され、これにより、２
つの隣接ビット線９間に挟まれたセルチャネル領域の全
長に亘ってより良好な制御を得ることができる。
【００３６】ここで、用語「サリサイド化（ｓａｌｉｃ
ｉｄａｔｉｏｎ）」は、自己整合シリサイド（珪素化合
物）層を形成するプロセスステップを示すために用いら
れる。
ｉｄａｔｉｏｎ）」は、自己整合シリサイド（珪素化合
物）層を形成するプロセスステップを示すために用いら
れる。
【００３７】このプロセスは更に、ビット線９間のギャ
ップを埋めることにより半導体基板の表面を平坦にする
ため、マトリックス溝８に絶縁（ｄｉｅｌｅｃｔｒｉ
ｃ）層１３を蒸着させることを含んでいる。
ップを埋めることにより半導体基板の表面を平坦にする
ため、マトリックス溝８に絶縁（ｄｉｅｌｅｃｔｒｉ
ｃ）層１３を蒸着させることを含んでいる。
【００３８】本発明方法のこの段階において、その絶縁
層を平坦にするためのステップは、Ｐｏｌｙ Ｃａｐ表
面を露出させ、また図４に示すように、上部絶縁層を除
去するために行われる。
層を平坦にするためのステップは、Ｐｏｌｙ Ｃａｐ表
面を露出させ、また図４に示すように、上部絶縁層を除
去するために行われる。
【００３９】次いで、例えばポリシリコン等の導電層１
４と遷移金属の第２層１５とを備える多重蒸着（ｍｕｌ
ｔｉｐｌｅ ｄｅｐｏｓｉｔｉｏｎ）が行われる。
４と遷移金属の第２層１５とを備える多重蒸着（ｍｕｌ
ｔｉｐｌｅ ｄｅｐｏｓｉｔｉｏｎ）が行われる。
【００４０】遷移金属層１５を反応させて珪素化合物層
（シリサイド層）１６を形成するため、半導体は熱処理
を施される。
（シリサイド層）１６を形成するため、半導体は熱処理
を施される。
【００４１】それから、ポリシリコン層１５及び珪素化
合物層１６は、従来のようにパターンを形成されて、ビ
ット線９を横切る方向に存在するマトリックスのワード
線を画成する。
合物層１６は、従来のようにパターンを形成されて、ビ
ット線９を横切る方向に存在するマトリックスのワード
線を画成する。
【００４２】本発明において好ましくは、この第２遷移
金属層１５はチタン、すなわち第１遷移金属層１１と同
じ物質である。
金属層１５はチタン、すなわち第１遷移金属層１１と同
じ物質である。
【００４３】
【発明の効果】このようにして、従来装置において最終
層を形成するために使用される珪化タングステン技術に
より要求されるように、高温でアニールすることは、ビ
ット線上の珪素化合物層にダメージを与えやすいが、こ
れを回避することができる。
層を形成するために使用される珪化タングステン技術に
より要求されるように、高温でアニールすることは、ビ
ット線上の珪素化合物層にダメージを与えやすいが、こ
れを回避することができる。
【図１】 本発明によるサリサイド化プロセス中の或る
ステップにおける半導体基板の一部の拡大縦断面図であ
る。
ステップにおける半導体基板の一部の拡大縦断面図であ
る。
【図２】 本発明によるサリサイド化プロセス中の次の
ステップにおける半導体基板の一部の拡大縦断面図であ
る。
ステップにおける半導体基板の一部の拡大縦断面図であ
る。
【図３】 本発明によるサリサイド化プロセス中のその
次のステップにおける半導体基板の一部の拡大縦断面図
である。
次のステップにおける半導体基板の一部の拡大縦断面図
である。
【図４】 本発明によるサリサイド化プロセス中の更に
次のステップにおける半導体基板の一部の拡大縦断面図
である。
次のステップにおける半導体基板の一部の拡大縦断面図
である。
【図５】 本発明によるサリサイド化プロセス中の更に
また次のステップにおける半導体基板の一部の拡大縦断
面図である。
また次のステップにおける半導体基板の一部の拡大縦断
面図である。
１ メモリ装置（仮想接地電子メモリ装置）、２ 半導
体基板、３ ゲート酸化物の層、４ ゲート電極（ゲー
ト領域）、５ 第１ポリシリコン層、６ 中間絶縁層、
７ 第２ポリシリコン層（ポリシリコンの第２層）、７
ａ 上部絶縁層、８ 開口（溝）、９ ビット線、１０
スペーサ、１１ 第１遷移金属層、１２ 珪素化合物
層（珪化チタン層）、１３ 絶縁層、１４ 導電層、１
５ 第２遷移金属層（遷移金属層の第２層）、１６ 珪
素化合物層。
体基板、３ ゲート酸化物の層、４ ゲート電極（ゲー
ト領域）、５ 第１ポリシリコン層、６ 中間絶縁層、
７ 第２ポリシリコン層（ポリシリコンの第２層）、７
ａ 上部絶縁層、８ 開口（溝）、９ ビット線、１０
スペーサ、１１ 第１遷移金属層、１２ 珪素化合物
層（珪化チタン層）、１３ 絶縁層、１４ 導電層、１
５ 第２遷移金属層（遷移金属層の第２層）、１６ 珪
素化合物層。
───────────────────────────────────────────────────── フロントページの続き (71)出願人 598122898 Ｖｉａ Ｃ． Ｏｌｉｖｅｔｔｉ， ２, 20041 Ａｇｒａｔｅ Ｂｒｉａｎｚａ, Ｉｔａｌｙ (72)発明者 ジャンルイジ・ノリス・キオルダ イタリア国、20143 ミラノ、ヴィア・ ア・ポンティ ７ (72)発明者 ルカ・ベサーナ イタリア国、20050 スルビアーテ、ヴィ ア・ヴァルフレッダ 10／２ Ｆターム(参考） 4M104 AA01 BB25 CC01 CC05 DD02 GG16 HH20 5F001 AA01 AB04 AB08 5F083 EP02 EP23 GA02 GA09 JA35 JA39 JA53 KA05 KA16
Claims (5)
- 【請求項１】 フローティング・ゲート・メモリセルの
少なくとも１つのマトリックスを有する半導体に集積さ
れた仮想接地電子メモリ装置（１）を製造するための改
良された方法であって、前記マトリックスが第１の型の
導電性を有する半導体基板（２）に作り込まれ、且つ複
数の連続ビット線（９）がその半導体基板（２）を横切
って離散した並列ストリップとして延びており、さら
に、複数のワード線がそのビット線（９）を横切る方向
に延びている方法であり、且つ、 前記メモリセルのゲート領域（４）を形成して、複数の
並列な開口（８）により分離された複数の連続ストリッ
プを生成するステップと、 ドーパントを注入して、前記並列な開口内に、第２の型
の導電性を有する前記ビット線（９）を形成するステッ
プと、 前記ゲート領域（４）の側壁にスペーサ（１０）を形成
するステップと、を備える方法において、 遷移金属の第１の層（１１）を並列な開口（８）に蒸着
させるステップと、 前記遷移金属層（１１）に熱処理を施して前記半導体基
板と反応させて、前記ビット線（９）上に珪素化合物層
（１２）を形成するステップと、 を備えることを特徴とする方法。 - 【請求項２】 前記開口（８）に、前記ビット線（９）
に被せた絶縁層（１３）を充填して平坦化するステップ
と、 平坦化された前記半導体に、導電層（１４）と遷移金属
の第２層（１５）とを、多重蒸着等により、蒸着するス
テップと、 前記第２遷移金属層（１５）に熱処理を施して、前記導
電層（１４）と反応させて、前記マトリックスのワード
線を形成するための珪素化合物層（１６）を形成するス
テップと、 をさらに備えることを特徴とする、請求項１による改良
された電子メモリ装置の製造方法。 - 【請求項３】 前記第１遷移金属層（１１）はチタンで
あることを特徴とする、請求項１による改良された電子
メモリ装置の製造方法。 - 【請求項４】 前記第２遷移金属層（１５）はチタンで
あることを特徴とする、請求項１による改良された電子
メモリ装置の製造方法。 - 【請求項５】 前記ビット線（９）に対する注入ステッ
プで、低濃度の注入量が用いられることを特徴とする、
請求項１による改良された電子メモリ装置の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP98830795.5 | 1998-12-29 | ||
| EP98830795A EP1017097A1 (en) | 1998-12-29 | 1998-12-29 | Manufacturing method of salicide contacts for non-volatile memory |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000332139A true JP2000332139A (ja) | 2000-11-30 |
Family
ID=8236943
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11371725A Withdrawn JP2000332139A (ja) | 1998-12-29 | 1999-12-27 | 電子メモリ装置の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6300194B1 (ja) |
| EP (1) | EP1017097A1 (ja) |
| JP (1) | JP2000332139A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006196622A (ja) * | 2005-01-12 | 2006-07-27 | Nec Electronics Corp | 不揮発性半導体記憶装置及び不揮発性半導体記憶装置の製造方法 |
| JP2008527747A (ja) * | 2005-01-12 | 2008-07-24 | スパンジョン・リミテッド・ライアビリティ・カンパニー | 台形のビット線を有するメモリ装置、およびその製造方法 |
| US7834401B2 (en) | 2008-04-15 | 2010-11-16 | Panasonic Corporation | Semiconductor device and fabrication method for the same |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10110150A1 (de) * | 2001-03-02 | 2002-09-19 | Infineon Technologies Ag | Verfahren zum Herstellen von metallischen Bitleitungen für Speicherzellenarrays, Verfahren zum Herstellen von Speicherzellenarrays und Speicherzellenarray |
| US6696345B2 (en) * | 2002-01-07 | 2004-02-24 | Intel Corporation | Metal-gate electrode for CMOS transistor applications |
| US6716698B1 (en) | 2002-09-10 | 2004-04-06 | Advanced Micro Devices, Inc. | Virtual ground silicide bit line process for floating gate flash memory |
| US6987048B1 (en) * | 2003-08-06 | 2006-01-17 | Advanced Micro Devices, Inc. | Memory device having silicided bitlines and method of forming the same |
| WO2006016198A1 (en) * | 2004-08-02 | 2006-02-16 | Infineon Technologies Ag | Electronic component with stacked semiconductor chips and heat dissipating means |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| IT1229131B (it) * | 1989-03-09 | 1991-07-22 | Sgs Thomson Microelectronics | Matrice di memoria eprom con struttura a tovaglia e procedimento per la sua fabbricazione. |
| US5245212A (en) * | 1989-12-26 | 1993-09-14 | Texas Instruments Incorporated | Self-aligned field-plate isolation between active elements |
| US5087584A (en) * | 1990-04-30 | 1992-02-11 | Intel Corporation | Process for fabricating a contactless floating gate memory array utilizing wordline trench vias |
| US5470772A (en) * | 1991-11-06 | 1995-11-28 | Intel Corporation | Silicidation method for contactless EPROM related devices |
| WO1996008840A1 (en) * | 1994-09-13 | 1996-03-21 | Macronix International Co., Ltd. | A flash eprom transistor array and method for manufacturing the same |
| EP0811983A1 (en) * | 1996-06-06 | 1997-12-10 | STMicroelectronics S.r.l. | Flash memory cell, electronic device comprising such a cell, and relative fabrication method |
| US5683941A (en) * | 1996-07-02 | 1997-11-04 | National Semiconductor Corporation | Self-aligned polycide process that utilizes a planarized layer of material to expose polysilicon structures to a subsequently deposited metal layer that is reacted to form the metal silicide |
-
1998
- 1998-12-29 EP EP98830795A patent/EP1017097A1/en not_active Withdrawn
-
1999
- 1999-12-27 JP JP11371725A patent/JP2000332139A/ja not_active Withdrawn
- 1999-12-28 US US09/473,898 patent/US6300194B1/en not_active Expired - Lifetime
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006196622A (ja) * | 2005-01-12 | 2006-07-27 | Nec Electronics Corp | 不揮発性半導体記憶装置及び不揮発性半導体記憶装置の製造方法 |
| JP2008527747A (ja) * | 2005-01-12 | 2008-07-24 | スパンジョン・リミテッド・ライアビリティ・カンパニー | 台形のビット線を有するメモリ装置、およびその製造方法 |
| US7834401B2 (en) | 2008-04-15 | 2010-11-16 | Panasonic Corporation | Semiconductor device and fabrication method for the same |
| US8076196B2 (en) | 2008-04-15 | 2011-12-13 | Panasonic Corporation | Semiconductor device and fabrication method for the same |
Also Published As
| Publication number | Publication date |
|---|---|
| EP1017097A1 (en) | 2000-07-05 |
| US6300194B1 (en) | 2001-10-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| DE10129958B4 (de) | Speicherzellenanordnung und Herstellungsverfahren | |
| CN1326245C (zh) | 局部硅－氧化物－氮化物－氧化物－硅结构及其制造方法 | |
| US5946558A (en) | Method of making ROM components | |
| US5793086A (en) | NOR-type ROM with LDD cells and process of fabrication | |
| TWI264115B (en) | Self-aligned split-gate NAND flash memory and fabrication process | |
| JPH06112501A (ja) | 不揮発性半導体メモリ装置及びその製造方法 | |
| JP2004289161A (ja) | 埋込型浮動ゲートと山形チャネル領域を備えた浮動ゲート式メモリセルの半導体メモリアレイ | |
| US6818504B2 (en) | Processes and structures for self-aligned contact non-volatile memory with peripheral transistors easily modifiable for various technologies and applications | |
| JP2000323687A (ja) | 半導体メモリ素子及びその製造方法 | |
| EP1518277B1 (de) | Verfahren zur herstellung eines nrom-speicherzellenfeldes | |
| JP2000332139A (ja) | 電子メモリ装置の製造方法 | |
| US6194270B1 (en) | Process for the manufacturing of an electrically programmable non-volatile memory device | |
| US6252274B1 (en) | Process for making crosspoint memory devices with cells having a source channel which is autoaligned to the bit line and to the field oxide | |
| US6251736B1 (en) | Method for forming contactless MOS transistors and resulting devices, especially for use in non-volatile memory arrays | |
| US6294431B1 (en) | Process of manufacture of a non-volatile memory with electric continuity of the common source lines | |
| US6320217B1 (en) | Semiconductor memory device | |
| JPH06151782A (ja) | 不揮発性半導体記憶装置 | |
| US7541653B2 (en) | Mask ROM devices of semiconductor devices and method of forming the same | |
| JP2000195972A (ja) | 不揮発性半導体記憶装置およびその製造方法 | |
| DE102006023439B4 (de) | Halbleiterspeicherbauelement und Herstellungsverfahren für das Halbleiterspeicherbauelement | |
| JPH1084051A (ja) | 半導体集積回路装置およびその製造方法 | |
| KR100589741B1 (ko) | Ｎｒｏｍ 메모리 셀 구성물을 제조하는 방법 | |
| KR20030001096A (ko) | 비휘발성 메모리 소자 및 그 제조방법 | |
| KR19990030937A (ko) | 불휘발성 메모리 장치 및 그 제조 방법 | |
| KR20060115703A (ko) | 반도체 소자의 마스크롬 소자 및 그 형성 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20070306 |