KR20060115703A - 반도체 소자의 마스크롬 소자 및 그 형성 방법 - Google Patents

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KR20060115703A
KR20060115703A KR1020060102582A KR20060102582A KR20060115703A KR 20060115703 A KR20060115703 A KR 20060115703A KR 1020060102582 A KR1020060102582 A KR 1020060102582A KR 20060102582 A KR20060102582 A KR 20060102582A KR 20060115703 A KR20060115703 A KR 20060115703A
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김경환
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    • H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects

Abstract

마스크롬 소자 및 그 형성 방법을 제공한다. 이 소자는 적어도 하나는 프로그램된 셀인 복수개의 셀들을 포함한다. 프로그램된 셀은 셀 게이트 패턴, 셀 소오스/드레인 영역, 셀 절연 스페이서, 셀 금속실리사이드, 및 셀 금속 패턴을 포함한다. 셀 금속 패턴은 셀 절연 스페이서 및 셀 게이트 패턴의 최상층인 셀 캐핑 패턴의 표면을 따라 연장되어 셀 게이트 패턴 양측의 셀 금속실리사이들과 전기적으로 접속된다.

Description

반도체 소자의 마스크롬 소자 및 그 형성 방법{MASK ROM DEVICES OF SEMICONDUCTOR DEVICES AND METHODS OF FORMING THE SAME}
도 1 및 도 2는 종래의 마스크롬 소자의 코딩 방법을 설명하기 위한 단면도들이다.
도 3은 본 발명의 일 실시예에 따른 마스크롬 소자를 나타내는 평면도이다.
도 4a, 도 4b 및 도 4c는 각각 도 3의 Ⅰ-Ⅰ', Ⅱ-Ⅱ' 및 Ⅲ-Ⅲ'을 따라 취해진 단면도들이다.
도 5a 내지 도 7a는 본 발명의 일 실시예에 따른 마스크롬 소자의 형성 방법을 설명하기 위하여 도 3의 Ⅰ-Ⅰ'을 따라 취해진 단면도들이다.
도 5b 내지 도 7b는 본 발명의 일 실시예에 따른 마스크롬 소자의 형성 방법을 설명하기 위하여 도 3의 Ⅱ-Ⅱ'을 따라 취해진 단면도들이다.
도 5c 내지 도 7c는 본 발명의 일 실시예에 따른 마스크롬 소자의 형성 방법을 설명하기 위하여 도 3의 을 Ⅲ-Ⅲ'을 따라 취해진 단면도들이다.
도 8은 본 발명의 다른 실시예에 따른 마스크롬 소자를 나타내는 평면도이다.
도 9는 도 8의 Ⅳ-Ⅳ'을 따라 취해진 단면도이다.
도 10 내지 도 12는 본 발명의 다른 실시예에 따른 마스크롬 소자의 형성 방 법을 설명하기 위하여 도 8의 Ⅳ-Ⅳ'을 따라 취해진 단면도들이다.
본 발명은 반도체 소자 및 그 형성 방법에 관한 것으로, 특히, 마스크롬(mask ROM; mask Read Only Memory) 소자 및 그 형성 방법에 관한 것이다.
반도체 소자의 마스크롬 소자는 전원 공급이 중단될지라도, 데이타를 유지하는 비휘발성 특성을 갖는다. 또한, 마스크롬 소자는 이미 기입된 데이타들에 대해 읽기 동작만이 가능한 기억 소자이다. 마스크롬 소자는 그것의 제조 공정 중에 사용자가 요구하는 데이타들을 그것의 셀들에 코딩한다. 이로 인하여, 마스크롬 소자에 저장된 데이타들은 소거 또는 재기입이 불가능하다. 통상적으로, 마스크롬 소자의 코딩방법은 모스 트랜지스터로 이루어진 셀들을 형성한 후에, 선택적으로 불순물 이온들을 주입하는 방식을 채택하고 있다.
도 1 및 도 2는 종래의 마스크롬 소자의 코딩 방법을 설명하기 위한 단면도들이다.
도 1 및 도 2를 참조하면, 제1 및 제2 영역들(10,20)을 갖는 반도체 기판(1)에 소자분리막(미도시함)을 형성하여 활성영역을 한정한다. 상기 제1 영역(10)은 프로그램 공정이 수행되지 않는 셀들이 형성되는 영역이며, 상기 제2 영역(20)은 프로그램 공정이 수행되는 셀들이 형성되는 영역이다. 상기 활성영역의 표면에 n형 불순물 이온들을 주입하여 표면 도핑층(2)을 형성한다.
상기 활성영역 상에 차례로 적층된 게이트 산화막(3) 및 게이트 전극(4)을 형성한다. 상기 기판(1) 상에 복수개의 게이트 전극들(4)을 형성한다. 상기 게이트 전극(4)을 마스크로 사용하여 n형 불순물 이온들을 주입하여 소오스/드레인 영역(5)을 형성한다. 상기 게이트 전극(4) 아래의 상기 표면 도핑층(2)은 공핍형 채널 영역에 해당한다. 상기 게이트 전극(4), 소오스/드레인 영역(5) 및 공핍형 채널 영역은 마스크롬의 단위 셀을 구성한다. 상기 공핍형 채널 영역에 의하여 상기 셀들은 모두 턴온 상태의 트랜지스터로 형성된다.
이어서, 상기 반도체 기판(1) 상에 리소그라피 공정을 수행하여 감광막 패턴(6)을 형성한다. 상기 감광막 패턴(6)에는 사용자의 요구에 따라, 선택된 셀을 노출시키는 개구부(7)가 형성된다. 즉, 상기 감광막 패턴(6)은 상기 제1 영역(10)의 셀을 덮으며, 상기 개구부(7)는 상기 제2 영역(20)의 셀을 노출시킨다. 상기 개구부(7)는 상기 선택된 셀의 게이트 전극(4)을 노출시킨다. 또한, 상기 개구부(7)는 상기 선택된 셀의 소오스/드레인 영역(5)의 일부를 노출시킬 수도 있다.
상기 감광막 패턴(6)을 마스크로 사용하여 p형 불순물들을 이온 주입하여 상기 선택된 셀의 공핍형 채널 영역에 p형 불순물들을 도핑시킨다. 이에 따라, 상기 선택된 셀은 상기 게이트 전극(4)에 인가되는 전압들에 따라, 턴온 상태 및 턴오프 상태로 변환될 수 있다.
상술한 종래 마스크롬 소자의 코딩 방법에 있어서, 프로그램을 위한 p형 불순물 이온들은 상기 선택된 셀의 게이트 전극(4)을 관통하여 상기 공핍형 채널 영역에 주입된다. 이에 따라, 상기 선택된 셀의 게이트 전극(4)이 이온주입에 의하여 격자 손상이 발생할 수 있다. 또한, 상기 게이트 전극(4)과 상기 게이트 산화막(3)간의 계면 또는/및 상기 게이트 산화막(3)과 상기 활성영역간의 계면이 손상될 수 있다. 이에 따라, 상기 선택된 셀은 누설전류등의 특성이 열화될 수 있다. 또한, 상기 p형 불순물 이온들은 Gaussian 분포로 주입됨으로써, 상기 선택된 셀의 소오스/드레인 영역(5)에도 주입될 수 있다. 이에 따라, 상기 선택된 셀의 소오스/드레인 영역(5)은 서로 다른 타입의 불순물들이 주입되게 되어, 상기 선택된 셀의 소오스/드레인 영역들(5)간의 펀치스루 특성이 열화될 수 있다.
이에 더하여, p형 불순물 이온들은 상기 게이트 전극(4)을 관통하여야 함으로, 높은 이온 주입 에너지가 요구된다. 이에 따라, 고에너지의 이온주입 장비가 요구됨으로써, 생산성이 저하될 수 있다.
본 발명이 이루고자 하는 기술적 과제는 셀의 특성 열화를 방지할 수 있는 마스크롬 소자 및 그 형성 방법을 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 고속 동작이 가능한 마스크롬 소자 및 그 형성 방법을 제공하는데 있다.
본 발명이 이루고자 하는 또 다른 기술적 과제는 동작 전압을 낮출수 있는 마스크롬 소자 및 그 형성 방법을 제공하는데 있다.
본 발명이 이루고자 하는 또 다른 기술적 과제는 공정을 단순화할 수 있는 마스크롬 소자 및 그 형성 방법을 제공하는데 있다.
상술한 기술적 과제들을 해결하기 위한 마스크롬 소자를 제공한다. 이 마스크롬 소자는 각각이 직렬로 연결된 복수개의 셀들을 갖는 복수개의 셀 스트링들을 포함한다. 상기 셀들 중에 적어도 하나는 프로그램된 셀이다. 상기 프로그램된 셀은 기판 상에 차례로 적층된 셀 게이트 절연막, 셀 게이트 전극 및 셀 캐핑 패턴을 포함하는 셀 게이트 패턴을 포함한다. 상기 셀 게이트 패턴 양측의 기판에 셀 소오스/드레인 영역이 배치되고, 상기 셀 게이트 패턴 양측벽에 셀 절연 스페이서가 배치된다. 상기 셀 소오스/드레인 영역의 표면에 셀 금속실리사이드가 배치된다. 셀 금속 패턴이 상기 셀 절연 스페이서 및 셀 캐핑 패턴의 표면을 따라 연장되어 상기 셀 게이트 패턴 양측의 상기 셀 금속실리사이드들과 접속된다.
구체적으로, 상기 마스크롬 소자는 주변회로 트랜지스터를 더 포함할 수 있다. 상기 주변회로 트랜지스터는 상기 기판 상에 형성된 주변회로 게이트 패턴, 상기 주변회로 게이트 패턴 양측의 기판에 형성된 주변회로 소오스/드레인 영역, 상기 주변회로 게이트 패턴 양측벽에 형성된 주변회로 절연 스페이서, 및 상기 주변회로 소오스/드레인 영역 표면에 형성된 주변회로 금속실리사이드를 포함할 수 있다. 이때, 상기 주변회로 금속실리사이드 및 상기 셀 금속 패턴은 동일한 금속을 포함한다. 상기 셀 금속실리사이드 및 상기 셀 금속 패턴은 동일한 금속을 포함할 수 있다. 상기 마스크롬 소자는 상기 셀 금속 패턴을 덮는 셀 반응 방지 패턴을 더 포함할 수 있다. 상기 셀 반응 방지 패턴은 도전성 금속질화물로 이루어질 수 있다.
일 실시예에 있어서, 상기 셀 스트링은 상기 셀들의 일측에 직렬로 연결된 제1 및 제2 선택 트랜지스터들을 더 포함할 수 있다. 상기 제1 및 제2 선택 트랜지스터들 중에 택일된 선택 트랜지스터는 기판 상에 형성된 선택 게이트 패턴, 선택 소오스/드레인 영역, 선택 절연 스페이서, 선택 금속실리사이드, 및 선택 금속 패턴을 포함할 수 있다. 상기 선택 게이트 패턴은 상기 기판 상에 차례로 적층된 선택 게이트 절연막, 선택 게이트 전극 및 선택 캐핑 패턴을 포함하고, 상기 선택 소오스/드레인 영역은 상기 선택 게이트 패턴 양측의 기판에 형성된다. 상기 선택 절연 스페이서는 상기 선택 게이트 패턴 양측벽에 배치되며, 상기 선택 금속실리사이드는 상기 선택 소오스/드레인 영역의 표면에 배치된다. 상기 선택 금속 패턴은 상기 선택 절연 스페이서 및 상기 선택 캐핑 패턴의 표면을 따라 연장되어 상기 선택 게이트 패턴 양측의 상기 선택 금속실리사이드들과 접속된다. 상기 셀 및 선택 금속 패턴들, 및 상기 셀 및 선택 금속실리사이드들은 서로 동일한 금속을 포함하는 것이 바람직하다. 상기 마스크롬 소자는 상기 선택 금속 패턴을 덮는 선택 반응 방지 패턴을 더 포함할 수 있다. 상기 선택 반응 방지 패턴은 도전성 금속질화물로 이루어질 수 있다.
상술한 기술적 과제들을 해결하기 위한 마스크롬 소자의 형성 방법을 제공한다. 이 방법은 각각이 직렬로 연결된 복수개의 셀들을 갖는 복수개의 셀 스트링들을 포함하되, 상기 셀들 중 적어도 하나는 프로그램된 셀인 마스크롬 소자의 형성 방법에 관한 것으로, 다음의 단계들을 포함하는 상기 프로그램된 셀의 형성 방법을 포함한다. 상기 기판 상에 차례로 적층된 셀 게이트 절연막, 셀 게이트 전극 및 셀 캐핑 패턴을 포함하는 셀 게이트 패턴을 형성하고, 상기 셀 게이트 패턴 양측의 기 판에 셀 소오스/드레인 영역을 형성한다. 상기 셀 게이트 패턴 양측벽에 셀 절연 스페이서를 형성하고, 상기 기판 전면에 금속막을 증착한다. 실리사이드화 공정을 수행하여 상기 셀 소오스/드레인 영역 상에 셀 금속실리사이드를 형성한다. 미반응된 상기 금속막을 패터닝하여 상기 셀 절연 스페이서 및 셀 캐핑 패턴의 표면을 따라 연장되어 상기 셀 게이트 패턴 양측의 상기 셀 금속실리사이드들과 접속된 셀 금속 패턴을 형성한다.
구체적으로, 상기 마스크롬 소자는 주변회로 트랜지스터를 더 포함할 수 있다. 이때, 상기 주변회로 트랜지스터의 형성 방법은 다음의 단계들을 포함할 수 있다. 상기 기판 상에 주변회로 게이트 패턴을 형성하고, 상기 주변회로 게이트 패턴 양측의 기판에 주변회로 소오스/드레인 영역을 형성한다. 상기 주변회로 게이트 패턴 양측벽에 주변회로 절연 스페이서를 형성하고, 상기 주변회로 소오스/드레인 영역 표면에 주변회로 금속실리사이드를 형성한다. 이때, 상기 주변회로 금속실리사이드는 상기 기판 전면에 형성된 상기 금속막과 상기 실리사이드화 공정에 의하여 상기 셀 금속실리사이드와 동시에 형성되는 것이 바람직하다. 상기 셀 금속 패턴 형성시, 상기 주변회로 게이트 패턴 및 주변회로 절연 스페이서 상의 미반응된 상기 금속막은 제거된다. 상기 금속막을 증착하는 단계, 및 상기 실리사이드화 공정을 수행하는 단계는 인시츄 방식으로 수행될 수 있다. 상기 방법은 상기 셀 금속 패턴을 형성하기 전에, 상기 기판 전면에 반응방지막을 형성하는 단계를 더 포함할 수 있다. 이 경우에, 상기 셀 금속 패턴을 형성하는 단계는 상기 반응방지막 및 상기 미반응된 금속막을 연속적으로 패터닝하여 상기 셀 금속 패턴, 및 상기 셀 금속 패턴을 덮는 셀 반응 방지 패턴을 형성하는 단계를 포함할 수 있다. 상기 셀 반응 방지 패턴은 도전성 금속질화물로 형성할 수 있다.
일 실시예에 있어서, 상기 셀 스트링은 상기 셀들의 일측에 직렬로 연결된 제1 및 제2 선택 트랜지스터들을 더 포함할 수 있다. 이때, 상기 제1 및 제2 선택 트랜지스터들 중에 택일된 선택 트랜지스터를 형성하는 방법은 다음의 단계들을 포함할 수 있다. 상기 기판 상에 차례로 적층된 선택 게이트 절연막, 선택 게이트 전극 및 선택 캐핑 패턴을 포함하는 선택 게이트 패턴을 형성하고, 상기 선택 게이트 패턴 양측의 기판에 선택 소오스/드레인 영역을 형성한다. 상기 선택 게이트 패턴 양측벽에 선택 절연 스페이서를 형성하고, 상기 선택 소오스/드레인 영역의 표면에 선택 금속실리사이드를 형성한다. 상기 선택 절연 스페이서 및 상기 선택 캐핑 패턴의 표면을 따라 연장되어 상기 선택 게이트 패턴 양측의 상기 선택 금속실리사이드들과 접속된 선택 금속 패턴을 형성한다. 이 경우에, 상기 셀 및 선택 금속실리사이드들, 및 상기 셀 및 선택 금속 패턴들을 형성하는 단계는 다음의 단계들을 포함할 수 있다. 상기 금속막을 상기 셀 및 선택 게이트 패턴들, 상기 셀 및 선택 소오스/드레인 영역들, 및 상기 셀 및 선택 절연 스페이서들을 포함한 기판 전면에 형성한다. 상기 실리사이드화 공정을 수행하여 상기 셀 및 선택 금속실리사이드들을 형성하고, 미반응된 상기 금속막을 패터닝하여 상기 셀 및 선택 금속 패턴들을 형성한다. 상기 셀 및 선택 게이트 패턴들이 동시에 형성되고, 상기 셀 및 선택 소오스/드레인 영역들이 동시에 형성되며, 상기 셀 및 선택 절연 스페이서들이 동시에 형성될 수 있다. 상기 방법은 상기 셀 및 선택 금속 패턴들을 형성하기 전에, 상기 기판 전면에 반응 방지막을 형성하는 단계를 더 포함할 수 있다. 이 경우에, 상기 셀 및 선택 금속 패턴들을 형성하는 단계는 상기 반응방지막 및 상기 미반응된 금속막을 연속적으로 패터닝하여 차례로 적층된 상기 셀 및 선택 금속 패턴들, 및 상기 셀 및 선택 금속 패턴들을 각각 덮는 셀 및 선택 반응 방지 패턴을 형성하는 단계를 포함할 수 있다. 상기 셀 및 선택 반응 방지 패턴들은 도전성 금속질화물로 형성할 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층(또는 막) 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층(또는 막)이 다른 층(또는 막) 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층(또는 막) 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층(또는 막)이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
(제1 실시예)
도 3은 본 발명의 일 실시예에 따른 마스크롬 소자를 나타내는 평면도이고, 도 4a, 도 4b 및 도 4c는 각각 도 3의 Ⅰ-Ⅰ', Ⅱ-Ⅱ' 및 Ⅲ-Ⅲ'을 따라 취해진 단면도들이다.
도 3, 도 4a, 도 4b 및 도 4c를 참조하면, 셀 영역(a) 및 주변회로 영역(b)을 갖는 반도체 기판(100, 이하 기판이라고 함)에 활성영역들(104a,104b)을 한정하는 소자분리막이 배치된다. 상기 셀 영역(a)내에는 라인 형태의 셀 활성영역들(104a)이 행방향을 따라 나란히 배열되고, 상기 주변회로 영역(b)내에는 주변회로 활성영역(104b)이 배치된다.
상기 셀 활성영역들(104a)을 복수개의 셀 게이트 패턴들(112a)이 열방향을 따라 나란히 가로지른다. 상기 셀 게이트 패턴(112a)은 차례로 적층된 셀 게이트 절연막(106a), 셀 게이트 전극(108a) 및 셀 캐핑 패턴(110a)을 포함한다. 상기 셀 게이트 패턴(112a) 양측의 상기 셀 활성영역(104a)내에 셀 소오스/드레인 영역(114a)이 배치된다. 상기 셀 게이트 패턴(112a) 양측벽에 셀 절연 스페이서(116a)가 배치된다.
상기 셀 게이트 절연막(106a)은 실리콘 산화막, 특히, 열산화막으로 이루어질 수 있다. 상기 셀 게이트 전극(108a)은 도전막, 예컨대, 도핑된 폴리실리콘, 폴리사이드 또는 도전성 금속 함유 물질로 이루어질 수 있다. 상기 도전성 금속 함유 물질은 텅스텐 또는 몰리브덴등과 같은 금속, 또는 질화티타늄 또는 질화탄탈늄등과 같은 도전성 금속질화물을 포함할 수 있다. 상기 셀 캐핑 패턴(110a)은 절연물질인 실리콘 산화막 또는 실리콘 질화막으로 이루어질 수 있다. 상기 셀 소오스/드레인 영역(114a)은 불순물도핑층으로 이루어진다. 상기 셀 절연 스페이서(116a)는 절연 물질인 실리콘 산화막 또는 실리콘 질화막으로 이루어질 수 있다. 상기 셀 절연 스페이서(116a) 및 셀 캐핑 패턴(110a)은 서로 동일한 물질로 이루어질 수 있 다.
상기 셀 게이트 패턴(112a), 상기 셀 소오스/드레인 영역(114a) 및 상기 셀 절연 스페이서(116a)는 마스크롬 소자의 단위 셀에 포함된다.
하나의 상기 셀 활성영역(104a)에 형성된 복수개의 셀들은 서로 직렬로 연결되어 셀 스트링을 구성한다. 즉, 상기 마스크롬 소자는 각각이 직렬로 연결된 복수개의 셀들을 갖는 복수개의 스트링들을 포함한다. 상기 셀은 이웃하는 셀과 상기 셀 소오스/드레인 영역(114a)을 공유한다. 이에 따라, 상기 마스크롬 소자는 낸드형 마스크롬 소자이다.
상기 셀 스트링은 상기 셀들의 일측에 직렬로 연결된 하나의 선택 트랜지스터(미도시함)를 포함할 수 있다. 상기 셀들에 대향된 상기 선택 트랜지스터의 일측에는 공통 드레인 영역(미도시함)이 배치될 수 있다. 하나의 상기 셀 스트링에 하나의 상기 공통 드레인 영역이 연결될 수 있다. 상기 공통 드레인 영역에 접속되고, 상기 셀 활성영역(104a)에 평행한 비트라인(미도시함)이 배치될 수 있다. 상기 비트라인은 상기 셀 스트링내의 셀들의 상부에 배치된다. 상기 셀 스트링내에 하나의 상기 선택 트랜지스터가 배치됨으로써, 하나의 상기 셀 스트링에 하나의 상기 비트라인이 접속될 수 있다.
상기 셀들 중에 적어도 하나는 프로그램된 셀(150)이다. 도 4a 및 4b는 각각 비프로그램된 셀 및 상기 프로그램된 셀(150)의 단면을 나타낸다.
상기 프로그램된 셀(150)은 그것의 셀 소오스/드레인 영역(114a)의 표면에 형성된 셀 금속실리사이드(122a)를 포함하는 것이 바람직하다. 상기 비프로그램된 셀의 셀 소오스/드레인 영역(114a)의 표면에도 상기 셀 금속실리사이드(122a)가 배치되는 것이 바람직하다. 즉, 모든 상기 셀들의 셀 소오스/드레인 영역(114a)의 표면에 상기 셀 금속실리사이드(122a)가 형성될 수 있다.
상기 프로그램된 셀(150)은 그것의 셀 절연 스페이서(116a)의 외측벽 및 상기 셀 캐핑 패턴(110a)의 상부면을 따라 연장된 셀 금속 패턴(118a)을 포함한다. 상기 셀 금속 패턴(118a)은 상기 프로그램된 셀(150)의 상기 셀 게이트 패턴(112a) 양측의 상기 금속 실리사이드들(122a)에 전기적으로 접속된다. 이에 따라, 상기 프로그램된 셀(150)의 셀 소오스/드레인 영역들(114a)은 상기 셀 금속 패턴(118a)에 의하여 서로 전기적으로 접속된다. 그 결과, 상기 프로그램된 셀(150)은 항상 턴온 상태가 된다. 이때, 상기 셀 금속 패턴(118a)과 상기 셀 게이트 전극(108a)은 충분한 두께를 갖는 상기 셀 절연 스페이서(116a) 및 셀 캐핑 패턴(110a)에 의하여 서로 절연된다.
상기 셀 금속 패턴(118a)은 코발트, 니켈 및 티타늄 중에 하나로 이루어질 수 있다. 상기 셀 금속 패턴(118a)과 상기 셀 금속실리사이드(122a)은 동일한 금속을 포함하는 것이 바람직하다. 예컨대, 상기 셀 금속 패턴(118a)의 물질에 따라, 상기 셀 금속 실리사이드(122a)는 니켈실리사이드, 코발트실리사이드 및 티타늄실리사이드 중에 하나로 이루어질 수 있다.
상기 비프로그램된 셀은 상기 셀 금속 패턴(118a)을 갖지 않는다. 이에 따라, 상기 비프로그램된 셀은 그것의 셀 게이트 전극(108a)에 인가되는 전압에 따라 턴오프 상태 및 턴온 상태가 될 수 있다. 상기 프로그램된 셀(150) 및 비프로그램 된 셀은 각각 종래의 공핍층 채널영역을 갖는 셀, 및 프로그램을 위한 이온주입된 셀에 해당할 수 있다.
상기 프로그램된 셀(150)은 적어도 상기 셀 금속 패턴(118a)을 덮는 셀 반응 방지 패턴(120a)을 포함하는 것이 바람직하다. 상기 셀 반응 방지 패턴(120a)은 상기 셀 금속 패턴(118a)과 접속된 상기 금속실리사이드(122a) 위로 연장될 수 있다. 상기 기판(100) 전면을 덮는 층간 절연막(130)이 배치된다. 상기 층간 절연막(130)은 실리콘 산화막으로 이루어질 수 있다.
상기 셀 반응 방지 패턴(120a)은 상기 셀 금속 패턴(118a)과 상기 층간 절연막(130)간의 반응을 방지한다. 예컨대, 상기 셀 반응 방지 패턴(120a)은 산화막으로 형성된 층간 절연막(130)에 의하여 상기 셀 금속 패턴(118a)이 산화되는 것을 방지할 수 있다. 이에 따라, 상기 셀 금속 패턴(118a)의 반응에 의한 손실을 방지하여 상기 셀 금속 패턴(118a)의 저항을 낮게 유지할 수 있다. 상기 셀 반응 방지 패턴(120a)은 도전성을 갖는 것이 바람직하다. 예컨대, 상기 셀 반응 방지 패턴(120a)은 질화티타늄, 질화탄탈늄, 질화텅스텐 또는 질화티타늄알루미늄등의 단일막 혹은 조합막으로 이루어진 도전성 금속질화물로 이루어지는 것이 바람직하다.
상기 주변회로 영역(b)에는 상기 주변회로 활성영역(104b)을 가로지르는 주변회로 게이트 패턴(112b)이 배치된다. 상기 주변회로 게이트 패턴(112b)은 차례로 적층된 주변회로 게이트 절연막(106b), 주변회로 게이트 전극(108b) 및 주변회로 캐핑 패턴(110b)을 포함한다. 상기 주변회로 게이트 패턴(112b) 양측의 상기 주변회로 활성영역(104b) 내에 주변회로 소오스/드레인 영역(114b)이 배치된다. 상기 주변회로 게이트 패턴(112b)의 양측벽에 주변회로 절연 스페이서(116b)가 배치된다. 상기 주변회로 소오스/드레인 영역(114b)의 표면에 주변회로 금속실리사이드(122b)가 배치된다. 상기 주변회로 게이트 패턴(112b), 주변회로 소오스/드레인 영역(114b) 및 주변회로 금속실리사이드(122b)는 주변회로 트랜지스터에 포함된다.
상기 셀 및 주변회로 게이트 절연막들(106a,106b)은 서로 동일한 물질로 이루어질 수 있다. 상기 셀 및 주변회로 게이트 전극들(108a,108b)은 서로 동일한 물질로 이루어질 수 있다. 상기 셀 및 주변회로 캐핑 패턴들(110a,110b)은 서로 동일한 물질로 이루어질 수 있다. 상기 주변회로 소오스/드레인 영역(114b)은 불순물 도핑층으로 이루어진다. 상기 셀 및 주변회로 소오스/드레인 영역들(114a,114b)은 서로 동일한 타입의 불순물들로 도핑되거나, 서로 다른 타입의 불순물들로 도핑될 수 있다.
상기 주변회로 금속실리사이드(122b) 및 상기 셀 금속 패턴(118a)은 동일한 금속을 포함하는 것이 바람직하다. 더 구체적으로, 상기 셀 금속실리사이드(122a), 주변회로 금속실리사이드(122b) 및 셀 금속 패턴(118a)은 서로 동일한 금속을 포함하는 것이 바람직하다. 예컨대, 상기 셀 금속 패턴(118a)의 물질에 따라, 상기 주변회로 금속실리사이드(122b)는 코발트실리사이드, 니켈실리사이드 및 티타늄실리사이드 중에 하나로 이루어질 수 있다.
상술한 구조의 마스크롬 소자에 있어서, 상기 프로그램된 셀(150)의 셀 소오스/드레인 영역들(114a)은 상기 셀 금속 패턴(118a)에 의하여 서로 전기적으로 접속된다. 이에 따라, 상기 마스크롬 소자는 종래의 프로그램을 위한 이온주입 공정 을 전혀 요구하지 않는다. 그 결과, 종래 이온주입에 의한 셀의 특성 열화을 방지할 수 있으며, 고에너지의 이온주입 장비를 요구하지 않게 되어 생산성을 향상시킬 수 있다.
또한, 상기 셀 금속 패턴(118a)은 종래의 공핍형 채널 영역에 비하여 매우 낮은 비저항을 갖는다. 더욱이, 상기 셀 금속 패턴(118a)은 상기 프로그램된 셀(150)의 셀 소오스/드레인 영역(114a)의 표면에 형성된 셀 금속실리사이드(122a)에 접속된다. 이에 따라, 상기 프로그램된 셀(150)은 고속으로 동작할 수 있다. 상기 셀 스트링내의 모든 셀들은 그것의 셀 소오스/드레인 영역(114a)의 표면에 상기 셀 금속실리사이드(122a)가 배치되어 있다. 이에 따라, 상기 셀 스트링내 셀들에 대한 억세스 타임을 감소시킬 수 있다. 상기 주변회로 소오스/드레인 영역(122a) 상에도 상기 주변회로 금속실리사이드(122b)가 배치되어 있음으로, 상기 주변회로들도 고속동작이 가능하다. 결과적으로, 고속 동작의 마스크롬 소자를 구현할 수 있다. 또한, 상기 셀 금속 패턴(118a) 및 금속실리사이드들(122a,122b)의 낮은 비저항으로 인하여, 저소비전력의 마스크롬 소자를 구현할 수 있다.
도 5a 내지 도 7a는 본 발명의 일 실시예에 따른 마스크롬 소자의 형성 방법을 설명하기 위하여 도 3의 Ⅰ-Ⅰ'을 따라 취해진 단면도들이고, 도 5b 내지 도 7b는 본 발명의 일 실시예에 따른 마스크롬 소자의 형성 방법을 설명하기 위하여 도 3의 Ⅱ-Ⅱ'을 따라 취해진 단면도들이며, 도 5c 내지 도 7c는 본 발명의 일 실시예에 따른 마스크롬 소자의 형성 방법을 설명하기 위하여 도 3의 을 Ⅲ-Ⅲ'을 따라 취해진 단면도들이다.
도 3, 도 5a, 도 5b 및 도 5c를 참조하면, 셀 영역(a) 및 주변회로 영역(b)을 갖는 기판(100)의 소정영역에 소자분리막을 형성하여 상기 셀 영역(a)내에 복수개의 셀 활성영역들(104a), 및 상기 주변회로 영역(b)에 주변회로 활성영역(104b)을 한정한다. 상기 셀 활성영역들(104a)은 행방향을 따라 나란히 배열된다.
상기 셀 활성영역들(104a)을 나란히 가로지르는 복수개의 셀 게이트 패턴들(112a)을 형성하고, 상기 주변회로 활성영역(104b)을 가로지르는 주변회로 게이트 패턴(112b)을 형성한다. 상기 셀 및 주변회로 게이트 패턴(112b)은 동시에 형성될 수 있다. 상기 셀 게이트 패턴(112a)은 차례로 적층된 셀 게이트 절연막(106a), 셀 게이트 전극(108a) 및 셀 캐핑 패턴(110a)을 포함하도록 형성된다. 상기 주변회로 게이트 패턴(112b)은 차례로 적층된 주변회로 게이트 절연막(106b), 주변회로 게이트 전극(108b) 및 주변회로 캐핑 패턴(110b)을 포함하도록 형성된다.
상기 셀 및 주변회로 게이트 절연막(106a,106b)은 실리콘 산화막, 특히, 열산화막으로 형성할 수 있다. 상기 셀 및 주변회로 게이트 전극들(108a,108b)은 도전막인, 도핑된 폴리실리콘, 폴리사이드 또는 도전성 금속함유물질을 포함하도록 형성할 수 있다. 상기 셀 및 주변회로 캐핑 패턴(110a,110b)은 절연 물질로 형성한다. 예컨대, 인 실리콘 산화막 또는 실리콘 질화막으로 형성할 수 있다.
상기 셀 게이트 패턴(112a)을 마스크로 사용하여 불순물 이온들을 주입하여 상기 셀 게이트 패턴(112a) 양측의 셀 활성영역(104a)에 셀 소오스/드레인 영역(114a)을 형성한다. 상기 주변회로 게이트 패턴(112b)을 마스크로 사용하여 불순물 이온들을 주입하여 상기 주변회로 게이트 패턴(112b) 양측의 주변회로 활성영 역(104b)에 주변회로 소오스/드레인 영역(114b)을 형성한다. 상기 셀 및 주변회로 소오스/드레인 영역들(114a,114b)은 동시에 형성할 수 있다. 이 경우에, 상기 셀 및 주변회로 소오스/드레인 영역들(114a,114b)은 서로 동일한 타입의 불순물들로 도핑된다. 이와는 달리, 상기 셀 및 주변회로 소오스/드레인 영역들(114a,114b)은 순차적으로 형성할 수 있다. 이 경우에, 상기 셀 및 주변회로 소오스/드레인 영역들(114a,114b)은 서로 다른 타입의 불순물들로 도핑될 수 있다.
상기 셀 게이트 패턴(112a) 양측벽에 셀 절연 스페이서(116a)를 형성하고, 상기 주변회로 게이트 패턴(112b) 양측벽에 주변회로 절연 스페이서(116b)를 형성한다. 상기 셀 및 주변회로 절연 스페이서들(116a,116b)는 동시에 형성될 수 있다. 상기 절연 스페이서들(116a,116b)는 절연막으로 형성한다. 예컨대, 실리콘 산화막 또는 실리콘 질화막으로 형성할 수 있다. 상기 절연 스페이서들(116a,116b)는 상기 캐핑 패턴들(110a,110b)과 동일한 물질로 형성할 수 있다.
도시하지 않았지만, 상기 절연 스페이서들(116a,116b)을 형성한 후에, 고도즈(high dose)의 불순물들을 주입하여 상기 셀 및 주변회로 소오스/드레인 영역들(114a,114b)을 엘디디 구조로 형성할 수도 있다.
상기 기판(100) 전면에 금속막(118) 및 반응 방지막(120)을 차례로 콘포말하게 증착한다. 상기 금속막(118)은 코발트, 니켈 및 티타늄 중에 하나로 형성할 수 있다. 상기 반응 방지막(120)은 상기 금속막(118)과 후속에 형성되는 층간 절연막간의 반응을 방지하는 물질로 형성한다. 특히, 상기 반응 방지막(120)은 도전성 물질로 형성하는 것이 바람직하다. 예컨대, 상기 반응방지막(120)은 질화티타늄, 질 화탄탈늄, 질화텅스텐 또는 질화티타늄알루미늄등의 단일막 혹은 복합막으로 이루어진 도전성 금속질화물로 형성하는 것이 바람직하다.
도 6a, 도 6b 및 도 6c를 참조하면, 상기 기판(100)에 실리사이드화 공정을 수행하여 상기 금속막(118) 및 상기 소오스/드레인 영역들(114a,114b)의 표면을 반응시켜 금속실리사이드들(122a,122b)를 형성한다. 상기 셀 및 주변회로 소오스/드레인 영역들(114a,114b)의 표면에 각각 셀 및 주변회로 금속실리사이드들(122a,122b)이 형성된다. 상기 금속막(118)을 증착하는 공정 및 상기 실리사이드화 공정은 인시츄(in-situ) 방식으로 수행되는 것이 바람직하다. 즉, 하나의 공정챔버내에서 상기 금속막(118)을 증착하는 공정 및 상기 실리사이드화 공정이 함께 수행되는 것이 바람직하다. 상기 금속막(118)의 종류에 따라, 상기 금속실리사이드들(122a,122b)은 코발트실리사이드, 니켈실리사이드 및 티타늄실리사이드 중에 하나로 형성된다. 상기 금속실리사이드들(122a,122b)이 형성된 후에, 상기 기판(100) 상에는 미반응된 금속막(118')이 잔존한다.
이어서, 상기 반응 방지막(120) 상에 마스크 패턴(124)을 형성한다. 상기 마스크 패턴(124)은 도 3의 프로그램 셀(150)의 셀 게이트 패턴(112a) 및 셀 절연 스페이서(116a)를 덮는다. 상기 마스크 패턴(124)은 연장되어 상기 프로그램된 셀(150)의 셀 금속실리사이드(122a)의 일부를 더 덮는 것이 바람직하다. 상기 마스크 패턴(124)은 감광막 패턴일 수 있다.
도 7a, 도 7b 및 도 7c를 참조하면, 상기 마스크 패턴(124)을 식각마스크로 사용하여 상기 반응방지막(120) 및 미반응된 금속막(118')을 연속적으로 식각하여 차례로 적층된 셀 금속 패턴(118a) 및 셀 반응 방지 패턴(120a)을 형성한다. 상기 셀 반응 방지 패턴(120a)은 상기 셀 금속 패턴(118a)을 완전히 덮도록 형성된다. 상기 셀 금속 패턴(118a)은 도 3의 프로그램된 셀(150)내에 형성된다. 상기 셀 금속 패턴(118a)은 상기 프로그램된 셀(150)의 셀 절연 스페이서(116a)의 외측벽 및 셀 캐핑 패턴(110a)의 상부면의 표면들을 따라 연장되어 상기 프로그램된 셀(150)의 셀 금속실리사이들(122a)과 전기적으로 접속한다. 이에 따라, 상기 프로그램된 셀(150)의 셀 소오스/드레인 영역들(114a)은 서로 전기적으로 접속된다. 이때, 비프로그램 셀들 및 주변회로 트랜지스터들 상의 상기 반응방지막(120) 및 미반응된 금속막(118')은 모두 제거된다. 상기 미반응된 금속막(118')을 식각할때, 상기 금속실리사이드들(122a,122b)과 식각선택비를 갖는 식각 공정을 제거하는 것이 바람직하다. 이에 따라, 상기 금속실리사이드들(122a,122b)은 잔존한다.
이어서, 상기 마스크 패턴(124)을 제거하고, 상기 결과물 전면에 도 4a, 도 4b 및 도 4c에 도시된 층간 절연막(130)을 형성한다.
상술한 마스크롬 소자의 형성 방법에 있어서, 상기 프로그램된 셀(150)은 그것의 셀 소오스/드레인 영역들(114a)을 전기적으로 접속시키는 상기 셀 캐핑 패턴(118a)을 포함하도록 형성된다. 즉, 상기 마스크롬 소자의 형성 방법은 종래의 이온 주입 공정을 전혀 요구하지 않는다. 이에 따라, 종래의 이온 주입 방식에 의한 셀의 특성 열화를 방지할 수 있다. 또한, 고에너지의 이온 주입 장비를 요구하지 않아 생산성을 향상시킬 수 있다.
또한, 상기 셀 금속 패턴(118a)은 종래의 공핍형 채널 영역에 비하여 비저항 이 매우 작고, 상기 금속실리사이드들(122a,122b)이 상기 소오스/드레인 영역들(114a,114b)의 저항을 낮춤으로써, 고속 동작 및 저소비전력의 마스크롬 소자를 구현할 수 있다.
이에 더하여, 상기 금속실리사이드들(122a,122b)은 상기 셀 금속 패턴(118a)을 형성하기 위한 상기 금속막(118)을 이용하여 형성된다. 이에 따라, 상기 금속실리사이드들(122a,122b) 및 상기 셀 금속 패턴(118a)은 동일한 금속을 갖도록 형성된다. 결과적으로, 프로그램 공정을 포함하는 상기 마스크롬 소자의 형성 방법은 매우 단순화되어 생산성을 향상시킬 수 있다.
(제2 실시예)
본 발명의 다른 실시예에서는, 다른 형태의 낸드형 마스크롬 소자를 개시한다. 본 실시예에 따른 마스크롬 소자는 서로 인접한 한쌍의 셀 스트링들이 하나의 비트라인에 공통으로 접속된다. 본 실시예에 따른 마스크롬 소자는 상술한 제1 실시예와 유사한다. 이에 따라, 동일한 구성요소는 동일한 참조부호로 나타낸다.
도 8은 본 발명의 다른 실시예에 따른 마스크롬 소자를 나타내는 평면도이고, 도 9는 도 8의 Ⅳ-Ⅳ'을 따라 취해진 단면도이다.
도 8 및 도 9를 참조하면, 셀 영역(a') 및 주변회로 영역(b)을 갖는 기판(100)에 활성영역들(104a',105,104b)을 한정하는 소자분리막이 배치된다. 상기 셀 영역(a')내에는 나란히 배열된 한쌍의 셀 활성영역들(104a') 및 상기 셀 활성영역들(104a')의 일단들을 연결하는 연결 활성영역(105)이 배치된다. 상기 셀 영역(a') 내에는 상기 한쌍의 셀 활성영역들(104a') 및 연결 활성영역(105)이 반복적 으로 배치될 수 있다. 상기 주변회로 영역(b)에는 주변회로 활성영역(104b)이 배치된다. 상기 주변회로 영역(b)에는 상술한 제1 실시예와 동일한 구조의 주변회로 트랜지스터가 배치될 수 있다.
복수개의 셀 게이트 패턴들(112a)이 상기 한쌍의 셀 활성영역들(104a')을 나란히 가로지른다. 상기 셀 게이트 패턴들(112a)의 일측에 한쌍의 선택 게이트 패턴들(312)이 나란히 배치된다. 상기 선택 게이트 패턴들(312)은 상기 한쌍의 셀 활성영역들(104a')을 나란히 가로지른다. 상기 한쌍의 선택 게이트 패턴들(312)은 상기 연결 활성영역(105)에 인접하게 배치된다. 즉, 상기 한쌍의 선택 게이트 패턴들(312)의 일측에는 상기 셀 게이트 패턴들(112a)이 배치되고, 상기 선택 게이트 패턴들(312)의 타측에는 상기 연결 활성영역(105)이 배치된다.
상기 셀 활성영역(104a')에는 직렬로 연결된 복수개의 셀들, 및 상기 셀들의 일측에 순차적으로 직렬로 연결된 한쌍의 선택 트랜지스터들을 포함하는 셀 스트링이 형성된다. 다시 말해서, 상기 셀 활성영역(104a') 상에 셀 게이트 패턴들(112a)은 상기 직렬로 연결된 셀들에 각각 포함되고, 상기 셀 활성영역(104a') 상에 배치된 상기 한쌍의 선택 게이트 패턴들(312)은 각각 상기 한쌍의 선택 트랜지스터들에 포함된다. 상기 셀들 중에 적어도 하나는 프로그램된 셀(150)이다. 즉, 상기 셀들은 상기 프로그램된 셀(150) 및 비프로그램된 셀을 포함한다. 상기 프로그램된 셀(150) 및 비프로그램된 셀은 상술한 제1 실시예와 동일한 구조를 갖는다.
상기 선택 게이트 패턴(312)은 차례로 적층된 선택 게이트 절연막(306), 선택 게이트 전극(308) 및 선택 캐핑 패턴(310)을 포함한다. 상기 선택 게이트 패 턴(312) 양측의 상기 셀 활성영역(104a')내에 선택 소오스/드레인 영역(314)이 배치된다. 상기 선택 소오스/드레인 영역(314)은 불순물 도핑층으로 이루어진다. 상기 셀 게이트 패턴(112a)에 인접한 상기 선택 소오스/드레인 영역(314)은 상기 셀 게이트 패턴(112a) 일측의 셀 소오스/드레인 영역(114a)과 공유할 수 있다. 상기 연결 활성영역(105)에 인접한 상기 선택 소오스/드레인 영역들(314)은 상기 연결 활성영역(105)내로 연장되어 서로 전기적으로 접속한다. 상기 연결 활성영역(105)내의 상기 선택 소오스/드레인 영역(314)의 연장부는 한쌍의 상기 셀 스트링들의 공통 드레인 영역에 해당한다.
상기 선택 게이트 패턴(312)의 양측벽에 선택 절연 스페이서(316)가 배치되고, 상기 선택 소오스/드레인 영역(314)의 표면에는 선택 금속실리사이드(322)가 배치된다. 상기 선택 게이트 패턴(312), 선택 소오스/드레인 영역(314) 및 선택 금속실리사이드(322)는 상기 선택 트랜지스터에 포함된다. 상기 셀들에 인접한 상기 선택 트랜지스터를 제1 선택 트랜지스터라 정의하고, 상기 연결 활성영역(105)에 인접한 상기 선택 트랜지스터를 제2 선택 트랜지스터라 정의한다.
상기 제1 및 제2 선택 트랜지스터들 중에 택일된 하나는 그것의 선택 절연 스페이서(316)의 외측벽 및 그것의 선택 캐핑 패턴(310)의 상부면의 표면들을 따라 연장된 선택 금속 패턴(318)을 포함한다. 상기 선택 금속 패턴(318)은 상기 택일된 선택 트랜지스터(chosen select transistor)의 상기 선택 금속실리사이드들(322)에 전기적으로 접속된다. 즉, 상기 선택 금속 패턴(318)은 상기 택일된 선택 트랜지스터의 선택 소오스/드레인 영역들(314)을 서로 전기적으로 접속시킨다.
상기 선택 금속 패턴(318)을 덮는 선택 반응 방지 패턴(320)이 배치된다. 상기 선택 반응 방지 패턴(320)은 상기 선택 금속 패턴(318)이 접속된 선택 금속실리사이드(322) 위로 연장될 수 있다. 상기 기판(100) 전면을 덮는 층간 절연막(130)이 배치된다. 상기 선택 반응 방지 패턴(320)은 상기 선택 금속 패턴(318)과 상기 층간절연막(130)간의 반응을 방지한다.
상기 선택 금속 패턴(318)은 상기 한쌍의 셀 스트링들에 지그재그로 배치되는 것이 바람직하다. 예컨대, 상기 한쌍의 셀 스트링들 중 하나의 제1 선택 트랜지스터, 및 상기 한쌍의 셀 스트링들 중 다른 하나의 제2 선택 트랜지스터가 각각 상기 선택 금속 패턴(318)을 포함하는 것이 바람직하다. 이에 따라, 상기 한쌍의 선택 게이트 전극들(318)에 서로 다른 동작 전압들을 인가하여, 상기 한쌍의 셀 스트링들 중에 하나를 선택할 수 있다.
상기 층간 절연막(130)을 관통하여 상기 연결 활성영역(105)내의 선택 소오스/드레인 영역(314)에 접속하는 비트라인 콘택(132)이 배치된다. 도시하지 않았지만, 상기 층간 절연막(130) 상에 상기 비트라인 콘택(132)과 연결된 비트라인이 배치될 수 있다. 하나의 상기 비트라인은 상기 한쌍의 셀 스트링들에 연결된다. 상기 비트라인은 상기 셀 활성영역(104a')과 나란하게 배열될 수 있다.
다음으로, 상기 프로그램된 셀(150), 상기 택일된 선택 트랜지스터 및 주변회로 트랜지스터의 비교를 도 4b 및 도 4c를 참조하여 설명한다.
도 4b, 도 4c, 도 8 및 도 9를 참조하면, 상기 프로그램된 셀(150)의 셀 금속 패턴(118a) 및 셀 금속 실리사이드(122a), 와 상기 택일된 선택 트랜지스터의 선택 금속 패턴(318) 및 선택 금속실리사이드(322)는 서로 동일한 금속을 포함하는 것이 바람직하다. 이에 더하여, 상기 선택 금속 패턴(318) 및 선택 금속실리사이드(322)는 주변회로 금속실리사이드(122b)와 동일한 금속을 포함하는 것이 바람직하다. 더 구체적으로, 상기 선택 금속 패턴(318)은 상기 셀 금속 패턴(118a)과 동일한 물질로 이루어질 수 있다.
상기 선택 반응 방지 패턴(320)은 셀 반응 방지 패턴(120a)과 서로 동일한 물질로 이루어지는 것이 바람직하다. 예컨대, 상기 셀 반응 방지 패턴(120a)은 질화티타늄, 질화탄탈늄, 질화텅스텐, 질화티타늄알루미늄등의 단일막 또는 조합막의 도전성 금속질화물로 이루어지는 것이 바람직하다.
상기 선택 게이트 절연막(306)는 셀 게이트 절연막(106a)과 동일한 물질로 이루어지고, 상기 선택 게이트 전극(308)은 셀 게이트 전극(108a)과 동일한 물질로 이루어지며, 상기 선택 캐핑 패턴(310)은 셀 캐핑 패턴(110a)과 동일한 물질로 이루어지는 것이 바람직하다. 상기 선택 절연 스페이서(316)는 셀 절연 스페이서(116a)과 동일한 물질로 이루어지는 것이 바람직하다.
상술한 구조의 마스크롬 소자에 있어서, 상기 마스크롬 소자는 제1 실시예에서 설명한 효과들과 동일한 효과를 얻을 수 있다.
이에 더하여, 상기 택일된 선택 트랜지스터는 비저항이 낮은 상기 선택 금속 패턴(318)에 의하여 그것의 선택 소오스/드레인 영역들(314)이 전기적으로 접속된다. 또한, 상기 택일된 선택 트랜지스터의 선택 소오스/드레인 영역들(314)의 표면에는 상기 선택 금속실리사이드(322)가 배치되어 있다. 이에 더하여, 다른 선택 트 랜지스터들의 선택 소오스/드레인 영역들(314)의 표면에도 상기 선택 금속실리사이드(322)가 배치되어 있다. 결과적으로, 상기 셀 스트링내 상기 셀들의 억세스 타임을 현저히 감소시켜 고속 동작의 마스크롬 소자를 구현할 수 있다. 또한, 저소비전력의 마스크롬 소자를 구현할 수 있다.
다음으로, 상술한 마스크롬 소자의 형성 방법을 설명한다. 상기 마스크롬 소자의 프로그램된 셀(150), 비프로그램된 셀 및 주변회로 트랜지스터는 상술한 제1 실시예와 동일한 방법을 형성할 수 있다. 따라서, 본 방법의 설명에서는 상술한 제1 실시예의 도면들을 재참조하여, 상기 선택 트랜지스터들의 형성 방법을 중심으로 설명한다.
도 10 내지 도 12는 본 발명의 다른 실시예에 따른 마스크롬 소자의 형성 방법을 설명하기 위하여 도 8의 Ⅳ-Ⅳ'을 따라 취해진 단면도들이다.
도 8, 도 5a, 도 5b, 도 5c 및 도 10을 참조하면, 기판(100)에 소자분리막을 형성하여 셀 활성영역(104a'), 연결 활성영역(105) 및 주변회로 활성영역(104b)을 한정한다.
상기 셀 활성영역(104a')을 가로지르는 셀 게이트 패턴들(112a) 및 한쌍의 선택 게이트 패턴(312)과, 상기 주변회로 활성영역(104b)을 가로지르는 주변회로 게이트 패턴(112b)를 형성한다.
상기 선택 게이트 패턴(312)은 차례로 적층된 선택 게이트 절연막(306), 선택 게이트 전극(308) 및 선택 캐핑 패턴(310)을 포함한다. 상기 선택 게이트 패턴(312)은 상기 셀 게이트 패턴들(112a)과 동시에 형성하는 것이 바람직하다. 상기 선택 게이트 절연막(306)은 셀 게이트 절연막(106a)과 동일한 물질로 형성되고, 상기 선택 게이트 전극(308)은 셀 게이트 전극(108a)과 동일한 물질로 형성되며, 상기 선택 캐핑 패턴(310)은 셀 캐핑 패턴(110a)과 동일한 물질로 형성되는 것이 바람직하다.
상기 선택 게이트 패턴(312)을 마스크로 사용하여 불순물 이온들을 주입하여 상기 선택 게이트 패턴(312) 양측의 상기 셀 활성영역(104a')에 선택 소오스/드레인 영역(314)을 형성한다. 이때, 상기 연결 활성영역(105)내에도 상기 선택 소오스/드레인 영역(314)이 형성된다. 상기 선택 소오스/드레인 영역(314)은 셀 소오스/드레인 영역(114a)과 동시에 형성되는 것이 바람직하다.
상기 선택 게이트 패턴(312)의 양측벽에 선택 절연 스페이서(316)를 형성한다. 상기 선택 절연 스페이서(316)는 셀 절연 스페이서(116a)와 동시에 형성되고, 동일한 물질로 형성되는 것이 바람직하다.
상기 기판(100) 전면에 금속막(118) 및 반응방지막(120)을 차례로 콘포말하게 형성한다. 이때, 상기 금속막(118) 및 반응방지막(120)은 상기 선택 게이트 패턴(312), 선택 소오스/드레인 영역(314) 및 선택 절연 스페이서(316)도 덮는다. 상기 금속막(118) 및 반응방지막(120)은 상술한 제1 실시예와 동일한 물질 및 특성을 갖는다.
도 6a, 도 6b, 도 6c 및 도 11을 참조하면, 실리사이드화 공정을 수행하여 셀 금속실리사이드(122a), 주변회로 금속실리사이드(122b) 및 선택 금속실리사이드(322)를 동시에 형성한다. 상기 금속막(118)을 증착하는 공정과 실리사이드화 공 정은 인시츄 방식으로 수행될 수 있다.
이어서, 상기 반응방지막(120) 상에 제1 감광막 패턴(124) 및 제2 감광막 패턴(124')을 형성한다. 상기 제1 감광막 패턴(124)은 프로그램되는 셀의 셀 게이트 패턴(112a) 및 셀 절연 스페이서(116a)를 덮고, 상기 제2 감광막 패턴(124')은 도 8의 택일된 선택 트랜지스터의 선택 게이트 패턴(312) 및 선택 절연 스페이서(316)를 덮는다. 상기 제1 감광막 패턴(124)은 상기 프로그램된 셀의 셀 금속실리사이드(122a) 위로 연장될 수 있다. 상기 제2 감광막 패턴(124')은 상기 택일된 선택 트랜지스터의 선택 금속실리사이드(322) 위로 연장될 수 있다.
도 7a, 도 7b, 도 7c 및 도 12를 참조하면, 상기 제1 및 제2 감광막 패턴들(124,124')을 식각마스크로 사용하여 상기 반응방지막(120) 및 미반응된 금속막(118')을 연속적으로 패터닝하여 차례로 적층된 셀 금속 패턴(118a) 및 셀 반응 방지 패턴(120a)과, 차례로 적층된 선택 금속 패턴(318) 및 선택 반응 방지 패턴(320)을 동시에 형성한다. 상기 셀 반응 방지 패턴(120a)은 상기 셀 금속 패턴(118a)을 완전히 덮고, 상기 선택 반응 방지 패턴(320)은 상기 선택 금속 패턴(318)을 완전히 덮도록 형성한다.
상기 감광막 패턴들(124,124')을 제거하고, 도 9의 층간 절연막(130)을 기판(100) 전면에 형성한다. 이어서, 상기 층간 절연막(130)을 관통하여 상기 연결 활성영역(105)과 연결되는 비트라인 콘택(132)을 형성한다.
상술한 마스크롬 소자의 방법에 따르면, 상술한 제1 실시예의 효과을 얻을 수 있다. 이에 더하여, 이에 더하여, 상기 금속실리사이드들(122a,122b,322)은 상 기 금속 패턴들(118a,318)을 형성하기 위한 상기 금속막(118)을 이용하여 형성된다. 이에 따라, 프로그램 공정을 포함한 상기 마스크롬 소자의 형성 방법은 매우 단순화되어 생산성을 크게 향상시킬 수 있다.
상술한 바와 같이, 본 발명에 따르면, 마스크롬 소자의 프로그램된 셀은 셀 금속 패턴을 갖는다. 상기 셀 금속 패턴은 상기 프로그램된 셀의 셀 절연 스페이서 및 셀 캐핑 패턴의 표면을 따라 연장되어 상기 프로그래된 셀의 소오스/드레인 영역들을 전기적으로 접속시킨다. 이에 따라, 종래의 프로그램을 위한 고에너지의 이온 주입 공정이 요구되지 않는다. 그 결과, 종래의 이온 주입에 의한 셀의 특성 열화를 방지할 수 있다. 또한, 고에너지 이온 주입 장비가 요구되지 않음으로, 생산성을 향상시킬 수 있다.
또한, 상기 셀 금속 패턴은 종래의 공핍형 채널 영역에 비하여 매우 낮은 비저항을 갖는다. 이에 따라, 고속 동작 또는/및 저소비전력의 마스크롬 소자를 구현할 수 있다.
이에 더하여, 상기 셀 금속 패턴을 형성하기 위한 금속막을 이용하여 셀들 및 주변회로 트랜지스터의 소오스/드레인 영역들의 표면에 금속실리사이드들을 형성한다. 상기 금속실리사이드들로 인하여, 마스크롬 소자의 고속화 또는/및 저소비전력화를 더욱 향상시킬 수 있다. 또한, 하나의 상기 금속막을 이용하여 상기 셀 금속 패턴 및 금속실리사이드들을 형성함으로써, 공정을 단순화시켜 생산성을 향상시킬 수 있다.

Claims (19)

  1. 각각이 직렬로 연결된 복수개의 셀들을 갖는 복수개의 셀 스트링들을 포함하되, 상기 셀들 중 적어도 하나는 프로그램된 셀인 마스크롬 소자에 있어서,
    상기 프로그램된 셀은,
    기판 상에 차례로 적층된 셀 게이트 절연막, 셀 게이트 전극 및 셀 캐핑 패턴을 포함하는 셀 게이트 패턴;
    상기 셀 게이트 패턴 양측의 기판에 형성된 셀 소오스/드레인 영역;
    상기 셀 게이트 패턴 양측벽에 형성된 셀 절연 스페이서;
    상기 셀 소오스/드레인 영역의 표면에 형성된 셀 금속실리사이드; 및
    상기 셀 절연 스페이서 및 셀 캐핑 패턴의 표면을 따라 연장되어 상기 셀 게이트 패턴 양측의 상기 셀 금속실리사이드들과 접속된 셀 금속 패턴을 포함하는 마스크롬 소자.
  2. 제 1 항에 있어서,
    상기 마스크롬 소자는 주변회로 트랜지스터를 더 포함하되,
    상기 주변회로 트랜지스터는,
    상기 기판 상에 형성된 주변회로 게이트 패턴;
    상기 주변회로 게이트 패턴 양측의 기판에 형성된 주변회로 소오스/드레인 영역;
    상기 주변회로 게이트 패턴 양측벽에 형성된 주변회로 절연 스페이서; 및
    상기 주변회로 소오스/드레인 영역 표면에 형성된 주변회로 금속실리사이드를 포함하되, 상기 주변회로 금속실리사이드 및 상기 셀 금속 패턴은 동일한 금속을 포함하는 것을 특징으로 하는 마스크롬 소자.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 셀 금속실리사이드 및 상기 셀 금속 패턴은 동일한 금속을 포함하는 것을 특징으로 하는 마스크롬 소자.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 셀 금속 패턴을 덮는 셀 반응 방지 패턴을 더 포함하는 것을 특징으로 하는 마스크롬 소자.
  5. 제 4 항에 있어서,
    상기 셀 반응 방지 패턴은 도전성 금속질화물로 이루어진 것을 특징으로 하는 마스크롬 소자.
  6. 제 1 항 또는 제 2 항에 있어서,
    상기 셀 스트링은 상기 셀들의 일측에 직렬로 연결된 제1 및 제2 선택 트랜지스터들을 더 포함하되,
    상기 제1 및 제2 선택 트랜지스터들 중에 택일된 선택 트랜지스터는,
    상기 기판 상에 차례로 적층된 선택 게이트 절연막, 선택 게이트 전극 및 선택 캐핑 패턴을 포함하는 선택 게이트 패턴;
    상기 선택 게이트 패턴 양측의 기판에 형성된 선택 소오스/드레인 영역;
    상기 선택 게이트 패턴 양측벽에 형성된 선택 절연 스페이서;
    상기 선택 소오스/드레인 영역의 표면에 형성된 선택 금속실리사이드; 및
    상기 선택 절연 스페이서 및 상기 선택 캐핑 패턴의 표면을 따라 연장되어 상기 선택 게이트 패턴 양측의 상기 선택 금속실리사이드들과 접속된 선택 금속 패턴을 포함하는 것을 특징으로 하는 마스크롬 소자.
  7. 제 6 항에 있어서,
    상기 셀 및 선택 금속 패턴들, 및 상기 셀 및 선택 금속실리사이드들은 서로 동일한 금속을 포함하는 것을 특징으로 하는 마스크롬 소자.
  8. 제 6 항에 있어서,
    상기 셀 금속 패턴을 덮는 셀 반응 방지 패턴; 및
    상기 선택 금속 패턴을 덮는 선택 반응 방지 패턴을 더 포함하는 것을 특징으로 하는 마스크롬 소자.
  9. 제 8 항에 있어서,
    상기 셀 및 선택 반응 방지 패턴들은 도전성 금속질화물로 이루어진 것을 특징으로 하는 마스크롬 소자.
  10. 각각이 직렬로 연결된 복수개의 셀들을 갖는 복수개의 셀 스트링들을 포함하되, 상기 셀들 중 적어도 하나는 프로그램된 셀인 마스크롬 소자의 형성 방법에 있어서,
    상기 프로그램된 셀을 형성하는 방법은,
    상기 기판 상에 차례로 적층된 셀 게이트 절연막, 셀 게이트 전극 및 셀 캐핑 패턴을 포함하는 셀 게이트 패턴을 형성하는 단계;
    상기 셀 게이트 패턴 양측의 기판에 셀 소오스/드레인 영역을 형성하는 단계;
    상기 셀 게이트 패턴 양측벽에 셀 절연 스페이서를 형성하는 단계;
    상기 기판 전면에 금속막을 증착하는 단계;
    실리사이드화 공정을 수행하여 상기 셀 소오스/드레인 영역 상에 셀 금속실리사이드를 형성하는 단계; 및
    미반응된 상기 금속막을 패터닝하여 상기 셀 절연 스페이서 및 셀 캐핑 패턴의 표면을 따라 연장되어 상기 셀 게이트 패턴 양측의 상기 셀 금속실리사이드들과 접속된 셀 금속 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 마스크롬 소자의 형성 방법.
  11. 제 10 항에 있어서,
    상기 마스크롬 소자는 주변회로 트랜지스터를 더 포함하되,
    상기 주변회로 트랜지스터의 형성 방법은,
    상기 기판 상에 주변회로 게이트 패턴을 형성하는 단계;
    상기 주변회로 게이트 패턴 양측의 기판에 주변회로 소오스/드레인 영역을 형성하는 단계;
    상기 주변회로 게이트 패턴 양측벽에 주변회로 절연 스페이서를 형성하는 단계; 및
    상기 주변회로 소오스/드레인 영역 표면에 주변회로 금속실리사이드를 형성하는 단계를 포함하되, 상기 주변회로 금속실리사이드는 상기 기판 전면에 형성된 상기 금속막과 상기 실리사이드화 공정에 의하여 상기 셀 금속실리사이드와 동시에 형성되고, 상기 셀 금속 패턴 형성시, 상기 주변회로 게이트 패턴 및 주변회로 절연 스페이서 상의 미반응된 상기 금속막은 제거되는 것을 특징으로 하는 마스크롬 소자의 형성 방법.
  12. 제 10 항 또는 제 11 항에 있어서,
    상기 금속막을 증착하는 단계, 및 상기 실리사이드화 공정을 수행하는 단계는 인시츄 방식으로 수행되는 것을 특징으로 하는 마스크롬 소자의 형성 방법.
  13. 제 10 항 또는 제 11 항에 있어서,
    상기 셀 금속 패턴을 형성하기 전에,
    상기 기판 전면에 반응방지막을 형성하는 단계를 더 포함하되,
    상기 셀 금속 패턴을 형성하는 단계는,
    상기 반응방지막 및 상기 미반응된 금속막을 연속적으로 패터닝하여 상기 셀 금속 패턴, 및 상기 셀 금속 패턴을 덮는 셀 반응 방지 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 마스크롬 소자의 형성 방법.
  14. 제 13 항에 있어서,
    상기 셀 반응 방지 패턴은 도전성 금속질화물로 형성하는 것을 특징으로 하는 마스크롬 소자의 형성 방법.
  15. 제 10 항 또는 제 11 항에 있어서,
    상기 셀 스트링은 상기 셀들의 일측에 직렬로 연결된 제1 및 제2 선택 트랜지스터들을 더 포함하되,
    상기 제1 및 제2 선택 트랜지스터들 중에 택일된 선택 트랜지스터를 형성하는 방법은,
    상기 기판 상에 차례로 적층된 선택 게이트 절연막, 선택 게이트 전극 및 선택 캐핑 패턴을 포함하는 선택 게이트 패턴을 형성하는 단계;
    상기 선택 게이트 패턴 양측의 기판에 선택 소오스/드레인 영역을 형성하는 단계;
    상기 선택 게이트 패턴 양측벽에 선택 절연 스페이서를 형성하는 단계;
    상기 선택 소오스/드레인 영역의 표면에 선택 금속실리사이드를 형성하는 단계; 및
    상기 선택 절연 스페이서 및 상기 선택 캐핑 패턴의 표면을 따라 연장되어 상기 선택 게이트 패턴 양측의 상기 선택 금속실리사이드들과 접속된 선택 금속 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 마스크롬 소자의 형성 방법.
  16. 제 15 항에 있어서,
    상기 셀 및 선택 금속실리사이드들, 및 상기 셀 및 선택 금속 패턴들을 형성하는 단계는,
    상기 금속막을 상기 셀 및 선택 게이트 패턴들, 상기 셀 및 선택 소오스/드레인 영역들, 및 상기 셀 및 선택 절연 스페이서들을 포함한 기판 전면에 형성하는 단계;
    상기 실리사이드화 공정을 수행하여 상기 셀 및 선택 금속실리사이드들을 형성하는 단계; 및
    미반응된 상기 금속막을 패터닝하여 상기 셀 및 선택 금속 패턴들을 형성하는 단계를 포함하는 것을 특징으로 하는 마스크롬 소자의 형성 방법.
  17. 제 15 항에 있어서,
    상기 셀 및 선택 게이트 패턴들이 동시에 형성되고, 상기 셀 및 선택 소오스 /드레인 영역들이 동시에 형성되며, 상기 셀 및 선택 절연 스페이서들이 동시에 형성되는 것을 특징으로 하는 마스크롬 소자의 형성 방법.
  18. 제 15 항에 있어서,
    상기 셀 및 선택 금속 패턴들을 형성하기 전에,
    상기 기판 전면에 반응 방지막을 형성하는 단계를 더 포함하되,
    상기 셀 및 선택 금속 패턴들을 형성하는 단계는,
    상기 반응방지막 및 상기 미반응된 금속막을 연속적으로 패터닝하여 차례로 적층된 상기 셀 및 선택 금속 패턴들, 및 상기 셀 및 선택 금속 패턴들을 각각 덮는 셀 및 선택 반응 방지 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 마스크롬 소자의 형성 방법.
  19. 제 18 항에 있어서,
    상기 셀 및 선택 반응 방지 패턴들은 도전성 금속질화물로 형성되는 것을 특징으로 하는 마스크롬 소자의 형성 방법.
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