JP2005294861A - 半導体記憶装置およびその製造方法 - Google Patents

Abstract

【課題】集積度が高く、かつ、動作時の信頼性の高い半導体記憶装置およびその製造方法を提供する。
【解決手段】レジスト５６、積層ゲート４６および熱酸化膜５８をマスクとしてシリコン酸化物に対する選択性の高い異方性エッチング（ＳＡＳエッチング）を行なう。ＳＡＳエッチングによって、低濃度ソースＬＳ間にあったフィールド酸化膜４４が、選択的に除去される。熱酸化膜５８の膜厚が薄いため、除去されるフィールド酸化膜４４の幅ｗ３は、隣接する積層ゲート４６の間隙ｗ２に比し、それほど狭くならない。このため、この後のイオン注入、熱拡散によって形成される拡散ソース配線の幅が確保される。ＳＡＳエッチングに際し、熱酸化膜５８も高さ方向に浸食されて背が低くなるものの、ＳＡＳエッチングの間、該熱酸化膜５８によってゲートエッジ部５９は保護される。
【選択図】図９

Description

この発明は、半導体記憶装置およびその製造方法に関し、特に、半導体記憶装置を高密度化するためのＳＡＳ（Self Aligned Source）技術に関する。

フラッシュＥＰＲＯＭなど不揮発性半導体記憶装置のメモリアレイを高密度化するための方法として、ＳＡＳ技術が知られている。図２４Ａ〜図２５Ｂに基づいて、ＳＡＳ技術を用いたメモリアレイの製造方法を説明する。まず、図２４Ａに示すように、半導体基板２の上にＸ方向を長手方向とするストライプ状に、素子分離のためのフィールド酸化膜４を形成する。

つぎに、図２４Ｂに示すように、ストライプ状のフィールド酸化膜４に直交するストライプ状（Ｙ方向を長手方向とするストライプ状）に、積層ゲート６を形成する。積層ゲート６は、メモリセル（図２５ＢのメモリセルＭＣ参照）のチャネル形成領域ＣＨ上に、ゲート酸化膜８、フローティングゲート１０、ＯＮＯ膜１２、コントロールゲート１４をこの順に積層した構造を備えている。

積層ゲート６のうち、ゲート酸化膜８、フローティングゲート１０およびＯＮＯ膜１２は、各メモリセルごとに独立しているが、コントロールゲート１４は、同一列を構成するメモリセル（Ｙ方向に並んだ複数のメモリセル）をつなぐように形成されている。

つぎに、積層ゲート６およびフィールド酸化膜４に対して自己整合的にドレインＤおよび、低濃度ソースＬＳを形成する。ドレインＤおよび低濃度ソースＬＳは、それぞれ、行方向（Ｘ方向）に隣接する２つのメモリセル間で共用される。

つぎに、図２５Ａに示すように、ドレインＤを覆うようにレジスト１６を形成し、レジスト１６および積層ゲート６をマスクとしてシリコン酸化物に対する選択性の高いエッチングをおこなう。このエッチングをＳＡＳエッチングと呼ぶ。このＳＡＳエッチングによって、列方向（Ｙ方向）に隣接する低濃度ソースＬＳ間に介在していたフィールド酸化膜４が、選択的に除去される。

この状態で、高濃度のヒ素（Ａs）をイオン注入する。したがって、高濃度のヒ素は、行方向に隣接するメモリセル間で共用されるソース形成領域と、当該ソース形成領域を列方向につなぐ領域すなわち先程のＳＡＳエッチングによってフィールド酸化膜４が除去された領域とに注入される。

この後、加熱することにより、図２５Ｂに示すように、メモリセルの高濃度ソースＨＳをＹ方向に連結した構造の拡散ソース配線１５が形成される。このようにして、積層ゲート６に対し自己整合的に、拡散ソース配線１５を形成することができる。これが、ＳＡＳ技術である。ＳＡＳ技術を用いることにより、半導体記憶装置の集積度を向上させることができる。

しかし、上記のＳＡＳ技術には、次のような問題点がある。図２６に拡大して示すように、ＳＡＳエッチングの際、メモリセルＭＣのゲート酸化膜８の端部やソースＳの表面がある程度浸食されてしまう。

これでは、メモリセルＭＣに対する書込みや消去の際に重要な役割を果すゲートエッジ部１９の形状や表面状態が不安定になっしまう。すなわち、メモリセルＭＣに対する書込みや消去に要する電圧や、当該電圧の印加時間に大きなバラ付きを生ずる。

このような問題を解決するために、図２７Ａ〜図２８Ｂに示すような改良されたＳＡＳ技術が提案されている（特開平７−３１２３９５参照）。図２７Ａ、図２８Ａは、図２５Ａの断面２７Ａに対応する部分の断面図であり、改良されたＳＡＳ技術にかかるものである。図２７Ｂ、図２８Ｂは、図２５Ａの断面２７Ｂに対応する部分の断面図であり、改良されたＳＡＳ技術にかかるものである。

改良されたＳＡＳ技術においては、積層ゲート６を形成した後、積層ゲート６に対し自己整合的に、低濃度ソースＬＳ、高濃度ソースＨＳ、ドレインＤを形成し、その後、ＳＡＳエッチングする前に、図２７Ａおよび図２７Ｂに示すように、積層ゲート６の側面にシリコン酸化物で構成されたサイドウォール１８を形成する。

サイドウォール１８は、周辺回路を構成するＬＤＤ（Lightly Doped Drain）型のＭＯＳＦＥＴを形成する工程において同時に形成される。すなわち、ＣＶＤ法（化学的気相成長法）等によりシリコン酸化物を堆積させ、その後、異方性エッチングを行なう（エッチバックする）ことで、サイドウォール１８が形成される。したがって、サイドウォール１８は、Ｘ方向にかなりの厚さを有する厚膜となる。

その後、図２８Ａおよび図２８Ｂに示すように、ＳＡＳエッチングを行なう。サイドウォール１８は、ＳＡＳエッチングに際してある程度浸食されるものの、図２８Ｂに示すように、ゲートエッジ部１９の近傍は、ＳＡＳエッチング終了に至るまで、サイドウォール１８によって保護される。

その後、レジスト１６、積層ゲート６および取り残されたサイドウォール１８をマスクとして、高濃度のヒ素（Ａs）をイオン注入し、加熱する。これにより、図２９に平面図で示すように、メモリセルの高濃度ソースＨＳをＹ方向に連結した構造の拡散ソース配線１５が形成される。

しかしながら、上記のような従来のＳＡＳ技術にも、次のような問題点がある。上記のように改良されたＳＡＳ技術を用いることによって、図２８Ｂに示すゲートエッジ部１９はＳＡＳエッチングから保護されるものの、図２９に示すように、拡散ソース配線１５の幅が、部分的に狭く（幅ｗ１）なってしまう。

これは、取り残されたサイドウォール１８をマスクとして、高濃度のヒ素（Ａs）をイオン注入するため、ヒ素イオンの注入幅が、当該サイドウォール１８の幅（通常１５００〜２０００オングストローム程度）の２倍（３０００〜４０００オングストローム程度）に相当する分だけ、狭くなってしまうからである。

したがって、幅の狭い部分がネックとなり、拡散ソース配線１５の電気抵抗が大きくなってしまう。このため、特に、データの書込み等に際し大きなソース電流を流すタイプのメモリに適用した場合、各メモリ素子間で、電圧降下によるソース電位のバラ付きが大きくなり、動作が不安定になるおそれがある。

このような場合、隣接する積層ゲート６の間隙ｗ２を大きくすれば、幅ｗ１も大きくなるため、このような問題は解決されるが、間隙ｗ２を大きくすることにより、メモリの集積度が犠牲になってしまう。たとえば、０．３５μｍ（３５００オングストローム）のデザインルールを用いたメモリにおいて、間隙ｗ２を３０００〜４０００オングストローム程度広げるとなると、メモリ素子部分の集積度は、１／２程度に落ちてしまう。

この発明は、このような問題点を解決し、集積度が高く、かつ、動作時の信頼性の高い半導体記憶装置およびその製造方法を提供することを目的とする。

請求項１の半導体記憶装置の製造方法においては、実質的に積層ゲートの側面を覆う絶縁性薄膜を形成し、選択エッチングによって、実質的に積層ゲートに対して自己整合的に素子分離用絶縁膜を除去し、素子分離用絶縁膜の除去された半導体領域を含む半導体領域に、実質的に積層ゲートに対して自己整合的に第１の高濃度不純物領域を形成することを特徴としている。

したがって、積層ゲートを構成する下部絶縁膜の側面は絶縁性薄膜に覆われているため、選択エッチングによって浸食されることはない。このため、書込み時等動作時の信頼性が高い。

また、絶縁性薄膜の厚さを薄く設定することにより、積層ゲートおよび絶縁性薄膜をマスクとして第１の高濃度不純物領域を形成する際、第１の高濃度不純物領域の幅の減少量を小さく抑えることができる。このため、隣接する積層ゲートの間隙を大きくすることなく、第１の高濃度不純物領域について所定幅を確保することができる。この結果、集積度を犠牲にすることなく、列方向に連続的に形成される第１の高濃度不純物領域の電気抵抗の増大を防ぐことができる。

すなわち、集積度が高く、かつ、動作時の信頼性が高い半導体記憶装置を実現することができる。

請求項２の半導体記憶装置の製造方法においては、絶縁性薄膜を、シリコン酸化物を主成分とする薄膜としたことを特徴としている。

したがって、熱酸化法やＣＶＤ法（化学的気相成長法）などにより、薄い絶縁膜を容易に得ることができる。

請求項３の半導体記憶装置の製造方法においては、絶縁性薄膜を、シリコン窒化物を主成分とする薄膜としたことを特徴としている。

したがって、選択エッチングにおいてエッチングされにくいシリコン窒化物を用いることで、素子分離用絶縁膜の厚さに対する積層ゲートの高さの比率がより小さくなった場合であっても、選択エッチングにおいて、下部絶縁膜の側面を保護することができる。また、選択エッチングにおいて、積層ゲートの側面全体を保護することができるので、動作時の信頼性を、より高めることができる。

請求項４の半導体記憶装置の製造方法においては、積層ゲートを形成した後、メモリアレイ部全体にシリコン窒化物を主成分とする薄膜を堆積し、異方性エッチングにより、堆積した厚さ分だけ当該薄膜を除去することにより、少なくとも選択エッチングによって除去すべき素子分離用絶縁膜の上にある当該薄膜を除去し、その後、選択エッチングを行なうことを特徴としている。

したがって、素子分離用絶縁膜の上にあるシリコン窒化物を主成分とする薄膜を除去して、当該素子分離用絶縁膜を露出させておくことにより、その後の選択エッチングによって、素子分離用絶縁膜を容易に除去することができる。

請求項５の半導体記憶装置の製造方法においては、絶縁性薄膜を、シリコン酸化物を主成分とし実質的に積層ゲートの側面を覆う第１の薄膜、およびシリコン窒化物を主成分とし実質的に第１の薄膜を覆う第２の薄膜、を用いて構成したことを特徴としている。

したがって、電荷を捕獲しにくいシリコン酸化物を主成分とする第１の薄膜を用いて積層ゲートの側面を覆うことで、積層ゲートの側面において不用意に電荷が捕獲されるのを防止することができる。また、選択エッチングにおいてエッチングされにくいシリコン窒化物を主成分とする第２の薄膜を用いて第１の薄膜を覆うことで、選択エッチングにおいて、確実に下部絶縁膜の側面を保護することができる上、積層ゲートの側面全体を保護することができる。このため、動作時の信頼性を、さらに高めることができる。

請求項６の半導体記憶装置の製造方法においては、積層ゲートを形成する際、上部導電体層の上にさらにシリコン窒化物を主成分とする第３の薄膜を形成しておき、その後、実質的に積層ゲートの側面を覆うように第１の薄膜を形成し、その後、メモリアレイ部全体に前記第２の薄膜を堆積し、異方性エッチングにより、堆積した厚さ分だけ当該第２の薄膜を除去することにより、少なくとも選択エッチングによって除去すべき素子分離用絶縁膜の上にある第２の薄膜を除去し、その後、選択エッチングを行なうことを特徴としている。

つまり、上記異方性エッチング前においては、積層ゲートの側面に形成された第１の薄膜の側面および上部は、第２の薄膜により覆われている。したがって、異方性エッチングにより、堆積した厚さ分だけ当該第２の薄膜を除去したとしても、第１の薄膜の側面および上部が露出することはない。このため、その後に行なわれる選択エッチングにおいて、第１の薄膜が浸食されることはない。すなわち、積層ゲートの側面を覆う第１の薄膜と、第１の薄膜を覆う第２の薄膜とを用いて構成される絶縁性薄膜を、容易に得ることができる。

請求項７の半導体記憶装置の製造方法においては、絶縁性薄膜の厚さを、下部絶縁膜の厚さと同程度の厚さないし下部絶縁膜の厚さの１０倍程度の厚さとしたことを特徴としている。

したがって、第１の高濃度不純物領域から下部絶縁膜を介して下部導電体層に流れるべき電流が、絶縁性薄膜を介して下部導電体層に流れる可能性は極めて低く、かつ、第１の高濃度不純物領域の幅の減少量を小さく抑えることができる。すなわち、絶縁性薄膜の絶縁性を確保しつつ、第１の高濃度不純物領域の幅の減少量を小さく抑えることができる。

請求項８の半導体記憶装置の製造方法においては、選択エッチングの後、素子分離用絶縁膜の除去された半導体領域を含む半導体領域に、実質的に積層ゲートおよび除去されなかった素子分離用絶縁膜に対して自己整合的に、第１の高濃度不純物領域および第２の高濃度不純物領域を形成することを特徴としている。

したがって、第２の高濃度不純物領域、および、列方向に連続的に形成される第１の高濃度不純物領域を、同一工程で形成することが可能となる。このため、マスク工程等煩雑な工程を伴う不純物導入工程の数を低減することができる。すなわち、製造コストを低減することができる。

請求項９の半導体記憶装置においては、積層ゲートの側面を少なくとも実質的に下部絶縁膜の上端まで覆う高さの絶縁性薄膜を備えたことを特徴としている。したがって、書込み等の動作時に重要な役割を果す下部絶縁膜の側面近傍を絶縁性薄膜で覆って保護することにより、より確実に、書込み等の動作の信頼性を高めることができる。

なお、請求項において、「半導体基板に半導体領域を設ける」とは、半導体基板に接して半導体領域を形成する場合、半導体基板の上に形成した一層以上の別の層の上に半導体領域を形成する場合、および、半導体基板自体が半導体領域である場合を含む概念である。

本発明の構成によれば、積層ゲートを構成する下部絶縁膜の側面は絶縁性薄膜に覆われているため、選択エッチングによって浸食されることはない。このため、書込み時等動作時の信頼性が高い。また、絶縁性薄膜の厚さを薄く設定することにより、積層ゲートおよび絶縁性薄膜をマスクとして第１の高濃度不純物領域を形成する際、第１の高濃度不純物領域の幅の減少量を小さく抑えることができる。このため、隣接する積層ゲートの間隙を大きくすることなく、第１の高濃度不純物領域について所定幅を確保することができる。この結果、集積度を犠牲にすることなく、列方向に連続的に形成される第１の高濃度不純物領域の電気抵抗の増大を防ぐことができる。すなわち、集積度が高く、かつ、動作時の信頼性が高い半導体記憶装置を実現することができる。

［第１の実施形態］図１２に、この発明の一実施形態による半導体記憶装置であるフラッシュＥＰＲＯＭのメモリアレイ部の平面構成を概念的に表わした図面を示す。このフラッシュＥＰＲＯＭは、不揮発性の半導体記憶装置であり、メモリアレイ部２６には、複数のメモリセルＭＣ（図１２において、破線で囲んだ部分）が、直交する行列状に配置されている。なお、メモリセルＭＣのＸ方向の並びを行、Ｙ方向の並びを列と呼ぶ。

図６に、メモリアレイ部２６の一部を表わす斜視図を示す。メモリセルＭＣは、Ｐ型（第１導電型）の半導体基板２２（半導体領域）に設定されたチャネル形成領域ＣＨと、チャネル形成領域ＣＨを挟んで配置されたＮ型（第２導電型）のソースＳおよびドレインＤ（第２の高濃度不純物領域）と、チャネル形成領域ＣＨの上に形成された積層ゲート４６を備えている。

ソースＳは、Ｎ+型の高濃度ソースＨＳと、高濃度ソースＨＳを取り囲むように形成されたＮ-型の低濃度ソースＬＳ（低濃度不純物領域）とを備えている。ドレインＤおよびソースＳは、それぞれ、行方向（Ｘ方向）に隣接する２つのメモリセル間で共用される。メモリセルのソースＳのうち高濃度ソースＨＳは、列方向（Ｙ方向）に連結され、拡散ソース配線５５（第１の高濃度不純物領域）となっている。異なる行に属するメモリセルのドレインＤは、フィールド酸化膜４４（第１の素子分離用絶縁膜）によって電気的に分離されている。

また、積層ゲート４６は、ゲート酸化膜４８（下部絶縁膜）、フローティングゲート５０（下部導電体層）、ＯＮＯ膜５２（上部絶縁膜）、コントロールゲート５４（上部導電体層）をこの順に積層した構成を備えている。積層ゲート４６のうち、ゲート酸化膜４８、フローティングゲート５０およびＯＮＯ膜５２は、各メモリセルごとに独立しているが、コントロールゲート５４は、同一列を構成するメモリセル（Ｙ方向に並んだ複数のメモリセル）をつなぐように形成されている。なお、図１２の右上がりのハッチング部（細線）がコントロールゲート５４を表わし、右下がりのハッチング部（太線）がフローティングゲート５０を表わす。

積層ゲート４６の側面には、絶縁用薄膜である熱酸化膜５８が形成されている。熱酸化膜５８の厚さは、特に限定されるものではないが、ゲート酸化膜４８の厚さと同程度の厚さないしゲート酸化膜４８の厚さの１０倍程度の厚さとするのが好ましい。この程度の厚さにすれば、ソースＳからゲート酸化膜４８を介してフローティングゲート５０に流れるべき電流が、熱酸化膜５８を介してフローティングゲート５０に流れる可能性は極めて低く、かつ、拡散ソース配線５５の幅の減少量を小さく抑えることができるからである。たとえば、ゲート酸化膜４８の厚さを１００オングストローム程度とすると、熱酸化膜５８の厚さを１００〜１０００オングストローム程度にするのが好ましい。

熱酸化膜５８の膜厚制御が容易であれば、より好ましくは、熱酸化膜５８の厚さを、ゲート酸化膜４８の厚さと同程度の厚さないしゲート酸化膜４８の厚さの５倍程度の厚さ（上述の例では、１００〜５００オングストローム程度）とするのがよい。さらに好ましくは、熱酸化膜５８の厚さを、ゲート酸化膜４８の厚さと同程度の厚さないしゲート酸化膜４８の厚さの２倍程度の厚さ（上述の例では、１００〜２００オングストローム程度）とするのがよい。

すなわち、熱酸化膜５８の厚さは、熱酸化膜５８を介してフローティングゲート５０に流れる電流が無視できる程度の厚さであれば、薄いほうがよいことになる。

ソースＳ側の熱酸化膜５８は、後述するＳＡＳエッチングによりある程度除去されるものの、ゲート酸化膜４８の側面を覆う程度には残存している。

つぎに、このフラッシュＥＰＲＯＭの製造方法について説明する。図１〜図６は、この発明の一実施形態による半導体記憶装置であるフラッシュＥＰＲＯＭの製造工程を説明するための斜視図である。図７Ａ〜図１０Ｂは、各工程における主要部分の断面図である。

フラッシュＥＰＲＯＭを製造するには、図１R>１に示すように、まず、Ｐ型の半導体基板２２を用意し、ＬＯＣＯＳ法を用いて、メモリアレイ部２６の素子分離領域４２上に、フィールド酸化膜４４を形成する。フィールド酸化膜４４は、Ｘ方向を長手方向とするストライプ状に形成される。

なお、この実施形態においては、約１０００℃の水蒸気雰囲気中で加熱することにより、３０００オングストローム程度の膜厚を有するフィールド酸化膜４４を形成している。

つぎに、図２に示すように、ストライプ状のフィールド酸化膜４４に直交するストライプ状（Ｙ方向を長手方向とするストライプ状）に、積層ゲート４６を形成する。積層ゲート４６は、つぎのようにして形成する。

まず、半導体基板２２の露出した素子形成領域４０（図１参照）の表面に、ゲート酸化膜４８となる熱酸化膜を形成する。なお、この実施形態においては、約９００℃の乾燥雰囲気中で加熱することにより、当該熱酸化膜を形成するようにしている。

この上に、フローティングゲート５０となるポリシリコン層を、Ｘ方向を長手方向とするストライプ状に形成する。この実施形態においては、当該ポリシリコン層を、約６２０℃の温度下でＣＶＤ法を用いて形成している。ポリシリコン層形成後、不純物であるリンを該ポリシリコン層にドープしておく。このポリシリコン層を覆うように、ＯＮＯ膜５２となるＯＮＯ層を形成する。

つぎに、コントロールゲート５４となるポリシリコン層およびタングステンシリサイド（ＷＳi）層を形成する。この実施形態においては、当該ポリシリコン層を、約６２０℃の温度下でＣＶＤ法を用いて形成している。最後に、このポリシリコン層、タングステンシリサイド（ＷＳi）層および上述のＯＮＯ層、Ｘ方向を長手方向とするストライプ状のポリシリコン層、熱酸化膜をパタニングすることによって、積層ゲート４６が形成される。

なお、この実施形態においては、積層ゲート４６を構成する各層の厚さを、次のように設定している。すなわち、ゲート酸化膜４８の厚さ：約１００オングストローム、フローティングゲート５０の厚さ：約１０００オングストローム、ＯＮＯ膜５２の厚さ：約２００オングストローム、コントロールゲートの厚さ：約３０００オングストローム（内、タングステンシリサイドの厚さ：約１５００オングストローム）である。

つぎに、積層ゲート４６に対して自己整合的に、Ｎ-型の低濃度ソースＬＳおよびＮ+型のドレインＤを形成する。低濃度ソースＬＳを形成するために、ドレインＤとなるべき領域をレジスト（図示せず）で覆った後、低濃度ソースＬＳとなるべき領域に低濃度のリン（Ｐ）を注入する。ドレインＤを形成するために、低濃度ソースＬＳとなるべき領域をレジスト（図示せず）で覆った後、ドレインＤとなるべき領域に高濃度のヒ素（Ａs）を注入する。その後、アニール（加熱）工程を経て、低濃度ソースＬＳおよびドレインＤが形成される。

上述のように、低濃度ソースＬＳおよびドレインＤは、それぞれ、行方向（Ｘ方向）に隣接する２つのメモリセル間で共用される。

なお、低濃度ソースＬＳおよびドレインＤの形成工程と前後して、周辺回路を構成するＮチャンネル型ＭＯＳＦＥＴやＰチャンネル型ＭＯＳＦＥＴ（図示せず）のＬＤＤ（Lightly Doped Drain）領域を形成しておく。

つぎに、図３に示すように、熱酸化を行なうことにより、積層ゲート４６の上面および側面に、熱酸化膜５８を形成する。絶縁性薄膜として熱酸化膜５８を用いれば、膜厚の制御が容易である上、膜組織が緻密であるため絶縁性に優れており、好都合である。

この実施形態においては、熱酸化膜５８の厚さを、２００オングストローム程度、すなわち、ゲート酸化膜４８の２倍程度の厚さに設定している。

したがって、ソースＳからゲート酸化膜４８を介してフローティングゲート５０に流れるべき電流が、熱酸化膜５８を介してフローティングゲートに流れる可能性は極めて低く、かつ、拡散ソース配線５５の幅の減少量を小さく抑えることができる。すなわち、熱酸化膜５８の絶縁性を確保しつつ、拡散ソース配線５５の幅の減少量を小さく抑えることができる。

図３における断面７Ａを図７Ａに示す。また、図３における断面７Ｂを図７Ｂに示す。図７Ｂに示すように、熱酸化膜５８は、積層ゲート４６の上面および側面全体を覆うように形成されている。なお、半導体基板２２のうち露出した部分にも、熱酸化膜５８が形成される。

つぎに、図４に示すように、ドレインＤおよび、積層ゲート４６の一部を覆うように、Ｙ方向を長手方向とするストライプ状に、レジスト５６を形成する。図４における断面８Ａを図８Ａに示す。また、図４における断面８Ｂを図８Ｂに示す。

つぎに、図５に示すように、レジスト５６、積層ゲート４６および熱酸化膜５８をマスクとしてシリコン酸化物に対する選択性の高い異方性エッチング（ＳＡＳエッチング）を行なう。図５における断面９Ａを図９Ａに示す。また、図５における断面９Ｂを図９Ｂに示す。

図９Ａに示すように、ＳＡＳエッチングによって、低濃度ソースＬＳ（図４参照）間にあったフィールド酸化膜４４が、選択的に除去される。上述のように、積層ゲート４６の側面に形成される熱酸化膜５８の膜厚が薄いため、図９Ａに示すように、除去されるフィールド酸化膜４４の幅ｗ３は、隣接する積層ゲート４６の間隙ｗ２に比し、それほど狭くなっていない。

ＳＡＳエッチングに際し、フィールド酸化膜４４と同時に、露出した熱酸化膜５８も高さ方向に浸食され、図９Ｂのように、背が低くなる。しかし、ＳＡＳエッチングは、上述のように、異方性エッチングであるから、高さ方向に直交する方向（図中Ｘ方向、およびＹ方向）には、あまり浸食されない。一方、上述のように、フィールド酸化膜４４の膜厚（３０００オングストローム程度）に比し、積層ゲート４６の厚さ（４３００オングストローム程度）がかなり厚い。

したがって、フィールド酸化膜４４の除去が終了した時点でも、熱酸化膜５８は、ある程度残存することになる。つまり、ＳＡＳエッチングが終了するまで、積層ゲート４６のゲートエッジ部５９は、熱酸化膜５８によって覆われていることになる。

ＳＡＳエッチングが終了すると、つぎに、レジスト５６、積層ゲート４６、および取り残された熱酸化膜５８をマスクとして、高濃度のヒ素（Ａs）をイオン注入する。上述のように、熱酸化膜５８の膜厚が薄いため、イオン注入の際のマスクとしての熱酸化膜５８のＸ方向の寸法（すなわち膜厚）は、ＳＡＳエッチングの場合と同様に、ほとんど問題とならない。

イオン注入された部分を、図９Ａおよび図９R>９Ｂの×印で示す。すなわち、図５に示すように、高濃度のヒ素は、低濃度ソースＬＳと、当該低濃度ソースＬＳをＹ方向につなぐ領域すなわち先程のＳＡＳエッチングによってフィールド酸化膜４４が除去された領域とに注入される。

この後、レジスト５６をはく離し、加熱することにより、図６に示すように、メモリセルの高濃度ソースＨＳが形成されるとともに、高濃度ソースＨＳをＹ方向に連結した構造の拡散ソース配線５５が形成される。このようにして、実質的に積層ゲート４６に対し自己整合的に、拡散ソース配線５５を形成することができる。図６における断面１０Ａを図１０Ａに示す。また、図６における断面１０Ｂを図１０Ｂに示す。図１０Ａに示すように、拡散ソース配線５５の幅ｗ４は、隣接する積層ゲート４６の間隙ｗ２と同等程度あるいはそれ以上でであることが分る。

この後、上述の周辺回路を構成するＮチャンネル型ＭＯＳＦＥＴやＰチャンネル型ＭＯＳＦＥＴ（図示せず）のゲート側面にサイドウォールが形成され、ゲートおよび該サイドウォールをマスクとして、該Ｎチャンネル型ＭＯＳＦＥＴのＮ+型のソース／ドレインやＰチャンネル型ＭＯＳＦＥＴのＰ+型のソース／ドレインが形成される。

なお、周辺回路を構成するＮチャンネル型ＭＯＳＦＥＴやＰチャンネル型ＭＯＳＦＥＴのゲート側面にサイドウォールが形成される際、同時に、メモリセルの積層ゲート４６の両側にも、サイドウォール（図示せず）が形成される。

最後に、図示しないが、層間膜形成工程、コンタクト形成工程、アルミ配線工程、パッシベーション膜形成工程等を経て、フラッシュＥＰＲＯＭが製造される。

このように、この実施形態においては、積層ゲート４６の側面を覆う熱酸化膜５８を形成し、選択エッチングによって、実質的に積層ゲート４６に対して自己整合的にフィールド酸化膜４４を除去し、フィールド酸化膜４４の除去された領域を含む半導体基板２２に、実質的に積層ゲート４６に対して自己整合的に、高濃度ソースＨＳをＹ方向に連結した構造の拡散ソース配線５５を形成するようにしている。

したがって、ゲート酸化膜４８の側面を含むゲートエッジ部５９（図９Ｂ参照）は熱酸化膜５８に覆われているため、選択エッチングによって浸食されることはない。このため、メモリセルへの書込み時等動作時の信頼性が高い。

また、熱酸化膜５８の膜厚が薄いので、積層ゲート４６および該熱酸化膜５８をマスクとして拡散ソース配線５５を形成する際、拡散ソース配線５５の幅の減少を抑制することができる。このため、隣接する積層ゲート４６の間隙を大きくすることなく、拡散ソース配線５５について所定幅を確保することができる。この結果、集積度を犠牲にすることなく、列方向に連続的に形成される拡散ソース配線５５の電気抵抗の増大を防ぐことができる。

すなわち、集積度が高く、かつ、動作時の信頼性が高いフラッシュＥＰＲＯＭ等のメモリ装置を実現することができる。

なお、この実施形態においては、絶縁性薄膜として、熱酸化膜５８を用いたが、絶縁性薄膜として、シリコン酸化物を主成分とする薄膜であって熱酸化膜以外の薄膜、たとえば、ＣＶＤ（化学的気相成長）法を用いて形成したシリコン酸化膜を用いてもよい。ＣＶＤ法を用いてシリコン酸化膜を成膜することにより、比較的低温下で、容易にシリコン酸化膜を得ることができる。

また、この実施形態においては、絶縁性薄膜として、シリコン酸化物を主成分とする薄膜を用いたが、絶縁性薄膜はこれに限定されるものではない。たとえば、絶縁性薄膜として、シリコン窒化物を主成分とする薄膜を用いることもできる。

［第２の実施形態］絶縁性薄膜として、シリコン窒化物を主成分とする薄膜を用いた場合の製造方法の一例を、図１３〜図１６を用いて説明する。

積層ゲート４６を形成するまでの工程は、上述の実施形態と同様である（図１、図２参照）。その後、図１３に示すように、絶縁性薄膜として、シリコン窒化膜６８を形成する。シリコン窒化膜６８は、ＣＶＤ法を用いて、シリコン窒化物を薄膜状に堆積させることにより成膜する。

したがって、積層ゲート４６の側面のみならず、積層ゲート４６の上面、露出した半導体基板２２の上部、および、フィールド酸化膜４４の上部に、薄膜状のシリコン窒化膜６８が形成されることになる。なお、この実施形態においては、シリコン窒化膜６８の膜厚を２００オングストローム程度に設定しているが、上述の実施形態の場合と同様に、シリコン窒化膜６８の膜厚は、特に限定されるものではない。

つぎに、図１４に示すように、ドレインＤおよび、積層ゲート４６の一部を覆うように、Ｙ方向を長手方向とするストライプ状に、レジスト５６を形成する。その後、レジスト５６をマスクとして、シリコン窒化物に対する選択性の高い異方性エッチングを行ない、シリコン窒化膜６８の膜厚分だけ、シリコン窒化膜６８を除去する。これにより、フィールド酸化膜４４の上部のシリコン窒化膜６８が除去される。フィールド酸化膜４４の上部にシリコン窒化膜６８があると、次工程のＳＡＳエッチングにおいて、フィールド酸化膜４４を除去できないからである。なお、露出した積層ゲート４６の上面および半導体基板２２の上部に形成されたシリコン窒化膜６８も、同時に除去される。

つぎに、図１５に示すように、レジスト５６、積層ゲート４６および側面に残されたシリコン窒化膜６８をマスクとしてシリコン酸化物に対する選択性の高いＳＡＳエッチングを行なう。

図１５に示すように、ＳＡＳエッチングによって、低濃度ソースＬＳ間にあったフィールド酸化膜４４（図１４参照）が、選択的に除去される。

絶縁性薄膜として熱酸化膜５８を用いた上述の実施形態の場合と異なり、この実施形態においては、ＳＡＳエッチングに際し、絶縁性薄膜であるシリコン窒化膜６８はほとんど浸食されない。

このように、ＳＡＳエッチングにおいてエッチングされにくいシリコン窒化膜６８を絶縁性薄膜として用いれば、仮に、フィールド酸化膜４４の厚さに対する積層ゲート４６の高さの比率がより小さくなった場合であっても、ＳＡＳエッチングにおいて、積層ゲート４６のゲートエッジ部５９が露出することはなく、確実にゲートエッジ部５９を保護することができる。また、ＳＡＳエッチングにおいて、ＯＮＯ膜５２の側面を含め積層ゲート４６の側面全体を保護することができるので、動作時の信頼性を、より高めることができる。

ＳＡＳエッチング終了後の工程は、前述の実施形態の場合と、ほぼ同様である。すなわち、レジスト５６、積層ゲート４６およびその側面に残されたシリコン窒化膜６８をマスクとして、高濃度のヒ素（Ａs）をイオン注入し、その後、レジスト５６をはく離し、加熱することにより、図１６に示すように、メモリセルの高濃度ソースＨＳが形成されるとともに、高濃度ソースＨＳをＹ方向に連結した構造の拡散ソース配線５５が形成される。このようにして、前述の実施形態と同様に、実質的に積層ゲート４６に対し自己整合的に、拡散ソース配線５５を形成することができるのである。

［第３の実施形態］図１７〜図２２は、この発明のさらに他の実施形態による半導体記憶装置であるフラッシュＥＰＲＯＭの製造工程を説明するための斜視図である。この実施形態においては、絶縁性薄膜７８として、第１の薄膜である熱酸化膜７４および第２の薄膜であるシリコン窒化膜７６を用いている。

フィールド酸化膜４４を形成する工程までは、上述の各実施形態と同様である（図１参照）。その後、図１７に示すように、ストライプ状の積層ゲート４６を形成するが、この実施形態においては、積層ゲート４６の上部にシリコン窒化物により構成された第３の薄膜であるキャップ材７２を形成するようにしている。キャップ材７２を形成することにより、後述するように、ＳＡＳエッチングにおいて、熱酸化膜７４が浸食されるのを防止することができる（図２１参照）。

積層ゲート４６およびキャップ材７２を形成する手順を説明する。コントロールゲート５４となるポリシリコン層およびタングステンシリサイド（ＷＳi）層を堆積させる工程までは、上述の実施形態と同様である。すなわち、ゲート酸化膜４８となる熱酸化膜、フローティングゲート５０となるポリシリコン層、ＯＮＯ膜５２となるＯＮＯ層、コントロールゲート５４となるポリシリコン層およびタングステンシリサイド（ＷＳi）層を、この順に形成する。

その後、キャップ材７２となるシリコン窒化膜を、減圧ＣＶＤ法等を用いて堆積させる。この実施形態においては、当該シリコン窒化膜の膜厚を８００オングストローム程度に設定している。

つぎに、このシリコン窒化膜、ポリシリコン層およびタングステンシリサイド（ＷＳi）層、ＯＮＯ層、Ｘ方向を長手方向とするストライプ状のポリシリコン層、熱酸化膜をパタニングすることによって、積層ゲート４６ならびにキャップ材７２が形成される。なお、積層ゲート４６を構成する各層の厚さは、上述の実施形態と同様であるが、特に限定されるものではない。

つぎに、積層ゲート４６に対して自己整合的に、Ｎ-型の低濃度ソースＬＳおよびＮ+型のドレインＤを形成するが、この工程は、上述の実施形態と同様である。

つぎに、図１８に示すように、熱酸化を行なうことにより、積層ゲート４６の側面に、熱酸化膜７４を形成する。第１の薄膜として熱酸化膜７４を用いれば、膜厚の制御が容易である上、膜組織が緻密であるため絶縁性に優れており、好都合である。

図１８に示すように、熱酸化膜７４は、半導体基板２２のうち露出したシリコン部分にも形成される一方、シリコン窒化物で構成されたキャップ材７２の側面や上部には、ほとんど形成されない。したがって、キャップ材７２の側面等に極めて薄く熱酸化膜が形成されたとしても、実用上ほとんど問題はない。ただし、極く軽くエッチングを行なうことで、キャップ材７２の側面等に形成された極く薄い熱酸化膜を除去するようにすれば、なおよい。

その後、図１９に示すように、第２の薄膜として、シリコン窒化膜７６を形成する。シリコン窒化膜７６は、ＣＶＤ法を用いて、シリコン窒化物を薄膜状に堆積させることにより成膜する。

したがって、積層ゲート４６の側面に形成された上述の熱酸化膜７４を覆うように、薄膜状のシリコン窒化膜７６が形成されることになる。なお、キャップ材７２の側面および上面、半導体基板２２上に形成された熱酸化膜７６の上部、ならびに、フィールド酸化膜４４の上部にも、薄膜状のシリコン窒化膜７６が形成されることになる。

なお、この実施形態においては、熱酸化膜７４の厚さを、１００オングストローム程度とし、シリコン窒化膜７６の膜厚を１００オングストローム程度に設定している。すなわち、熱酸化膜７４とシリコン窒化膜７６とを合せた絶縁性薄膜７８の厚さを２００オングストローム程度に設定している。ただし、上述の各実施形態の場合と同様に、これら各膜厚は、特に限定されるものではない。

つぎに、図２０に示すように、レジスト５６を形成し、レジスト５６をマスクとして、シリコン窒化物に対する選択性の高い異方性エッチングを行ない、シリコン窒化膜７６の膜厚分だけ、シリコン窒化膜７６を除去する。これにより、フィールド酸化膜４４の上部のシリコン窒化膜７６が除去される。

上述のように、積層ゲート４６の側面に形成された熱酸化膜７４の側面は、シリコン窒化膜７６により覆われている。また、キャップ材７２の側面（すなわち、積層ゲート４６の側面に形成された熱酸化膜７４の上部）にも、シリコン窒化膜７６が形成されている。

したがって、上記異方性エッチングによって、堆積した厚さ分だけシリコン窒化膜７６を除去したとしても、積層ゲート４６の側面に形成された熱酸化膜７４の側面および上面が露出することはない。

このため、その後に行なわれるＳＡＳエッチングにおいて、積層ゲート４６の側面に形成された熱酸化膜７４が浸食されることはない。すなわち、キャップ材７２を形成しておくことにより、積層ゲート４６の側面を覆う熱酸化膜７４と、熱酸化膜７４を覆うシリコン窒化膜７６とを用いて構成される絶縁性薄膜７８を、容易に得ることができるのである。

なお、露出したキャップ材７２の上面および半導体基板２２上に形成された熱酸化膜７６の上部に形成されたシリコン窒化膜７６も、上記異方性エッチングによって、同時に除去される。

つぎに、図２１に示すように、レジスト５６、キャップ材７２、残された絶縁性薄膜７８をマスクとしてシリコン酸化物に対する選択性の高いＳＡＳエッチングを行なう。

図２１に示すように、ＳＡＳエッチングによって、低濃度ソースＬＳ間にあったフィールド酸化膜４４（図２０参照）が、選択的に除去される。一方、絶縁性薄膜７８は、外側がシリコン窒化膜７６により構成されているため、ＳＡＳエッチングに際し、ほとんど浸食されない。

このように、この実施形態においては、絶縁性薄膜７８を、実質的に積層ゲート４６の側面を覆う熱酸化膜７４、および該熱酸化膜７４を覆うシリコン窒化膜７６を用いて構成している。

したがって、シリコン窒化膜に比し電荷をトラップ（捕獲）しにくい熱酸化膜７４を用いて積層ゲート４６の側面を直接覆うことで、フローティングゲート５０に取込まれるべき電荷、あるいはフローティングゲート５０から排出されるべき電荷が、不用意に絶縁性薄膜にトラップされるのを防止することができる。このため、電荷がトラップされることによる電界の好まざる変動（すなわち、書込み時、消去時等における不安定動作の発生）を防止することができる。

また、ＳＡＳエッチングにおいてエッチングされにくいシリコン窒化膜７６を用いて熱酸化膜７４を覆うことで、ＳＡＳエッチングにおいて、確実にゲートエッジ部５９を保護することができる。また、ＳＡＳエッチングにおいて、ＯＮＯ膜５２の側面を含め積層ゲート４６の側面全体を保護することができるので、動作時の信頼性を、さらに高めることができる。

ＳＡＳエッチング終了後の工程は、前述の各実施形態の場合と、ほぼ同様である。すなわち、レジスト５６、キャップ材７２、積層ゲート４６の側面に残された絶縁性薄膜７８をマスクとして、高濃度のヒ素（Ａs）をイオン注入し、その後、レジスト５６をはく離し、加熱することにより、図２２に示すように、メモリセルの高濃度ソースＨＳが形成されるとともに、高濃度ソースＨＳをＹ方向に連結した構造の拡散ソース配線５５が形成される。このようにして、前述の各実施形態と同様に、実質的に積層ゲート４６に対し自己整合的に、拡散ソース配線５５を形成することができるのである。

［その他の実施形態］なお、図１３〜図１６に示す実施形態、および、図１７〜図２２に示す実施形態においては、レジスト５６を形成した後、シリコン窒化膜６８またはシリコン窒化膜７６を、その膜厚分だけ除去するようにしたが、シリコン窒化膜６８またはシリコン窒化膜７６をその膜厚分だけ除去する工程は、レジスト５６形成後に限定されるものではない。たとえば、レジスト５６形成前に、シリコン窒化膜６８またはシリコン窒化膜７６をその膜厚分だけ除去する工程を実施するようにしてもよい。

また、上述の各実施形態においては、ＳＡＳエッチングを行なう前に、低濃度ソースＬＳおよびドレインＤを形成するとともに、ＳＡＳエッチング終了後に、高濃度ソースＨＳをＹ方向に連結した構造の拡散ソース配線５５を形成するよう構成したが、低濃度ソースＬＳ、ドレインＤ、拡散ソース配線５５を形成する手順は、これに限定されるものではない。たとえば、ドレインＤおよび拡散ソース配線５５を同一工程で形成するようにしてもよい。

ドレインＤおよび拡散ソース配線５５を同一工程で形成する場合の一例を、図１〜図１２に示す実施形態の場合を例に説明する。

まず、図１に示すように、フィールド酸化膜４４を形成したあと、積層ゲート４６を形成する。その後、図２３に示すように、積層ゲート４６に対して自己整合的に、Ｎ-型の低濃度ソースＬＳのみを形成する。

その後、ＳＡＳエッチング終了までの工程は、上記図１〜図１２に示す実施形態の場合とほぼ同様である。ただし、本実施形態においては、ＳＡＳエッチング終了後、レジスト５６をはく離し、その後、積層ゲート４６および残存するフィールド酸化膜４４をマスクとして、高濃度のヒ素（Ａs）をイオン注入するようにしている。

したがって、その後の加熱により、図６に示すように、ドレインＤと、高濃度ソースＨＳをＹ方向に連結した構造の拡散ソース配線５５とが、同時に形成される。

このように、この実施形態においては、ＳＡＳエッチングの後、フィールド酸化膜４４の除去された半導体領域を含む半導体基板２２に、実質的に積層ゲート４６および除去されなかったフィールド酸化膜４４に対して自己整合的に、拡散ソース配線５５およびドレインＤを形成するようにしている。

したがって、ドレインＤ、および、高濃度ソースＨＳをＹ方向に連結した構造のソース配線５５を、同一工程で形成することが可能となる。このため、マスク工程等煩雑な工程を伴うイオン打込み工程の数を低減することができる。すなわち、製造コストを低減することができる。

なお、この実施形態のように、ＳＡＳエッチングに用いたレジスト５６を除去した後にイオン注入工程を実施するような場合には、イオン注入工程に先立ち、軽い熱酸化工程を実施しておくと、なおよい。熱酸化膜を形成することで、半導体基板２２の表面や積層ゲート４６の表面が、イオン注入の際にダメージを受けるのを防止できるからである。

また、この実施形態においては、低濃度ソースＬＳは、ＳＡＳエッチングの前に形成するようにしたが、拡散ソース配線５５およびドレインＤ同様、低濃度ソースＬＳも、ＳＡＳエッチングの後に形成するようにしてもよい。この場合には、ＳＡＳエッチングの後に低濃度ソースＬＳを形成し、その後に、拡散ソース配線５５およびドレインＤを形成する工程を実施することになる。

逆に、従来のように、ＳＡＳエッチングの前に、低濃度ソースＬＳ、高濃度ソースＨＳおよびドレインＤを形成しておき、ＳＡＳエッチングの後で、高濃度ソースＨＳをつないで拡散ソース配線５５にするための工程を実施するようにしてもよい。

なお、上述の各実施形態においては、絶縁性薄膜として、熱酸化膜、ＣＶＤにより形成したシリコン酸化薄膜、シリコン窒化膜、熱酸化膜とシリコン窒化膜とを重ねた積層薄膜を例示したが、絶縁性薄膜はこれに限定されるものではない。絶縁性薄膜として、たとえば、シリコン酸化窒化膜（シリコン酸化物とシリコン窒化物とが混在する薄膜）や、３層以上の積層薄膜などを用いることもできる。また、上述の各実施形態においては、上部絶縁膜としてＯＮＯ膜５２を例に説明したが、上部絶縁膜はＯＮＯ膜に限定されるものではない。たとえば、単層のシリコン酸化膜により構成される上部絶縁膜等を用いた半導体記憶装置にも適用することができる。

なお、上述の実施形態においては、半導体記憶装置としてフラッシュＥＰＲＯＭを例に説明したが、この発明はフラッシュＥＰＲＯＭに限定されるものではない。

この発明の一実施形態によるフラッシュＥＰＲＯＭの製造工程を説明するためのメモリアレイ部２６の斜視図である。 この発明の一実施形態によるフラッシュＥＰＲＯＭの製造工程を説明するためのメモリアレイ部２６の斜視図である。 この発明の一実施形態によるフラッシュＥＰＲＯＭの製造工程を説明するためのメモリアレイ部２６の斜視図である。 この発明の一実施形態によるフラッシュＥＰＲＯＭの製造工程を説明するためのメモリアレイ部２６の斜視図である。 この発明の一実施形態によるフラッシュＥＰＲＯＭの製造工程を説明するためのメモリアレイ部２６の斜視図である。 この発明の一実施形態によるフラッシュＥＰＲＯＭの製造工程を説明するためのメモリアレイ部２６の斜視図である。 図７Ａは、図３における断面７Ａを表わす図面である。図７Ｂは、図３における断面７Ｂを表わす図面である。 図８Ａは、図４における断面８Ａを表わす図面である。図８Ｂは、図４における断面８Ｂを表わす図面である。 図９Ａは、図５における断面９Ａを表わす図面である。図９Ｂは、図５における断面９Ｂを表わす図面である。 図１０Ａは、図６における断面１０Ａを表わす図面である。図１０Ｂは、図６における断面１０Ｂを表わす図面である。 図４の状態におけるメモリアレイ部の平面構成を概念的に表わした図面である。 この発明の一実施形態によるフラッシュＥＰＲＯＭのメモリアレイ部の平面構成を概念的に表わした図面である。 この発明の他の実施形態によるフラッシュＥＰＲＯＭの製造工程を説明するためのメモリアレイ部２６の斜視図である。 この発明の他の実施形態によるフラッシュＥＰＲＯＭの製造工程を説明するためのメモリアレイ部２６の斜視図である。 この発明の他の実施形態によるフラッシュＥＰＲＯＭの製造工程を説明するためのメモリアレイ部２６の斜視図である。 この発明の他の実施形態によるフラッシュＥＰＲＯＭの製造工程を説明するためのメモリアレイ部２６の斜視図である。 この発明のさらに他の実施形態によるフラッシュＥＰＲＯＭの製造工程を説明するためのメモリアレイ部２６の斜視図である。 この発明のさらに他の実施形態によるフラッシュＥＰＲＯＭの製造工程を説明するためのメモリアレイ部２６の斜視図である。 この発明のさらに他の実施形態によるフラッシュＥＰＲＯＭの製造工程を説明するためのメモリアレイ部２６の斜視図である。 この発明のさらに他の実施形態によるフラッシュＥＰＲＯＭの製造工程を説明するためのメモリアレイ部２６の斜視図である。 この発明のさらに他の実施形態によるフラッシュＥＰＲＯＭの製造工程を説明するためのメモリアレイ部２６の斜視図である。 この発明のさらに他の実施形態によるフラッシュＥＰＲＯＭの製造工程を説明するためのメモリアレイ部２６の斜視図である。 この発明のさらに別の実施形態によるフラッシュＥＰＲＯＭの製造工程を説明するためのメモリアレイ部２６の斜視図である。 図２４Ａおよび図２４Ｂは、従来のＳＡＳ技術を用いたメモリアレイの製造方法を説明するための斜視図である。 図２５Ａおよび図２５Ｂは、従来のＳＡＳ技術を用いたメモリアレイの製造方法を説明するための斜視図である。 従来のＳＡＳ技術を用いたメモリアレイの製造方法におけるメモリセルＭＣ部分の断面を示す図面である。 図２７Ａは、図２５Ａの断面２７Ａに対応する部分の断面図であり、従来の他のＳＡＳ技術にかかるものである。図２７Ｂは、図２５Ａの断面２７Ｂに対応する部分の断面図であり、従来の他のＳＡＳ技術にかかるものである。 図２８Ａは、図２５Ａの断面２７Ａに対応する部分の断面図であり、従来の他のＳＡＳ技術にかかるものである。図２８Ｂは、図２５Ａの断面２７Ｂに対応する部分の断面図であり、従来の他のＳＡＳ技術にかかるものである。 従来の他のＳＡＳ技術を用いたメモリアレイの平面構成を概念的に表わした図面である。

符号の説明

４４・・・・・・フィールド酸化膜
４６・・・・・・積層ゲート
５６・・・・・・レジスト
５８・・・・・・熱酸化膜
５９・・・・・・ゲートエッジ部
ＬＳ・・・・・・低濃度ソース
ｗ２・・・・・・隣接する積層ゲート４６の間隙
ｗ３・・・・・・フィールド酸化膜４４の幅

Claims (9)

1. 下記の（Ａ）ないし（Ｃ）、（Ａ）半導体基板に設けられた半導体領域に設定された第１導電型のチャネル形成領域、（Ｂ）チャネル形成領域を挟んで配置された第２導電型の第１の高濃度不純物領域および第２の高濃度不純物領域、（Ｃ）チャネル形成領域の上に形成された下記の(c1)ないし(c4)を有する積層ゲート、(c1)チャネル形成領域の上に形成された下部絶縁膜、(c2)下部絶縁膜の上に形成された下部導電体層、(c3)下部導電体層の上に形成された上部絶縁膜、(c4)上部絶縁膜の上に形成された上部導電体層、を持つ複数のメモリセル、を行列配置したメモリアレイ部であって、同一列に属するメモリセルの上部導電体層は連続的に形成され、各メモリセルの第１の高濃度不純物領域および第２の高濃度不純物領域は行方向に隣接するメモリセル間でそれぞれ連続して形成され、第１の高濃度不純物領域を挟んで隣接する２つの列に属するメモリセルの第１の高濃度不純物領域は列方向に連続的に形成され、第２の高濃度不純物領域を挟んで隣接する２つの列に属するメモリセルの第２の高濃度不純物領域は素子分離用絶縁膜によって列方向に相互に電気的に分離されているメモリアレイ部、を備えた半導体記憶装置、を製造する方法であって、半導体領域の上に、メモリセルの行方向にストライプ状に素子分離用絶縁膜を形成し、半導体領域およびストライプ状の素子分離用絶縁膜の上に、メモリセルの列方向にストライプ状に積層ゲートを形成し、実質的に積層ゲートの側面を覆う絶縁性薄膜を形成し、選択エッチングによって、実質的に積層ゲートに対して自己整合的に素子分離用絶縁膜を除去し、素子分離用絶縁膜の除去された半導体領域を含む半導体領域に、実質的に積層ゲートに対して自己整合的に第１の高濃度不純物領域を形成することを特徴とする半導体記憶装置の製造方法。
2. 請求項１の半導体記憶装置の製造方法において、前記絶縁性薄膜を、シリコン酸化物を主成分とする薄膜としたことを特徴とするもの。
3. 請求項１の半導体記憶装置の製造方法において、前記絶縁性薄膜を、シリコン窒化物を主成分とする薄膜としたことを特徴とするもの。
4. 請求項３の半導体記憶装置の製造方法において、前記積層ゲートを形成した後、メモリアレイ部全体に前記シリコン窒化物を主成分とする薄膜を堆積し、異方性エッチングにより、堆積した厚さ分だけ当該薄膜を除去することにより、少なくとも前記選択エッチングによって除去すべき素子分離用絶縁膜の上にある当該薄膜を除去し、その後、前記選択エッチングを行なうことを特徴とするもの。
5. 請求項１の半導体記憶装置の製造方法において、前記絶縁性薄膜を、シリコン酸化物を主成分とし実質的に積層ゲートの側面を覆う第１の薄膜、およびシリコン窒化物を主成分とし実質的に第１の薄膜を覆う第２の薄膜、を用いて構成したことを特徴とするもの。
6. 請求項５の半導体記憶装置の製造方法において、前記積層ゲートを形成する際、上部導電体層の上にさらにシリコン窒化物を主成分とする第３の薄膜を形成しておき、その後、実質的に積層ゲートの側面を覆うように前記第１の薄膜を形成し、その後、メモリアレイ部全体に前記第２の薄膜を堆積し、異方性エッチングにより、堆積した厚さ分だけ当該第２の薄膜を除去することにより、少なくとも前記選択エッチングによって除去すべき素子分離用絶縁膜の上にある第２の薄膜を除去し、その後、前記選択エッチングを行なうことを特徴とするもの。
7. 請求項１ないし請求項６の半導体記憶装置の製造方法において、前記絶縁性薄膜の厚さを、前記下部絶縁膜の厚さと同程度の厚さないし下部絶縁膜の厚さの１０倍程度の厚さとしたことを特徴とするもの。
8. 請求項１ないし請求項７の半導体記憶装置の製造方法において、前記選択エッチングの後、前記素子分離用絶縁膜の除去された半導体領域を含む半導体領域に、実質的に前記積層ゲートおよび除去されなかった素子分離用絶縁膜に対して自己整合的に、前記第１の高濃度不純物領域および第２の高濃度不純物領域を形成することを特徴とするもの。
9. 下記の（Ａ）ないし（Ｃ）、（Ａ）半導体基板に設けられた半導体領域に設定された第１導電型のチャネル形成領域、（Ｂ）チャネル形成領域を挟んで配置された第２導電型の第１の高濃度不純物領域および第２の高濃度不純物領域、（Ｃ）チャネル形成領域の上に形成された下記の(c1)ないし(c4)を有する積層ゲートであって、当該積層ゲートの側面を少なくとも実質的に下部絶縁膜の上端まで覆う高さの絶縁性薄膜を伴う積層ゲート、(c1)チャネル形成領域の上に形成された下部絶縁膜、(c2)下部絶縁膜の上に形成された下部導電体層、(c3)下部導電体層の上に形成された上部絶縁膜、(c4)上部絶縁膜の上に形成された上部導電体層、を持つ複数のメモリセル、を行列配置したメモリアレイ部であって、同一列に属するメモリセルの上部導電体層は連続的に形成され、各メモリセルの第１の高濃度不純物領域および第２の高濃度不純物領域は行方向に隣接するメモリセル間でそれぞれ連続して形成され、第１の高濃度不純物領域を挟んで隣接する２つの列に属するメモリセルの第１の高濃度不純物領域は列方向に連続的に形成され、第２の高濃度不純物領域を挟んで隣接する２つの列に属するメモリセルの第２の高濃度不純物領域は素子分離用絶縁膜によって列方向に相互に電気的に分離されているメモリアレイ部、を備えたことを特徴とする半導体記憶装置。
   

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