JP2000022114A

JP2000022114A - 半導体記憶装置およびその製造方法

Info

Publication number: JP2000022114A
Application number: JP10187707A
Authority: JP
Inventors: Noriyuki Shimoji; 規之下地
Original assignee: Rohm Co Ltd
Current assignee: Rohm Co Ltd
Priority date: 1998-07-02
Filing date: 1998-07-02
Publication date: 2000-01-21
Also published as: US6228715B1

Abstract

(57)【要約】【課題】集積度が高く、かつ、動作時の信頼性の高い
半導体記憶装置およびその製造方法を提供する。【解決手段】レジスト５６、積層ゲート４６および熱
酸化膜５８をマスクとしてシリコン酸化物に対する選択
性の高い異方性エッチング（ＳＡＳエッチング）を行な
う。ＳＡＳエッチングによって、低濃度ソースＬＳ間に
あったフィールド酸化膜４４が、選択的に除去される。
熱酸化膜５８の膜厚が薄いため、除去されるフィールド
酸化膜４４の幅ｗ３は、隣接する積層ゲート４６の間隙
ｗ２に比し、それほど狭くならない。このため、この後
のイオン注入、熱拡散によって形成される拡散ソース配
線の幅が確保される。ＳＡＳエッチングに際し、熱酸化
膜５８も高さ方向に浸食されて背が低くなるものの、Ｓ
ＡＳエッチングの間、該熱酸化膜５８によってゲートエ
ッジ部５９は保護される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体記憶装置
およびその製造方法に関し、特に、半導体記憶装置を高
密度化するためのＳＡＳ（Self Aligned Source）技術
に関する。

【０００２】

【従来の技術】フラッシュＥＰＲＯＭなど不揮発性半導
体記憶装置のメモリアレイを高密度化するための方法と
して、ＳＡＳ技術が知られている。図２４Ａ〜図２５Ｂ
に基づいて、ＳＡＳ技術を用いたメモリアレイの製造方
法を説明する。まず、図２４Ａに示すように、半導体基
板２の上にＸ方向を長手方向とするストライプ状に、素
子分離のためのフィールド酸化膜４を形成する。

【０００３】つぎに、図２４Ｂに示すように、ストライ
プ状のフィールド酸化膜４に直交するストライプ状（Ｙ
方向を長手方向とするストライプ状）に、積層ゲート６
を形成する。積層ゲート６は、メモリセル（図２５Ｂの
メモリセルＭＣ参照）のチャネル形成領域ＣＨ上に、ゲ
ート酸化膜８、フローティングゲート１０、ＯＮＯ膜１
２、コントロールゲート１４をこの順に積層した構造を
備えている。

【０００４】積層ゲート６のうち、ゲート酸化膜８、フ
ローティングゲート１０およびＯＮＯ膜１２は、各メモ
リセルごとに独立しているが、コントロールゲート１４
は、同一列を構成するメモリセル（Ｙ方向に並んだ複数
のメモリセル）をつなぐように形成されている。

【０００５】つぎに、積層ゲート６およびフィールド酸
化膜４に対して自己整合的にドレインＤおよび、低濃度
ソースＬＳを形成する。ドレインＤおよび低濃度ソース
ＬＳは、それぞれ、行方向（Ｘ方向）に隣接する２つの
メモリセル間で共用される。

【０００６】つぎに、図２５Ａに示すように、ドレイン
Ｄを覆うようにレジスト１６を形成し、レジスト１６お
よび積層ゲート６をマスクとしてシリコン酸化物に対す
る選択性の高いエッチングをおこなう。このエッチング
をＳＡＳエッチングと呼ぶ。このＳＡＳエッチングによ
って、列方向（Ｙ方向）に隣接する低濃度ソースＬＳ間
に介在していたフィールド酸化膜４が、選択的に除去さ
れる。

【０００７】この状態で、高濃度のヒ素（Ａs）をイオ
ン注入する。したがって、高濃度のヒ素は、行方向に隣
接するメモリセル間で共用されるソース形成領域と、当
該ソース形成領域を列方向につなぐ領域すなわち先程の
ＳＡＳエッチングによってフィールド酸化膜４が除去さ
れた領域とに注入される。

【０００８】この後、加熱することにより、図２５Ｂに
示すように、メモリセルの高濃度ソースＨＳをＹ方向に
連結した構造の拡散ソース配線１５が形成される。この
ようにして、積層ゲート６に対し自己整合的に、拡散ソ
ース配線１５を形成することができる。これが、ＳＡＳ
技術である。ＳＡＳ技術を用いることにより、半導体記
憶装置の集積度を向上させることができる。

【０００９】しかし、上記のＳＡＳ技術には、次のよう
な問題点がある。図２６に拡大して示すように、ＳＡＳ
エッチングの際、メモリセルＭＣのゲート酸化膜８の端
部やソースＳの表面がある程度浸食されてしまう。

【００１０】これでは、メモリセルＭＣに対する書込み
や消去の際に重要な役割を果すゲートエッジ部１９の形
状や表面状態が不安定になっしまう。すなわち、メモリ
セルＭＣに対する書込みや消去に要する電圧や、当該電
圧の印加時間に大きなバラ付きを生ずる。

【００１１】このような問題を解決するために、図２７
Ａ〜図２８Ｂに示すような改良されたＳＡＳ技術が提案
されている（特開平７−３１２３９５参照）。図２７
Ａ、図２８Ａは、図２５Ａの断面２７Ａに対応する部分
の断面図であり、改良されたＳＡＳ技術にかかるもので
ある。図２７Ｂ、図２８Ｂは、図２５Ａの断面２７Ｂに
対応する部分の断面図であり、改良されたＳＡＳ技術に
かかるものである。

【００１２】改良されたＳＡＳ技術においては、積層ゲ
ート６を形成した後、積層ゲート６に対し自己整合的
に、低濃度ソースＬＳ、高濃度ソースＨＳ、ドレインＤ
を形成し、その後、ＳＡＳエッチングする前に、図２７
Ａおよび図２７Ｂに示すように、積層ゲート６の側面に
シリコン酸化物で構成されたサイドウォール１８を形成
する。

【００１３】サイドウォール１８は、周辺回路を構成す
るＬＤＤ（Lightly Doped Drain）型のＭＯＳＦＥＴを
形成する工程において同時に形成される。すなわち、Ｃ
ＶＤ法（化学的気相成長法）等によりシリコン酸化物を
堆積させ、その後、異方性エッチングを行なう（エッチ
バックする）ことで、サイドウォール１８が形成され
る。したがって、サイドウォール１８は、Ｘ方向にかな
りの厚さを有する厚膜となる。

【００１４】その後、図２８Ａおよび図２８Ｂに示すよ
うに、ＳＡＳエッチングを行なう。サイドウォール１８
は、ＳＡＳエッチングに際してある程度浸食されるもの
の、図２８Ｂに示すように、ゲートエッジ部１９の近傍
は、ＳＡＳエッチング終了に至るまで、サイドウォール
１８によって保護される。

【００１５】その後、レジスト１６、積層ゲート６およ
び取り残されたサイドウォール１８をマスクとして、高
濃度のヒ素（Ａs）をイオン注入し、加熱する。これに
より、図２９に平面図で示すように、メモリセルの高濃
度ソースＨＳをＹ方向に連結した構造の拡散ソース配線
１５が形成される。

【００１６】

【発明が解決しようとする課題】しかしながら、上記の
ような従来のＳＡＳ技術にも、次のような問題点があ
る。上記のように改良されたＳＡＳ技術を用いることに
よって、図２８Ｂに示すゲートエッジ部１９はＳＡＳエ
ッチングから保護されるものの、図２９に示すように、
拡散ソース配線１５の幅が、部分的に狭く（幅ｗ１）な
ってしまう。

【００１７】これは、取り残されたサイドウォール１８
をマスクとして、高濃度のヒ素（Ａs）をイオン注入す
るため、ヒ素イオンの注入幅が、当該サイドウォール１
８の幅（通常１５００〜２０００オングストローム程
度）の２倍（３０００〜４０００オングストローム程
度）に相当する分だけ、狭くなってしまうからである。

【００１８】したがって、幅の狭い部分がネックとな
り、拡散ソース配線１５の電気抵抗が大きくなってしま
う。このため、特に、データの書込み等に際し大きなソ
ース電流を流すタイプのメモリに適用した場合、各メモ
リ素子間で、電圧降下によるソース電位のバラ付きが大
きくなり、動作が不安定になるおそれがある。

【００１９】このような場合、隣接する積層ゲート６の
間隙ｗ２を大きくすれば、幅ｗ１も大きくなるため、こ
のような問題は解決されるが、間隙ｗ２を大きくするこ
とにより、メモリの集積度が犠牲になってしまう。たと
えば、０．３５μｍ（３５００オングストローム）のデ
ザインルールを用いたメモリにおいて、間隙ｗ２を３０
００〜４０００オングストローム程度広げるとなると、
メモリ素子部分の集積度は、１／２程度に落ちてしま
う。

【００２０】この発明は、このような問題点を解決し、
集積度が高く、かつ、動作時の信頼性の高い半導体記憶
装置およびその製造方法を提供することを目的とする。

【００２１】

【課題を解決するための手段、発明の作用および効果】
請求項１の半導体記憶装置の製造方法においては、実質
的に積層ゲートの側面を覆う絶縁性薄膜を形成し、選択
エッチングによって、実質的に積層ゲートに対して自己
整合的に素子分離用絶縁膜を除去し、素子分離用絶縁膜
の除去された半導体領域を含む半導体領域に、実質的に
積層ゲートに対して自己整合的に第１の高濃度不純物領
域を形成することを特徴としている。

【００２２】したがって、積層ゲートを構成する下部絶
縁膜の側面は絶縁性薄膜に覆われているため、選択エッ
チングによって浸食されることはない。このため、書込
み時等動作時の信頼性が高い。

【００２３】また、絶縁性薄膜の厚さを薄く設定するこ
とにより、積層ゲートおよび絶縁性薄膜をマスクとして
第１の高濃度不純物領域を形成する際、第１の高濃度不
純物領域の幅の減少量を小さく抑えることができる。こ
のため、隣接する積層ゲートの間隙を大きくすることな
く、第１の高濃度不純物領域について所定幅を確保する
ことができる。この結果、集積度を犠牲にすることな
く、列方向に連続的に形成される第１の高濃度不純物領
域の電気抵抗の増大を防ぐことができる。

【００２４】すなわち、集積度が高く、かつ、動作時の
信頼性が高い半導体記憶装置を実現することができる。

【００２５】請求項２の半導体記憶装置の製造方法にお
いては、絶縁性薄膜を、シリコン酸化物を主成分とする
薄膜としたことを特徴としている。

【００２６】したがって、熱酸化法やＣＶＤ法（化学的
気相成長法）などにより、薄い絶縁膜を容易に得ること
ができる。

【００２７】請求項３の半導体記憶装置の製造方法にお
いては、絶縁性薄膜を、シリコン窒化物を主成分とする
薄膜としたことを特徴としている。

【００２８】したがって、選択エッチングにおいてエッ
チングされにくいシリコン窒化物を用いることで、素子
分離用絶縁膜の厚さに対する積層ゲートの高さの比率が
より小さくなった場合であっても、選択エッチングにお
いて、下部絶縁膜の側面を保護することができる。ま
た、選択エッチングにおいて、積層ゲートの側面全体を
保護することができるので、動作時の信頼性を、より高
めることができる。

【００２９】請求項４の半導体記憶装置の製造方法にお
いては、積層ゲートを形成した後、メモリアレイ部全体
にシリコン窒化物を主成分とする薄膜を堆積し、異方性
エッチングにより、堆積した厚さ分だけ当該薄膜を除去
することにより、少なくとも選択エッチングによって除
去すべき素子分離用絶縁膜の上にある当該薄膜を除去
し、その後、選択エッチングを行なうことを特徴として
いる。

【００３０】したがって、素子分離用絶縁膜の上にある
シリコン窒化物を主成分とする薄膜を除去して、当該素
子分離用絶縁膜を露出させておくことにより、その後の
選択エッチングによって、素子分離用絶縁膜を容易に除
去することができる。

【００３１】請求項５の半導体記憶装置の製造方法にお
いては、絶縁性薄膜を、シリコン酸化物を主成分とし実
質的に積層ゲートの側面を覆う第１の薄膜、およびシリ
コン窒化物を主成分とし実質的に第１の薄膜を覆う第２
の薄膜、を用いて構成したことを特徴としている。

【００３２】したがって、電荷を捕獲しにくいシリコン
酸化物を主成分とする第１の薄膜を用いて積層ゲートの
側面を覆うことで、積層ゲートの側面において不用意に
電荷が捕獲されるのを防止することができる。また、選
択エッチングにおいてエッチングされにくいシリコン窒
化物を主成分とする第２の薄膜を用いて第１の薄膜を覆
うことで、選択エッチングにおいて、確実に下部絶縁膜
の側面を保護することができる上、積層ゲートの側面全
体を保護することができる。このため、動作時の信頼性
を、さらに高めることができる。

【００３３】請求項６の半導体記憶装置の製造方法にお
いては、積層ゲートを形成する際、上部導電体層の上に
さらにシリコン窒化物を主成分とする第３の薄膜を形成
しておき、その後、実質的に積層ゲートの側面を覆うよ
うに第１の薄膜を形成し、その後、メモリアレイ部全体
に前記第２の薄膜を堆積し、異方性エッチングにより、
堆積した厚さ分だけ当該第２の薄膜を除去することによ
り、少なくとも選択エッチングによって除去すべき素子
分離用絶縁膜の上にある第２の薄膜を除去し、その後、
選択エッチングを行なうことを特徴としている。

【００３４】つまり、上記異方性エッチング前において
は、積層ゲートの側面に形成された第１の薄膜の側面お
よび上部は、第２の薄膜により覆われている。したがっ
て、異方性エッチングにより、堆積した厚さ分だけ当該
第２の薄膜を除去したとしても、第１の薄膜の側面およ
び上部が露出することはない。このため、その後に行な
われる選択エッチングにおいて、第１の薄膜が浸食され
ることはない。すなわち、積層ゲートの側面を覆う第１
の薄膜と、第１の薄膜を覆う第２の薄膜とを用いて構成
される絶縁性薄膜を、容易に得ることができる。

【００３５】請求項７の半導体記憶装置の製造方法にお
いては、絶縁性薄膜の厚さを、下部絶縁膜の厚さと同程
度の厚さないし下部絶縁膜の厚さの１０倍程度の厚さと
したことを特徴としている。

【００３６】したがって、第１の高濃度不純物領域から
下部絶縁膜を介して下部導電体層に流れるべき電流が、
絶縁性薄膜を介して下部導電体層に流れる可能性は極め
て低く、かつ、第１の高濃度不純物領域の幅の減少量を
小さく抑えることができる。すなわち、絶縁性薄膜の絶
縁性を確保しつつ、第１の高濃度不純物領域の幅の減少
量を小さく抑えることができる。

【００３７】請求項８の半導体記憶装置の製造方法にお
いては、選択エッチングの後、素子分離用絶縁膜の除去
された半導体領域を含む半導体領域に、実質的に積層ゲ
ートおよび除去されなかった素子分離用絶縁膜に対して
自己整合的に、第１の高濃度不純物領域および第２の高
濃度不純物領域を形成することを特徴としている。

【００３８】したがって、第２の高濃度不純物領域、お
よび、列方向に連続的に形成される第１の高濃度不純物
領域を、同一工程で形成することが可能となる。このた
め、マスク工程等煩雑な工程を伴う不純物導入工程の数
を低減することができる。すなわち、製造コストを低減
することができる。

【００３９】請求項９の半導体記憶装置においては、積
層ゲートの側面を少なくとも実質的に下部絶縁膜の上端
まで覆う高さの絶縁性薄膜を備えたことを特徴としてい
る。

【００４０】したがって、書込み等の動作時に重要な役
割を果す下部絶縁膜の側面近傍を絶縁性薄膜で覆って保
護することにより、より確実に、書込み等の動作の信頼
性を高めることができる。

【００４１】なお、請求項において、「半導体基板に半
導体領域を設ける」とは、半導体基板に接して半導体領
域を形成する場合、半導体基板の上に形成した一層以上
の別の層の上に半導体領域を形成する場合、および、半
導体基板自体が半導体領域である場合を含む概念であ
る。

【００４２】

【発明の実施の形態】［第１の実施形態］図１２に、こ
の発明の一実施形態による半導体記憶装置であるフラッ
シュＥＰＲＯＭのメモリアレイ部の平面構成を概念的に
表わした図面を示す。このフラッシュＥＰＲＯＭは、不
揮発性の半導体記憶装置であり、メモリアレイ部２６に
は、複数のメモリセルＭＣ（図１２において、破線で囲
んだ部分）が、直交する行列状に配置されている。な
お、メモリセルＭＣのＸ方向の並びを行、Ｙ方向の並び
を列と呼ぶ。

【００４３】図６に、メモリアレイ部２６の一部を表わ
す斜視図を示す。メモリセルＭＣは、Ｐ型（第１導電
型）の半導体基板２２（半導体領域）に設定されたチャ
ネル形成領域ＣＨと、チャネル形成領域ＣＨを挟んで配
置されたＮ型（第２導電型）のソースＳおよびドレイン
Ｄ（第２の高濃度不純物領域）と、チャネル形成領域Ｃ
Ｈの上に形成された積層ゲート４６を備えている。

【００４４】ソースＳは、Ｎ⁺型の高濃度ソースＨＳ
と、高濃度ソースＨＳを取り囲むように形成されたＮ^-
型の低濃度ソースＬＳ（低濃度不純物領域）とを備えて
いる。ドレインＤおよびソースＳは、それぞれ、行方向
（Ｘ方向）に隣接する２つのメモリセル間で共用され
る。メモリセルのソースＳのうち高濃度ソースＨＳは、
列方向（Ｙ方向）に連結され、拡散ソース配線５５（第
１の高濃度不純物領域）となっている。異なる行に属す
るメモリセルのドレインＤは、フィールド酸化膜４４
（第１の素子分離用絶縁膜）によって電気的に分離され
ている。

【００４５】また、積層ゲート４６は、ゲート酸化膜４
８（下部絶縁膜）、フローティングゲート５０（下部導
電体層）、ＯＮＯ膜５２（上部絶縁膜）、コントロール
ゲート５４（上部導電体層）をこの順に積層した構成を
備えている。積層ゲート４６のうち、ゲート酸化膜４
８、フローティングゲート５０およびＯＮＯ膜５２は、
各メモリセルごとに独立しているが、コントロールゲー
ト５４は、同一列を構成するメモリセル（Ｙ方向に並ん
だ複数のメモリセル）をつなぐように形成されている。
なお、図１２の右上がりのハッチング部（細線）がコン
トロールゲート５４を表わし、右下がりのハッチング部
（太線）がフローティングゲート５０を表わす。

【００４６】積層ゲート４６の側面には、絶縁用薄膜で
ある熱酸化膜５８が形成されている。熱酸化膜５８の厚
さは、特に限定されるものではないが、ゲート酸化膜４
８の厚さと同程度の厚さないしゲート酸化膜４８の厚さ
の１０倍程度の厚さとするのが好ましい。この程度の厚
さにすれば、ソースＳからゲート酸化膜４８を介してフ
ローティングゲート５０に流れるべき電流が、熱酸化膜
５８を介してフローティングゲート５０に流れる可能性
は極めて低く、かつ、拡散ソース配線５５の幅の減少量
を小さく抑えることができるからである。たとえば、ゲ
ート酸化膜４８の厚さを１００オングストローム程度と
すると、熱酸化膜５８の厚さを１００〜１０００オング
ストローム程度にするのが好ましい。

【００４７】熱酸化膜５８の膜厚制御が容易であれば、
より好ましくは、熱酸化膜５８の厚さを、ゲート酸化膜
４８の厚さと同程度の厚さないしゲート酸化膜４８の厚
さの５倍程度の厚さ（上述の例では、１００〜５００オ
ングストローム程度）とするのがよい。さらに好ましく
は、熱酸化膜５８の厚さを、ゲート酸化膜４８の厚さと
同程度の厚さないしゲート酸化膜４８の厚さの２倍程度
の厚さ（上述の例では、１００〜２００オングストロー
ム程度）とするのがよい。

【００４８】すなわち、熱酸化膜５８の厚さは、熱酸化
膜５８を介してフローティングゲート５０に流れる電流
が無視できる程度の厚さであれば、薄いほうがよいこと
になる。

【００４９】ソースＳ側の熱酸化膜５８は、後述するＳ
ＡＳエッチングによりある程度除去されるものの、ゲー
ト酸化膜４８の側面を覆う程度には残存している。

【００５０】つぎに、このフラッシュＥＰＲＯＭの製造
方法について説明する。図１〜図６は、この発明の一実
施形態による半導体記憶装置であるフラッシュＥＰＲＯ
Ｍの製造工程を説明するための斜視図である。図７Ａ〜
図１０Ｂは、各工程における主要部分の断面図である。

【００５１】フラッシュＥＰＲＯＭを製造するには、図
１に示すように、まず、Ｐ型の半導体基板２２を用意
し、ＬＯＣＯＳ法を用いて、メモリアレイ部２６の素子
分離領域４２上に、フィールド酸化膜４４を形成する。
フィールド酸化膜４４は、Ｘ方向を長手方向とするスト
ライプ状に形成される。

【００５２】なお、この実施形態においては、約１００
０℃の水蒸気雰囲気中で加熱することにより、３０００
オングストローム程度の膜厚を有するフィールド酸化膜
４４を形成している。

【００５３】つぎに、図２に示すように、ストライプ状
のフィールド酸化膜４４に直交するストライプ状（Ｙ方
向を長手方向とするストライプ状）に、積層ゲート４６
を形成する。積層ゲート４６は、つぎのようにして形成
する。

【００５４】まず、半導体基板２２の露出した素子形成
領域４０（図１参照）の表面に、ゲート酸化膜４８とな
る熱酸化膜を形成する。なお、この実施形態において
は、約９００℃の乾燥雰囲気中で加熱することにより、
当該熱酸化膜を形成するようにしている。

【００５５】この上に、フローティングゲート５０とな
るポリシリコン層を、Ｘ方向を長手方向とするストライ
プ状に形成する。この実施形態においては、当該ポリシ
リコン層を、約６２０℃の温度下でＣＶＤ法を用いて形
成している。ポリシリコン層形成後、不純物であるリン
を該ポリシリコン層にドープしておく。このポリシリコ
ン層を覆うように、ＯＮＯ膜５２となるＯＮＯ層を形成
する。

【００５６】つぎに、コントロールゲート５４となるポ
リシリコン層およびタングステンシリサイド（ＷＳi）
層を形成する。この実施形態においては、当該ポリシリ
コン層を、約６２０℃の温度下でＣＶＤ法を用いて形成
している。最後に、このポリシリコン層、タングステン
シリサイド（ＷＳi）層および上述のＯＮＯ層、Ｘ方向
を長手方向とするストライプ状のポリシリコン層、熱酸
化膜をパタニングすることによって、積層ゲート４６が
形成される。

【００５７】なお、この実施形態においては、積層ゲー
ト４６を構成する各層の厚さを、次のように設定してい
る。すなわち、ゲート酸化膜４８の厚さ：約１００オン
グストローム、フローティングゲート５０の厚さ：約１
０００オングストローム、ＯＮＯ膜５２の厚さ：約２０
０オングストローム、コントロールゲートの厚さ：約３
０００オングストローム（内、タングステンシリサイド
の厚さ：約１５００オングストローム）である。

【００５８】つぎに、積層ゲート４６に対して自己整合
的に、Ｎ^-型の低濃度ソースＬＳおよびＮ⁺型のドレイン
Ｄを形成する。低濃度ソースＬＳを形成するために、ド
レインＤとなるべき領域をレジスト（図示せず）で覆っ
た後、低濃度ソースＬＳとなるべき領域に低濃度のリン
（Ｐ）を注入する。ドレインＤを形成するために、低濃
度ソースＬＳとなるべき領域をレジスト（図示せず）で
覆った後、ドレインＤとなるべき領域に高濃度のヒ素
（Ａs）を注入する。その後、アニール（加熱）工程を
経て、低濃度ソースＬＳおよびドレインＤが形成され
る。

【００５９】上述のように、低濃度ソースＬＳおよびド
レインＤは、それぞれ、行方向（Ｘ方向）に隣接する２
つのメモリセル間で共用される。

【００６０】なお、低濃度ソースＬＳおよびドレインＤ
の形成工程と前後して、周辺回路を構成するＮチャンネ
ル型ＭＯＳＦＥＴやＰチャンネル型ＭＯＳＦＥＴ（図示
せず）のＬＤＤ（Lightly Doped Drain）領域を形成し
ておく。

【００６１】つぎに、図３に示すように、熱酸化を行な
うことにより、積層ゲート４６の上面および側面に、熱
酸化膜５８を形成する。絶縁性薄膜として熱酸化膜５８
を用いれば、膜厚の制御が容易である上、膜組織が緻密
であるため絶縁性に優れており、好都合である。

【００６２】この実施形態においては、熱酸化膜５８の
厚さを、２００オングストローム程度、すなわち、ゲー
ト酸化膜４８の２倍程度の厚さに設定している。

【００６３】したがって、ソースＳからゲート酸化膜４
８を介してフローティングゲート５０に流れるべき電流
が、熱酸化膜５８を介してフローティングゲートに流れ
る可能性は極めて低く、かつ、拡散ソース配線５５の幅
の減少量を小さく抑えることができる。すなわち、熱酸
化膜５８の絶縁性を確保しつつ、拡散ソース配線５５の
幅の減少量を小さく抑えることができる。

【００６４】図３における断面７Ａを図７Ａに示す。ま
た、図３における断面７Ｂを図７Ｂに示す。図７Ｂに示
すように、熱酸化膜５８は、積層ゲート４６の上面およ
び側面全体を覆うように形成されている。なお、半導体
基板２２のうち露出した部分にも、熱酸化膜５８が形成
される。

【００６５】つぎに、図４に示すように、ドレインＤお
よび、積層ゲート４６の一部を覆うように、Ｙ方向を長
手方向とするストライプ状に、レジスト５６を形成す
る。図４における断面８Ａを図８Ａに示す。また、図４
における断面８Ｂを図８Ｂに示す。

【００６６】つぎに、図５に示すように、レジスト５
６、積層ゲート４６および熱酸化膜５８をマスクとして
シリコン酸化物に対する選択性の高い異方性エッチング
（ＳＡＳエッチング）を行なう。図５における断面９Ａ
を図９Ａに示す。また、図５における断面９Ｂを図９Ｂ
に示す。

【００６７】図９Ａに示すように、ＳＡＳエッチングに
よって、低濃度ソースＬＳ（図４参照）間にあったフィ
ールド酸化膜４４が、選択的に除去される。上述のよう
に、積層ゲート４６の側面に形成される熱酸化膜５８の
膜厚が薄いため、図９Ａに示すように、除去されるフィ
ールド酸化膜４４の幅ｗ３は、隣接する積層ゲート４６
の間隙ｗ２に比し、それほど狭くなっていない。

【００６８】ＳＡＳエッチングに際し、フィールド酸化
膜４４と同時に、露出した熱酸化膜５８も高さ方向に浸
食され、図９Ｂのように、背が低くなる。しかし、ＳＡ
Ｓエッチングは、上述のように、異方性エッチングであ
るから、高さ方向に直交する方向（図中Ｘ方向、および
Ｙ方向）には、あまり浸食されない。一方、上述のよう
に、フィールド酸化膜４４の膜厚（３０００オングスト
ローム程度）に比し、積層ゲート４６の厚さ（４３００
オングストローム程度）がかなり厚い。

【００６９】したがって、フィールド酸化膜４４の除去
が終了した時点でも、熱酸化膜５８は、ある程度残存す
ることになる。つまり、ＳＡＳエッチングが終了するま
で、積層ゲート４６のゲートエッジ部５９は、熱酸化膜
５８によって覆われていることになる。

【００７０】ＳＡＳエッチングが終了すると、つぎに、
レジスト５６、積層ゲート４６、および取り残された熱
酸化膜５８をマスクとして、高濃度のヒ素（Ａs）をイ
オン注入する。上述のように、熱酸化膜５８の膜厚が薄
いため、イオン注入の際のマスクとしての熱酸化膜５８
のＸ方向の寸法（すなわち膜厚）は、ＳＡＳエッチング
の場合と同様に、ほとんど問題とならない。

【００７１】イオン注入された部分を、図９Ａおよび図
９Ｂの×印で示す。すなわち、図５に示すように、高濃
度のヒ素は、低濃度ソースＬＳと、当該低濃度ソースＬ
ＳをＹ方向につなぐ領域すなわち先程のＳＡＳエッチン
グによってフィールド酸化膜４４が除去された領域とに
注入される。

【００７２】この後、レジスト５６をはく離し、加熱す
ることにより、図６に示すように、メモリセルの高濃度
ソースＨＳが形成されるとともに、高濃度ソースＨＳを
Ｙ方向に連結した構造の拡散ソース配線５５が形成され
る。このようにして、実質的に積層ゲート４６に対し自
己整合的に、拡散ソース配線５５を形成することができ
る。図６における断面１０Ａを図１０Ａに示す。また、
図６における断面１０Ｂを図１０Ｂに示す。図１０Ａに
示すように、拡散ソース配線５５の幅ｗ４は、隣接する
積層ゲート４６の間隙ｗ２と同等程度あるいはそれ以上
でであることが分る。

【００７３】この後、上述の周辺回路を構成するＮチャ
ンネル型ＭＯＳＦＥＴやＰチャンネル型ＭＯＳＦＥＴ
（図示せず）のゲート側面にサイドウォールが形成さ
れ、ゲートおよび該サイドウォールをマスクとして、該
Ｎチャンネル型ＭＯＳＦＥＴのＮ+型のソース／ドレイ
ンやＰチャンネル型ＭＯＳＦＥＴのＰ⁺型のソース／ド
レインが形成される。

【００７４】なお、周辺回路を構成するＮチャンネル型
ＭＯＳＦＥＴやＰチャンネル型ＭＯＳＦＥＴのゲート側
面にサイドウォールが形成される際、同時に、メモリセ
ルの積層ゲート４６の両側にも、サイドウォール（図示
せず）が形成される。

【００７５】最後に、図示しないが、層間膜形成工程、
コンタクト形成工程、アルミ配線工程、パッシベーショ
ン膜形成工程等を経て、フラッシュＥＰＲＯＭが製造さ
れる。

【００７６】このように、この実施形態においては、積
層ゲート４６の側面を覆う熱酸化膜５８を形成し、選択
エッチングによって、実質的に積層ゲート４６に対して
自己整合的にフィールド酸化膜４４を除去し、フィール
ド酸化膜４４の除去された領域を含む半導体基板２２
に、実質的に積層ゲート４６に対して自己整合的に、高
濃度ソースＨＳをＹ方向に連結した構造の拡散ソース配
線５５を形成するようにしている。

【００７７】したがって、ゲート酸化膜４８の側面を含
むゲートエッジ部５９（図９Ｂ参照）は熱酸化膜５８に
覆われているため、選択エッチングによって浸食される
ことはない。このため、メモリセルへの書込み時等動作
時の信頼性が高い。

【００７８】また、熱酸化膜５８の膜厚が薄いので、積
層ゲート４６および該熱酸化膜５８をマスクとして拡散
ソース配線５５を形成する際、拡散ソース配線５５の幅
の減少を抑制することができる。このため、隣接する積
層ゲート４６の間隙を大きくすることなく、拡散ソース
配線５５について所定幅を確保することができる。この
結果、集積度を犠牲にすることなく、列方向に連続的に
形成される拡散ソース配線５５の電気抵抗の増大を防ぐ
ことができる。

【００７９】すなわち、集積度が高く、かつ、動作時の
信頼性が高いフラッシュＥＰＲＯＭ等のメモリ装置を実
現することができる。

【００８０】なお、この実施形態においては、絶縁性薄
膜として、熱酸化膜５８を用いたが、絶縁性薄膜とし
て、シリコン酸化物を主成分とする薄膜であって熱酸化
膜以外の薄膜、たとえば、ＣＶＤ（化学的気相成長）法
を用いて形成したシリコン酸化膜を用いてもよい。ＣＶ
Ｄ法を用いてシリコン酸化膜を成膜することにより、比
較的低温下で、容易にシリコン酸化膜を得ることができ
る。

【００８１】また、この実施形態においては、絶縁性薄
膜として、シリコン酸化物を主成分とする薄膜を用いた
が、絶縁性薄膜はこれに限定されるものではない。たと
えば、絶縁性薄膜として、シリコン窒化物を主成分とす
る薄膜を用いることもできる。

【００８２】［第２の実施形態］絶縁性薄膜として、シ
リコン窒化物を主成分とする薄膜を用いた場合の製造方
法の一例を、図１３〜図１６を用いて説明する。

【００８３】積層ゲート４６を形成するまでの工程は、
上述の実施形態と同様である（図１、図２参照）。その
後、図１３に示すように、絶縁性薄膜として、シリコン
窒化膜６８を形成する。シリコン窒化膜６８は、ＣＶＤ
法を用いて、シリコン窒化物を薄膜状に堆積させること
により成膜する。

【００８４】したがって、積層ゲート４６の側面のみな
らず、積層ゲート４６の上面、露出した半導体基板２２
の上部、および、フィールド酸化膜４４の上部に、薄膜
状のシリコン窒化膜６８が形成されることになる。な
お、この実施形態においては、シリコン窒化膜６８の膜
厚を２００オングストローム程度に設定しているが、上
述の実施形態の場合と同様に、シリコン窒化膜６８の膜
厚は、特に限定されるものではない。

【００８５】つぎに、図１４に示すように、ドレインＤ
および、積層ゲート４６の一部を覆うように、Ｙ方向を
長手方向とするストライプ状に、レジスト５６を形成す
る。その後、レジスト５６をマスクとして、シリコン窒
化物に対する選択性の高い異方性エッチングを行ない、
シリコン窒化膜６８の膜厚分だけ、シリコン窒化膜６８
を除去する。これにより、フィールド酸化膜４４の上部
のシリコン窒化膜６８が除去される。フィールド酸化膜
４４の上部にシリコン窒化膜６８があると、次工程のＳ
ＡＳエッチングにおいて、フィールド酸化膜４４を除去
できないからである。なお、露出した積層ゲート４６の
上面および半導体基板２２の上部に形成されたシリコン
窒化膜６８も、同時に除去される。

【００８６】つぎに、図１５に示すように、レジスト５
６、積層ゲート４６および側面に残されたシリコン窒化
膜６８をマスクとしてシリコン酸化物に対する選択性の
高いＳＡＳエッチングを行なう。

【００８７】図１５に示すように、ＳＡＳエッチングに
よって、低濃度ソースＬＳ間にあったフィールド酸化膜
４４（図１４参照）が、選択的に除去される。

【００８８】絶縁性薄膜として熱酸化膜５８を用いた上
述の実施形態の場合と異なり、この実施形態において
は、ＳＡＳエッチングに際し、絶縁性薄膜であるシリコ
ン窒化膜６８はほとんど浸食されない。

【００８９】このように、ＳＡＳエッチングにおいてエ
ッチングされにくいシリコン窒化膜６８を絶縁性薄膜と
して用いれば、仮に、フィールド酸化膜４４の厚さに対
する積層ゲート４６の高さの比率がより小さくなった場
合であっても、ＳＡＳエッチングにおいて、積層ゲート
４６のゲートエッジ部５９が露出することはなく、確実
にゲートエッジ部５９を保護することができる。また、
ＳＡＳエッチングにおいて、ＯＮＯ膜５２の側面を含め
積層ゲート４６の側面全体を保護することができるの
で、動作時の信頼性を、より高めることができる。

【００９０】ＳＡＳエッチング終了後の工程は、前述の
実施形態の場合と、ほぼ同様である。すなわち、レジス
ト５６、積層ゲート４６およびその側面に残されたシリ
コン窒化膜６８をマスクとして、高濃度のヒ素（Ａs）
をイオン注入し、その後、レジスト５６をはく離し、加
熱することにより、図１６に示すように、メモリセルの
高濃度ソースＨＳが形成されるとともに、高濃度ソース
ＨＳをＹ方向に連結した構造の拡散ソース配線５５が形
成される。このようにして、前述の実施形態と同様に、
実質的に積層ゲート４６に対し自己整合的に、拡散ソー
ス配線５５を形成することができるのである。

【００９１】［第３の実施形態］図１７〜図２２は、こ
の発明のさらに他の実施形態による半導体記憶装置であ
るフラッシュＥＰＲＯＭの製造工程を説明するための斜
視図である。この実施形態においては、絶縁性薄膜７８
として、第１の薄膜である熱酸化膜７４および第２の薄
膜であるシリコン窒化膜７６を用いている。

【００９２】フィールド酸化膜４４を形成する工程まで
は、上述の各実施形態と同様である（図１参照）。その
後、図１７に示すように、ストライプ状の積層ゲート４
６を形成するが、この実施形態においては、積層ゲート
４６の上部にシリコン窒化物により構成された第３の薄
膜であるキャップ材７２を形成するようにしている。キ
ャップ材７２を形成することにより、後述するように、
ＳＡＳエッチングにおいて、熱酸化膜７４が浸食される
のを防止することができる（図２１参照）。

【００９３】積層ゲート４６およびキャップ材７２を形
成する手順を説明する。コントロールゲート５４となる
ポリシリコン層およびタングステンシリサイド（ＷＳ
i）層を堆積させる工程までは、上述の実施形態と同様
である。すなわち、ゲート酸化膜４８となる熱酸化膜、
フローティングゲート５０となるポリシリコン層、ＯＮ
Ｏ膜５２となるＯＮＯ層、コントロールゲート５４とな
るポリシリコン層およびタングステンシリサイド（ＷＳ
i）層を、この順に形成する。

【００９４】その後、キャップ材７２となるシリコン窒
化膜を、減圧ＣＶＤ法等を用いて堆積させる。この実施
形態においては、当該シリコン窒化膜の膜厚を８００オ
ングストローム程度に設定している。

【００９５】つぎに、このシリコン窒化膜、ポリシリコ
ン層およびタングステンシリサイド（ＷＳi）層、ＯＮ
Ｏ層、Ｘ方向を長手方向とするストライプ状のポリシリ
コン層、熱酸化膜をパタニングすることによって、積層
ゲート４６ならびにキャップ材７２が形成される。な
お、積層ゲート４６を構成する各層の厚さは、上述の実
施形態と同様であるが、特に限定されるものではない。

【００９６】つぎに、積層ゲート４６に対して自己整合
的に、Ｎ^-型の低濃度ソースＬＳおよびＮ⁺型のドレイン
Ｄを形成するが、この工程は、上述の実施形態と同様で
ある。

【００９７】つぎに、図１８に示すように、熱酸化を行
なうことにより、積層ゲート４６の側面に、熱酸化膜７
４を形成する。第１の薄膜として熱酸化膜７４を用いれ
ば、膜厚の制御が容易である上、膜組織が緻密であるた
め絶縁性に優れており、好都合である。

【００９８】図１８に示すように、熱酸化膜７４は、半
導体基板２２のうち露出したシリコン部分にも形成され
る一方、シリコン窒化物で構成されたキャップ材７２の
側面や上部には、ほとんど形成されない。したがって、
キャップ材７２の側面等に極めて薄く熱酸化膜が形成さ
れたとしても、実用上ほとんど問題はない。ただし、極
く軽くエッチングを行なうことで、キャップ材７２の側
面等に形成された極く薄い熱酸化膜を除去するようにす
れば、なおよい。

【００９９】その後、図１９に示すように、第２の薄膜
として、シリコン窒化膜７６を形成する。シリコン窒化
膜７６は、ＣＶＤ法を用いて、シリコン窒化物を薄膜状
に堆積させることにより成膜する。

【０１００】したがって、積層ゲート４６の側面に形成
された上述の熱酸化膜７４を覆うように、薄膜状のシリ
コン窒化膜７６が形成されることになる。なお、キャッ
プ材７２の側面および上面、半導体基板２２上に形成さ
れた熱酸化膜７６の上部、ならびに、フィールド酸化膜
４４の上部にも、薄膜状のシリコン窒化膜７６が形成さ
れることになる。

【０１０１】なお、この実施形態においては、熱酸化膜
７４の厚さを、１００オングストローム程度とし、シリ
コン窒化膜７６の膜厚を１００オングストローム程度に
設定している。すなわち、熱酸化膜７４とシリコン窒化
膜７６とを合せた絶縁性薄膜７８の厚さを２００オング
ストローム程度に設定している。ただし、上述の各実施
形態の場合と同様に、これら各膜厚は、特に限定される
ものではない。

【０１０２】つぎに、図２０に示すように、レジスト５
６を形成し、レジスト５６をマスクとして、シリコン窒
化物に対する選択性の高い異方性エッチングを行ない、
シリコン窒化膜７６の膜厚分だけ、シリコン窒化膜７６
を除去する。これにより、フィールド酸化膜４４の上部
のシリコン窒化膜７６が除去される。

【０１０３】上述のように、積層ゲート４６の側面に形
成された熱酸化膜７４の側面は、シリコン窒化膜７６に
より覆われている。また、キャップ材７２の側面（すな
わち、積層ゲート４６の側面に形成された熱酸化膜７４
の上部）にも、シリコン窒化膜７６が形成されている。

【０１０４】したがって、上記異方性エッチングによっ
て、堆積した厚さ分だけシリコン窒化膜７６を除去した
としても、積層ゲート４６の側面に形成された熱酸化膜
７４の側面および上面が露出することはない。

【０１０５】このため、その後に行なわれるＳＡＳエッ
チングにおいて、積層ゲート４６の側面に形成された熱
酸化膜７４が浸食されることはない。すなわち、キャッ
プ材７２を形成しておくことにより、積層ゲート４６の
側面を覆う熱酸化膜７４と、熱酸化膜７４を覆うシリコ
ン窒化膜７６とを用いて構成される絶縁性薄膜７８を、
容易に得ることができるのである。

【０１０６】なお、露出したキャップ材７２の上面およ
び半導体基板２２上に形成された熱酸化膜７６の上部に
形成されたシリコン窒化膜７６も、上記異方性エッチン
グによって、同時に除去される。

【０１０７】つぎに、図２１に示すように、レジスト５
６、キャップ材７２、残された絶縁性薄膜７８をマスク
としてシリコン酸化物に対する選択性の高いＳＡＳエッ
チングを行なう。

【０１０８】図２１に示すように、ＳＡＳエッチングに
よって、低濃度ソースＬＳ間にあったフィールド酸化膜
４４（図２０参照）が、選択的に除去される。一方、絶
縁性薄膜７８は、外側がシリコン窒化膜７６により構成
されているため、ＳＡＳエッチングに際し、ほとんど浸
食されない。

【０１０９】このように、この実施形態においては、絶
縁性薄膜７８を、実質的に積層ゲート４６の側面を覆う
熱酸化膜７４、および該熱酸化膜７４を覆うシリコン窒
化膜７６を用いて構成している。

【０１１０】したがって、シリコン窒化膜に比し電荷を
トラップ（捕獲）しにくい熱酸化膜７４を用いて積層ゲ
ート４６の側面を直接覆うことで、フローティングゲー
ト５０に取込まれるべき電荷、あるいはフローティング
ゲート５０から排出されるべき電荷が、不用意に絶縁性
薄膜にトラップされるのを防止することができる。この
ため、電荷がトラップされることによる電界の好まざる
変動（すなわち、書込み時、消去時等における不安定動
作の発生）を防止することができる。

【０１１１】また、ＳＡＳエッチングにおいてエッチン
グされにくいシリコン窒化膜７６を用いて熱酸化膜７４
を覆うことで、ＳＡＳエッチングにおいて、確実にゲー
トエッジ部５９を保護することができる。また、ＳＡＳ
エッチングにおいて、ＯＮＯ膜５２の側面を含め積層ゲ
ート４６の側面全体を保護することができるので、動作
時の信頼性を、さらに高めることができる。

【０１１２】ＳＡＳエッチング終了後の工程は、前述の
各実施形態の場合と、ほぼ同様である。すなわち、レジ
スト５６、キャップ材７２、積層ゲート４６の側面に残
された絶縁性薄膜７８をマスクとして、高濃度のヒ素
（Ａs）をイオン注入し、その後、レジスト５６をはく
離し、加熱することにより、図２２に示すように、メモ
リセルの高濃度ソースＨＳが形成されるとともに、高濃
度ソースＨＳをＹ方向に連結した構造の拡散ソース配線
５５が形成される。このようにして、前述の各実施形態
と同様に、実質的に積層ゲート４６に対し自己整合的
に、拡散ソース配線５５を形成することができるのであ
る。

【０１１３】［その他の実施形態］なお、図１３〜図１
６に示す実施形態、および、図１７〜図２２に示す実施
形態においては、レジスト５６を形成した後、シリコン
窒化膜６８またはシリコン窒化膜７６を、その膜厚分だ
け除去するようにしたが、シリコン窒化膜６８またはシ
リコン窒化膜７６をその膜厚分だけ除去する工程は、レ
ジスト５６形成後に限定されるものではない。たとえ
ば、レジスト５６形成前に、シリコン窒化膜６８または
シリコン窒化膜７６をその膜厚分だけ除去する工程を実
施するようにしてもよい。

【０１１４】また、上述の各実施形態においては、ＳＡ
Ｓエッチングを行なう前に、低濃度ソースＬＳおよびド
レインＤを形成するとともに、ＳＡＳエッチング終了後
に、高濃度ソースＨＳをＹ方向に連結した構造の拡散ソ
ース配線５５を形成するよう構成したが、低濃度ソース
ＬＳ、ドレインＤ、拡散ソース配線５５を形成する手順
は、これに限定されるものではない。たとえば、ドレイ
ンＤおよび拡散ソース配線５５を同一工程で形成するよ
うにしてもよい。

【０１１５】ドレインＤおよび拡散ソース配線５５を同
一工程で形成する場合の一例を、図１〜図１２に示す実
施形態の場合を例に説明する。

【０１１６】まず、図１に示すように、フィールド酸化
膜４４を形成したあと、積層ゲート４６を形成する。そ
の後、図２３に示すように、積層ゲート４６に対して自
己整合的に、Ｎ^-型の低濃度ソースＬＳのみを形成す
る。

【０１１７】その後、ＳＡＳエッチング終了までの工程
は、上記図１〜図１２に示す実施形態の場合とほぼ同様
である。ただし、本実施形態においては、ＳＡＳエッチ
ング終了後、レジスト５６をはく離し、その後、積層ゲ
ート４６および残存するフィールド酸化膜４４をマスク
として、高濃度のヒ素（Ａs）をイオン注入するように
している。

【０１１８】したがって、その後の加熱により、図６に
示すように、ドレインＤと、高濃度ソースＨＳをＹ方向
に連結した構造の拡散ソース配線５５とが、同時に形成
される。

【０１１９】このように、この実施形態においては、Ｓ
ＡＳエッチングの後、フィールド酸化膜４４の除去され
た半導体領域を含む半導体基板２２に、実質的に積層ゲ
ート４６および除去されなかったフィールド酸化膜４４
に対して自己整合的に、拡散ソース配線５５およびドレ
インＤを形成するようにしている。

【０１２０】したがって、ドレインＤ、および、高濃度
ソースＨＳをＹ方向に連結した構造のソース配線５５
を、同一工程で形成することが可能となる。このため、
マスク工程等煩雑な工程を伴うイオン打込み工程の数を
低減することができる。すなわち、製造コストを低減す
ることができる。

【０１２１】なお、この実施形態のように、ＳＡＳエッ
チングに用いたレジスト５６を除去した後にイオン注入
工程を実施するような場合には、イオン注入工程に先立
ち、軽い熱酸化工程を実施しておくと、なおよい。熱酸
化膜を形成することで、半導体基板２２の表面や積層ゲ
ート４６の表面が、イオン注入の際にダメージを受ける
のを防止できるからである。

【０１２２】また、この実施形態においては、低濃度ソ
ースＬＳは、ＳＡＳエッチングの前に形成するようにし
たが、拡散ソース配線５５およびドレインＤ同様、低濃
度ソースＬＳも、ＳＡＳエッチングの後に形成するよう
にしてもよい。この場合には、ＳＡＳエッチングの後に
低濃度ソースＬＳを形成し、その後に、拡散ソース配線
５５およびドレインＤを形成する工程を実施することに
なる。

【０１２３】逆に、従来のように、ＳＡＳエッチングの
前に、低濃度ソースＬＳ、高濃度ソースＨＳおよびドレ
インＤを形成しておき、ＳＡＳエッチングの後で、高濃
度ソースＨＳをつないで拡散ソース配線５５にするため
の工程を実施するようにしてもよい。

【０１２４】なお、上述の各実施形態においては、絶縁
性薄膜として、熱酸化膜、ＣＶＤにより形成したシリコ
ン酸化薄膜、シリコン窒化膜、熱酸化膜とシリコン窒化
膜とを重ねた積層薄膜を例示したが、絶縁性薄膜はこれ
に限定されるものではない。絶縁性薄膜として、たとえ
ば、シリコン酸化窒化膜（シリコン酸化物とシリコン窒
化物とが混在する薄膜）や、３層以上の積層薄膜などを
用いることもできる。また、上述の各実施形態において
は、上部絶縁膜としてＯＮＯ膜５２を例に説明したが、
上部絶縁膜はＯＮＯ膜に限定されるものではない。たと
えば、単層のシリコン酸化膜により構成される上部絶縁
膜等を用いた半導体記憶装置にも適用することができ
る。

【０１２５】なお、上述の実施形態においては、半導体
記憶装置としてフラッシュＥＰＲＯＭを例に説明した
が、この発明はフラッシュＥＰＲＯＭに限定されるもの
ではない。

【図面の簡単な説明】

【図１】この発明の一実施形態によるフラッシュＥＰＲ
ＯＭの製造工程を説明するためのメモリアレイ部２６の
斜視図である。

【図２】この発明の一実施形態によるフラッシュＥＰＲ
ＯＭの製造工程を説明するためのメモリアレイ部２６の
斜視図である。

【図３】この発明の一実施形態によるフラッシュＥＰＲ
ＯＭの製造工程を説明するためのメモリアレイ部２６の
斜視図である。

【図４】この発明の一実施形態によるフラッシュＥＰＲ
ＯＭの製造工程を説明するためのメモリアレイ部２６の
斜視図である。

【図５】この発明の一実施形態によるフラッシュＥＰＲ
ＯＭの製造工程を説明するためのメモリアレイ部２６の
斜視図である。

【図６】この発明の一実施形態によるフラッシュＥＰＲ
ＯＭの製造工程を説明するためのメモリアレイ部２６の
斜視図である。

【図７】図７Ａは、図３における断面７Ａを表わす図面
である。図７Ｂは、図３における断面７Ｂを表わす図面
である。

【図８】図８Ａは、図４における断面８Ａを表わす図面
である。図８Ｂは、図４における断面８Ｂを表わす図面
である。

【図９】図９Ａは、図５における断面９Ａを表わす図面
である。図９Ｂは、図５における断面９Ｂを表わす図面
である。

【図１０】図１０Ａは、図６における断面１０Ａを表わ
す図面である。図１０Ｂは、図６における断面１０Ｂを
表わす図面である。

【図１１】図４の状態におけるメモリアレイ部の平面構
成を概念的に表わした図面である。

【図１２】この発明の一実施形態によるフラッシュＥＰ
ＲＯＭのメモリアレイ部の平面構成を概念的に表わした
図面である。

【図１３】この発明の他の実施形態によるフラッシュＥ
ＰＲＯＭの製造工程を説明するためのメモリアレイ部２
６の斜視図である。

【図１４】この発明の他の実施形態によるフラッシュＥ
ＰＲＯＭの製造工程を説明するためのメモリアレイ部２
６の斜視図である。

【図１５】この発明の他の実施形態によるフラッシュＥ
ＰＲＯＭの製造工程を説明するためのメモリアレイ部２
６の斜視図である。

【図１６】この発明の他の実施形態によるフラッシュＥ
ＰＲＯＭの製造工程を説明するためのメモリアレイ部２
６の斜視図である。

【図１７】この発明のさらに他の実施形態によるフラッ
シュＥＰＲＯＭの製造工程を説明するためのメモリアレ
イ部２６の斜視図である。

【図１８】この発明のさらに他の実施形態によるフラッ
シュＥＰＲＯＭの製造工程を説明するためのメモリアレ
イ部２６の斜視図である。

【図１９】この発明のさらに他の実施形態によるフラッ
シュＥＰＲＯＭの製造工程を説明するためのメモリアレ
イ部２６の斜視図である。

【図２０】この発明のさらに他の実施形態によるフラッ
シュＥＰＲＯＭの製造工程を説明するためのメモリアレ
イ部２６の斜視図である。

【図２１】この発明のさらに他の実施形態によるフラッ
シュＥＰＲＯＭの製造工程を説明するためのメモリアレ
イ部２６の斜視図である。

【図２２】この発明のさらに他の実施形態によるフラッ
シュＥＰＲＯＭの製造工程を説明するためのメモリアレ
イ部２６の斜視図である。

【図２３】この発明のさらに別の実施形態によるフラッ
シュＥＰＲＯＭの製造工程を説明するためのメモリアレ
イ部２６の斜視図である。

【図２４】図２４Ａおよび図２４Ｂは、従来のＳＡＳ技
術を用いたメモリアレイの製造方法を説明するための斜
視図である。

【図２５】図２５Ａおよび図２５Ｂは、従来のＳＡＳ技
術を用いたメモリアレイの製造方法を説明するための斜
視図である。

【図２６】従来のＳＡＳ技術を用いたメモリアレイの製
造方法におけるメモリセルＭＣ部分の断面を示す図面で
ある。

【図２７】図２７Ａは、図２５Ａの断面２７Ａに対応す
る部分の断面図であり、従来の他のＳＡＳ技術にかかる
ものである。図２７Ｂは、図２５Ａの断面２７Ｂに対応
する部分の断面図であり、従来の他のＳＡＳ技術にかか
るものである。

【図２８】図２８Ａは、図２５Ａの断面２７Ａに対応す
る部分の断面図であり、従来の他のＳＡＳ技術にかかる
ものである。図２８Ｂは、図２５Ａの断面２７Ｂに対応
する部分の断面図であり、従来の他のＳＡＳ技術にかか
るものである。

【図２９】従来の他のＳＡＳ技術を用いたメモリアレイ
の平面構成を概念的に表わした図面である。

【符号の説明】

４４・・・・・・フィールド酸化膜４６・・・・・・積層ゲート５６・・・・・・レジスト５８・・・・・・熱酸化膜５９・・・・・・ゲートエッジ部ＬＳ・・・・・・低濃度ソースｗ２・・・・・・隣接する積層ゲート４６の間隙ｗ３・・・・・・フィールド酸化膜４４の幅

Claims

【特許請求の範囲】

【請求項１】下記の（Ａ）ないし（Ｃ）、（Ａ）半導体
基板に設けられた半導体領域に設定された第１導電型の
チャネル形成領域、（Ｂ）チャネル形成領域を挟んで配
置された第２導電型の第１の高濃度不純物領域および第
２の高濃度不純物領域、（Ｃ）チャネル形成領域の上に
形成された下記の(c1)ないし(c4)を有する積層ゲート、
(c1)チャネル形成領域の上に形成された下部絶縁膜、(c
2)下部絶縁膜の上に形成された下部導電体層、(c3)下部
導電体層の上に形成された上部絶縁膜、(c4)上部絶縁膜
の上に形成された上部導電体層、を持つ複数のメモリセ
ル、を行列配置したメモリアレイ部であって、同一列に
属するメモリセルの上部導電体層は連続的に形成され、
各メモリセルの第１の高濃度不純物領域および第２の高
濃度不純物領域は行方向に隣接するメモリセル間でそれ
ぞれ連続して形成され、第１の高濃度不純物領域を挟ん
で隣接する２つの列に属するメモリセルの第１の高濃度
不純物領域は列方向に連続的に形成され、第２の高濃度
不純物領域を挟んで隣接する２つの列に属するメモリセ
ルの第２の高濃度不純物領域は素子分離用絶縁膜によっ
て列方向に相互に電気的に分離されているメモリアレイ
部、を備えた半導体記憶装置、を製造する方法であって、半導体領域の上に、メモリセルの行方向にストライプ状
に素子分離用絶縁膜を形成し、半導体領域およびストライプ状の素子分離用絶縁膜の上
に、メモリセルの列方向にストライプ状に積層ゲートを
形成し、実質的に積層ゲートの側面を覆う絶縁性薄膜を形成し、選択エッチングによって、実質的に積層ゲートに対して
自己整合的に素子分離用絶縁膜を除去し、素子分離用絶縁膜の除去された半導体領域を含む半導体
領域に、実質的に積層ゲートに対して自己整合的に第１
の高濃度不純物領域を形成することを特徴とする半導体
記憶装置の製造方法。
【請求項２】請求項１の半導体記憶装置の製造方法にお
いて、前記絶縁性薄膜を、シリコン酸化物を主成分とする薄膜
としたことを特徴とするもの。
【請求項３】請求項１の半導体記憶装置の製造方法にお
いて、前記絶縁性薄膜を、シリコン窒化物を主成分とする薄膜
としたことを特徴とするもの。
【請求項４】請求項３の半導体記憶装置の製造方法にお
いて、前記積層ゲートを形成した後、メモリアレイ部全体に前
記シリコン窒化物を主成分とする薄膜を堆積し、異方性エッチングにより、堆積した厚さ分だけ当該薄膜
を除去することにより、少なくとも前記選択エッチング
によって除去すべき素子分離用絶縁膜の上にある当該薄
膜を除去し、その後、前記選択エッチングを行なうことを特徴とする
もの。
【請求項５】請求項１の半導体記憶装置の製造方法にお
いて、前記絶縁性薄膜を、シリコン酸化物を主成分とし実質的
に積層ゲートの側面を覆う第１の薄膜、およびシリコン
窒化物を主成分とし実質的に第１の薄膜を覆う第２の薄
膜、を用いて構成したことを特徴とするもの。
【請求項６】請求項５の半導体記憶装置の製造方法にお
いて、前記積層ゲートを形成する際、上部導電体層の上にさら
にシリコン窒化物を主成分とする第３の薄膜を形成して
おき、その後、実質的に積層ゲートの側面を覆うように前記第
１の薄膜を形成し、その後、メモリアレイ部全体に前記第２の薄膜を堆積
し、異方性エッチングにより、堆積した厚さ分だけ当該第２
の薄膜を除去することにより、少なくとも前記選択エッ
チングによって除去すべき素子分離用絶縁膜の上にある
第２の薄膜を除去し、その後、前記選択エッチングを行なうことを特徴とする
もの。
【請求項７】請求項１ないし請求項６の半導体記憶装置
の製造方法において、前記絶縁性薄膜の厚さを、前記下部絶縁膜の厚さと同程
度の厚さないし下部絶縁膜の厚さの１０倍程度の厚さと
したことを特徴とするもの。
【請求項８】請求項１ないし請求項７の半導体記憶装置
の製造方法において、前記選択エッチングの後、前記素子分離用絶縁膜の除去
された半導体領域を含む半導体領域に、実質的に前記積
層ゲートおよび除去されなかった素子分離用絶縁膜に対
して自己整合的に、前記第１の高濃度不純物領域および
第２の高濃度不純物領域を形成することを特徴とするも
の。
【請求項９】下記の（Ａ）ないし（Ｃ）、（Ａ）半導体
基板に設けられた半導体領域に設定された第１導電型の
チャネル形成領域、（Ｂ）チャネル形成領域を挟んで配
置された第２導電型の第１の高濃度不純物領域および第
２の高濃度不純物領域、（Ｃ）チャネル形成領域の上に
形成された下記の(c1)ないし(c4)を有する積層ゲートで
あって、当該積層ゲートの側面を少なくとも実質的に下
部絶縁膜の上端まで覆う高さの絶縁性薄膜を伴う積層ゲ
ート、(c1)チャネル形成領域の上に形成された下部絶縁
膜、(c2)下部絶縁膜の上に形成された下部導電体層、(c
3)下部導電体層の上に形成された上部絶縁膜、(c4)上部
絶縁膜の上に形成された上部導電体層、を持つ複数のメ
モリセル、を行列配置したメモリアレイ部であって、同
一列に属するメモリセルの上部導電体層は連続的に形成
され、各メモリセルの第１の高濃度不純物領域および第
２の高濃度不純物領域は行方向に隣接するメモリセル間
でそれぞれ連続して形成され、第１の高濃度不純物領域
を挟んで隣接する２つの列に属するメモリセルの第１の
高濃度不純物領域は列方向に連続的に形成され、第２の
高濃度不純物領域を挟んで隣接する２つの列に属するメ
モリセルの第２の高濃度不純物領域は素子分離用絶縁膜
によって列方向に相互に電気的に分離されているメモリ
アレイ部、を備えたことを特徴とする半導体記憶装置。