JP2003282745A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
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- H01L29/42324—Gate electrodes for transistors with a floating gate
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- H—ELECTRICITY
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- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Abstract
(57)【要約】
【課題】 メモリセル間の配線間容量の低減を図る。
【解決手段】 半導体記憶装置は、半導体基板１１の素
子領域上に配置された第１のメモリセルと、この第１の
メモリセルと所定距離Ｘ離間して素子領域上に配置され
た第２のメモリセルと、第１及び第２のメモリセルを跨
いで形成され、第１及び第２のメモリセルを覆うシリコ
ン窒化膜２１とを具備し、このシリコン窒化膜２１の膜
厚ａは、前記所定距離Ｘの１５％以下である。
子領域上に配置された第１のメモリセルと、この第１の
メモリセルと所定距離Ｘ離間して素子領域上に配置され
た第２のメモリセルと、第１及び第２のメモリセルを跨
いで形成され、第１及び第２のメモリセルを覆うシリコ
ン窒化膜２１とを具備し、このシリコン窒化膜２１の膜
厚ａは、前記所定距離Ｘの１５％以下である。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置で
あるＮＡＮＤ型フラッシュメモリのメモリセルの構造に
関する。
あるＮＡＮＤ型フラッシュメモリのメモリセルの構造に
関する。
【０００２】
【従来の技術】以下に、ＮＡＮＤ型フラッシュメモリの
メモリセル構造を例に取り上げ、微細化により問題化し
てきた、隣接メモリセル間の干渉動作について説明す
る。
メモリセル構造を例に取り上げ、微細化により問題化し
てきた、隣接メモリセル間の干渉動作について説明す
る。
【０００３】フラッシュメモリは、代表的な種類として
ＮＯＲ型とＮＡＮＤ型とがある。ＮＡＮＤ型は、ＮＯＲ
型に比べて高集積化に有利な構成であるが、隣接メモリ
セル間の距離が短く、また複数のメモリセルの拡散層が
直列接続されている。このため、ＮＡＮＤ型では、隣接
メモリセル間の干渉動作が見え易い構成となっている。
ＮＯＲ型とＮＡＮＤ型とがある。ＮＡＮＤ型は、ＮＯＲ
型に比べて高集積化に有利な構成であるが、隣接メモリ
セル間の距離が短く、また複数のメモリセルの拡散層が
直列接続されている。このため、ＮＡＮＤ型では、隣接
メモリセル間の干渉動作が見え易い構成となっている。
【０００４】図１５（ａ）、（ｂ）、（ｃ）は、従来技
術によるＮＡＮＤ型フラッシュメモリの一例を示してい
る。ここで、図１５（ａ）はメモリセル部の等価回路図
を示し、図１５（ｂ）はメモリセル部の概略的な平面図
を示し、図１５（ｃ）はメモリセル部の概略的な断面図
を示す。図１５（ａ）、（ｂ）、（ｃ）において、符号
２乃至９は制御ゲート（Control Gate；ＣＧ）を示し、
符号１，１０は選択ゲートを示している。
術によるＮＡＮＤ型フラッシュメモリの一例を示してい
る。ここで、図１５（ａ）はメモリセル部の等価回路図
を示し、図１５（ｂ）はメモリセル部の概略的な平面図
を示し、図１５（ｃ）はメモリセル部の概略的な断面図
を示す。図１５（ａ）、（ｂ）、（ｃ）において、符号
２乃至９は制御ゲート（Control Gate；ＣＧ）を示し、
符号１，１０は選択ゲートを示している。
【０００５】図１６（ａ）、（ｂ）は、従来技術による
ＮＡＮＤ型フラッシュメモリのメモリセルの概略的な断
面図を示す。図１６（ａ）では、消去状態のメモリセル
を示しており、浮遊ゲート（Floating Gate；ＦＧ）か
ら電子を引き抜いた状態を便宜上“（＋）”で表してい
る。また、図１６（ｂ）では、書き込み状態のメモリセ
ルを示し、浮遊ゲートへ電子を注入した状態を便宜上
“（−）”で表している。
ＮＡＮＤ型フラッシュメモリのメモリセルの概略的な断
面図を示す。図１６（ａ）では、消去状態のメモリセル
を示しており、浮遊ゲート（Floating Gate；ＦＧ）か
ら電子を引き抜いた状態を便宜上“（＋）”で表してい
る。また、図１６（ｂ）では、書き込み状態のメモリセ
ルを示し、浮遊ゲートへ電子を注入した状態を便宜上
“（−）”で表している。
【０００６】図１７（ａ）、（ｂ）は、従来技術による
ＮＡＮＤ型フラッシュメモリのメモリセルの詳細な断面
図を示す。図１７（ｂ）は、図１７（ａ）と直交する方
向のメモリセルの断面図である。図１７（ａ）、（ｂ）
に示すように、従来技術によるＮＡＮＤ型フラッシュメ
モリのメモリセルは、半導体シリコン基板１１１の素子
領域上に複数のメモリセルが配置されている。これらメ
モリセルは、第１のゲート絶縁膜となるシリコン酸化膜
１１２と、浮遊ゲート（Floating Gate；ＦＧ）となる
多結晶シリコン膜１１３と、第２のゲート絶縁膜となる
ＯＮＯ（OxideNitride Oxide）膜１１４と、制御ゲート
（Control Gate；ＣＧ）となる多結晶シリコン膜１１５
とをそれぞれ具備している。そして、シリコン窒化膜１
２１が複数のメモリセルを跨いで形成され、このシリコ
ン窒化膜１２１でメモリセルがそれぞれ覆われている。
ＮＡＮＤ型フラッシュメモリのメモリセルの詳細な断面
図を示す。図１７（ｂ）は、図１７（ａ）と直交する方
向のメモリセルの断面図である。図１７（ａ）、（ｂ）
に示すように、従来技術によるＮＡＮＤ型フラッシュメ
モリのメモリセルは、半導体シリコン基板１１１の素子
領域上に複数のメモリセルが配置されている。これらメ
モリセルは、第１のゲート絶縁膜となるシリコン酸化膜
１１２と、浮遊ゲート（Floating Gate；ＦＧ）となる
多結晶シリコン膜１１３と、第２のゲート絶縁膜となる
ＯＮＯ（OxideNitride Oxide）膜１１４と、制御ゲート
（Control Gate；ＣＧ）となる多結晶シリコン膜１１５
とをそれぞれ具備している。そして、シリコン窒化膜１
２１が複数のメモリセルを跨いで形成され、このシリコ
ン窒化膜１２１でメモリセルがそれぞれ覆われている。
【０００７】次に、微細化に伴う隣接メモリセル間の容
量の増加によって顕在化してきた問題について、図１８
（ａ）、（ｂ）、（ｃ）の３つのメモリセルが並んだ模
式図を用いて説明する。
量の増加によって顕在化してきた問題について、図１８
（ａ）、（ｂ）、（ｃ）の３つのメモリセルが並んだ模
式図を用いて説明する。
【０００８】まず、図１８（ａ）に示すように、ＮＡＮ
Ｄ型フラッシュメモリは、データの書き込み（書き換
え）を行う際に、必ず一括してメモリセルのデータを消
去する（浮遊ゲートから電子を引き抜いた状態にす
る）。そして、書き込みたい所望のデータ配列に対応さ
せて、必要があれば浮遊ゲートに電子を注入していく。
ここでは、図１８（ａ）に示すメモリセルＡ及びＢは
“０”データ、メモリセルＣには“１”データを記憶さ
せることとし、“０”データには書き込み状態のメモリ
セルを、“１”データには消去状態のメモリセルを対応
させる。また、データの書き込み順序は、メモリセルＡ
→Ｂ→Ｃの順とする。そして、メモリセルＡにデータを
書き込んだ状態が図１８（ｂ）である。同様に、メモリ
セルＢ及びＣにデータを書き込んだ状態が図１８（ｃ）
である。
Ｄ型フラッシュメモリは、データの書き込み（書き換
え）を行う際に、必ず一括してメモリセルのデータを消
去する（浮遊ゲートから電子を引き抜いた状態にす
る）。そして、書き込みたい所望のデータ配列に対応さ
せて、必要があれば浮遊ゲートに電子を注入していく。
ここでは、図１８（ａ）に示すメモリセルＡ及びＢは
“０”データ、メモリセルＣには“１”データを記憶さ
せることとし、“０”データには書き込み状態のメモリ
セルを、“１”データには消去状態のメモリセルを対応
させる。また、データの書き込み順序は、メモリセルＡ
→Ｂ→Ｃの順とする。そして、メモリセルＡにデータを
書き込んだ状態が図１８（ｂ）である。同様に、メモリ
セルＢ及びＣにデータを書き込んだ状態が図１８（ｃ）
である。
【０００９】次に、図１８（ｃ）、図１９を用いて、デ
ータを書き込んだ後のメモリセルの閾値電圧について説
明する。
ータを書き込んだ後のメモリセルの閾値電圧について説
明する。
【００１０】ＮＡＮＤ型フラッシュメモリでは、どのメ
モリセルにおいても書き込みセルの閾値がある一定の値
となるように、所定の技術を用いて書き込みを行ってい
る。しかし、メモリセルＡにデータを書き込んだ後に、
メモリセルＢにデータを書き込むためには、図１８
（ｃ）に示す寄生容量Ｄによって、メモリセルＡの閾値
が変動する現象が起きる（以下、このような現象による
閾値変動を“干渉動作”と表現する。）。一方、メモリ
セルＢに関しては、寄生容量Ｄが働いた状態で書き込み
閾値を合わせ込み、かつメモリセルＣに対しては書き込
みが行われていないため、メモリセルＢの閾値変動は起
こらない。
モリセルにおいても書き込みセルの閾値がある一定の値
となるように、所定の技術を用いて書き込みを行ってい
る。しかし、メモリセルＡにデータを書き込んだ後に、
メモリセルＢにデータを書き込むためには、図１８
（ｃ）に示す寄生容量Ｄによって、メモリセルＡの閾値
が変動する現象が起きる（以下、このような現象による
閾値変動を“干渉動作”と表現する。）。一方、メモリ
セルＢに関しては、寄生容量Ｄが働いた状態で書き込み
閾値を合わせ込み、かつメモリセルＣに対しては書き込
みが行われていないため、メモリセルＢの閾値変動は起
こらない。
【００１１】実際には、メモリセルは２次元に配列され
ているので、ここで取り上げた例の方向（同一ＮＡＮＤ
列内の隣接メモリセル間）以外にも、同一ワード線内の
隣接メモリセル間（図の奥行き方向）や、隣接ＮＡＮＤ
列の隣接ワード線に位置するメモリセル間（斜め隣方
向）に対しても干渉動作が起こる。さらに、その干渉動
作の大きさは、記憶させるデータの内容に依存し、隣接
メモリセルに書き込みセルが多くなるほど影響も大きく
なるため、常に一定とは限らない。従って、ＬＳＩ規模
でのメモリセルの書き込み閾値分布（個々のメモリセル
の閾値ばらつき）として捉えた場合、加工精度や印加電
圧のばらつきに起因した閾値ばらつきに加えて、予想以
上に閾値ばらつきが大きくなるという問題が起きる。
ているので、ここで取り上げた例の方向（同一ＮＡＮＤ
列内の隣接メモリセル間）以外にも、同一ワード線内の
隣接メモリセル間（図の奥行き方向）や、隣接ＮＡＮＤ
列の隣接ワード線に位置するメモリセル間（斜め隣方
向）に対しても干渉動作が起こる。さらに、その干渉動
作の大きさは、記憶させるデータの内容に依存し、隣接
メモリセルに書き込みセルが多くなるほど影響も大きく
なるため、常に一定とは限らない。従って、ＬＳＩ規模
でのメモリセルの書き込み閾値分布（個々のメモリセル
の閾値ばらつき）として捉えた場合、加工精度や印加電
圧のばらつきに起因した閾値ばらつきに加えて、予想以
上に閾値ばらつきが大きくなるという問題が起きる。
【００１２】
【発明が解決しようとする課題】上記のような隣接セル
間の干渉動作の問題は、従来は無視できる大きさであっ
たが、微細化が進むにつれて無視できない大きさになっ
てきた。これにより、次のような問題が顕著となってき
た。
間の干渉動作の問題は、従来は無視できる大きさであっ
たが、微細化が進むにつれて無視できない大きさになっ
てきた。これにより、次のような問題が顕著となってき
た。
【００１３】上記の干渉動作により、書き込みセルの閾
値電圧が、所望の閾値よりも高い方向へ変動する。この
ため、読み出し時の非選択セルをＯＮ状態にさせるため
の電圧に対する余裕が無くなる等、特性面で不利とな
る。
値電圧が、所望の閾値よりも高い方向へ変動する。この
ため、読み出し時の非選択セルをＯＮ状態にさせるため
の電圧に対する余裕が無くなる等、特性面で不利とな
る。
【００１４】また、この干渉動作による閾値変動の大き
さをあらかじめ設計値に反映させることもできるが、パ
ラメータが複雑化し、最適化作業も困難になるため、開
発効率が低下する。
さをあらかじめ設計値に反映させることもできるが、パ
ラメータが複雑化し、最適化作業も困難になるため、開
発効率が低下する。
【００１５】さらに、近年盛んになってきた１つのメモ
リセルに対して複数の書き込み閾値を設定する多値技術
においては、従来の２値技術に比べて、書き込み閾値電
圧の設定も高くなり、干渉動作もより大きくなる上、２
値技術に比べて、より高精度な書き込み閾値分布の制御
が要求されるために、読み出しや書き込み電圧の設定余
裕が無くなり、製品設計も複雑困難になる等、問題は多
い。
リセルに対して複数の書き込み閾値を設定する多値技術
においては、従来の２値技術に比べて、書き込み閾値電
圧の設定も高くなり、干渉動作もより大きくなる上、２
値技術に比べて、より高精度な書き込み閾値分布の制御
が要求されるために、読み出しや書き込み電圧の設定余
裕が無くなり、製品設計も複雑困難になる等、問題は多
い。
【００１６】本発明は上記課題を解決するためになされ
たものであり、その目的とするところは、隣接メモリセ
ル間の配線間容量の低減を図ることが可能な半導体記憶
装置を提供することにある。
たものであり、その目的とするところは、隣接メモリセ
ル間の配線間容量の低減を図ることが可能な半導体記憶
装置を提供することにある。
【００１７】
【課題を解決するための手段】本発明は、前記目的を達
成するために以下に示す手段を用いている。
成するために以下に示す手段を用いている。
【００１８】本発明の第１の視点による半導体記憶装置
は、半導体基板の素子領域上に配置された第１のメモリ
セルと、前記第１のメモリセルと所定距離離間して前記
素子領域上に配置された第２のメモリセルと、前記第１
及び第２のメモリセルを跨いで形成され、前記第１及び
第２のメモリセルを覆うシリコン窒化膜とを具備し、前
記シリコン窒化膜の膜厚は、前記所定距離の１５％以下
である。
は、半導体基板の素子領域上に配置された第１のメモリ
セルと、前記第１のメモリセルと所定距離離間して前記
素子領域上に配置された第２のメモリセルと、前記第１
及び第２のメモリセルを跨いで形成され、前記第１及び
第２のメモリセルを覆うシリコン窒化膜とを具備し、前
記シリコン窒化膜の膜厚は、前記所定距離の１５％以下
である。
【００１９】本発明の第２の視点による半導体記憶装置
は、半導体基板の素子領域上に配置された第１のメモリ
セルと、前記第１のメモリセルと所定距離離間して前記
素子領域上に配置された第２のメモリセルと、前記第１
のメモリセルの側面に形成され、第１のシリコン窒化膜
からなる第１の側壁絶縁膜と、前記第２のメモリセルの
側面に形成され、前記第１のシリコン窒化膜からなる第
２の側壁絶縁膜と、前記第１及び第２のメモリセルを跨
いで形成され、前記第１及び第２の側壁絶縁膜を介して
前記第１及び第２のメモリセルを覆う第２のシリコン窒
化膜とを具備し、前記第１の側壁絶縁膜と前記第２のシ
リコン窒化膜との合計膜厚、及び前記第２の側壁絶縁膜
と前記第２のシリコン窒化膜との合計膜厚は、それぞれ
前記所定距離の１５％以下である。
は、半導体基板の素子領域上に配置された第１のメモリ
セルと、前記第１のメモリセルと所定距離離間して前記
素子領域上に配置された第２のメモリセルと、前記第１
のメモリセルの側面に形成され、第１のシリコン窒化膜
からなる第１の側壁絶縁膜と、前記第２のメモリセルの
側面に形成され、前記第１のシリコン窒化膜からなる第
２の側壁絶縁膜と、前記第１及び第２のメモリセルを跨
いで形成され、前記第１及び第２の側壁絶縁膜を介して
前記第１及び第２のメモリセルを覆う第２のシリコン窒
化膜とを具備し、前記第１の側壁絶縁膜と前記第２のシ
リコン窒化膜との合計膜厚、及び前記第２の側壁絶縁膜
と前記第２のシリコン窒化膜との合計膜厚は、それぞれ
前記所定距離の１５％以下である。
【００２０】本発明の第３の視点による半導体記憶装置
は、半導体基板の素子領域上に配置された第１のメモリ
セルと、前記第１のメモリセルと所定距離離間して前記
素子領域上に配置された第２のメモリセルと、前記第１
のメモリセルの側面に形成され、第１のシリコン窒化膜
以外の絶縁膜からなる第１の側壁絶縁膜と、前記第２の
メモリセルの側面に形成され、前記第１のシリコン窒化
膜以外の絶縁膜からなる第２の側壁絶縁膜と、前記第１
及び第２のメモリセルを跨いで形成され、前記第１及び
第２の側壁絶縁膜を介して前記第１及び第２のメモリセ
ルを覆う第２のシリコン窒化膜とを具備し、前記第２の
シリコン窒化膜の膜厚は、前記所定距離の１５％以下で
ある。
は、半導体基板の素子領域上に配置された第１のメモリ
セルと、前記第１のメモリセルと所定距離離間して前記
素子領域上に配置された第２のメモリセルと、前記第１
のメモリセルの側面に形成され、第１のシリコン窒化膜
以外の絶縁膜からなる第１の側壁絶縁膜と、前記第２の
メモリセルの側面に形成され、前記第１のシリコン窒化
膜以外の絶縁膜からなる第２の側壁絶縁膜と、前記第１
及び第２のメモリセルを跨いで形成され、前記第１及び
第２の側壁絶縁膜を介して前記第１及び第２のメモリセ
ルを覆う第２のシリコン窒化膜とを具備し、前記第２の
シリコン窒化膜の膜厚は、前記所定距離の１５％以下で
ある。
【００２１】
【発明の実施の形態】本発明の実施の形態を以下に図面
を参照して説明する。この説明に際し、全図にわたり、
共通する部分には共通する参照符号を付す。
を参照して説明する。この説明に際し、全図にわたり、
共通する部分には共通する参照符号を付す。
【００２２】［第１の実施形態］第１の実施形態は、Ｎ
ＡＮＤ型フラッシュメモリのメモリセルの構造を例にあ
げて、このメモリセルの構成の一部となるシリコン窒化
膜の膜厚を規定したものである。
ＡＮＤ型フラッシュメモリのメモリセルの構造を例にあ
げて、このメモリセルの構成の一部となるシリコン窒化
膜の膜厚を規定したものである。
【００２３】図１（ａ）、図１（ｂ）は、本発明の第１
の実施形態に係る不揮発性半導体記憶装置の断面図を示
す。ここでは、不揮発性半導体記憶装置としてＮＡＮＤ
型フラッシュメモリを例にあげ、第１の実施形態に係る
不揮発性半導体記憶装置の構造について以下に説明す
る。
の実施形態に係る不揮発性半導体記憶装置の断面図を示
す。ここでは、不揮発性半導体記憶装置としてＮＡＮＤ
型フラッシュメモリを例にあげ、第１の実施形態に係る
不揮発性半導体記憶装置の構造について以下に説明す
る。
【００２４】図１（ａ）、図１（ｂ）に示すように、第
１の実施形態に係る不揮発性半導体記憶装置は、半導体
シリコン基板１１の素子領域上に複数のメモリセルが配
置されている。これらメモリセルは、第１のゲート絶縁
膜となるシリコン酸化膜１２と、浮遊ゲート（Floating
Gate；ＦＧ）となる多結晶シリコン膜１３と、第２の
ゲート絶縁膜となるＯＮＯ（Oxide Nitride Oxide）膜
１４と、制御ゲート（Control Gate；ＣＧ）となる多結
晶シリコン膜１５とをそれぞれ具備している。そして、
シリコン窒化膜２１が複数のメモリセルを跨いで形成さ
れ、このシリコン窒化膜２１でメモリセルがそれぞれ覆
われている。このシリコン窒化膜２１の膜厚ａは、以下
の式（１）に示すように、複数のメモリセルのうち隣接
するメモリセル間のゲート間スペース幅Ｘの１５％以下
となっている。
１の実施形態に係る不揮発性半導体記憶装置は、半導体
シリコン基板１１の素子領域上に複数のメモリセルが配
置されている。これらメモリセルは、第１のゲート絶縁
膜となるシリコン酸化膜１２と、浮遊ゲート（Floating
Gate；ＦＧ）となる多結晶シリコン膜１３と、第２の
ゲート絶縁膜となるＯＮＯ（Oxide Nitride Oxide）膜
１４と、制御ゲート（Control Gate；ＣＧ）となる多結
晶シリコン膜１５とをそれぞれ具備している。そして、
シリコン窒化膜２１が複数のメモリセルを跨いで形成さ
れ、このシリコン窒化膜２１でメモリセルがそれぞれ覆
われている。このシリコン窒化膜２１の膜厚ａは、以下
の式（１）に示すように、複数のメモリセルのうち隣接
するメモリセル間のゲート間スペース幅Ｘの１５％以下
となっている。
【００２５】
（シリコン窒化膜の膜厚ａ／ゲート間スペース幅Ｘ）×100≦15％…（１）
図２乃至図１２は、本発明の第１の実施形態に係る不揮
発性半導体記憶装置の製造工程の断面図を示す。図２乃
至図１２は、制御ゲートの加工からＰＭＤ（Pre Metal
Dielectric）工程までを示す概略的な断面図である。以
下に、ＮＡＮＤ型フラッシュメモリを例にあげ、このＮ
ＡＮＤ型フラッシュメモリのメモリセル部分の形成方法
について説明する。
発性半導体記憶装置の製造工程の断面図を示す。図２乃
至図１２は、制御ゲートの加工からＰＭＤ（Pre Metal
Dielectric）工程までを示す概略的な断面図である。以
下に、ＮＡＮＤ型フラッシュメモリを例にあげ、このＮ
ＡＮＤ型フラッシュメモリのメモリセル部分の形成方法
について説明する。
【００２６】まず、図２に示すように、半導体シリコン
基板１１上にシリコン酸化膜１２が形成され、このシリ
コン酸化膜１２上に浮遊ゲートとなる多結晶シリコン膜
１３が形成される。この多結晶シリコン膜１３は、単層
からなってもよいが、図２に示すように２層からなって
もよい。続いて、この多結晶シリコン膜１３上にＯＮＯ
膜１４が形成され、このＯＮＯ膜１４上に制御ゲートと
なる多結晶シリコン膜１５が形成される。続いて、この
多結晶シリコン膜１５上にタングステンシリサイド膜１
６が形成され、このタングステンシリサイド膜１６上に
制御ゲート加工時のマスク材として用いるシリコン酸化
膜１７が形成される。
基板１１上にシリコン酸化膜１２が形成され、このシリ
コン酸化膜１２上に浮遊ゲートとなる多結晶シリコン膜
１３が形成される。この多結晶シリコン膜１３は、単層
からなってもよいが、図２に示すように２層からなって
もよい。続いて、この多結晶シリコン膜１３上にＯＮＯ
膜１４が形成され、このＯＮＯ膜１４上に制御ゲートと
なる多結晶シリコン膜１５が形成される。続いて、この
多結晶シリコン膜１５上にタングステンシリサイド膜１
６が形成され、このタングステンシリサイド膜１６上に
制御ゲート加工時のマスク材として用いるシリコン酸化
膜１７が形成される。
【００２７】次に、図３に示すように、シリコン酸化膜
１７上に、例えば５００ｎｍの厚さのフォトレジスト１
８が塗布される。続いて、リソグラフィ技術により、フ
ォトレジスト１８が所望の制御ゲートパターンに加工さ
れる。ここで、制御ゲートパターンの配線幅Ｙ及びスペ
ース幅Ｘは、それぞれ例えば１６０ｎｍ程度である。
１７上に、例えば５００ｎｍの厚さのフォトレジスト１
８が塗布される。続いて、リソグラフィ技術により、フ
ォトレジスト１８が所望の制御ゲートパターンに加工さ
れる。ここで、制御ゲートパターンの配線幅Ｙ及びスペ
ース幅Ｘは、それぞれ例えば１６０ｎｍ程度である。
【００２８】次に、図４に示すように、フォトレジスト
１８をマスクとして、ＲＩＥ（Reactive Ion Etching）
技術を用いて、シリコン酸化膜１７が加工される。その
後、図５に示すように、アッシング技術を用いて、フォ
トレジスト１８が除去される。
１８をマスクとして、ＲＩＥ（Reactive Ion Etching）
技術を用いて、シリコン酸化膜１７が加工される。その
後、図５に示すように、アッシング技術を用いて、フォ
トレジスト１８が除去される。
【００２９】次に、図６に示すように、シリコン酸化膜
１７をマスクとして、ＲＩＥ技術を用いて、タングステ
ンシリサイド膜１６、多結晶シリコン膜１５、ＯＮＯ膜
１４、及び多結晶シリコン膜１３が加工される。これに
より、所望のゲートパターンが得られる。
１７をマスクとして、ＲＩＥ技術を用いて、タングステ
ンシリサイド膜１６、多結晶シリコン膜１５、ＯＮＯ膜
１４、及び多結晶シリコン膜１３が加工される。これに
より、所望のゲートパターンが得られる。
【００３０】次に、図７に示すように、ＲＴＰ（Rapid
Thermal Processing）技術を用いて、タングステンシリ
サイド膜１６、多結晶シリコン膜１５、ＯＮＯ膜１４、
及び多結晶シリコン膜１３の側面、シリコン酸化膜１２
の表面に、例えば１０ｎｍの厚さのシリコン酸化膜１９
が形成される。このシリコン酸化膜１９は、ゲート電極
加工後のダメージを回復するためのものである。
Thermal Processing）技術を用いて、タングステンシリ
サイド膜１６、多結晶シリコン膜１５、ＯＮＯ膜１４、
及び多結晶シリコン膜１３の側面、シリコン酸化膜１２
の表面に、例えば１０ｎｍの厚さのシリコン酸化膜１９
が形成される。このシリコン酸化膜１９は、ゲート電極
加工後のダメージを回復するためのものである。
【００３１】次に、図８に示すように、イオン注入技術
を用いて不純物としてＰ（リン）を半導体シリコン基板
１１内に注入した後、ＲＴＰ技術を用いて約９００℃の
熱処理を行うことにより不純物層の活性化を行う。これ
により、半導体シリコン基板１１内に、Ｎ型拡散層２０
が形成される。
を用いて不純物としてＰ（リン）を半導体シリコン基板
１１内に注入した後、ＲＴＰ技術を用いて約９００℃の
熱処理を行うことにより不純物層の活性化を行う。これ
により、半導体シリコン基板１１内に、Ｎ型拡散層２０
が形成される。
【００３２】次に、図９に示すように、ＬＰ−ＣＶＤ
（Low Pressure - Chemical Vapor Deposition）技術を
用いて、シリコン酸化膜１７、１９上に、例えば２０ｎ
ｍの厚さのシリコン窒化膜２１が堆積される。その結
果、シリコン窒化膜２１でメモリセルが覆われる。これ
により、後に酸化雰囲気中でアニールをしても、酸化剤
が基板１１に到達することを抑制できるとともに、タン
グステンシリサイド膜１６の異常酸化も抑制できる。
（Low Pressure - Chemical Vapor Deposition）技術を
用いて、シリコン酸化膜１７、１９上に、例えば２０ｎ
ｍの厚さのシリコン窒化膜２１が堆積される。その結
果、シリコン窒化膜２１でメモリセルが覆われる。これ
により、後に酸化雰囲気中でアニールをしても、酸化剤
が基板１１に到達することを抑制できるとともに、タン
グステンシリサイド膜１６の異常酸化も抑制できる。
【００３３】次に、図１０に示すように、常圧ＣＶＤ技
術を用いて、シリコン窒化膜２１上に、例えば６００ｎ
ｍの厚さのＢＰＳＧ（Boron Phosphorous Silicate Gla
ss）膜２２が堆積される。その後、図１１に示すよう
に、約８００℃の熱処理が行われ、ＢＰＳＧ膜２２をリ
フローする。
術を用いて、シリコン窒化膜２１上に、例えば６００ｎ
ｍの厚さのＢＰＳＧ（Boron Phosphorous Silicate Gla
ss）膜２２が堆積される。その後、図１１に示すよう
に、約８００℃の熱処理が行われ、ＢＰＳＧ膜２２をリ
フローする。
【００３４】次に、図１２に示すように、ＣＭＰ（Chem
ical Mechanical Polish）技術を用いて、ＢＰＳＧ膜２
２の表面が平坦化される。この際、シリコン窒化膜２１
がストッパーとして用いられ、ＢＰＳＧ膜２２の高さの
制御性を向上させる。
ical Mechanical Polish）技術を用いて、ＢＰＳＧ膜２
２の表面が平坦化される。この際、シリコン窒化膜２１
がストッパーとして用いられ、ＢＰＳＧ膜２２の高さの
制御性を向上させる。
【００３５】次に、図１（ａ）、図１（ｂ）に示すよう
に、ビット線となる上層配線（図示せず）との配線間容
量を考慮し、シリコン窒化膜２１及びＢＰＳＧ膜２２上
に、約５０ｎｍの厚さのＢＰＳＧ膜２３が堆積される。
に、ビット線となる上層配線（図示せず）との配線間容
量を考慮し、シリコン窒化膜２１及びＢＰＳＧ膜２２上
に、約５０ｎｍの厚さのＢＰＳＧ膜２３が堆積される。
【００３６】図１３は、本発明の第１の実施形態に係わ
り、シリコン窒化膜の膜厚及びゲート間スペース幅と干
渉動作による閾値変動量との関係図を示す。
り、シリコン窒化膜の膜厚及びゲート間スペース幅と干
渉動作による閾値変動量との関係図を示す。
【００３７】従来技術の問題は、メモリセル間に寄生す
る静電容量を無視できる程小さくできれば解決できる。
静電容量を一般的な平行平板キャパシタとして考える
と、静電容量は、電極面積と絶縁体の誘電率に比例し、
電極間距離に反比例する。従って、シリコン窒化膜の比
誘電率が約７．０、シリコン酸化膜の比誘電率が約３．
９であることに着目し、静電容量を小さくするために
は、シリコン窒化膜の膜厚を薄くすればよい。しかし、
シリコン窒化膜を薄くし過ぎると、プロセス面で加工制
御性が悪くなり、歩留りが低下する等の懸念もある。こ
のため、シリコン窒化膜をどれだけ薄くすればよいかが
ノウハウとなり、このシリコン窒化膜の膜厚の設定が非
常に重要となる。
る静電容量を無視できる程小さくできれば解決できる。
静電容量を一般的な平行平板キャパシタとして考える
と、静電容量は、電極面積と絶縁体の誘電率に比例し、
電極間距離に反比例する。従って、シリコン窒化膜の比
誘電率が約７．０、シリコン酸化膜の比誘電率が約３．
９であることに着目し、静電容量を小さくするために
は、シリコン窒化膜の膜厚を薄くすればよい。しかし、
シリコン窒化膜を薄くし過ぎると、プロセス面で加工制
御性が悪くなり、歩留りが低下する等の懸念もある。こ
のため、シリコン窒化膜をどれだけ薄くすればよいかが
ノウハウとなり、このシリコン窒化膜の膜厚の設定が非
常に重要となる。
【００３８】そこで、本発明の第１の実施形態では、シ
リコン窒化膜２１の膜厚ａを所定値に規定するために実
験を行い、図１３のような結果を得た。図１３のグラフ
において、横軸はシリコン窒化膜２１の膜厚／ゲート間
スペース幅Ｘを示し、縦軸は隣接セル間の干渉動作によ
る書き込み閾値変動量を示している。この結果によれ
ば、シリコン窒化膜２１の膜厚／ゲート間スペース幅Ｘ
が１５％程度でのところで、書き込み閾値変動量を小さ
くできることがわかる。
リコン窒化膜２１の膜厚ａを所定値に規定するために実
験を行い、図１３のような結果を得た。図１３のグラフ
において、横軸はシリコン窒化膜２１の膜厚／ゲート間
スペース幅Ｘを示し、縦軸は隣接セル間の干渉動作によ
る書き込み閾値変動量を示している。この結果によれ
ば、シリコン窒化膜２１の膜厚／ゲート間スペース幅Ｘ
が１５％程度でのところで、書き込み閾値変動量を小さ
くできることがわかる。
【００３９】つまり、「ゲート間のスペース幅Ｘに対し
て、シリコン窒化膜２１の膜厚を１５％以下に設定す
る」ことで、効率良く、特性に優れ、歩留りの安定した
製品が実現できることになる。尚、シリコン窒化膜の膜
厚ａは、プロセス面で加工制御から、ゲート間スペース
幅Ｘの約１％以上となる。
て、シリコン窒化膜２１の膜厚を１５％以下に設定す
る」ことで、効率良く、特性に優れ、歩留りの安定した
製品が実現できることになる。尚、シリコン窒化膜の膜
厚ａは、プロセス面で加工制御から、ゲート間スペース
幅Ｘの約１％以上となる。
【００４０】上記第１の実施形態によれば、メモリセル
を覆うようにシリコン窒化膜２１を形成した構造の場合
に、このシリコン窒化膜２１の膜厚を「ゲート間のスペ
ース幅Ｘに対して１５％以下に設定する」と規定してい
る。これにより、デザインルールが例えば１８０ｎｍ以
下に微細化した場合であっても、隣接メモリセル間にお
ける寄生容量を低減することができるため、この寄生容
量に起因した隣接セル間の干渉動作の影響を軽減するこ
とができる。従って、第１の実施形態によれば、製品設
計の容易さ、動作の安定性、歩留り、及び信頼性に優れ
た、ＮＡＮＤ型フラッシュメモリを提供することが可能
となる。
を覆うようにシリコン窒化膜２１を形成した構造の場合
に、このシリコン窒化膜２１の膜厚を「ゲート間のスペ
ース幅Ｘに対して１５％以下に設定する」と規定してい
る。これにより、デザインルールが例えば１８０ｎｍ以
下に微細化した場合であっても、隣接メモリセル間にお
ける寄生容量を低減することができるため、この寄生容
量に起因した隣接セル間の干渉動作の影響を軽減するこ
とができる。従って、第１の実施形態によれば、製品設
計の容易さ、動作の安定性、歩留り、及び信頼性に優れ
た、ＮＡＮＤ型フラッシュメモリを提供することが可能
となる。
【００４１】［第２の実施形態］第２の実施形態は、メ
モリセルの微細化による短チャネル効果の抑制のため
に、メモリセルにＬＤＤ構造を用いた不揮発性半導体記
憶装置の例である。
モリセルの微細化による短チャネル効果の抑制のため
に、メモリセルにＬＤＤ構造を用いた不揮発性半導体記
憶装置の例である。
【００４２】図１４は、本発明の第２の実施形態に係る
不揮発性半導体記憶装置の断面図を示す。図１４に示す
ように、第２の実施形態に係る不揮発性半導体記憶装置
において、第１の実施形態と異なる点は、メモリセルの
側面にスペーサ絶縁膜３０を形成し、ＬＤＤ構造の拡散
層を形成した点である。
不揮発性半導体記憶装置の断面図を示す。図１４に示す
ように、第２の実施形態に係る不揮発性半導体記憶装置
において、第１の実施形態と異なる点は、メモリセルの
側面にスペーサ絶縁膜３０を形成し、ＬＤＤ構造の拡散
層を形成した点である。
【００４３】具体的には、メモリセルの側面のシリコン
酸化膜１９上にはスペーサ絶縁膜３０が形成されてお
り、対向するスペーサ絶縁膜３０下の半導体シリコン基
板１１の表面にはＬＤＤ構造の第１及び第２の拡散層２
０ａ、２０ｂが形成されている。そして、スペーサ絶縁
膜３０としてシリコン窒化膜を用いた場合、スペーサ絶
縁膜３０とシリコン窒化膜２１との合計膜厚ｂは、ゲー
ト間スペース幅Ｘの１５％以下となっている。一方、ス
ペーサ絶縁膜３０としてシリコン窒化膜以外の絶縁膜を
用いた場合は、シリコン窒化膜２１の膜厚ａをゲート間
スペース幅Ｘの１５％以下になるように規定する。ここ
で、前記膜厚ａ、ｂは、プロセス面で加工制御から、ゲ
ート間スペース幅Ｘの約１％以上となる。
酸化膜１９上にはスペーサ絶縁膜３０が形成されてお
り、対向するスペーサ絶縁膜３０下の半導体シリコン基
板１１の表面にはＬＤＤ構造の第１及び第２の拡散層２
０ａ、２０ｂが形成されている。そして、スペーサ絶縁
膜３０としてシリコン窒化膜を用いた場合、スペーサ絶
縁膜３０とシリコン窒化膜２１との合計膜厚ｂは、ゲー
ト間スペース幅Ｘの１５％以下となっている。一方、ス
ペーサ絶縁膜３０としてシリコン窒化膜以外の絶縁膜を
用いた場合は、シリコン窒化膜２１の膜厚ａをゲート間
スペース幅Ｘの１５％以下になるように規定する。ここ
で、前記膜厚ａ、ｂは、プロセス面で加工制御から、ゲ
ート間スペース幅Ｘの約１％以上となる。
【００４４】尚、第１の拡散層２０ａは、スペーサ絶縁
膜３０下の半導体シリコン基板１１の表面に形成されて
いる。第２の拡散層２０ｂは、対向するスペーサ絶縁膜
３０間（第１の拡散層２０ａ間）下の半導体シリコン基
板１１の表面に、第１の拡散層２０ａに接して形成され
ている。この第２の拡散層２０ｂは、第１の拡散層２０
ａよりも高濃度である。
膜３０下の半導体シリコン基板１１の表面に形成されて
いる。第２の拡散層２０ｂは、対向するスペーサ絶縁膜
３０間（第１の拡散層２０ａ間）下の半導体シリコン基
板１１の表面に、第１の拡散層２０ａに接して形成され
ている。この第２の拡散層２０ｂは、第１の拡散層２０
ａよりも高濃度である。
【００４５】上記のような第２の実施形態に係る半導体
記憶装置は、次のように形成される。
記憶装置は、次のように形成される。
【００４６】まず、図２乃至図８に示すように、第１の
実施形態と同様に、タングステンシリサイド膜１６、多
結晶シリコン膜１５、ＯＮＯ膜１４、及び多結晶シリコ
ン膜１３の側面、シリコン酸化膜１２の表面に、例えば
１０ｎｍの厚さのシリコン酸化膜１９が形成される。
実施形態と同様に、タングステンシリサイド膜１６、多
結晶シリコン膜１５、ＯＮＯ膜１４、及び多結晶シリコ
ン膜１３の側面、シリコン酸化膜１２の表面に、例えば
１０ｎｍの厚さのシリコン酸化膜１９が形成される。
【００４７】次に、図１４に示すように、イオン注入技
術を用いて不純物としてＰ（リン）を半導体シリコン基
板１１内に注入した後、熱処理を行うことにより不純物
層の活性化を行う。これにより、半導体シリコン基板１
１内に、低濃度の第１のＮ型拡散層２０ａが形成され
る。
術を用いて不純物としてＰ（リン）を半導体シリコン基
板１１内に注入した後、熱処理を行うことにより不純物
層の活性化を行う。これにより、半導体シリコン基板１
１内に、低濃度の第１のＮ型拡散層２０ａが形成され
る。
【００４８】次に、図１４に示すように、メモリセルの
側面のシリコン酸化膜１９上にスペーサ絶縁膜３０が形
成される。次に、イオン注入技術を用いて不純物として
Ｐ（リン）を半導体シリコン基板１１内に注入した後、
熱処理を行うことにより不純物層の活性化を行う。これ
により、半導体シリコン基板１１内に、高濃度の第２の
Ｎ型拡散層２０ｂが形成される。その後は、第１の実施
形態と同様であるため、説明は省略する。
側面のシリコン酸化膜１９上にスペーサ絶縁膜３０が形
成される。次に、イオン注入技術を用いて不純物として
Ｐ（リン）を半導体シリコン基板１１内に注入した後、
熱処理を行うことにより不純物層の活性化を行う。これ
により、半導体シリコン基板１１内に、高濃度の第２の
Ｎ型拡散層２０ｂが形成される。その後は、第１の実施
形態と同様であるため、説明は省略する。
【００４９】上記第２の実施形態によれば、第１の実施
形態と同様の効果を得ることができる。
形態と同様の効果を得ることができる。
【００５０】さらに、メモリセルの拡散層にＬＤＤ構造
を適用することにより、メモリセルの微細化を図った場
合であっても、短チャネル効果の発生を抑制することが
できる。
を適用することにより、メモリセルの微細化を図った場
合であっても、短チャネル効果の発生を抑制することが
できる。
【００５１】その他、本発明は、上記各実施形態に限定
されるものではなく、実施段階ではその要旨を逸脱しな
い範囲で、種々に変形することが可能である。さらに、
上記実施形態には種々の段階の発明が含まれており、開
示される複数の構成要件における適宜な組み合わせによ
り種々の発明が抽出され得る。例えば、実施形態に示さ
れる全構成要件から幾つかの構成要件が削除されても、
発明が解決しようとする課題の欄で述べた課題が解決で
き、発明の効果の欄で述べられている効果が得られる場
合には、この構成要件が削除された構成が発明として抽
出され得る。
されるものではなく、実施段階ではその要旨を逸脱しな
い範囲で、種々に変形することが可能である。さらに、
上記実施形態には種々の段階の発明が含まれており、開
示される複数の構成要件における適宜な組み合わせによ
り種々の発明が抽出され得る。例えば、実施形態に示さ
れる全構成要件から幾つかの構成要件が削除されても、
発明が解決しようとする課題の欄で述べた課題が解決で
き、発明の効果の欄で述べられている効果が得られる場
合には、この構成要件が削除された構成が発明として抽
出され得る。
【００５２】
【発明の効果】以上説明したように本発明によれば、メ
モリセル間の配線間容量の低減を図ることが可能な半導
体記憶装置を提供できる。
モリセル間の配線間容量の低減を図ることが可能な半導
体記憶装置を提供できる。
【図１】図１（ａ）は本発明の第１の実施形態に係わる
不揮発性半導体記憶装置を示す断面図、図１（ｂ）は図
１（ａ）に対して直交方向の不揮発性半導体記憶装置を
示す断面図。
不揮発性半導体記憶装置を示す断面図、図１（ｂ）は図
１（ａ）に対して直交方向の不揮発性半導体記憶装置を
示す断面図。
【図２】本発明の第１の実施形態に係わる不揮発性半導
体記憶装置の製造工程を示す断面図。
体記憶装置の製造工程を示す断面図。
【図３】図２に続く、本発明の第１の実施形態に係わる
不揮発性半導体記憶装置の製造工程を示す断面図。
不揮発性半導体記憶装置の製造工程を示す断面図。
【図４】図３に続く、本発明の第１の実施形態に係わる
不揮発性半導体記憶装置の製造工程を示す断面図。
不揮発性半導体記憶装置の製造工程を示す断面図。
【図５】図４に続く、本発明の第１の実施形態に係わる
不揮発性半導体記憶装置の製造工程を示す断面図。
不揮発性半導体記憶装置の製造工程を示す断面図。
【図６】図５に続く、本発明の第１の実施形態に係わる
不揮発性半導体記憶装置の製造工程を示す断面図。
不揮発性半導体記憶装置の製造工程を示す断面図。
【図７】図６に続く、本発明の第１の実施形態に係わる
不揮発性半導体記憶装置の製造工程を示す断面図。
不揮発性半導体記憶装置の製造工程を示す断面図。
【図８】図７に続く、本発明の第１の実施形態に係わる
不揮発性半導体記憶装置の製造工程を示す断面図。
不揮発性半導体記憶装置の製造工程を示す断面図。
【図９】図８に続く、本発明の第１の実施形態に係わる
不揮発性半導体記憶装置の製造工程を示す断面図。
不揮発性半導体記憶装置の製造工程を示す断面図。
【図１０】図９に続く、本発明の第１の実施形態に係わ
る不揮発性半導体記憶装置の製造工程を示す断面図。
る不揮発性半導体記憶装置の製造工程を示す断面図。
【図１１】図１０に続く、本発明の第１の実施形態に係
わる不揮発性半導体記憶装置の製造工程を示す断面図。
わる不揮発性半導体記憶装置の製造工程を示す断面図。
【図１２】図１１に続く、本発明の第１の実施形態に係
わる不揮発性半導体記憶装置の製造工程を示す断面図。
わる不揮発性半導体記憶装置の製造工程を示す断面図。
【図１３】本発明の第１の実施形態に係わり、シリコン
窒化膜の膜厚及びゲート間スペース幅と干渉動作による
閾値変動量との関係を示す図。
窒化膜の膜厚及びゲート間スペース幅と干渉動作による
閾値変動量との関係を示す図。
【図１４】本発明の第２の実施形態に係わる不揮発性半
導体記憶装置を示す断面図。
導体記憶装置を示す断面図。
【図１５】図１５（ａ）、（ｂ）、（ｃ）は従来技術に
よるＮＡＮＤ型フラッシュメモリを示す一例図であり、
図１５（ａ）はメモリセル部を示す等価回路図、図１５
（ｂ）はメモリセル部を示す概略的な平面図、図１５
（ｃ）はメモリセル部を示す概略的な断面図。
よるＮＡＮＤ型フラッシュメモリを示す一例図であり、
図１５（ａ）はメモリセル部を示す等価回路図、図１５
（ｂ）はメモリセル部を示す概略的な平面図、図１５
（ｃ）はメモリセル部を示す概略的な断面図。
【図１６】図１６（ａ）、（ｂ）は、従来技術によるＮ
ＡＮＤ型フラッシュメモリのメモリセルを示す概略的な
断面図。
ＡＮＤ型フラッシュメモリのメモリセルを示す概略的な
断面図。
【図１７】図１７（ａ）、（ｂ）は、従来技術によるＮ
ＡＮＤ型フラッシュメモリのメモリセルを示す詳細な断
面図。
ＡＮＤ型フラッシュメモリのメモリセルを示す詳細な断
面図。
【図１８】図１８（ａ）、（ｂ）、（ｃ）は、従来技術
によるＮＡＮＤ型フラッシュメモリのメモリセルを示す
断面図。
によるＮＡＮＤ型フラッシュメモリのメモリセルを示す
断面図。
【図１９】従来技術によるデータを書き込んだ後のメモ
リセルの閾値電圧について説明する図。
リセルの閾値電圧について説明する図。
１１…半導体シリコン基板、
１２、１７、１９…シリコン酸化膜、
１３、１５…多結晶シリコン膜、
１４…ＯＮＯ膜、
１６…タングステンシリサイド膜、
１８…フォトレジスト、
２０…Ｎ型拡散層、
２１…シリコン窒化膜、
２２、２３…ＢＰＳＧ膜、
Ｘ…ゲート間スペース幅、
Ｙ…ゲート幅。
─────────────────────────────────────────────────────
フロントページの続き
Ｆターム(参考） 5F083 EP02 EP23 EP55 EP56 EP63
EP68 EP76 ER22 GA03 JA04
JA35 JA39 JA53 JA56 NA01
PR07 PR13 PR33 PR40
5F101 BA05 BA07 BA12 BA29 BA33
BA36 BB05 BD07 BD10 BD34
BD35 BE07 BF08 BH03 BH13
BH16
Claims (12)
- 【請求項１】 半導体基板の素子領域上に配置された第
１のメモリセルと、 前記第１のメモリセルと所定距離離間して前記素子領域
上に配置された第２のメモリセルと、 前記第１及び第２のメモリセルを跨いで形成され、前記
第１及び第２のメモリセルを覆うシリコン窒化膜とを具
備し、 前記シリコン窒化膜の膜厚は、前記所定距離の１５％以
下であることを特徴とする半導体記憶装置。 - 【請求項２】 半導体基板の素子領域上に配置された第
１のメモリセルと、 前記第１のメモリセルと所定距離離間して前記素子領域
上に配置された第２のメモリセルと、 前記第１のメモリセルの側面に形成され、第１のシリコ
ン窒化膜からなる第１の側壁絶縁膜と、 前記第２のメモリセルの側面に形成され、前記第１のシ
リコン窒化膜からなる第２の側壁絶縁膜と、 前記第１及び第２のメモリセルを跨いで形成され、前記
第１及び第２の側壁絶縁膜を介して前記第１及び第２の
メモリセルを覆う第２のシリコン窒化膜とを具備し、 前記第１の側壁絶縁膜と前記第２のシリコン窒化膜との
合計膜厚、及び前記第２の側壁絶縁膜と前記第２のシリ
コン窒化膜との合計膜厚は、それぞれ前記所定距離の１
５％以下であることを特徴とする半導体記憶装置。 - 【請求項３】 半導体基板の素子領域上に配置された第
１のメモリセルと、 前記第１のメモリセルと所定距離離間して前記素子領域
上に配置された第２のメモリセルと、 前記第１のメモリセルの側面に形成され、第１のシリコ
ン窒化膜以外の絶縁膜からなる第１の側壁絶縁膜と、 前記第２のメモリセルの側面に形成され、前記第１のシ
リコン窒化膜以外の絶縁膜からなる第２の側壁絶縁膜
と、 前記第１及び第２のメモリセルを跨いで形成され、前記
第１及び第２の側壁絶縁膜を介して前記第１及び第２の
メモリセルを覆う第２のシリコン窒化膜とを具備し、 前記第２のシリコン窒化膜の膜厚は、前記所定距離の１
５％以下であることを特徴とする半導体記憶装置。 - 【請求項４】 前記第１及び第２のメモリセルは、 前記素子領域上に形成された第１のゲート絶縁膜と、 前記第１のゲート絶縁膜上に形成された浮遊ゲート電極
と、 前記浮遊ゲート電極上に形成された第２のゲート絶縁膜
と、 前記第２のゲート絶縁膜上に形成された制御ゲート電極
とをそれぞれ具備し、 前記シリコン窒化膜は、前記制御ゲート電極、前記第２
のゲート絶縁膜及び前記浮遊ゲート電極の側面を覆って
いることを特徴とする請求項１に記載の半導体記憶装
置。 - 【請求項５】 前記第１及び第２のメモリセルは、 前記素子領域上に形成された第１のゲート絶縁膜と、 前記第１のゲート絶縁膜上に形成された浮遊ゲート電極
と、 前記浮遊ゲート電極上に形成された第２のゲート絶縁膜
と、 前記第２のゲート絶縁膜上に形成された制御ゲート電極
とをそれぞれ具備し、 前記第２のシリコン窒化膜は、前記制御ゲート電極、前
記第２のゲート絶縁膜及び前記浮遊ゲート電極の側面
を、前記第１及び第２の側壁絶縁膜を介して、覆ってい
ることを特徴とする請求項２又は３に記載の半導体記憶
装置。 - 【請求項６】 前記素子領域と隣接して素子分離領域が
形成されており、この素子分離領域はＳＴＩ構造である
ことを特徴とする請求項１乃至３のいずれか１項に記載
の半導体記憶装置。 - 【請求項７】 前記第１及び第２のメモリセルの側面に
おいて、前記第１及び第２のメモリセルと前記シリコン
窒化膜との間にシリコン酸化膜が形成されていることを
特徴とする請求項１に記載の半導体記憶装置。 - 【請求項８】 前記第１及び第２のメモリセルの側面に
おいて、前記第１のメモリセルと前記第１の側壁絶縁膜
との間、前記第２のメモリセルと前記第２の側壁絶縁膜
との間にシリコン酸化膜がそれぞれ形成されていること
を特徴とする請求項２又は３に記載の半導体記憶装置。 - 【請求項９】 前記所定距離は、１８０ｎｍ以下である
ことを特徴とする請求項１乃至３のいずれか１項に記載
の半導体記憶装置。 - 【請求項１０】 前記シリコン窒化膜の膜厚は、前記所
定距離の１％以上１５％以下であることを特徴とする請
求項１に記載の半導体記憶装置。 - 【請求項１１】 前記第１の側壁絶縁膜と前記第２のシ
リコン窒化膜との合計膜厚、及び前記第２の側壁絶縁膜
と前記第２のシリコン窒化膜との合計膜厚は、それぞれ
前記所定距離の１％以上１５％以下であることを特徴と
する請求項２に記載の半導体記憶装置。 - 【請求項１２】 前記第２のシリコン窒化膜の膜厚は、
前記所定距離の１％以上１５％以下であることを特徴と
する請求項３に記載の半導体記憶装置。
Priority Applications (2)
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|---|---|---|---|
| JP2002086678A JP2003282745A (ja) | 2002-03-26 | 2002-03-26 | 半導体記憶装置 |
| US10/383,754 US20030210582A1 (en) | 2002-03-26 | 2003-03-10 | Semiconductor memory device having a side wall insulation film |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002086678A JP2003282745A (ja) | 2002-03-26 | 2002-03-26 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003282745A true JP2003282745A (ja) | 2003-10-03 |
Family
ID=29233193
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002086678A Abandoned JP2003282745A (ja) | 2002-03-26 | 2002-03-26 | 半導体記憶装置 |
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|---|---|
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| JP (1) | JP2003282745A (ja) |
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2002
- 2002-03-26 JP JP2002086678A patent/JP2003282745A/ja not_active Abandoned
-
2003
- 2003-03-10 US US10/383,754 patent/US20030210582A1/en not_active Abandoned
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