KR20040019652A - 반도체 소자의 도전성 패턴 형성방법 - Google Patents

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Abstract

반도체 소자의 도전성 패턴 형성방법이 개시되어 있다. 반도체 기판 상에 제1 도전막을 형성하고 상기 제1 도전막 상에 유전막을 형성한다. 상기 유전막 상에 제2 도전막을 형성하고, 상기 제2 도전막의 일부 영역을 상기 유전막의 상부면이 노출되도록 제1 식각함으로써 상기 제2 도전막의 상단 폭보다 하단 폭이 넓도록 상기 제2 도전막 측면에 경사를 형성한다. 상기 식각된 제2 도전막 하부의 유전막 및 제1 도전막을 상기 기판의 상부면이 노출되도록 상기 제2 도전막의 하단 폭과 같은 폭으로 제2 식각한다. 이와 같이, 게이트 전극의 상부는 좁게 형성하고 하부는 넓게 형성함으로써, 주위의 패턴과 간섭을 피하면서도 기판 전체에 걸쳐 균일한 폭을 갖도록 게이트 전극을 형성할 수 있다.

Description

반도체 소자의 도전성 패턴 형성방법{METHOD FOR FORMING CONDUCTIVE PATTERN OF SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자의 도전성 패턴 형성방법에 관한 것으로, 보다 상세하게는 신뢰성이 향상된 반도체 소자의 도전성 패턴 형성방법에 관한 것이다.
반도체 메모리 장치는 데이타의 입출력이 빠르며 시간이 지남에 따라 데이타가 휘발되는 휘발성 메모리 장치 및 상대적으로 데이타의 입출력이 느리며 한번 데이터가 입력되면 그 상태가 유지되는 비휘발성 반도체 메모리(Non-Volatile semiconductor Memory:NVM) 장치로 크게 구분된다.
상기 비휘발성 반도체 메모리 장치로서 널리 사용되는 플래시 메모리 장치는 행들과 열들의 매트릭스로 배열된 복수 개의 메모리 셀들을 포함한다. 상기 플래시 메모리 장치는 어레이 내의 하나 또는 그 보다 많은 메모리 셀들의 내용을 전기적으로 프로그램(program) 하거나 읽는 능력을 갖으며, 또한 동시에 메모리 셀들의 전 어레이를 동시에 소거(erase)하는 능력을 갖는다.
일반적으로 상기 플래시 메모리 장치의 메모리 셀들은 행들과 열들로 배열된 부유 게이트 트랜지스터(floating gate transistor)를 이용하며, 각 부유 게이트 트랜지스터는 소오스, 드레인, 부유 게이트 및 제어 게이트(control gate)를 갖는다.
도 1은 종래의 일반적인 비휘발성 반도체 메모리 소자에 사용되는 트랜지스터의 단면도이다.
도 1을 참조하면, 부유 게이트(120)는 반도체 기판(100) 내에 형성된 채널 영역(160)과 겹쳐지고, 얇은 터널 산화막(110)을 통해 상기 채널 영역(160)의 양측에 위치한 소오스/드레인(150)의 에지 부분들과 겹쳐진다. 제어 게이트(140)는 부유 게이트(120) 상부에 놓이며, 산화막/질화막/산화막(Oxide/Nitride/Oxide:ONO)과 같은 중간 절연막(130)에 의해서 부유 게이트(120)로부터 절연된다.
상기 부유 게이트에 전자를 주입하는 동작을 프로그램이라 일컬으며, 반대로 상기 부유 게이트에 있는 전자를 방출하는 동작을 소거라 일컫는다.
상기 소거 동작을 빠르게 하기 위해서는 터널 산화막으로 전하의 이동량이 많아져야 한다. 또한, 반도체 소자 전체에 걸쳐 소거 동작을 일정하게 유지하기 위해서는 각각의 트랜지스터에 있어서 균일한 문턱 전압 분포를 확보해야 하므로 균일한 터널 산화막 두께 및 상기 터널 산화막과 접하는 게이트 폭이 균일하게 분포되어 있어야 한다. 그러나, 디자인 룰이 감소하면서 상기 메모리 셀들의 크기도 감소하게 되었으며, 상기 메모리 셀들의 게이트 폭 또한 감소하게 되었다. 상기와 같이 크기를 감소시키면, 실제 제조 공정에서는 웨이퍼 또는 칩 내에서 상기 게이트 폭이 불균일한 산포를 가지며, 이는 메모리 셀들의 소거 속도를 서로 다르게 만든다. 메모리 셀들의 소거 속도가 서로 다른 경우, 소거된 메모리 셀들의 문턱 전압들의 분포가 상대적으로 넓어진다. 따라서, 소거된 메모리 셀의 문턱 전압이 특정 전압 이하로 낮아지게 되어 소자의 신뢰성을 저하시키게 된다.
따라서, 본 발명의 목적은 신뢰성이 향상된 반도체 소자의 도전성 패턴 형성방벙을 제공하는 것이다.
도 1은 종래의 일반적인 비휘발성 반도체 메모리 소자에 사용되는 트랜지스터의 단면도이다.
도 2a 내지 도 2d는 본 발명의 바람직한 실시예 1에 의한 비휘발성 반도체 메모리 장치의 게이트 전극 형성방법에 대한 단면도이다.
도 3은 본 발명의 바람직한 실시예 1에 의한 비휘발성 반도체 메모리 장치의 게이트 전극 형성방법에 대한 사시도이다.
도 4a 내지 4b는 본 발명의 바람직한 실시예 1에 의한 비휘발성 반도체 메모리 장치의 게이트 전극 형성방법에 대한 단면도이다.
도 5a 내지 도 5c는 본 발명의 바람직한 실시예 2에 의한 비휘발성 반도체 메모리 장치의 게이트 전극 형성방법에 대한 단면도이다.
상기한 목적을 달성하기 위하여 본 발명은, 반도체 기판 상에 제1 도전막을 형성하는 단계, 상기 제1 도전막 상에 유전막을 형성하는 단계, 상기 유전막 상에 제2 도전막을 형성하는 단계, 상기 제2 도전막의 일부 영역을 상기 유전막의 상부면이 노출되도록 제1 식각함으로써 상기 제2 도전막의 상단 폭보다 하단 폭이 넓도록 상기 제2 도전막 측면에 경사를 형성하는 단계 및 상기 식각된 제2 도전막 하부의 유전막 및 제1 도전막을 상기 기판의 상부면이 노출되도록 상기 제2 도전막의 하단 폭과 같은 폭으로 제2 식각하는 단계를 포함한다.
상기한 목적을 달성하기 위하여 본 발명의 다른 방법은, 반도체 기판 상에 제1 도전막을 형성하는 단계, 상기 제1 도전막 상에 유전막을 형성하는 단계, 상기 유전막 상에 제2 도전막을 형성하는 단계, 상기 제2 도전막의 일부 영역을 상기 유전막의 상부면이 노출되도록 제1 식각하는 단계, 상기 제1 식각된 제2 도전막 하부의 유전막에 대해 제2 식각을 진행하고 상기 제1 도전막의 일부까지 식각하여 상기 제1 도전막의 상단 폭보다 하단 폭이 넓도록 상기 제1 도전막의 측면 상부에 경사를 형성하는 단계 및 상기 제2 식각으로 식각되지 않고 남은 제1 도전막을 상기 기판의 상부면이 노출되도록 제3 식각하는 단계를 포함한다.
이와 같이, 게이트 전극의 상부는 좁게 형성하고 하부는 넓게 형성함으로써, 주위의 패턴과 간섭을 피하면서도 기판 전체에 걸쳐 균일한 폭을 갖도록 게이트 전극을 형성할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
실시예 1
도 2a 내지 도 2d는 본 발명의 바람직한 실시예 1에 의한 비휘발성 반도체메모리 장치의 게이트 전극 형성방법에 대한 단면도이다.
도 3은 본 발명의 바람직한 실시예 1에 의한 비휘발성 반도체 메모리 장치의 게이트 전극 형성방법에 대한 사시도이다.
도 4a 내지 4b는 본 발명의 바람직한 실시예 1에 의한 비휘발성 반도체 메모리 장치의 게이트 전극 형성방법에 대한 단면도이다.
도 2a를 참조하면, 반도체 기판(200) 상에 실리콘 산화막(215), 폴리실리콘으로 이루어진 제1 부유 게이트막(220), 실리콘 질화막(232) 및 고온산화막(high temperature oxide)(234)을 순차적으로 형성한다. 통상의 사진공정 및 건식 식각 공정을 통해 고온 산화막(234)을 일부 영역 개구시켜 전기적 활성 영역을 정의하는 하드마스크 패턴을 형성한다. 상기 하드마스크 패턴를 식각 마스크로 하여 상기 하드마스크로 인해 노출된 실리콘 질화막(232), 제1 부유 게이트막(220), 실리콘 산화막(215) 및 반도체 기판(200)을 순차적으로 식각하여 트렌치(236)를 형성한다.
도 2b를 참조하면, 상기 고온 산화막(234)을 제거하고 USG(Undoped Silicate Glass)와 같은 소자분리용 산화막으로 상기 트렌치(236) 내부 및 실리콘 질화막(232) 상부를 도포한다. 이어서, 상기 실리콘 질화막(232)을 식각 정지층으로 이용하여 상기 산화막을 화학 기계적 연마(Chemical Mechanical Polishing:CMP, 이하, "CMP"라고 한다.) 방법으로 제거한 뒤, 상기 실리콘 질화막(232)을 인산 스트립으로 제거하여 필드 산화막(210)을 형성한다.
도 2c를 참조하면, 상기 필드 산화막(210) 및 제1 부유 게이트막(220)상에 일정두께로 폴리실리콘막을 증착하고 상기 폴리실리콘막 상에 통상의 사진 식각 공정을 적용하여 소정 선폭의 개구부를 갖는 포토레지스트 패턴(미도시)을 형성한다. 이어서, 상기 포토레지스트 패턴을 식각 마스크로 상기 포토레지스트 패턴으로 인해 노출된 상기 폴리실리콘막을 상기 필드 산화막(210)의 상부면이 노출되도록 식각하여 제2 부유 게이트막(240)을 형성한다.
도 2d를 참조하면, 상기 노출된 필드 산화막(210)을 포함하여 상기 제2 부유 게이트막(240) 상에 균일하게 제1 산화막, 질화막 및 제2 산화막을 순차적으로 증착하여 유전율이 높은 다층 유전막(250)을 형성한다.
상기 유전막(250) 상에 폴리실리콘을 증착하고 상기 폴리실리콘의 상부에 금속막을 증착한 후, 실리사이데이션 공정을 진행하여 금속 실리사이드막을 형성한다. 상기 공정으로 폴리실리콘막(260) 및 실리사이드막(270)으로 이루어진 컨트롤 게이트막(280)을 형성한다.
도 3을 참조하면, 상기 컨트롤 게이트막(280) 상에 통상의 사진 식각 공정으로 상기 컨트롤 게이트막(280)의 일부 영역이 노출되도록 게이트 라인 하드 마스크(284)를 형성한다.
도 4a를 참조하면, 게이트 라인 하드 마스크(284)를 식각 마스크로하여 Cl2, N2, O2, HBR 및 He 등의 가스를 조합한 제1 식각 가스로 상기 실리사이드막(270)을 이방성 식각하며 상기 제1 식각 가스로 계속 식각을 진행하여 상기 다층 유전막(250)이 노출되도록 상기 폴리실리콘막(260)을 경사지게 식각한다. 상기 조합된 제1 식각 가스는 동일 조건에서 상기 실리사이드막(270)을 빠르게 식각하며 상기 폴리실리콘막(260)을 상대적으로 느리게 식각한다. 따라서, 상기 폴리실리콘막(260)은 상대적으로 식각량이 적어 하부로 진행할수록 식각이 되지 않고 비스듬하게 경사를 형성하여 폭이 넓어지게 된다.
상기 경사지게 형성된 폴리실리콘막 패턴(260a)의 하부 넓이는 상부 넓이에 비해 상대적으로 5% 이상 넓어지게 된다. 따라서, 주위의 도전성 패턴과 간섭이 발생하지 않도록 게이트 전극의 폭을 줄이면서도 상기 게이트 전극의 하부는 넓게 형성하여 기판 전체에 걸쳐 각각의 게이트 전극의 하부 폭의 산포를 균일하게 이룰 수 있다.
도 4b를 참조하면, 식각 가스를 바꾸어가면서 상기 다층 유전막(250), 제2 부유 게이트막(240) 및 제1 부유 게이트막(220)을 순차적으로 이방성 식각한 후, 상기 게이트 라인 하드 마스크(284)를 제거함으로써, 제1 부유 게이트(220a), 제2 부유 게이트(240a), 다층 유전막 패턴(250a), 폴리실리콘막 패턴(260a) 및 실리사이드막 패턴(270a)으로 이루어진 게이트 전극을 완성한다.
후속 공정을 거쳐 상기 게이트 전극 양측 하부 영역의 기판에 이온 주입공정으로 소오스/드레인 영역을 정의하고, 전압을 인가하여 동작시켜 생성된 채널의 길이는 상기 게이트 전극의 부유 게이트 하부 넓이와 같게 된다.
따라서, 상기 상부 컨트롤 게이트 보다 상대적으로 부유 게이트와 산화막이 접촉하는 면적이 증가하므로, 상기 게이트 전극을 통한 전하 이동량이 증가하여 상기 게이트 전극으로 프로그램하고 소거하는 속도가 증가하게 된다.
실시예 2
도 5a 내지 도 5c는 본 발명의 바람직한 실시예 2에 의한 비휘발성 반도체 메모리 장치의 게이트 전극 형성방법에 대한 단면도이다.
실시예 2는 상기 실시예 1과 게이트 전극 식각 과정을 제외한 모든 순서가 동일하므로 중복되는 설명은 생략하기로 한다.
도 5a를 참조하면, 제1 부유 게이트막(220), 제2 부유 게이트막(240), 다층 유전막(250), 폴리실리콘막(260) 및 실리사이드막(270)을 적층하고 그 상부면에 게이트 라인 하드 마스크(284)를 형성한다. 상기 게이트 라인 하드 마스크(284)를 식각 마스크로하여 상기 실리사이드막(260) 및 폴리실리콘막(270)을 상기 다층 유전막(250)의 상부면이 노출되도록 이방성 식각한다.
도 5b를 참조하면, 상기 노출된 다층 유전막(250)을 CHF3, O2 및 Ar 등을 조합한 제1 식각 가스를 사용하여 이방성 식각하고, 상기 제1 식각 가스로 계속해서 하부에 노출된 제2 부유 게이트막(240)을 식각함으로써 측면에 경사면을 형성한다.
상기 조합된 제1 식각 상기 유전막(250)을 빠르게 식각하며 상기 제2 부유 게이트막(240)을 상대적으로 느리게 식각한다. 따라서, 상기 제2 부유 게이트막(240)은 식각량이 적어 하부로 진행할수록 식각이 되지 않고 비스듬하게 경사를 형성하여 폭이 넓어지게 된다.
따라서, 상기 제2 부유 게이트막(240)의 식각 출발점 보다 상기 제2 부유 게이트막(240)의 식각 종결점에서 게이트 폭이 상대적으로 5% 이상 증가되도록 한다. 상기 식각되는 두께는 제2 부유 게이트막(240)의 적층 두께에 비례하여 필요에 따라 상기 제2 부유 게이트막(240)의 일부 또는 전체가 될 수 있다.
도 5c를 참조하면, 상기 일부 경사 식각된 제2 부유 게이트(240b)의 식각 되지 않은 부위를 이방성 식각하고 계속해서 하부의 제1 부유 게이트막(220)을 식각하고 게이트 라인 하드 마스크(284)를 제거함으로써 제1 부유 게이트(220b), 제2 부유 게이트(240c), 다층 유전막 패턴(250b), 폴리실리콘막 패턴(260b) 및 실리사이드막 패턴(270b)로 이루어진 게이트 전극을 완성한다.
후속 공정을 거쳐 상기 게이트 전극 양측 하부 영역의 기판에 이온 주입공정으로 소오스/드레인 영역을 정의하고, 전압을 인가하여 동작시켜 생성된 채널의 길이는 상기 게이트 전극의 부유 게이트 하부 넓이와 같게 된다.
따라서, 기판 전체에 걸쳐 상기 게이트 전극 폭이 균일하여 형성된다. 또한, 상기 부유 게이트와 산화막이 접촉하는 면적이 증가하므로, 상기 게이트 전극을 통한 전하 이동량이 증가하여 상기 게이트 전극으로 소거하는 속도가 증가하게 된다.
상술한 바와 같이 본 발명에 의하면, 비휘발성 메모리 소자의 게이트를 패터닝하는 식각 기체를 바꾸어가며 상기 게이트 전극의 측면을 경사지게 형성함으로써 상기 게이트 전극의 상부보다 하부를 넓게 형성한다.
이와 같이, 게이트 전극의 상부는 좁게 형성하고 하부는 넓게 형성함으로써, 주위의 패턴과 간섭을 피하면서도 기판 전체에 걸쳐 균일한 폭을 갖도록 게이트 전극을 형성할 수 있다. 따라서, 반도체 소자의 신뢰성을 향상시킬 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (8)

  1. ⅰ) 반도체 기판 상에 제1 도전막을 형성하는 단계;
    ⅱ) 상기 제1 도전막 상에 유전막을 형성하는 단계;
    ⅲ) 상기 유전막 상에 제2 도전막을 형성하는 단계;
    ⅳ) 상기 제2 도전막의 일부 영역을 상기 유전막의 상부면이 노출되도록 상기 제2 도전막의 상단 폭보다 하단 폭이 넓게 제1 식각하는 단계; 및
    ⅴ) 상기 식각된 제2 도전막 하부의 유전막 및 제1 도전막을 상기 기판의 상부면이 노출되도록 상기 제2 도전막의 하단 폭과 같은 폭으로 제2 식각하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 도전성 패턴 형성방법.
  2. 제1항에 있어서, 상기 ⅱ) 단계의 유전막은 제1 산화막, 질화막 및 제2 산화막의 구조로 이루어지는 것을 특징으로 하는 반도체 소자의 도전성 패턴 형성방법.
  3. 제1항에 있어서, 상기 ⅲ) 단계의 제2 도전막은 폴리실리콘층 및 금속 실리사이드층의 2층으로 이루어지는 것을 특징으로 하는 반도체 소자의 도전성 패턴 형성방법.
  4. 제1항에 있어서, 상기 ⅳ) 단계는 Cl2, N2, O2, HBR 및 He 등을 조합한 기체를 사용하는 것을 특징으로 하는 반도체 소자의 도전성 패턴 형성방법.
  5. 제1항에 있어서, 상기 ⅳ) 단계의 제2 도전막의 하단 폭은 상단 폭보다 5% 이상 넓은 것을 특징으로 하는 반도체 소자의 도전성 패턴 형성방법.
  6. ⅰ) 반도체 기판 상에 제1 도전막을 형성하는 단계;
    ⅱ) 상기 제1 도전막 상에 유전막을 형성하는 단계;
    ⅲ) 상기 유전막 상에 제2 도전막을 형성하는 단계;
    ⅳ) 상기 제2 도전막의 일부 영역을 상기 유전막의 상부면이 노출되도록 제1 식각하는 단계;
    ⅴ) 상기 제1 식각된 제2 도전막 하부의 유전막 및 상기 제1 도전막의 일부까지 식각하여 상기 제1 도전막의 상단 폭보다 하단 폭이 넓도록 제2 식각하는 단계; 및
    ⅵ) 상기 제2 식각으로 식각되지 않고 남은 제1 도전막을 상기 기판의 상부면이 노출되도록 제3 식각하는 단계를 포함하는 반도체 소자의 도전성 패턴 형성방법.
  7. 제6항에 있어서, 상기 ⅴ) 단계는 CHF3, O2 및 Ar 등을 조합한 기체를 사용하는 것을 특징으로 하는 반도체 소자의 도전성 패턴 형성방법.
  8. 제6항에 있어서, 상기 ⅴ) 단계의 제1 도전막의 하단 폭은 상단 폭보다 5%이상 넓은 것을 특징으로 하는 반도체 소자의 도전성 패턴 형성방법.
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