JP2000040754A - フラッシュメモリデバイスの製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 フローティングゲートの表面積を最大化する
と共にフローティングゲートの表面の食刻損傷を防止す
るフラッシュメモリ素子の製造方法を提供する。 【解決手段】 半導体基板５１に活性領域を限定する素
子分離膜５３を形成する段階と、活性領域上にトンネル
酸化膜５５を形成する段階と、トンネル酸化膜形成後に
半導体基板の全面に半導体膜５７、保護膜及び第１導電
膜を順次形成する段階と、素子分離膜上の第１導電膜を
食刻してトンネル酸化膜上に第１導電膜パタンを形成す
る段階と、第１導電膜パタンの側壁にスペーサを形成す
る段階と、第１導電膜パタン及びスペーサをマスクとし
て保護膜を食刻し保護膜パタンを形成する段階と、保護
膜パタン間に露出した半導体膜を食刻してトンネル酸化
膜上に半導体膜パタンを形成して素子分離膜を露出し、
かつ保護膜パタンも露出する段階と、保護膜パタンを除
去し、また、半導体膜パタンをドーピングする段階と、
半導体膜パタンをドーピング後に半導体基板の全面に層
間絶縁膜６５及び第２導電膜６７を順次形成する段階
と、を含むことを特徴とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はフラッシュメモリデ
バイスの製造方法に関する。

【０００２】

【従来の技術】フラッシュメモリデバイスは、電源供給
がなくてもメモリセルの記憶データが消滅しないデバイ
スである。従って、コンピュータのメモリカード等に広
く使われている。フラッシュメモリデバイスには、フロ
ーティングゲートとコントロールゲート電極とが順に積
層された構造のメモリセルが広く用いられている。

【０００３】図１は、フラッシュメモリデバイスの断面
図である。

【０００４】図１を参照すれば、半導体基板１、例えば
Ｐ型のシリコン基板の表面にチャネル領域を介在して隔
離されたソース領域Ｓ及びドレイン領域Ｄが形成され
る。ソース領域Ｓ及びドレイン領域Ｄは半導体基板１と
異なる導電型の不純物でドーピングされた不純物層、即
ちＮ＋型の不純物層で形成される。チャネル領域上には
１００Å以下の薄いトンネル酸化膜３、フローティング
ゲートＦＧ、誘電体膜５及びコントロールゲート電極Ｃ
Ｇが順に形成される。

【０００５】この素子にデータを記憶（プログラム）す
る動作は、ドレイン領域Ｄに５〜７Ｖの電圧を印加し、
コントロールゲート電極ＣＧに１０〜１２Ｖの電圧を印
加することにより行われる。この際、ソース領域Ｓ及び
半導体基板１には０Ｖを印加する。このように、コント
ロールゲート電極ＣＧ、ソース領域Ｓ、ドレイン領域Ｄ
及び半導体基板１に電圧を印加すると、チャネル領域か
ら発生したホットキャリア、即ちチャネルホットエレク
トロンがトンネル酸化膜３を通過してフローティングゲ
ートＦＧに注入される。すると、この素子のしきい値電
圧が増加して、データがプログラムされたことになる。

【０００６】また、この素子の記憶データを消去する動
作は、コントロールゲート電極ＣＧ及び半導体基板１を
接地させ、ソース領域Ｓに１２〜１５Ｖの高い電圧を印
加することにより行われる。この際、ドレイン領域Ｄは
フローティングさせる。このようにコントロールゲート
電極ＣＧ、ソース領域Ｓ、ドレイン領域Ｄ及び半導体基
板１に電圧を印加すると、フローティングゲートＦＧと
ソース領域Ｓとの電圧差によりフローティングゲートＦ
Ｇ内の電子がトンネル酸化膜３を通過してソース領域に
到達する。これにより、フローティングゲートＦＧ内の
電子が全て除去される。すると、この素子のしきい値電
圧が初期値又はそれ以下になり、データの消去が行われ
たことになる。

【０００７】図２は、図１に示す素子の寄生容量を説明
する等価回路図である。

【０００８】図２を参照すると、コントロールゲート電
極ＣＧとフローティングゲートＦＧ間に絶縁体膜５によ
るキャパシタＣｉｐｏが、フローティングゲートＦＧと
半導体基板１間にトンネル酸化膜３によるキャパシタＣ
ｃｈが、フローティングゲートＦＧとソース領域Ｓ間に
トンネル酸化膜３によるキャパシタＣｓが、フローティ
ングゲートＦＧとドレイン領域Ｄ間にトンネル酸化膜３
によるキャパシタＣｄが、それぞれ寄生容量として形成
される。ここで、素子をプログラムするためにコントロ
ールゲート電極ＣＧ及びドレイン領域Ｄに電圧ＶＣＧ、
電圧Ｖｄを印加し、ソース領域Ｓ及び半導体基板１に０
Ｖを印加すると、フローティングゲートＦＧに誘起され
る電圧ＶＦＧ１は数式１のようになる。

【数１】ＶＦＧ１＝［Ｃｉｐｏ／（Ｃｉｐｏ＋Ｃｄ＋Ｃ
ｃｈ＋Ｃｓ）］×ＶＣＧ

【０００９】また、素子に記憶されたデータを消去する
ために、ドレイン領域Ｄをフローティングさせた状態で
コントロールゲート電極ＣＧ及び半導体基板１を接地
し、ソース領域Ｓに電圧Ｖｓを印加すると、フローティ
ングゲートＦＧに誘起される電圧ＶＦＧ２は数式２のよ
うになる。

【数２】ＶＦＧ２＝［Ｃｓ／（Ｃｃｈ＋Ｃｉｐｏ＋Ｃ
ｓ）］×Ｖｓ

【００１０】数式１及び数式２から、キャパシタＣｉｐ
ｏを増加させるほどプログラム効率及び消去効率が増大
することが分かる。

【００１１】これは、キャパシタＣｉｐｏが増加するほ
ど、プログラム時のフローティングゲートＦＧの誘起電
圧ＶＦＧ１がコントロールゲート電圧ＶＣＧに近づき、
消去時のフローティングゲートＦＧの誘起電圧ＶＦＧ２
が接地電位に近づくためである。従って、フラッシュメ
モリ素子特性を改善するためには、フローティングゲー
トとコントロールゲート電極との間のキャパシタＣｉｐ
ｏを増加させることが要求される。

【００１２】図３は図１の素子を用いたＮＯＲ型フラッ
シュメモリ素子のセルアレイ領域の回路図である。

【００１３】図３を参照すると、複数のビットラインＢ
／Ｌ１、Ｂ／Ｌ２が平行に配置され、複数の単位セルが
各ビットラインに並列に接続される。また、複数のビッ
トラインＢ／Ｌ１、Ｂ／Ｌ２を横切る方向に複数のワー
ドラインＷ／Ｌ１、Ｗ／Ｌ２が配置され、各ワードライ
ンは単位セルのコントロールゲート電極に接続される。
ここで、一本のビットラインに並列に接続された一対の
セルは、一つのソース領域を共有する。そして、ソース
領域はワードラインと平行した共通ソースラインＣ／Ｓ
に接続される。

【００１４】セルＣ１をプログラムするために、第１ワ
ードラインＷ／Ｌ１にプログラム電圧、例えば１０〜１
２Ｖを印加し、第１ビットラインＢ／Ｌ１に５〜７Ｖの
電圧を印加する。また、第２ワードラインＷ／Ｌ２及び
共通ソースラインＣ／Ｓは接地する。この際、セルＣ１
と第１ビットラインＢ／Ｌ１を共有するセルＣ２のフロ
ーティングゲートに誘起される電圧ＶＦＧ３は数式３の
ようになる。

【数３】ＶＦＧ３＝［Ｃｄ／（Ｃｃｈ＋Ｃｉｐｏ＋Ｃｓ
＋Ｃｄ）］×Ｖｄ

【００１５】ここで、ＶｄはセルＣ２のドレイン領域に
印加される電圧、即ち第１ビットラインＢ／Ｌ１に印加
される電圧である。

【００１６】セルＣ１をプログラムすると、セルＣ２の
フローティングゲートに数式３で表される電圧ＶＦＧ３
が誘起される。電圧ＶＦＧ３はドレイン電圧Ｖｄに比例
し、キャパシタＣｉｐｏが減少するほどドレイン電圧Ｖ
ｄに近づく。従って、キャパシタＣｉｐｏが減少する
と、非選択のセルＣ２がオンして選択したセルＣ１のプ
ログラム動作の妨害になる。このような現象をドレイン
オン現象と称する。つまり所望のセルのプログラム効率
を増大させるには、キャパシタＣｉｐｏを増加させてド
レインオン現象を抑制すればよい。

【００１７】図４は図３の回路図のレイアウト図であ
る。

【００１８】図４を参照すると、複数のワードライン１
５が平行に配置され、ワードライン１５に垂直に活性領
域１１が配置される。活性領域１１から延設された共通
ソース領域Ｓは、ワードライン１５間にワードライン１
５と平行に配置される。ワードライン１５下を介して共
通ソース領域Ｓと対する活性領域１１はセルのドレイン
領域Ｄに該当する。ドレイン領域Ｄにはビットラインコ
ンタクト１７が配置され、ビットラインコンタクト１７
を覆うビットライン１９はワードライン１５に垂直に配
置される。また、ビットライン１９の間にはワードライ
ン１５方向に隣接するセルのフローティングゲートを隔
離するための食刻マスク１３が位置する。

【００１９】図５〜図８は図４のＢＢ’線に沿って切断
した断面図であって、米国特許第５，６７５，１６２号
に開示されたフラッシュメモリ素子の製造方法を説明す
るための図面である。

【００２０】図５では、まず半導体基板２１の活性領域
と非活性領域とを限定するためのフィールド酸化膜２３
を形成し、活性領域の表面にトンネル酸化膜２５を形成
する。そしてトンネル酸化膜２５の形成された半導体基
板２１全面に第１ドーピングされた第１ポリシリコン膜
２７及びシリコン窒化膜２９を順次形成する。シリコン
窒化膜２９上には、図４の食刻マスク１３を使用してフ
ォトレジストパタン３１を形成する。

【００２１】図６では、フォトレジストパタン３１を食
刻マスクとして第１ポリシリコン膜２７が露出するまで
シリコン窒化膜２９を食刻することにより、活性領域の
上部を覆うシリコン窒化膜パタン２９を形成する。シリ
コン窒化膜パタン２９形成後、全面に第２ドーピングさ
れた第２ポリシリコン膜３３を形成する。

【００２２】図７では、第２ポリシリコン膜３３を異方
性食刻してシリコン窒化膜パタン２９の側面にスペーサ
３３’を形成する。次に、シリコン窒化膜パタン２９を
食刻マスクとして第１ポリシリコン膜２７を食刻するこ
とにより、第１ポリシリコン膜パタン２７を形成する。

【００２３】図８では、シリコン窒化膜パタン２９を除
去して第１ポリシリコン膜パタン２７を露出する。次
に、半導体基板２１全面にＯ／Ｎ／Ｏ（oxide/nitride/
oxide）膜のような絶縁体膜３５及び第３ポリシリコン
膜３７を順次に形成する。さらに、ワードライン１５の
形状のフォトマスクにより第３ポリシリコン膜３７、絶
縁体膜３５及び第１ポリシリコン膜パタン２７を食刻す
ることにより、フローティングゲート２７及びコントロ
ールゲート電極３７を形成する。

【００２４】米国特許第５,６７５,１６２号によると、
フローティングゲート２７とコントロールゲート電極３
７とが重なる面積を最大にするために、隣接するフロー
ティングゲート２７の間隔を写真工程の限界解像度より
小さく形成すると共に、フローティングゲート２７の縁
部に第２ポリシリコン膜３３によるスペーサ３３’を残
存させる。従って、フローティングゲート２７とコント
ロールゲート電極３７との間のキャパシタを最大にす
る。

【００２５】

【発明が解決しようとする課題】しかし、米国特許第
５,６７５,１６２号では、シリコン窒化膜パタン２９を
除去する際、第１ポリシリコン膜パタン２７の表面が食
刻損傷される。つまり、シリコン窒化膜パタン２９をプ
ラズマ食刻方法又は反応性イオン食刻方法で除去する
と、第１ポリシリコン膜パタン２７の表面に食刻損傷が
発生してフローティングゲート２７の表面モルホロジが
不良になる。他の方法として、シリコン窒化膜パタン２
９を、燐酸溶液を使用する湿式食刻工程で除去すると、
第１ポリシリコン膜パタン２７の一部が食刻されてフロ
ーティングゲート２７の表面が均一にならない。そのた
めに、フローティングゲート２７とコントロールゲート
電極３７との間の絶縁体膜３５のリーク電流特性及び破
壊電圧特性が低下してフラッシュメモリセルの信頼性、
プログラム特性及び消去特性が劣化する。

【００２６】本発明は、フローティングゲートの表面積
を最大化すると共にフローティングゲートの表面の食刻
損傷を防止するフラッシュメモリ素子の製造方法を提供
する。

【００２７】

【課題を解決するための手段】以上のような課題を解決
する本発明のフラッシュメモリデバイスの製造方法は、
半導体基板に活性領域を限定する素子分離膜を形成する
段階と、活性領域上にトンネル酸化膜を形成する段階
と、トンネル酸化膜形成後に半導体基板の全面に半導体
膜、保護膜及び第１導電膜を順次形成する段階と、素子
分離膜上の第１導電膜を食刻してトンネル酸化膜上に第
１導電膜パタンを形成する段階と、第１導電膜パタンの
側壁にスペーサを形成する段階と、第１導電膜パタン及
びスペーサをマスクとして保護膜を食刻し保護膜パタン
を形成する段階と、保護膜パタン間に露出した半導体膜
を食刻してトンネル酸化膜上に半導体膜パタンを形成し
て素子分離膜を露出し、かつ保護膜パタンも露出する段
階と、保護膜パタンを除去し、また、半導体膜パタンを
ドーピングする段階と、半導体膜パタンをドーピング後
に半導体基板の全面に層間絶縁膜及び第２導電膜を順次
形成する段階と、を含むことを特徴とする。ここで、第
１導電膜はドーピングされたポリシリコン膜であり半導
体膜と同じかそれ以下の厚さである。露出した保護膜パ
タンは燐酸溶液を使用する湿式食刻工程で除去する。半
導体膜パタンをドーピングする段階はイオン注入により
行う。半導体膜はドーピングされていないポリシリコン
膜であり、保護膜は窒素成分を含有する絶縁体膜、例え
ば、シリコン窒化膜又はシリコンオキシナイトライド膜
であるとよい。スペーサはドーピングされたシリコン膜
又はシリコン窒化膜で形成し、ここでドーピングされた
シリコン膜は、ドーピングされたポリシリコン膜又はド
ーピングされた非晶質シリコン膜であるとよい。層間絶
縁膜はＯ／Ｎ／Ｏ膜又はＮ／Ｏ膜である。第２導電膜は
ドーピングされたポリシリコン膜又は耐火性金属を含有
するポリサイド膜、例えば、タングステンポリサイド膜
又はチタンポリサイド膜である。

【００２８】

【発明の実施の形態】以下、添付した図面に基づき本発
明の望ましい実施形態を詳しく説明する。

【００２９】図９〜図１４の分図Ａは図４のＡＡ’線に
沿って切断した本発明によるフラッシュメモリ素子の製
造方法を説明する断面図であって、分図Ｂは図４のＢ
Ｂ’線に沿って切断した本発明によるフラッシュメモリ
素子の製造方法を説明する断面図である。

【００３０】図９では、まず半導体基板５１、例えばＰ
型シリコン基板に活性領域１１の形状に素子分離膜５３
を形成して活性領域を決める。次に、活性領域に５０Å
〜１００Åのトンネル酸化膜５５を形成する。トンネル
酸化膜５５は熱酸化膜で形成することが望ましい。そし
てトンネル酸化膜５５の形成された半導体基板５１の全
面に、１０００Å程度の半導体膜５７、５００Å程度の
保護膜５９及び１０００Å程度の第１導電膜６１を順次
形成する。半導体膜５７はドーピングされていないポリ
シリコン膜で、第１導電膜６１はドーピングされたポリ
シリコン膜で半導体膜５７と同じかそれ以下の厚さに形
成することが望ましい。

【００３１】保護膜５９は、半導体膜５７及び第１導電
膜６１に対して食刻選択比の高い物質、例えば、窒素成
分を含有する絶縁体膜やシリコン窒化膜、シリコンオキ
シナイトライド膜で形成することが望ましい。さらに、
第１導電膜６１上に第１フォトレジスト膜を形成し、図
４の食刻マスク１３と同じ形状に第１フォトレジスト膜
をパタニングして第１フォトレジストパタンＰＲ１を形
成する。第１フォトレジストパタンＰＲ１は活性領域に
形成される。

【００３２】図１０では、第１フォトレジストパタンＰ
Ｒ１を食刻マスクとして第１導電膜６１を食刻すること
により、トンネル酸化膜５５の上部に第１導電膜パタン
６１を形成し、第１フォトレジストパタンＰＲ１を除去
する。次に、半導体基板５１の全面にスペーサ用物質膜
６３を形成する。スペーサ用物質膜６３はドーピングさ
れたシリコン膜またはシリコン窒化膜で形成する。ドー
ピングされたシリコン膜はポリシリコン膜または非晶質
シリコン膜で形成することが望ましい。スペーサ用物質
膜６３を非晶質シリコン膜で形成すると、スペーサを形
成する異方性食刻時にスペーサの幅を均一に形成しやす
くなる。

【００３３】図１１では、スペーサ用物質膜６３を異方
性食刻して第１導電膜パタン６１の側壁にスペーサ６
３’を形成し、保護膜５９を露出する。さらに、第１導
電膜パタン６１とスペーサ６３’をマスクとして、素子
分離膜５３上の半導体膜５７が露出するまで保護膜５９
を食刻する。この際、スペーサ６３’がシリコン窒化膜
で形成される場合、スペーサ６３’がさらに食刻されて
小さくなる。これにより、傾いた側壁を有する保護膜パ
タン５９を形成できる。一方、スペーサ６３’がドーピ
ングされたシリコン膜で形成される場合、スペーサ６
３’は食刻されず大きさは変わらない。このようにスペ
ーサ６３’を食刻マスクとして保護膜５９を食刻する
と、保護膜パタン５９の間隔が第１フォトレジストパタ
ンＰＲ１の間隔より小さくなる。即ち、保護膜パタン５
９の間隔を写真工程の限界解像度より小さく形成でき
る。

【００３４】図１２では、露出した半導体膜５７を食刻
して素子分離膜５３を露出し、トンネル酸化膜５５を覆
う半導体膜パタン５７を形成する。この際、第１導電膜
パタン６１も同時に食刻されて保護膜パタン５９が露出
する。ここで、スペーサ６３’がドーピングされたシリ
コン膜で形成される場合、スペーサ６３’も食刻されて
除去される。一方、スペーサ６３’がシリコン窒化膜で
形成される場合、保護膜パタン５９の縁部上にスペーサ
６３’が残存するため、半導体膜パタン５７の側壁を外
に傾斜して形成しやすい。これは、図１１で説明したよ
うに、スペーサ６３’をシリコン窒化膜で形成する場合
に保護膜パタン５９の側壁が外に傾斜した形を有するか
らである。半導体膜パタン５７が外に傾斜した側壁を有
すると、後続工程で形成される第２導電膜が、隣接する
半導体膜パタン５７間に隙間なく充填される。

【００３５】続いて、保護膜パタン５９を化学溶液、例
えば燐酸溶液で除去して半導体膜パタン５７を露出す
る。この際、シリコン窒化膜で形成されたスペーサ６
３’も除去される。保護膜パタン５９を燐酸溶液を使用
して湿式食刻工程で除去すると、半導体膜パタン５７の
表面の食刻損傷を最小にすることができる。これは半導
体膜パタン５７が不純物でドーピングされていない半導
体膜、即ちドーピングされていないポリシリコン膜であ
るからである。従って、保護膜パタン５９を除去するこ
とにより露出する半導体膜パタン５７の表面は、優れた
モルホロジを有する。次に、半導体膜パタン５７が露出
された半導体基板５１の全面に不純物イオンＩ、例えば
Ａｓイオンを５０ＫｅＶのエネルギと２.０×１０^１５a
toms/cm^２の濃度で注入してドーピングする。このイオ
ン注入工程は、保護膜パタン５９を除去する前に行って
もよい。この場合は、イオン注入エネルギは保護膜パタ
ン５９の厚さを考慮して５０ＫｅＶより高く設定する。

【００３６】図１３では、半導体基板５１の全面に層間
絶縁膜６５及び第２導電膜６７を形成する。層間絶縁膜
６５は酸化膜に比べて誘電率の高い物質、例えばシリコ
ン窒化膜やＯ／Ｎ／Ｏ膜、Ｎ／Ｏ膜で形成することが望
ましい。第２導電膜６７は、ドーピングされたポリシリ
コン膜や導電性の優れた物質膜、例えば耐火性金属（re
fractory metal）を含有するポリサイド膜で形成する。
耐火性金属を含有するポリサイド膜はタングステンポリ
サイド膜またはチタンポリサイド膜である。このように
イオン注入方法によりドープされた半導体膜パタン５７
上に層間絶縁膜６５を形成すれば、層間絶縁膜６５と半
導体膜パタン５７の界面特性が改善される。これは、半
導体膜パタン５７表面のモルホロジが優れているからで
ある。次に、第２導電膜６７上に第２フォトレジスト膜
を形成する。第２フォトレジスト膜を図４のワードライ
ン１５と同じ形状に写真工程でパタニングして、活性領
域を横切る第２フォトレジストパタンＰＲ２を形成す
る。

【００３７】図１４では、第２フォトレジストパタンＰ
Ｒ２を食刻マスクとして第２導電膜６７、層間絶縁膜６
５及び半導体膜パタン５７を順次食刻してフローティン
グゲート５７’、層間絶縁膜パタン６５’及びコントロ
ールゲート電極となるワードライン６７’を形成して、
第２フォトレジストパタンＰＲ２を除去する。フローテ
ィングゲート５７’の両側の活性領域には、半導体基板
５１と異なる導電型の不純物イオン、例えばＮ型の不純
物イオンを注入してソース領域Ｓ及びドレイン領域Ｄを
形成する。

【００３８】

【発明の効果】本発明により、隣接するフローティング
ゲートの間隔を写真工程の限界解像度より小さく形成す
ると共に、フローティングゲートと層間絶縁膜の間の界
面特性を向上させうる。これにより、フローティングゲ
ートとコントロールゲート電極との間の寄生容量が大き
くなりプログラム特性及び消去特性が改善したフラッシ
ュメモリ素子を形成できる。

【図面の簡単な説明】

【図１】フラッシュメモリ素子の断面図。

【図２】図１の素子の寄生容量の等価回路図。

【図３】ＮＯＲ型フラッシュメモリ素子の回路図。

【図４】図３の回路図のレイアウト図。

【図５】従来のフラッシュメモリ素子の製造工程図。

【図６】図５に続く工程図。

【図７】図５に続く工程図。

【図８】図５に続く工程図。

【図９】従来のフラッシュメモリ素子の製造工程図。

【図１０】図９に続く工程図。

【図１１】図９に続く工程図。

【図１２】図９に続く工程図。

【図１３】図９に続く工程図。

【図１４】図９に続く工程図。

【符号の説明】

ＰＲ１ 第１フォトレジストパタン ＰＲ２ 第２フォトレジストパタン ５１ 半導体基板 ５３ 素子分離膜 ５５ トンネル酸化膜 ５７ 半導体膜 ５７’ フローティングゲート ５９ 保護膜 ６１ 第１導電膜 ６３ スペーサ用物質膜 ６５ 層間絶縁膜 ６５’ 層間絶縁膜パタン ６７ 第２導電膜 ６７’ ワードライン

Claims (13)

【特許請求の範囲】
1. 【請求項１】 半導体基板に活性領域を限定する素子分
   離膜を形成する段階と、活性領域上にトンネル酸化膜を
   形成する段階と、トンネル酸化膜形成後に半導体基板の
   全面に半導体膜、保護膜及び第１導電膜を順次形成する
   段階と、素子分離膜上の第１導電膜を食刻してトンネル
   酸化膜上に第１導電膜パタンを形成する段階と、第１導
   電膜パタンの側壁にスペーサを形成する段階と、第１導
   電膜パタン及びスペーサをマスクとして保護膜を食刻し
   保護膜パタンを形成する段階と、保護膜パタン間に露出
   した半導体膜を食刻してトンネル酸化膜上に半導体膜パ
   タンを形成して素子分離膜を露出し、かつ保護膜パタン
   も露出する段階と、保護膜パタンを除去し、また、半導
   体膜パタンをドーピングする段階と、半導体膜パタンを
   ドーピング後に半導体基板の全面に層間絶縁膜及び第２
   導電膜を順次形成する段階と、を含むことを特徴とする
   フラッシュメモリデバイスの製造方法。
2. 【請求項２】 半導体膜はドーピングされていないポリ
   シリコン膜である請求項１記載のフラッシュメモリデバ
   イスの製造方法。
3. 【請求項３】 保護膜は窒素成分を含有する絶縁体膜で
   ある請求項１記載のフラッシュメモリデバイスの製造方
   法。
4. 【請求項４】 窒素成分を含有する絶縁体膜はシリコン
   窒化膜又はシリコンオキシナイトライド膜である請求項
   ３記載のフラッシュメモリデバイスの製造方法。
5. 【請求項５】 第１導電膜は半導体膜と同じかそれ以下
   の厚さである請求項１記載のフラッシュメモリデバイス
   の製造方法。
6. 【請求項６】 第１導電膜はドーピングされたポリシリ
   コン膜である請求項１又は請求項５記載のフラッシュメ
   モリデバイスの製造方法。
7. 【請求項７】 スペーサはドーピングされたシリコン膜
   又はシリコン窒化膜で形成する請求項１記載のフラッシ
   ュメモリデバイスの製造方法。
8. 【請求項８】 ドーピングされたシリコン膜はドーピン
   グされたポリシリコン膜又はドーピングされた非晶質シ
   リコン膜である請求項７記載のフラッシュメモリデバイ
   スの製造方法。
9. 【請求項９】 露出した保護膜パタンは燐酸溶液を使用
   する湿式食刻工程で除去する請求項１記載のフラッシュ
   メモリデバイスの製造方法。
10. 【請求項１０】 半導体膜パタンをドーピングする段階
    はイオン注入により行う請求項１記載のフラッシュメモ
    リデバイスの製造方法。
11. 【請求項１１】 層間絶縁膜はＯ／Ｎ／Ｏ膜又はＮ／Ｏ
    膜である請求項１記載のフラッシュメモリデバイスの製
    造方法。
12. 【請求項１２】 第２導電膜はドーピングされたポリシ
    リコン膜又は耐火性金属を含有するポリサイド膜である
    請求項１記載のフラッシュメモリデバイスの製造方法。
13. 【請求項１３】 耐火性金属を含有するポリサイド膜は
    タングステンポリサイド膜又はチタンポリサイド膜であ
    る請求項１２記載のフラッシュメモリデバイスの製造方
    法。