JP2006005323A - フラッシュッモリ素子の製造方法 - Google Patents

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Abstract

【課題】ＯＮＯ層のスマイリング現象及びトンネル酸化膜のバーズビーク現象を防止することができ、コントロールゲートの面抵抗の増加を抑制することができるうえ、全体時間時間を短縮して生産性を向上させることができるフラッシュメモリ素子の製造方法を提供する。
【解決手段】ゲート形成工程でセル領域及び周辺回路領域の半導体基板上にゲートを形成する段階と、前記ゲート形成工程時のエッチング損傷を回復するために第１急速熱酸化工程を行うことにより、サイドウォール酸化膜を形成する段階と、前記セル領域にセルトランジスタの接合部を形成する段階と、前記周辺回路領域に周辺回路トランジスタの接合部を形成する段階と、前記接合部に注入されたイオンを活性化させるために第２急速熱酸化工程を行う段階とを含む。
【選択図】図２

Description

本発明は、フラッシュメモリ素子の製造方法に係り、特に、ＯＮＯ層のスマイリング(smiling)現象及びトンネル酸化膜のバーズビーク(bird’s beak)現象を防止することが可能なフラッシュメモリ素子の製造方法に関する。
一般に、フラッシュメモリ素子は、セル領域及び周辺回路領域にゲートを形成した後、エッチング損傷(etch damage)を回復させるための再酸化(re-oxidation)工程を行い、セルトランジスタの接合部及び周辺トランジスタの接合部を形成するためのイオン注入工程後にイオン活性化のためのソース／ドレインアニール(source/drain anneal)工程を行う。再酸化工程は、ゲート形成のためのエッチング工程によって損傷を受けるトンネル酸化膜の縁部と半導体基板の表面部分を回復させ、フラッシュ固有特性中の一つであるリテンション(retention)特性を向上させるために行う。また、再酸化工程で形成される酸化膜は、後続工程であるソース／ドレインイオン注入(source/drain implant)工程中に半導体基板の損傷をある程度緩和させるバリア(barrier)の役割を果たす。
図１は従来のフラッシュメモリ素子の製造方法によって形成された単位セルトランジスタの断面図である。
図１を参照すると、ゲート形成工程により、トンネル酸化膜１２ａ、第１ポリシリコン層１３、下部酸化膜１４−１、中間窒化膜１４−２、上部酸化膜１４−３、第２ポリシリコン層１５、タングステンシリサイド層１６及びキャップ絶縁膜１７が積層されてなるセルトランジスタのゲートをセル領域の半導体基板１１上に形成し、図示してはいないが、周辺回路領域には高電圧トランジスタ及び低電圧トランジスタなどのゲートを形成する。セル領域において、第１ポリシリコン層１３はフローティングゲートの役割を果たし、下部酸化膜１４−１、中間窒化膜１４−２及び上部酸化膜１４−３が積層されてなるＯＮＯ層１４は誘電体膜の役割を果たし、第２ポリシリコン層１５及びタングステンシリサイド層１６はコントロールゲートの役割を果たし、キャップ窒化膜１７は酸化物系統又は窒化物系統で形成し、後続の熱工程時にタングステンシリサイド層１６が酸化することを防止する役割を果たす。
ゲート形成工程中にエッチングによって損傷された部位を回復させるために再酸化工程を行い、これによりゲート側壁及び半導体基板１１の表面にサイドウォール酸化膜(side wall oxide film)１８を形成する。ＬＤＤ(Light Doped Drain)イオン注入工程でセルトランジスタの接合部１９を形成し、図示してはいないが、周辺回路領域には低電圧トランジスタのＬＤＤ領域を形成する。その後、ソース／ドレインイオン注入工程を行って周辺回路トランジスタのソース／ドレイン接合部を形成し、セル領域及び周辺回路領域に形成された全てのソース／ドレイン接合部のイオン活性化のためにソース／ドレインアニール工程を行う。
前述した従来のフラッシュメモリ素子の製造方法において、再酸化工程及びソース／ドレインアニール工程は、ファーネス熱酸化(furnace thermal oxidation)方式で行う。これにより、再酸化工程は約６時間がかかり、ソース／ドレインアニール工程は約４時間程度がかかる。２回にわたった長時間の工程によって、トンネル酸化膜１２ａの縁部「Ａ」にバーズビーク現象が発生し、ＯＮＯ層１４の縁部「Ｂ」にスマイリング現象が発生する。
特に、再酸化工程は、ゲートエッチング工程によって第１及び第２ポリシリコン層１３及び１５のエッチング面にＳｉ−ダングリングボンド(Si-danagling bond)が切れるプラズマ損傷を受けた状態で行われるため、Ｓｉ−ダングリングボンドが容易に酸素と反応して第１及び第２ポリシリコン層１３及び１５の側面酸化が速く行われる。この際、ＯＮＯ層１４とトンネル酸化膜１２ａの付近で第１及び第２ポリシリコン層１３及び１５の側面酸化がさらに速く行われて前記バーズビーク現象及びスマイリング現象が発生すると共に、タングステンシリサイド層１６の側面部分「Ｃ」も酸化する。したがって、再酸化工程後の最終ゲートプロファイルはネガティブプロファイルを有する。
トンネル酸化膜のバーズビーク現象及びＯＮＯ層のスマイリング現象は、電荷漏洩(charge leakage)の原因になり、フラッシュメモリで重要なカップリング比(coupling ration)の減少を誘発させて素子の電気的特性を悪化させる。また、タングステンシリサイド層１６の酸化は、結局、コントロールゲートの面抵抗を増加させる。したがって、従来の方法で製造されたフラッシュメモリ素子は、プログラム及び消去特性を始めとして電荷リテンション(charge retention)特性及び信頼性(reliability)特性が低下するという問題がある。さらに、従来の方法で再酸化工程及びソース／ドレインアニール工程を長時間にわたって行うので、生産性が低下するという問題がある。
したがって、本発明の目的は、ＯＮＯ層のスマイリング現象及びトンネル酸化膜のバーズビーク現象を防止することができ、コントロールゲートの面抵抗の増加を抑制することができるうえ、全体時間時間を短縮して生産性を向上させることができるフラッシュメモリ素子の製造方法を提供することにある。
上記目的を達成するための本発明は、ゲート形成工程でセル領域及び周辺回路領域の半導体基板上にゲートを形成する段階と、前記ゲート形成工程時のエッチング損傷を回復するために第１急速熱酸化工程を行うことにより、サイドウォール酸化膜を形成する段階と、前記セル領域にセルトランジスタの接合部を形成する段階と、前記周辺回路領域に周辺回路トランジスタの接合部を形成する段階と、前記接合部に注入されたイオンを活性化させるために第２急速熱酸化工程を行う段階とを含む、フラッシュメモリ素子の製造方法を提供する。
前記セル領域の前記ゲートは、トンネル酸化膜、第１ポリシリコン層、下部酸化膜、中間窒化膜、上部酸化膜、第２ポリシリコン層、タングステンシリサイド層及びキャップ絶縁膜が積層されてなる構造である。
前記サイドウォール酸化膜は３０〜８０Åの厚さに形成する。
前記第１及び第２急速熱酸化工程それぞれは、ウェーハを４００℃のチャンバーにロードさせる段階と、前記チャンバーの内部を回復させる段階と、前記チャンバーの内部温度を８５０〜１０５０℃までランプアップさせる段階と、前記チチャンバーの内部温度を安定化させる段階と、Ｈ２リッチの雰囲気で熱酸化を行う段階と、前記チャンバーの内部をＮ２ファージする段階と、前記チャンバーの内部温度を４００℃までランプダウンさせる段階と、前記ウェーハを前記チャンバーからアンロードさせる段階とを含む。
前記ロード段階は、チャンバーの内部圧力を５０Ｔｏｒｒとし、Ｎ２ガスの流入量を５〜１０ｓｌｐｍとして行う。前記回復段階は、チャンバーの内部圧力を５０Ｔｏｒｒとし、Ｎ２ガスの流入量を５〜１０ｓｌｐｍとして行う。前記ランプアップ段階は、チャンバーの内部圧力を５０Ｔｏｒｒとし、Ｎ２ガスの流入量を５〜１０ｓｌｐｍとし、Ｏ２ガスの流入量を０.１〜１０ｓｌｐｍとして２０〜９０分間行う。前記安定化段階は、チャンバーの内部圧力を５０Ｔｏｒｒとし、Ｏ２ガスの流入量を０.１〜１０ｓｌｐｍとして行う。前記熱酸化段階は、チャンバーの内部圧力を３０〜１２０Ｔｏｒｒとし、Ｎ２ガスの流入量を５〜１０ｓｌｐｍとし、Ｏ２ガスの流入量を０.１〜１０ｓｌｐｍとし、Ｈ２ガスの流入量を０.１〜１０ｓｌｐｍとして０.１〜１０分間行う。前記Ｎ２ファージ段階は、チャンバーの内部圧力を５００Ｔｏｒｒとし、Ｎ２ガスの流入量を０〜１００ｓｌｐｍとして行う。前記ランプダウン段階は、チャンバーの内部圧力を５００Ｔｏｒｒとし、Ｎ２ガスの流入量を１０ｓｌｐｍとして２０〜９０分間行う。前記アンロード段階は、チャンバーの内部圧力を５０Ｔｏｒｒとし、Ｎ２ガスの流入量を５〜１０ｓｌｐｍとして行う。
前記第１急速熱酸化工程は、前記安定化段階と前記熱酸化段階との間にＨ２アニール段階が追加されるか、或いは前記熱酸化段階と前記Ｎ２ファージ段階との間にＨ２アニール段階が追加される。前記Ｈ２アニール段階は、チャンバーの内部圧力を３０〜１２０Ｔｏｒｒとし、Ｈ２ガスの流入量を０.１〜１０ｓｌｐｍとして０.１〜２分間行う。
本発明は、ゲート形成工程時のエッチング損傷を回復させ、セルトランジスタの接合部及び周辺回路トランジスタのソース／ドレイン接合部を形成するためのイオン注入工程後にイオン活性化のためにＨ２リッチ雰囲気の急速熱酸化工程を行うので、ゲートエッチング工程時に切れたＳｉ−ダングリングボンドがＳｉ−Ｈ結合構造になり、全体的な工程時間が減少してＯＮＯ層及びトンネル酸化膜の縁部で発生する非正常的な酸化が抑制されてＯＮＯ層のスマイリング現象及びトンネル酸化膜のバーズビーク現象を防止することができ、タングステンシリサイド層の酸化が防止されてコントロールゲートの面抵抗の増加を抑制することができるうえ、全体的な工程時間の短縮によって生産性の向上及びコストの節減を図ることができる。
以下、添付図面を参照して本発明に係る実施例を詳細に説明する。ところが、これらの実施例は様々な形に変形できるが、本発明の範囲を限定するものではない。これらの実施例は本発明の開示を完全にし、当該技術分野で通常の知識を有する者に発明の範疇を完全に知らせるために提供されるもので、本発明の範囲は本願の特許請求の範囲によって理解されるべきである。
図２(Ａ)〜図２(Ｃ)は本発明の実施例に係るフラッシュメモリ素子の製造方法を説明するための素子の断面図である。
図２(Ａ)を参照すると、ゲート形成工程によってトンネル酸化膜２２ａ、第１ポリシリコン層２３、下部酸化膜２４−１、中間窒化膜２４−２、上部酸化膜２４−３、第２ポリシリコン層２５、タングステンシリサイド層２６及びキャップ絶縁膜２７が積層されてなるセルトランジスタのゲートをセル領域の半導体基板２１上に形成する。この際、周辺回路領域の半導体基板２１上には、セル領域のトンネル酸化膜２２ａに対応するゲート酸化膜２２ｂが厚さを異にして形成されるうえ、セルトランジスタのゲートと同一構造の高電圧トランジスタ及び低電圧トランジスタのゲートが形成される。セル領域において、第１ポリシリコン層２３はフローティングゲートの役割を果たし、下部酸化膜２４−１、中間窒化膜２４−２及び上部酸化膜２４−３が積層されてなるＯＮＯ層２４は誘電体膜の役割を果たし、第２ポリシリコン層２５及びタングステンシリサイド層２６はコントロールゲートの役割を果たし、キャップ絶縁膜２７は後続の熱工程時にタングステンシリサイド層２６が酸化することを防止する役割を果たす。
前記ＯＮＯ層２４は、下部酸化膜２４−１、中間窒化膜２４−２及び上部酸化膜２４−３の積層構造からなるが、下部酸化膜２４−１及び上部酸化膜２４−３はＤＣＳ（ＳｉＨ２Ｃｌ２）とＮ２ＯガスをソースとするＨＴＯ(Hot Temperature Oxide)を蒸着して形成し、中間窒化膜２４−２は反応気体としてＮＨ３＋ＤＣＳガスを用いて１〜３Ｔｏｒｒ以下の低圧下、６５０〜８００℃の温度雰囲気でＬＰＣＶＤ法によって形成する。キャップ絶縁膜２７は酸化物系統又は窒化物系統で形成する。
図３は図２（Ａ）に示したセルトランジスタのゲート側壁部分「Ａ」でゲートエッチング工程後の状態を示す拡大断面図である。図３に示すように、ゲートエッチング工程の際に第１ポリシリコン層２３と第２ポリシリコン層２５のエッチング面に、Ｓｉ−ダングリングボンド(Si-dangling bond)が切れるプラズマ損傷を被る。既存にはこのような状態でファーネス熱酸化方式の再酸化工程を行ったが、切れたダングリングボンドは酸素と反応して酸化膜に容易に変化し、特に下部酸化膜２４−１と第１ポリシリコン層２３との境界面又は上部酸化膜２４−３と第２ポリシリコン層２５との境界面に非正常的な酸化反応によりバーズビーク現象及びスマイリング現象が発生し、ゲートに印加される電圧が不均一に伝達されてプログラムの速度を遅くするなど素子の信頼性を低下させるという問題があった。
図２（Ｂ）を参照すると、ゲート形成工程の際に第１及び第２ポリシリコン層２３及び２５のエッチング面に、Ｓｉ−ダングリングボンドが切れるプラズマ損傷を回復するために、第１急速熱酸化(first rapid thermal oxidation：ＲＴＯ)工程を行うことにより、ゲート側壁及び半導体基板１１の表面にサイドウォール酸化膜２８を形成する。サイドウォール酸化膜２８は下記の工程レシピによって３０〜８０Åの厚さに形成する。
前記第１急速熱酸化工程は、３つの工程レシピ(process recipe)で行うことができる。第１工程レシピは、図６に示すように、ゲートが形成されたウェーハを４００℃のチャンバーにロードさせる段階と、チャンバーの内部を回復させる段階と、チャンバーの内部温度を８５０〜１０５０℃までランプアップさせる段階と、チャンバーの内部温度を安定化させる段階と、Ｈ２リッチの雰囲気で熱酸化を行うことにより、ゲート側壁及び半導体基板の表面にサイドウォール酸化膜２８を形成する段階と、チャンバーの内部をＮ２ファージする段階と、チャンバーの内部温度を４００℃までランプダウンさせる段階と、サイドウォール酸化膜２８が形成されたウェーハをチャンバーからアンロードさせる段階とを含んでなる。
前記において、ロード段階は、チャンバーの内部圧力を５０Ｔｏｒｒとし、Ｎ２ガスの流入量を５〜１０ｓｌｐｍとして１５分間行う。
回復段階は、チャンバーの内部圧力を５０Ｔｏｒｒとし、Ｎ２ガスの流入量を５〜１０ｓｌｐｍとして１０分間行う。
ランプアップ(ramp-up)段階は、チャンバーの内部圧力を５０Ｔｏｒｒとし、Ｎ２ガスの流入量を５〜１０ｓｌｐｍとし、Ｏ２ガスの流入量を０.１〜１０ｓｌｐｍとして２０〜９０分間行う。
安定化段階は、チャンバーの内部圧力を５０Ｔｏｒｒとし、Ｏ２ガスの流入量を０.１〜１０ｓｌｐｍとして５〜１０分間行う。
熱酸化段階は、チャンバーの内部圧力３０〜１２０Ｔｏｒｒとし、Ｎ２ガスの流入量を５〜１０ｓｌｐｍとし、Ｏ２ガスの流入量を０.１〜１０ｓｌｐｍとし、Ｈ２ガスの流入量を０.１〜１０ｓｌｐｍとして０.１〜１０分間行う。
Ｎ２ファージ段階は、チャンバーの内部圧力を５００Ｔｏｒｒとし、Ｎ２ガスの流入量を０〜１００ｓｌｐｍとして２０分間行う。
ランプダウン段階は、チャンバー内部圧力を５００Ｔｏｒｒとし、Ｎ２ガスの流入量を１０ｓｌｐｍとして２０〜９０分間行う。
アンロード段階は、チャンバーの内部圧力を５０Ｔｏｒｒとし、Ｎ２ガスの流入量を５〜１０ｓｌｐｍとして３０分間行う。
図４は図２（Ｂ）に示したセルトランジスタのゲート側壁部分「Ｂ」で第１急速熱酸化工程後の状態を示す拡大断面図である。図４に示すように、熱酸化段階において、Ｈ２ガスは第１及び第２ポリシリコン層２３及び２５のエッチング面に存在する不完全Ｓｉと反応してＳｉ−Ｈ結合構造を成し、このようなＳｉ−Ｈ結合構造は非正常的な酸化を抑制する役割を果たす。これにより、バーズビーク現象又はスマイリング現象が発生しなくなる。
第２工程レシピは、図７に示すように、前記第１工程レシピとは、安定化段階と熱酸化段階との間にＨ２アニール段階が追加されたことが異なり、残りの段階は同一である。よって、Ｈ２アニール段階についてのみ説明し、残りの段階については説明しない。
前記において、Ｈ２アニール段階は、チャンバーの内部圧力を３０〜１２０Ｔｏｒｒとし、Ｈ２ガスの流入量を０.１〜１０ｓｌｐｍとして０.１〜２分間行う。Ｈ２アニール段階が行われる間、Ｈ２ガスは第１及び第２ポリシリコン層２３及び２５のエッチング面に存在する不完全Ｓｉと反応してＳｉ−Ｈ結合構造を成し、その後Ｈ２リッチ雰囲気の熱酸化段階を行うので、非正常的な酸化なしでサイドウォール酸化膜２８を形成することができる。
図８に示すように、第３工程レシピは、前記第１工程レシピとは、熱酸化段階とＮ２ファージ段階との間にＨ２アニール段階が追加されることが異なり、残りの段階は同一である。また、第３工程レシピは、前記第２工程レシピとは、工程順序だけが異なり、Ｈ２アニール段階の条件は第２工程レシピと同一である。よって、第３工程レシピの各段階別の条件は重複説明を避けるために省略する。
第３工程レシピにおいて、熱酸化段階が行われる間、Ｈ２ガスが第１及び第２ポリシリコン層２３及び２５のエッチング面に存在する不完全Ｓｉと反応してＳｉ−Ｈ結合構造を成し、Ｓｉ−Ｈ結合構造の状態でＨ２アニール段階を行うので、Ｓｉ−Ｈ結合構造はさらに完全になる。
図２（ｃ）を参照すると、サイドウォール酸化膜２８の形成工程後、周辺回路領域の高電圧トランジスタのＤＤＤ(Double Doped Drain)イオン注入工程、周辺回路領域の低電圧トランジスタのＬＤＤ(Light Doped Drain)イオン注入工程、スペーサ絶縁膜蒸着及びスペーサエッチング工程、周辺回路領域の低電圧トランジスタのソース／ドレインイオン注入工程を行うことにより、セルトランジスタの接合部２９、スペーサ絶縁膜３０及び周辺回路トランジスタの接合部３１を形成する。セルトランジスタの接合部２９は低電圧トランジスタのＬＤＤイオン注入工程時に形成する。
その後、第２急速熱酸化（ＲＴＯ）工程を行う。これにより、全ての接合部２９及び３１に注入されたイオンが活性化される。
前記において、第２急速熱酸化工程は、図６に示した工程レシピのように、接合部が形成されたウェーハを４００℃のチャンバーにロードさせる段階と、チャンバーの内部を回復させる段階と、チャンバーの内部温度を８５０〜１０５０℃までランプアップさせる段階と、チャンバーの内部温度を安定化させる段階と、Ｈ２リッチ雰囲気で熱酸化を行うことにより、接合部に注入されたイオンを活性化させる段階と、チャンバーの内部をＮ２ファージする段階と、チャンバーの内部温度を４００℃までランプダウンさせる段階と、ウェーハをチャンバーからアンロードさせる段階とを含んでなる。
前記において、ロード段階は、チャンバーの内部圧力を５０Ｔｏｒｒとし、Ｎ２ガスの流入量を５〜１０ｓｌｐｍとして１５分間行う。
回復段階は、チャンバーの内部圧力を５０Ｔｏｒｒとし、Ｎ２ガスの流入量を５〜１０ｓｌｐｍとして１０分間行う。
ランプアップ段階はチャンバーの内部圧力を５０Ｔｏｒｒとし、Ｎ２ガスの流入量を５〜１０ｓｌｐｍとし、Ｏ２ガスの流入量を０.１〜１０ｓｌｐｍとして２０〜９０分間行う。
安定化段階は、チャンバーの内部圧力を５０Ｔｏｒｒとし、Ｏ２ガスの流入量を０.１〜１０ｓｌｐｍとして５〜１０分間行う。
熱酸化段階は、チャンバーの内部圧力を３０〜１２０Ｔｏｒｒとし、Ｎ２ガスの流入量を５〜１０ｓｌｐｍとし、Ｏ２ガスの流入量を０.１〜１０ｓｌｐｍとし、Ｈ２ガスの流入量を０.１〜１０ｓｌｐｍとして０.１〜１０分間行う。
Ｎ２ファージ段階は、チャンバーの内部圧力を５００Ｔｏｒｒとし、Ｎ２ガスの流入量を０〜１００ｓｌｐｍとして２０分間行う。
ランプダウン段階は、チャンバーの内部圧力を５００Ｔｏｒｒとし、Ｎ２ガスの流入量を１０ｓｌｐｍとして２０〜９０分間行う。
アンロード段階は、チャンバーの内部圧力を５０Ｔｏｒｒとし、Ｎ２ガスの流入量を５〜１０ｓｌｐｍとして３０分間行う。
一方、第２急速熱酸化工程は図７及び図８それぞれに示した工程レシピで行うことができる。
図５は本発明の実施例によって形成された単位セルトランジスタの断面図であって、ＯＮＯ層２４にスマイリング現象が発生せず、トンネル酸化膜２２ａにバーズビーク現象が発生せず、タングステンシリサイド層２６が酸化しないことを示している。これは、Ｈ２リッチ雰囲気の急速熱酸化工程により、ゲート形成工程時に被ったプラズマエッチング損傷を回復させるうえ、接合部に注入されたイオンを活性化させるため非正常的な酸化反応が起こらなくてスマイリング現象及びバーズビーク現象が発生せず、Ｈ２リッチ雰囲気で酸化工程を行うため熱力学的にタングステンシリサイド層２６が酸化しない。
従来のフラッシュメモリ素子の製造方法によって形成された単位セルトランジスタの断面図である。 本発明の実施例に係るフラッシュメモリ素子の製造方法を説明するための素子の断面図である。 図２(Ａ)に示したセルトランジスタのゲート側壁部分「Ａ」でゲートエッチング工程後の状態を示す拡大断面図である。 図２(Ｂ)に示したセルトランジスタのゲート側壁「Ｂ」で急速熱酸化工程後の状態を示す拡大断面図である。 本発明の実施例によって形成された単位セルトランジスタの断面図である。 本発明の実施例に適用される急速熱酸化工程のレシピである。 本発明の実施例に適用される他の急速熱酸化工程のレシピである。 本発明の実施例に適用される他の急速熱酸化工程のレシピである。
符号の説明
１１、２１ 半導体基板
１２ａ、２２ａ トンネル酸化膜
１２ｂ、２２ｂ ゲート酸化膜
１３、２３ 第１ポリシリコン層
１４、２４ ＯＮＯ層
１４−１、２４−１ 下部酸化膜
１４−２、２４−２ 中間窒化膜
１４−３、２４−３ 上部酸化膜
１５、２５ 第２ポリシリコン層
１６、２６ タングステンシリサイド層
１７、２７ キャップ絶縁膜
１８、２８ サイドウォール酸化膜
１９、２９ セルトランジスタの接合部
３０ スペーサ絶縁膜
３１ 周辺回路トランジスタの接合部

Claims (15)

  1. ゲート形成工程でセル領域及び周辺回路領域の半導体基板上にゲートを形成する段階と、
    前記ゲート形成工程時のエッチング損傷を回復するために第１急速熱酸化工程を行うことにより、サイドウォール酸化膜を形成する段階と、
    前記セル領域にセルトランジスタの接合部を形成する段階と、
    前記周辺回路領域に周辺回路トランジスタの接合部を形成する段階と、
    前記接合部に注入されたイオンを活性化させるために第２急速熱酸化工程を行う段階とを含むフラッシュメモリ素子の製造方法。
  2. 前記セル領域の前記ゲートは、トンネル酸化膜、第１ポリシリコン層、下部酸化膜、中間窒化膜、上部酸化膜、第２ポリシリコン層、タングステンシリサイド層及びキャップ絶縁膜が積層された構造を有することを特徴とする請求項１記載のフラッシュメモリ素子の製造方法。
  3. 前記サイドウォール酸化膜は３０〜８０Åの厚さに形成することを特徴とする請求項１記載のフラッシュメモリ素子の製造方法。
  4. 前記第１及び第２急速熱酸化工程それぞれは、
    ウェーハを４００℃のチャンバーにロードさせる段階と、
    前記チャンバーの内部を回復させる段階と、
    前記チャンバーの内部温度を８５０〜１０５０℃までランプアップさせる段階と、
    前記チャンバー内部の温度を安定化させる段階と、
    Ｈ２リッチ雰囲気で熱酸化を行う段階と、
    前記チャンバーの内部をＮ２ファージする段階と、
    前記チャンバーの内部温度を４００℃までランプダウンさせる段階と、
    前記ウェーハを前記チャンバーからアンロードさせる段階とを含むことを特徴とする請求項１記載のフラッシュメモリ素子の製造方法。
  5. 前記ロード段階は、チャンバーの内部圧力を５０Ｔｏｒｒとし、Ｎ２ガスの流入量を５〜１０ｓｌｐｍとして行うことを特徴とする請求項４記載のフラッシュメモリ素子の製造方法。
  6. 前記回復段階は、チャンバーの内部圧力を５０Ｔｏｒｒとし、Ｎ２ガスの流入量を５〜１０ｓｌｐｍとして行うことを特徴とする請求項４記載のフラッシュメモリ素子の製造方法。
  7. 前記ランプアップ段階は、チャンバーの内部圧力を５０Ｔｏｒｒとし、Ｎ２ガスの流入量を５〜１０ｓｌｐｍとし、Ｏ２ガスの流入量を０.１〜１０ｓｌｐｍとして２０〜９０分間行うことを特徴とする請求項４記載のフラッシュメモリ素子の製造方法。
  8. 前記安定化段階は、チャンバーの内部圧力を５０Ｔｏｒｒとし、Ｏ２ガスの流入量を０.１〜１０ｓｌｐｍとして行うことを特徴とする請求項４記載のフラッシュメモリ素子の製造方法。
  9. 前記熱酸化段階は、チャンバーの内部圧力を３０〜１２０Ｔｏｒｒとし、Ｎ２ガスの流入量を５〜１０ｓｌｐｍとし、Ｏ２ガスの流入量を０.１〜１０ｓｌｐｍとし、Ｈ２ガスの流入量を０.１〜１０ｓｌｐｍとして０.１〜１０分間行うことを特徴とする請求項４記載のフラッシュメモリ素子の製造方法。
  10. 前記Ｎ２ファージ段階は、チャンバーの内部圧力を５００Ｔｏｒｒとし、Ｎ２ガスの流入量を０〜１００ｓｌｐｍとして行うことを特徴とする請求項４記載のフラッシュメモリ素子の製造方法。
  11. 前記ランプダウン段階は、チャンバーの内部圧力を５００Ｔｏｒｒとし、Ｎ２ガスの流入量を１０ｓｌｐｍとして２０〜９０分間行うことを特徴とする請求項４記載のフラッシュメモリ素子の製造方法。
  12. 前記アンロード段階は、チャンバーの内部圧力を５０Ｔｏｒｒとし、Ｎ２ガスの流入量を５〜１０ｓｌｐｍとして行うことを特徴とする請求項４記載のフラッシュメモリ素子の製造方法。
  13. 前記第１急速熱酸化工程は、前記安定化段階と前記熱酸化段階との間にＨ２アニール段階が追加されることを特徴とする請求項４記載のフラッシュメモリ素子の製造方法。
  14. 前記第１急速熱酸化工程は、前記熱酸化段階と前記Ｎ２ファージ段階との間にＨ２アニール段階が追加されることを特徴とする請求項４記載のフラッシュメモリ素子の製造方法。
  15. 前記Ｈ２アニール段階は、チャンバーの内部圧力を３０〜１２０Ｔｏｒｒとし、Ｈ２ガスの流入量を０.１〜１０ｓｌｐｍとして０.１〜２分間行うことを特徴とする請求項１３又は１４記載のフラッシュメモリ素子の製造方法。
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