KR20050118487A - 플래쉬 메모리 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 플래쉬 메모리 소자의 제조 방법에 관한 것으로, 게이트 형성 공정시의 식각 손상을 회복시키기 위해 H2 리치 분위기의 제 1 급속 열 산화 공정을 실시하고, 셀 트랜지스터의 접합부 및 주변회로 트랜지스터의 소오스/드레인 접합부를 형성하기 위한 이온 주입 공정 후에 이온 활성화를 위해 H2 리치 분위기의 제 2 급속 열 산화 공정을 실시하므로, 게이트 식각 공정시에 끊어진 Si-댕글링 본드가 Si-H 결합 구조로 되고, 전체적인 공정 시간이 줄어들어 ONO층 및 터널 산화막의 가장자리 부분에서 발생되는 비정상적인 산화가 억제되어 ONO층의 스마일링 현상 및 터널 산화막의 버즈 빅 현상을 방지할 수 있다.
Description
본 발명은 플래쉬 메모리 소자의 제조 방법에 관한 것으로, 특히 ONO층의 스마일(smiling) 현상 및 터널 산화막의 버즈 빅(bird's beak) 현상을 방지할 수 있는 플래쉬 메모리 소자의 제조 방법에 관한 것이다.
일반적으로, 플래쉬 메모리 소자는 셀 영역 및 주변회로 영역에 게이트들을 형성한 후에 식각 손상(etch damage)을 회복시키기 위한 재-산화(re-oxidation) 공정을 실시하고, 셀 트랜지스터의 접합부 및 주변 트랜지스터의 접합부를 형성하기 위한 이온 주입 공정 후에 이온 활성화를 위한 소오스/드레인 어닐(source/drain anneal) 공정을 실시한다. 재-산화 공정은 게이트 형성을 위한 식각 공정에 의하여 손상을 받은 터널 산화막의 가장자리 부분과 반도체 기판의 표면 부분을 회복시키고, 플래쉬 고유 특성 중의 하나인 리텐션(retention) 특성을 향상시키기 위해 실시한다. 또한, 재-산화 공정으로 형성되는 산화막은 후속 공정인 소오스/드레인 이온 주입(source/drain implant) 공정 동안에 반도체 기판의 손상을 어느 정도 완화 시켜주는 배리어(barrier) 역할을 한다.
도 1은 종래 플래쉬 메모리 소자의 제조 방법에 따라 형성된 단위 셀 트랜지스터의 단면도이다.
도 1을 참조하면, 게이트 형성 공정으로 터널 산화막(12a), 제 1 폴리실리콘층(13), 하부 산화막(14-1), 중간 질화막(14-2), 상부 산화막(14-3), 제 2 폴리실리콘층(15), 텅스텐 실리사이드층(16) 및 캡 절연막(17)이 적층된 셀 트랜지스터의 게이트가 셀 영역의 반도체 기판(11) 상에 형성되며, 도시하지는 않았지만, 주변회로 영역에는 고전압 트랜지스터 및 저전압 트랜지스터 등의 게이트가 형성된다. 셀 영역에서, 제 1 폴리실리콘층(13)은 플로팅 게이트 역할을 하며, 하부 산화막(14-1), 중간 질화막(14-2) 및 상부 산화막(14-3)이 적층되어 이루어진 ONO층(14)은 유전체막의 역할을 하며, 제 2 폴리실리콘층(15) 및 텅스텐 실리사이드층(16)은 컨트롤 게이트 역할을 하며, 캡 절연막(17)은 산화물 계통이나 질화물 계통으로 형성하여 후속 열 공정시에 텅스텐 실리사이드층(16)이 산화되는 것을 방지하는 역할을 한다.
게이트 형성 공정 동안에 식각 손상된 부위를 회복시키기 위해 재-산화 공정을 실시하고, 이로 인하여 게이트 측벽 및 반도체 기판(11)의 표면에 사이드 월 산화막(side wall oxide film; 18)이 형성된다. LDD(Light Doped Drain) 이온 주입 공정으로 셀 트랜지스터의 접합부(19)가 형성되며, 도시하지는 않았지만, 주변회로 영역에는 저전압 트랜지스터의 LDD 영역이 형성된다. 이후 소오스/드레인 이온 주입 공정을 실시하여 주변회로 트랜지스터의 소오스/드레인 접합부를 형성하고, 셀 영역 및 주변회로 영역에 형성된 모든 소오스/드레인 접합부의 이온 활성화를 위해 소오스/드레인 어닐 공정을 실시한다.
상기한 종래 플래쉬 메모리 소자의 제조 방법에서, 재-산화 공정 및 소오스/드레인 어닐 공정은 퍼니스 열 산화(furnace thermal oxidation) 방식으로 실시하고 있으며, 이에 따라 재-산화 공정은 약 6시간이 소요되고, 소오스/드레인 어닐 공정은 약 4시간 정도 소요되고 있다. 2회에 걸친 장시간의 공정에 의하여, 터널 산화막(12a)의 가장자리 부분"A"에 버즈 빅 현상이 발생되고, ONO층(14)의 가장자리 부분"B"에 스마일링 현상이 발생된다.
특히 재-산화 공정은 게이트 식각 공정에 의해 제 1 및 제 2 폴리실리콘층(13 및 15)의 식각 면에 Si-댕글링 본드(Si-dangling bond)가 끊어지는 플라즈마 손상을 입은 상태에서 실시되기 때문에 Si-댕글링 본드가 쉽게 산소와 반응하게 되어 제 1 및 제 2 폴리실리콘층(13 및 15)의 측면 산화가 빠르게 진행된다. 이때, ONO층(14)과 터널 산화막(12a) 부근에서 제 1 및 제 2 폴리실리콘층(13 및 15)의 측면 산화가 더욱 빨라 상기한 버즈 빅 현상 및 스마일링 현상이 발생되며, 또한 텅스텐 실리사이드층(16)의 측면 부분"C"도 산화된다. 따라서 재-산화 공정 후의 최종 게이트 프로파일은 네거티브 프로파일을 갖게 된다.
터널 산화막의 버즈 빅 현상 및 ONO층의 스마일링 현상은 전하 누설(charge leakage)의 원인이 되며, 플래쉬 메모리에서 중요한 커플링 비(coupling ratio)의 감소를 유발시켜 소자의 전기적 특성을 악화시킨다. 또한, 텅스텐 실리사이드층(16)의 산화는 결국 컨트롤 게이트의 면 저항을 증가시키게 된다. 따라서 종래 방법으로 제조된 플래쉬 메모리 소자는 프로그램 및 소거 특성을 비롯해서 전하 리텐션(charge retention) 특성 및 신뢰성(reliability) 특성이 저하되는 문제가 있다. 더욱이 종래 방법에서 재-산화 공정 및 소오스/드레인 어닐 공정이 장시간에 걸쳐 진행되므로, 생산성 저하를 초래하는 문제가 있다.
따라서, 본 발명은 ONO층의 스마일 현상 및 터널 산화막의 버즈 빅 현상을 방지할 수 있고, 컨트롤 게이트의 면저항의 증가를 억제할 수 있으며, 전체 공정 시간을 단축하여 생산성을 향상시킬 수 있는 플래쉬 메모리 소자의 제조 방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명의 측면에 따른 플래쉬 메모리 소자의 제조 방법은 게이트 형성 공정으로 셀 영역 및 주변회로 영역의 반도체 기판 상에 게이트들을 형성하는 단계; 상기 게이트 형성 공정시의 식각 손상을 회복하기 위하여 제 1 급속 열 산화 공정을 실시하고, 이로 인하여 사이드 월 산화막이 형성되는 단계; 상기 셀 영역에 셀 트랜지스터의 접합부를 형성하는 단계; 상기 주변회로 영역에 주변회로 트랜지스터의 접합부를 형성하는 단계; 및 상기 접합부들에 주입된 이온을 활성화시키기 위하여 제 2 급속 열 산화 공정을 실시하는 단계를 포함한다.
상기에서, 상기 셀 영역의 상기 게이트는 터널 산화막, 제 1 폴리실리콘층, 하부 산화막, 중간 질화막, 상부 산화막, 제 2 폴리실리콘층, 텅스텐 실리사이드층 및 캡 절연막이 적층된 구조이다.
상기 사이드 월 산화막은 30 내지 80Å의 두께로 형성한다.
상기 제 1 및 제 2 급속 열 산화 공정 각각은, 웨이퍼를 400℃의 챔버에 로드 시키는 단계; 상기 챔버 내부를 회복시키는 단계; 상기 챔버 내부 온도를 850 내지 1050℃까지 램프-업시키는 단계; 상기 챔버 내부의 온도를 안정화시키는 단계; H2 리치 분위기에서 열 산화를 진행하는 단계; 상기 챔버 내부를 N2-퍼지 하는 단계; 상기 챔버 내부 온도를 400℃까지 램프-다운시키는 단계; 및 상기 웨이퍼를 상기 챔버로부터 언로드 시키는 단계를 포함한다.
상기 로드 단계는 챔버 내부 압력을 50 Torr로 하고, N2 가스의 유입량을 5 내지 10 slpm으로 하여 진행한다. 상기 회복 단계는 챔버 내부 압력을 50 Torr로 하고, N2 가스의 유입량을 5 내지 10 slpm으로 하여 진행한다. 상기 램프-업 단계는 챔버 내부 압력을 50 Torr로 하고, N2 가스의 유입량을 5 내지 10 slpm으로 하고, O2 가스의 유입량을 0.1 내지 10 slpm으로 하여, 20 내지 90분 동안 진행한다. 상기 안정화 단계는 챔버 내부 압력을 50 Torr로 하고, O2 가스의 유입량을 0.1 내지 10 slpm으로 하여 진행한다. 상기 열 산화 단계는 챔버 내부 압력을 30 내지 120 Torr로 하고, N2 가스의 유입량을 5 내지 10 slpm으로 하고, O2 가스의 유입량을 0.1 내지 10 slpm으로 하고, H2 가스의 유입량을 0.1 내지 10 slpm으로 하여, 0.1 내지 10분 동안 진행한다. 상기 N2-퍼지 단계는 챔버 내부 압력을 500 Torr로 하고, N2 가스의 유입량을 0 내지 100 slpm으로 하여 진행한다. 상기 램프-다운 단계는 챔버 내부 압력을 500 Torr로 하고, N2 가스의 유입량을 10 slpm으로 하여, 20 내지 90분 동안 진행한다. 상기 언로드 단계는 챔버 내부 압력을 50 Torr로 하고, N2 가스의 유입량을 5 내지 10 slpm으로 하여 진행한다.
상기 제 1 급속 열 산화 공정은 상기 안정화 단계와 상기 열 산화 단계 사이에 H2 어닐 단계가 추가되거나, 상기 열 산화 단계와 상기 N2-퍼지 단계 사이에 H
2 어닐 단계가 추가된다. 상기 H2 어닐 단계는 챔버 내부 압력을 30 내지 120 Torr로 하고, H2 가스의 유입량을 0.1 내지 10 slpm으로 하여, 0.1 내지 2분 동안 진행한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의하여 이해되어야 한다.
도 2a 내지 도 2c는 본 발명의 실시예에 따른 플래쉬 메모리 소자의 제조 방법을 설명하기 위한 소자의 단면도이다.
도 2a를 참조하면, 게이트 형성 공정으로 터널 산화막(22a), 제 1 폴리실리콘층(23), 하부 산화막(24-1), 중간 질화막(24-2), 상부 산화막(24-3), 제 2 폴리실리콘층(25), 텅스텐 실리사이드층(26) 및 캡 절연막(27)이 적층된 셀 트랜지스터의 게이트가 셀 영역의 반도체 기판(21) 상에 형성된다. 이때, 주변회로 영역의 반도체 기판(21) 상에는 셀 영역의 터널 산화막(22a)에 대응되는 게이트 산화막(22b)이 두께가 다르게 형성될 뿐 셀 트랜지스터의 게이트와 동일한 구조의 고전압 트랜지스터 및 저전압 트랜지스터의 게이트들이 형성된다. 셀 영역에서, 제 1 폴리실리콘층(23)은 플로팅 게이트 역할을 하며, 하부 산화막(24-1), 중간 질화막(24-2) 및 상부 산화막(24-3)이 적층되어 이루어진 ONO층(24)은 유전체막의 역할을 하며, 제 2 폴리실리콘층(25) 및 텅스텐 실리사이드층(26)은 컨트롤 게이트 역할을 하며, 캡 절연막(27)은 후속 열 공정시에 텅스텐 실리사이드층(26)이 산화되는 것을 방지하는 역할을 한다.
상기에서, ONO층(24)은 하부 산화막(24-1), 중간 질화막(24-2) 및 상부 산화막(24-3)이 적층되어 이루어지는데, 하부 산화막 및 상부 산화막(24-1 및 24-3)은 DCS(SiH2Cl2)와 N2O 가스를 소오스로 하는 HTO(Hot Temperature Oxide)를 증착하여 형성하고, 중간 질화막(24-2)은 반응 기체로서 NH3 + DCS 가스를 이용하여 1 내지 3 Torr 이하의 낮은 압력 하에서 650 내지 800 ℃의 온도 분위기에서 LPCVD 방법으로 형성한다. 캡 절연막(27)은 산화물 계통이나 질화물 계통으로 형성한다.
도 3은 도 2a에 도시된 셀 트랜지스터의 게이트 측벽 부분"A"에서 게이트 식각 공정 후의 상태를 도시한 확대 단면도이다. 도 3에 도시된 바와 같이, 게이트 식각 공정시 제 1 폴리실리콘층(23)과 제 2 폴리실리콘층(25)의 식각 면에 Si-댕글링 본드(Si-dangling bond)가 끊어지는 플라즈마 손상을 입게된다. 기존에는 이러한 상태에서 퍼니스 열 산화 방식의 재-산화 공정을 실시하였는데, 끊어진 댕글링 본드는 산소와 반응하여 산화막으로 쉽게 변화하며, 특히 하부 산화막(24-1)과 제 1 폴리실리콘층(23)과의 경계면이나 상부 산화막(24-3)과 제 2 폴리실리콘층(25)과의 경계면에 비정상적인 산화 반응으로 버즈 빅 현상 및 스마일링 현상이 발생되어 게이트에 인가되는 전압이 불균일하게 전달되어 프로그램의 속도를 느리게 하는 등 소자의 신뢰성을 저하시키는 문제가 있었다.
도 2b를 참조하면, 게이트 형성 공정시에 제 1 및 제 2 폴리실리콘층(23 및 25)의 식각 면에 Si-댕글링 본드가 끊어지는 플라즈마 손상을 회복하기 위하여, 제 1 급속 열 산화(first rapid thermal oxidation; RTO) 공정을 실시하고, 이로 인하여 게이트 측벽 및 반도체 기판(11)의 표면에 사이드 월 산화막(28)이 형성된다. 사이드 월 산화막(28)은 하기의 공정 레시피에 의해 30 내지 80Å의 두께로 형성된다.
상기에서, 제 1 급속 열 산화 공정은 3가지의 공정 레시피(process recipe)로 진행할 수 있다.
첫 번째 공정 레시피는, 도 6에 도시된 바와 같이, 게이트가 형성된 웨이퍼를 400 ℃의 챔버에 로드(load) 시키는 단계와, 챔버 내부를 회복(recovery) 시키는 단계와, 챔버 내부 온도를 850 내지 1050 ℃까지 램프-업(ramp-up)시키는 단계와, 챔버 내부의 온도를 안정화(stabilization) 시키는 단계와, H2 리치(rich) 분위기에서 열 산화를 진행하고, 이로 인하여 게이트 측벽 및 반도체 기판의 표면에 사이드 월 산화막(28)이 형성되는 단계와, 챔버 내부를 N2-퍼지(N2-purge)하는 단계와, 챔버 내부 온도를 400 ℃까지 램프-다운(ramp-down)시키는 단계와, 사이드 월 산화막(28)이 형성된 웨이퍼를 챔버로부터 언로드(unload) 시키는 단계를 포함하여 이루어진다.
상기에서, 로드 단계는 챔버 내부 압력을 50 Torr로 하고, N2 가스의 유입량을 5 내지 10 slpm으로 하여 15분 동안 진행된다.
회복 단계는 챔버 내부 압력을 50 Torr로 하고, N2 가스의 유입량을 5 내지 10 slpm으로 하여 10분 동안 진행된다.
램프-업(ramp-up) 단계는 챔버 내부 압력을 50 Torr로 하고, N2 가스의 유입량을 5 내지 10 slpm으로 하고, O2 가스의 유입량을 0.1 내지 10 slpm으로 하여 20 내지 90분 동안 진행된다.
안정화 단계는 챔버 내부 압력을 50 Torr로 하고, O2 가스의 유입량을 0.1 내지 10 slpm으로 하여 5 내지 10분 동안 진행된다.
열 산화 단계는 챔버 내부 압력을 30 내지 120 Torr로 하고, N2 가스의 유입량을 5 내지 10 slpm으로 하고, O2 가스의 유입량을 0.1 내지 10 slpm으로 하고, H2 가스의 유입량을 0.1 내지 10 slpm으로 하여, 0.1 내지 10분 동안 진행된다.
N2-퍼지 단계는 챔버 내부 압력을 500 Torr로 하고, N2 가스의 유입량을 0 내지 100 slpm으로 하여, 20분 동안 진행된다.
램프-다운 단계는 챔버 내부 압력을 500 Torr로 하고, N2 가스의 유입량을 10 slpm으로 하여, 20 내지 90분 동안 진행된다.
언로드 단계는 챔버 내부 압력을 50 Torr로 하고, N2 가스의 유입량을 5 내지 10 slpm으로 하여, 30분 동안 진행된다.
도 4는 도 2b에 도시된 셀 트랜지스터의 게이트 측벽 부분"B"에서 제 1 급속 열 산화 공정 후의 상태를 도시한 확대 단면도이다. 도 4에 도시된 바와 같이, 열 산화 단계에서 H2 가스는 제 1 및 제 2 폴리실리콘층(23 및 25)의 식각 면에 존재하는 불완전 Si와 반응하여 Si-H 결합 구조를 이루게 되고, 이러한 Si-H 결합 구조는 비정상적인 산화를 억제하는 역할을 한다. 이에 따라, 버즈 빅 현상이나 스마일링 현상이 발생하지 않게 된다.
두 번째 공정 레시피는, 도 7에 도시된 바와 같이, 상기한 첫 번째 공정 레시피와 비교하여 안정화 단계와 열 산화 단계 사이에 H2 어닐 단계가 추가된 것이 다르며, 나머지 단계는 동일하다. 이에 따라 H2 어닐(anneal) 단계만 설명하고 나머지 단계는 설명하지 않기로 한다.
상기에서, H2 어닐 단계는 챔버 내부 압력을 30 내지 120 Torr로 하고, H2 가스의 유입량을 0.1 내지 10 slpm으로 하여, 0.1 내지 2분 동안 진행된다. H2 어닐 단계가 진행되는 동안 H2 가스는 제 1 및 제 2 폴리실리콘층(23 및 25)의 식각 면에 존재하는 불완전 Si와 반응하여 Si-H 결합 구조를 이루게 되고, 이후 H2 리치 분위기의 열 산화 단계를 진행하게 되므로 비정상적인 산화 없이 사이드 월 산화막(28)을 형성할 수 있다.
도 8에 도시된 바와 같이, 세 번째 공정 레시피는 상기한 첫 번째 공정 레시피와 비교하여 열 산화 단계와 N2-퍼지 단계 사이에 H2 어닐 단계가 추가된 것이 다르며, 나머지 단계는 동일하다. 또한, 세 번째 공정 레시피는 상기한 두 번째 공정 레시피와 비교하여 공정 순서만 다를 뿐 H2 어닐 단계의 조건은 두 번째 공정 레시피와 동일하다. 이에 따라 세 번째 공정 레시피의 각 단계별 조건은 중복 설명을 피하기 위하여 생략하기로 한다.
세 번째 공정 레시피에서, 열 산화 단계가 진행되는 동안에 H2 가스가 제 1 및 제 2 폴리실리콘층(23 및 25)의 식각 면에 존재하는 불완전 Si와 반응하여 Si-H 결합 구조를 이루게 되고, Si-H 결합 구조가 된 상태에서 H2 어닐 단계를 진행하게 되므로 Si-H 결합 구조는 더욱 완전하게 된다.
도 2c를 참조하면, 사이드 월 산화막(28) 형성 공정 후, 주변회로 영역의 고전압 트랜지스터의 DDD(Double Doped Drain) 이온 주입 공정, 주변회로 영역의 저전압 트랜지스터의 LDD(Light Doped Drain) 이온 주입 공정, 스페이서 절연막 증착 및 스페이서 식각 공정, 주변회로 영역의 저전압 트랜지스터의 소오스/드레인 이온 주입 공정을 실시하고, 이로 인하여 셀 트랜지스터의 접합부(29), 스페이서 절연막(30) 및 주변회로 트랜지스터의 접합부(31)가 형성된다. 셀 트랜지스터의 접합부(29)는 저전압 트랜지스터의 LDD 이온 주입 공정시에 형성된다.
이후, 제 2 급속 열 산화(RTO) 공정을 실시하고, 이로 인하여 모든 접합부(29 및 31)에 주입된 이온이 활성화된다.
상기에서, 제 2 급속 열 산화 공정은, 도 6에 도시된 공정 레시피와 같이, 접합부가 형성된 웨이퍼를 400 ℃의 챔버에 로드(load) 시키는 단계와, 챔버 내부를 회복(recovery) 시키는 단계와, 챔버 내부 온도를 850 내지 1050 ℃까지 램프-업(ramp-up)시키는 단계와, 챔버 내부의 온도를 안정화(stabilization) 시키는 단계와, H2 리치(rich) 분위기에서 열 산화를 진행하고, 이로 인하여 접합부에 주입된 이온이 활성화되는 단계와, 챔버 내부를 N2-퍼지(N2-purge)하는 단계와, 챔버 내부 온도를 400 ℃까지 램프-다운(ramp-down)시키는 단계와, 웨이퍼를 챔버로부터 언로드(unload) 시키는 단계를 포함하여 이루어진다.
상기에서, 로드 단계는 챔버 내부 압력을 50 Torr로 하고, N2 가스의 유입량을 5 내지 10 slpm으로 하여 15분 동안 진행된다.
회복 단계는 챔버 내부 압력을 50 Torr로 하고, N2 가스의 유입량을 5 내지 10 slpm으로 하여 10분 동안 진행된다.
램프-업(ramp-up) 단계는 챔버 내부 압력을 50 Torr로 하고, N2 가스의 유입량을 5 내지 10 slpm으로 하고, O2 가스의 유입량을 0.1 내지 10 slpm으로 하여 20 내지 90분 동안 진행된다.
안정화 단계는 챔버 내부 압력을 50 Torr로 하고, O2 가스의 유입량을 0.1 내지 10 slpm으로 하여 5 내지 10분 동안 진행된다.
열 산화 단계는 챔버 내부 압력을 30 내지 120 Torr로 하고, N2 가스의 유입량을 5 내지 10 slpm으로 하고, O2 가스의 유입량을 0.1 내지 10 slpm으로 하고, H2 가스의 유입량을 0.1 내지 10 slpm으로 하여, 0.1 내지 10분 동안 진행된다.
N2-퍼지 단계는 챔버 내부 압력을 500 Torr로 하고, N2 가스의 유입량을 0 내지 100 slpm으로 하여, 20분 동안 진행된다.
램프-다운 단계는 챔버 내부 압력을 500 Torr로 하고, N2 가스의 유입량을 10 slpm으로 하여, 20 내지 90분 동안 진행된다.
언로드 단계는 챔버 내부 압력을 50 Torr로 하고, N2 가스의 유입량을 5 내지 10 slpm으로 하여, 30분 동안 진행된다.
한편, 제 2 급속 열 산화 공정은 도 7 및 도 8 각각에 도시된 공정 레시피로 진행할 수 있다.
도 5는 본 발명의 실시예에 따라 형성된 단위 셀 트랜지스터의 단면도로서, ONO층(24)에 스마일링 현상이 발생되지 않고, 터널 산화막(22a)에 버즈 빅 현상이 발생되지 않으며, 텅스텐 실리사이드층(26)이 산화되지 않음을 보여주고 있다. 이는 H2 리치 분위기의 급속 열 산화 공정으로 게이트 형성 공정시에 입은 플라즈마 식각 손상을 회복시키고, 접합부에 주입된 이온을 활성화시키기 때문에 비정상적인 산화 반응이 일어나지 않아 스마일링 현상 및 버즈 빅 현상이 발생되지 않으며, 또한 H2 리치 분위기에서 산화 공정을 진행하기 때문에 열역학적으로 텅스텐 실리사이드층(26)이 산화되지 않는다.
상술한 바와 같이, 본 발명은 게이트 형성 공정시의 식각 손상을 회복시키고, 셀 트랜지스터의 접합부 및 주변회로 트랜지스터의 소오스/드레인 접합부를 형성하기 위한 이온 주입 공정 후에 이온 활성화를 위해 H2 리치 분위기의 급속 열 산화 공정으로 실시하므로, 게이트 식각 공정시에 끊어진 Si-댕글링 본드가 Si-H 결합 구조가 되고, 전체적인 공정 시간이 줄어들어 ONO층 및 터널 산화막의 가장자리 부분에서 발생되는 비정상적인 산화가 억제되어 ONO층의 스마일링 현상 및 터널 산화막의 버즈 빅 현상을 방지할 수 있으며, 텅스텐 실리사이드층의 산화가 방지되어 컨트롤 게이트의 면저항 증가를 억제할 수 있으며, 전체적인 공정 시간의 단축으로 생산성을 향상 및 원가 절감을 이룰 수 있다.
도 1은 종래 플래쉬 메모리 소자의 제조 방법에 따라 형성된 단위 셀 트랜지스터의 단면도;
도 2a 내지 도 2c는 본 발명의 실시예에 따른 플래쉬 메모리 소자의 제조 방법을 설명하기 위한 소자의 단면도;
도 3은 도 2a에 도시된 셀 트랜지스터의 게이트 측벽 부분"A"에서 게이트 식각 공정 후의 상태를 도시한 확대 단면도;
도 4는 도 2b에 도시된 셀 트랜지스터의 게이트 측벽 부분"B"에서 급속 열 산화 공정 후의 상태를 도시한 확대 단면도;
도 5는 본 발명의 실시예에 따라 형성된 단위 셀 트랜지스터의 단면도; 및
도 6, 도 7 및 도 8은 본 발명의 실시예에 적용되는 각기 다른 급속 열 산화 공정의 레시피들이다.
<도면의 주요 부분에 대한 부호의 설명>
11, 21: 반도체 기판 12a, 22a: 터널 산화막
12b, 22b: 게이트 산화막 13, 23: 제 1 폴리실리콘층
14, 24: ONO층 14-1, 24-1: 하부 산화막
14-2, 24-2: 중간 질화막 14-3, 24-3: 상부 산화막
15, 25: 제 2 폴리실리콘층 16, 26: 텅스텐 실리사이드층
17, 27: 캡 절연막 18, 28: 사이드 월 산화막
19, 29: 셀 트랜지스터의 접합부 30: 스페이서 절연막
31: 주변회로 트랜지스터의 접합부
Claims (15)
- 게이트 형성 공정으로 셀 영역 및 주변회로 영역의 반도체 기판 상에 게이트들을 형성하는 단계;상기 게이트 형성 공정시의 식각 손상을 회복하기 위하여 제 1 급속 열 산화 공정을 실시하고, 이로 인하여 사이드 월 산화막이 형성되는 단계;상기 셀 영역에 셀 트랜지스터의 접합부를 형성하는 단계;상기 주변회로 영역에 주변회로 트랜지스터의 접합부를 형성하는 단계; 및상기 접합부들에 주입된 이온을 활성화시키기 위하여 제 2 급속 열 산화 공정을 실시하는 단계를 포함하는 플래쉬 메모리 소자의 제조 방법.
- 제 1 항에 있어서,상기 셀 영역의 상기 게이트는 터널 산화막, 제 1 폴리실리콘층, 하부 산화막, 중간 질화막, 상부 산화막, 제 2 폴리실리콘층, 텅스텐 실리사이드층 및 캡 절연막이 적층된 구조인 플래쉬 메모리 소자의 제조 방법.
- 제 1 항에 있어서,상기 사이드 월 산화막은 30 내지 80Å의 두께로 형성하는 플래쉬 메모리 소자의 제조 방법.
- 제 1 항에 있어서,상기 제 1 및 제 2 급속 열 산화 공정 각각은,웨이퍼를 400℃의 챔버에 로드 시키는 단계;상기 챔버 내부를 회복시키는 단계;상기 챔버 내부 온도를 850 내지 1050℃까지 램프-업시키는 단계;상기 챔버 내부의 온도를 안정화시키는 단계;H2 리치 분위기에서 열 산화를 진행하는 단계;상기 챔버 내부를 N2-퍼지 하는 단계;상기 챔버 내부 온도를 400℃까지 램프-다운시키는 단계; 및상기 웨이퍼를 상기 챔버로부터 언로드 시키는 단계를 포함하여 이루어지는 플래쉬 메모리 소자의 제조 방법.
- 제 4 항에 있어서,상기 로드 단계는 챔버 내부 압력을 50 Torr로 하고, N2 가스의 유입량을 5 내지 10 slpm으로 하여 진행하는 플래쉬 메모리 소자의 제조 방법.
- 제 4 항에 있어서,상기 회복 단계는 챔버 내부 압력을 50 Torr로 하고, N2 가스의 유입량을 5 내지 10 slpm으로 하여 진행하는 플래쉬 메모리 소자의 제조 방법.
- 제 4 항에 있어서,상기 램프-업 단계는 챔버 내부 압력을 50 Torr로 하고, N2 가스의 유입량을 5 내지 10 slpm으로 하고, O2 가스의 유입량을 0.1 내지 10 slpm으로 하여, 20 내지 90분 동안 진행하는 플래쉬 메모리 소자의 제조 방법.
- 제 4 항에 있어서,상기 안정화 단계는 챔버 내부 압력을 50 Torr로 하고, O2 가스의 유입량을 0.1 내지 10 slpm으로 하여 진행하는 플래쉬 메모리 소자의 제조 방법.
- 제 4 항에 있어서,상기 열 산화 단계는 챔버 내부 압력을 30 내지 120 Torr로 하고, N2 가스의 유입량을 5 내지 10 slpm으로 하고, O2 가스의 유입량을 0.1 내지 10 slpm으로 하고, H2 가스의 유입량을 0.1 내지 10 slpm으로 하여, 0.1 내지 10분 동안 진행하는 플래쉬 메모리 소자의 제조 방법.
- 제 4 항에 있어서,상기 N2-퍼지 단계는 챔버 내부 압력을 500 Torr로 하고, N2 가스의 유입량을 0 내지 100 slpm으로 하여 진행하는 플래쉬 메모리 소자의 제조 방법.
- 제 4 항에 있어서,상기 램프-다운 단계는 챔버 내부 압력을 500 Torr로 하고, N2 가스의 유입량을 10 slpm으로 하여, 20 내지 90분 동안 진행하는 플래쉬 메모리 소자의 제조 방법.
- 제 4 항에 있어서,상기 언로드 단계는 챔버 내부 압력을 50 Torr로 하고, N2 가스의 유입량을 5 내지 10 slpm으로 하여 진행하는 플래쉬 메모리 소자의 제조 방법.
- 제 4 항에 있어서,상기 제 1 급속 열 산화 공정은 상기 안정화 단계와 상기 열 산화 단계 사이에 H2 어닐 단계가 추가되는 플래쉬 메모리 소자의 제조 방법.
- 제 4 항에 있어서,상기 제 1 급속 열 산화 공정은 상기 열 산화 단계와 상기 N2-퍼지 단계 사이에 H2 어닐 단계가 추가되는 플래쉬 메모리 소자의 제조 방법.
- 제 13 항 또는 제 14 항에 있어서,상기 H2 어닐 단계는 챔버 내부 압력을 30 내지 120 Torr로 하고, H2 가스의 유입량을 0.1 내지 10 slpm으로 하여, 0.1 내지 2분 동안 진행하는 플래쉬 메모리 소자의 제조 방법.
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