JP2008244009A - 半導体装置およびその製造方法 - Google Patents
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Abstract
【解決手段】積層ゲート型不揮発性メモリセルと、pチャネル型の第1のトランジスタとを有する半導体装置の製造方法であって、半導体基板上に前記第1のトランジスタのゲート絶縁膜を形成する工程と、前記半導体基板上に前記積層ゲート型不揮発性メモリセルのトンネル絶縁膜を形成する工程と、前記トンネル絶縁膜及び前記ゲート絶縁膜上に、n型の不純物を有する第1の導電層を形成する工程と、前記第1の導電層のうち、前記第1のトランジスタが形成される領域にp型の不純物をイオン注入し、前記第1の導電層の前記領域をp型の導電型にする工程とを備える。
【選択図】図3
Description
半導体基板上に前記第1のトランジスタのゲート絶縁膜を形成する工程と、前記半導体基板上に前記積層ゲート型不揮発性メモリセルのトンネル絶縁膜を形成する工程と、前記トンネル絶縁膜及び前記ゲート絶縁膜上に、n型の不純物を有する第1の導電層を形成する工程と、前記第1の導電層のうち、前記第1のトランジスタが形成される領域にp型の不純物をイオン注入し、前記第1の導電層の前記領域をp型の導電型にする工程と、前記第1の導電層上に絶縁層を形成する工程と、前記絶縁層上に第2の導電層を形成する工程と、前記第2の導電層と前記絶縁層と前記第1の導電層とをパターニングし、前記積層ゲート型不揮発性メモリセルの積層ゲート電極及び前記第1のトランジスタの第1のゲート電極を形成する工程と、前記積層ゲート電極をマスクとして前記半導体基板にイオン注入し、第1のエクステンション領域を形成する工程と、前記第1のゲート電極をマスクとして前記半導体基板にイオン注入し、第2のエクステンション領域を形成する工程とを備える。
半導体基板上に前記積層ゲート型不揮発性メモリセルのトンネル絶縁膜を形成する工程と、前記半導体基板上に前記第1のトランジスタの第1のゲート絶縁膜を形成する工程と、前記トンネル絶縁膜及び前記第1のゲート絶縁膜上に、n型の不純物を有する第1の導電層を形成する工程と、前記第1の導電層のうち、前記第1のトランジスタが形成される領域にp型の不純物をイオン注入し、前記第1の導電層の前記領域をp型の導電型にする工程と、前記第1の導電層のうち、前記第2のトランジスタが形成される領域を除去する工程と、前記第1の導電層上に絶縁層を形成する工程と、前記半導体基板上に前記第2のトランジスタの第2のゲート絶縁膜を形成する工程と、前記絶縁層及び前記第2のゲート絶縁膜上に第2の導電層を形成する工程と、前記第2の導電層と前記絶縁層と前記第1の導電層とをパターニングし、前記積層ゲート型不揮発性メモリセルの積層ゲート電極及び前記第1のトランジスタの第1のゲート電極を形成する工程と、前記第2の導電層パターニングし、前記第2のトランジスタの第2のゲート電極を形成する工程と、前記積層ゲート電極をマスクとして前記半導体基板にイオン注入し、第1のエクステンション領域を形成する工程と、前記第1のゲート電極をマスクとして前記半導体基板にイオン注入し、第2のエクステンション領域を形成する工程と、前記第2のゲート電極をマスクとして前記半導体基板にイオン注入し、第3のエクステンション領域を形成する工程とを備えることを特徴とする。
前記積層ゲート型不揮発性メモリセルが、n型の導電型を有するフローティングゲートと、第1の絶縁膜と、コントロールゲートとが、半導体基板上に順に積層された積層ゲート電極と、前記積層ゲート電極の両側の前記半導体基板に形成された第1のソース・ドレイン領域とを有し、
前記第1のトランジスタが、p型の導電型を有する第1の電極と、第2の絶縁膜と、第2の電極とが、前記半導体基板上に順に積層された第1のゲート電極と、前記第1のゲート電極の両側の前記半導体基板に形成された第2のソース・ドレイン領域とを有することを特徴とする。
前記積層ゲート型不揮発性メモリセルが、n型の導電型を有するフローティングゲートと、第1の絶縁膜と、コントロールゲートとが、半導体基板上に順に積層された積層ゲート電極と、前記積層ゲート電極の両側の前記半導体基板に形成された第1のソース・ドレイン領域とを有し、
前記第1のトランジスタが、p型の導電型を有する第1の電極と、第2の絶縁膜と、第2の電極とが、前記半導体基板上に順に積層された第1のゲート電極と、前記第1のゲート電極の両側の前記半導体基板に形成された第2のソース・ドレイン領域とを有し、
前記第2のトランジスタが、単層からなるゲート電極と、前記第1のゲート電極の両側の前記半導体基板に形成された第2のソース・ドレイン領域とを有する
ことを特徴とする。
図3は、実施例1による不揮発性半導体記憶装置の概略構造を示す断面図である。図3では、説明の便宜上、機能や性能の異なる回路ごとに、5つの領域(第1〜第5の領域)に分けて示している。これらの回路は、全て同一の基板上に形成されている。なお、ここでの基板は、例えばシリコンウェハである。図3に示されるように、シリコン基板5は、STI7によって複数の素子形成領域に分離され、各素子形成領域には、それぞれ以下に示す回路が形成されている。
第2の領域 メモリセル駆動回路(高耐圧のnチャネル型MOSトランジスタにより構成される回路)
第3の領域 メモリセル駆動回路(高耐圧のpチャネル型MOSトランジスタにより構成される回路)
第4の領域 論理回路(低耐圧のnチャネル型MOSトランジスタにより構成される回路)
第5の領域 論理回路(低耐圧のpチャネル型MOSトランジスタにより構成される回路)
なお、第1の領域に形成されるMOSトランジスタのゲート電極は、トンネル絶縁膜上にフローティングゲート(第1の電極)とONO膜とコントロールゲート(第2の電極)とが積層された構造を有する。詳しくは後述するが、ONO膜とは、酸化膜−窒化膜−酸化膜の構成を有する積層絶縁膜である。このフローティングゲートに電荷を蓄積させることによって、MOSトランジスタのスレッシュ・ホールド電圧が変化する。このようなMOSトランジスタの動作によって、メモリセルに情報が記憶される。
図3の第1の領域は、図1(a)のX−X’断面を示した図である。図3に示すように、第1の領域では、シリコン基板1にスタックゲート型メモリセルを構成するnチャネル型MOSトランジスタ81が形成されている。nチャネル型MOSトランジスタ81は、ゲート電極部71と、ソース・ドレイン領域61(ソース領域61b及びドレイン領域61a)及びエクステンション領域51(ソース領域側のエクステンション51b及びドレイン領域側のエクステンション領域51a)等から構成される。ソース・ドレイン領域61に対応する位置にコンタクトビア101a,101bが形成される。
第2の領域は、メモリセル駆動回路を構成するnチャネル型MOSトランジスタ部分の断面である。図3に示すように、第2の領域には、シリコン基板1に高耐圧のnチャネル型MOSトランジスタ82が形成されている。nチャネル型MOSトランジスタ82は、ゲート電極部72と、ソース・ドレイン領域62(ソース領域62a及びドレイン領域62b)及びエクステンション領域52(ソース領域側のエクステンション52a及びドレイン領域側のエクステンション領域52b)等から構成される。ソース・ドレイン領域62に対応する位置にコンタクトビア102a,102bが形成される。
第3の領域は、メモリセル駆動回路を構成するpチャネル型MOSトランジスタ部分の断面である。図3に示すように、第3の領域には、シリコン基板1に高耐圧のpチャネル型MOSトランジスタ83が形成されている。pチャネル型MOSトランジスタ83は、ゲート電極部73と、ソース・ドレイン領域63(ソース領域63a及びドレイン領域63b)及びエクステンション領域53(ソース領域側のエクステンション53a及びソース領域側のドレイン領域53b)等から構成される。ソース・ドレイン領域63に対応する位置にコンタクトビア103a,103bが形成される。
第4の領域は、論理回路を構成するnチャネル型MOSトランジスタ部分の断面である。図3に示すように、第4の領域では、シリコン基板1に低耐圧のnチャネル型MOSトランジスタ84が形成されている。pチャネル型MOSトランジスタ84は、ゲート電極部74と、ソース・ドレイン領域64(ソース領域64a及びドレイン領域64b)及びエクステンション・ポケット領域54(ソース領域側のエクステンション・ポケット54a及びソース領域側のドレイン・ポケット領域54b)等から構成される。ソース・ドレイン領域64に対応する位置にコンタクトビア104a,104bが形成される。なお、nチャネル型MOSトランジスタ84のエクステンション領域54はソース・ドレイン領域64よりも浅く形成される。
第5の領域は、論理回路を構成するpチャネル型MOSトランジスタ部分の断面である。図3に示すように、第5の領域には、シリコン基板1に低耐圧のpチャネル型MOSトランジスタ85が形成されている。pチャネル型MOSトランジスタ85は、ゲート電極部75と、ソース・ドレイン領域65(ソース領域65a及びドレイン領域65b)及びエクステンション・ポケット領域55(ソース領域側のエクステンション・ポケット55a及びソース領域側のエクステンション・ポケット領域55b)等から構成される。ソース・ドレイン領域65に対応する位置にコンタクトビア105a,105bが形成される。なお、nチャネル型MOSトランジスタ85のエクステンション領域55はソース・ドレイン領域65よりも浅く形成される。
次に、図3に示した不揮発性半導体記憶装置を実際に製造する工程を以下に説明する。図5〜図26は、実施例1による不揮発性半導体記憶装置を製造する工程を、主な工程毎に示した図である。
本工程では、図5に示すように、基板1上にSTI(Shallow Trench Isolation)3を形成し、基板1を複数の素子形成領域に分離する。なお、基板1としては、例えば、ホウ素(B)等のp型の不純物元素が微量にドープされたP型のシリコンウェハを使用する。次に、STI3が形成されたシリコン基板1に、ウェル領域(不図示)を形成する。具体的には、nチャネル型のMOSトランジスタを形成する領域である第1の領域、第2の領域及び第4の領域には、p型のウェル領域を形成し、pチャネル型のMOSトランジスタを形成する第3の領域及び第5の領域には、n型のウェル領域を形成する。また、MOSトランジスタのスレッシュ・ホールド電圧Vthを調整するため、例えば第1の領域〜第3の領域において、基板1の表面部分にそれぞれ最適のイオン注入を行う。
本工程では、図6に示すように、シリコン酸化膜10aの一部を除去する。具体的には、先ず、高耐圧のトランジスタを形成する領域(第2の領域及び第3の領域)を覆うレジスト121を形成する。その後、例えばフッ化水素(HF)の水溶液を用いたエッチングにより、レジスト121が形成されていない領域(第1の領域、第4の領域、第5の領域)ついて、シリコン酸化膜10aを除去する。その結果、第1の領域、第4の領域及び第5の領域について、基板1の表面が露出する。
本工程では、図7に示すように、第1の領域、第4の領域及び第5の領域に、ゲート絶縁膜としての窒化酸化シリコン(SiON)膜10bを形成する。具体的には、熱窒化酸化により、窒化酸化シリコン膜10bを、例えば10nm程度の厚さに形成する。
本工程では、図8に示すように、基板1上に、n型の導電層(第1の導電層)20aを形成する。具体的には、例えばLP−CVD(Low Pressure-Chemical Vaper Deposition)法により、シリコン酸化膜10a及び窒化酸化シリコン膜10bが形成された基板1上に、燐(P)がドープされた非結晶シリコンを堆積させ、導電層20aを形成する。なお、導電層20aの膜厚は、例えば90nmとする。なお、Pがドープされていない非結晶シリコンを堆積させるようにしても良いが、その場合には、導電層20aの第1の領域について、n型のドーピングを行なう必要がある。このとき、n型の導電層20aのドープ量が、例えば1×1020/cm3程度になるようにドーピングを行うことが望ましい。
本工程では、図9に示すように、第1の導電層20aの第2の領域に、燐(P)或いは砒素(As)をドープする。具体的には、第2の領域のみ開口させたレジスト122を形成し、その後、導電層20aにP或いはAsをドープする。このときのドープは、例えばイオン注入により行う。その結果、第2の領域については、高濃度の不純物を有するn型の導電層20bが形成される。なお、導電層20a形成された際に、導電層20aが既に高いn型の不純物濃度を有している場合には、この処理は省略しても良い。
本工程では、図10に示すように、第1の導電層20aの第3の領域に、ボロン(B)或いはフッ化ボロン(BF2)をドープする。具体的には、第3の領域のみ開口させたレジスト123を形成し、その後、導電層20aにボロン(B)或いはフッ化ボロン(BF2)をドープ(例えばイオン注入)する。このとき、B+のイオン注入を、例えば5KeVの加速エネルギー、且つ、1×1015/cm2のドーズ量でイオン注入を行う。そして、第1の導電層20aに予め含まれていたn型の不純物濃度と比べて、多量のp型の不純物を第1の導電層20aにドープし、第3の領域において、高濃度のp型の不純物を有する第1の導電層20cを形成する。すなわち、このようなドープが行われた結果、この導電層20cには、n型の不純物とともに、n型の不純物よりも濃いp型の不純物が含まれることになる。なお、このようなドープは、カウンタドープと呼ばれることもある。
本工程では、図11に示すように、第1の導電層20aの第4の領域及び第5の領域を除去する。具体的には、先ず、メモリセル及び高耐圧のトランジスタが形成される領域(第1の領域〜第3の領域)を覆うレジスト124を形成する。その後、例えば臭化水素(HBr)のガスを用いたドライエッチングにより、第4の領域及び第5の領域の導電層20aを除去する。なお、この導電層20aの除去を、工程5及び工程6におけるドーピングの前に行なっても良い。
本工程では、図12に示すように、基板1の全面に亘ってONO膜30aを形成する。具体的には、例えばCVD法等を用いて、基板1上に、厚さが5〜10nmのSiO2膜と、厚さが5〜10nmのSiN膜とを形成する。その後、例えば熱酸化によって、SiN膜の表面に厚さが3〜10nmのSiO2膜を形成する。このONO膜は、フローティングゲート中の電荷がコントロールゲート側にリークすることを防ぐ機能を有している。このとき、ONO膜を形成する際の熱により、第1の導電層20a,20b,20cは結晶化して多結晶シリコンとなる。
本工程では、図13及び図14に示すように、ONO膜30aと窒化酸化シリコン膜10bの一部を除去した後、基板1上の第4の領域及び第5の領域において、ゲート絶縁膜としてのSiON膜10cを形成する。具体的には、第1の領域、第2の領域及び第3の領域を覆うレジスト125形成する。ここで、第3の領域については、図13に示すように、ゲートの電極23と電極43をコンタクトするためのコンタクト領域S1を除いて、レジスト125を形成する。次に、例えば臭化水素(HBr)のガスを用いたドライエッチングとフッ化水素(HF)の水溶液を用いたウェットエッチングとを併用することにより、上記コンタクト領域S1、第4の領域及び第5の領域について、ONO膜30a及びSiON膜10cを除去する。
本工程では、図15に示すように、基板1の全面に亘って、導電層(第2の導電層)40aを形成する。具体的には、例えばLP−CVD法により、基板1上に形成されたONO層30aを覆うように、多結晶シリコンからなる材料を、100nm程度の厚さに堆積させる。なお、この導電層40aは、ノンドープ状態である。
本工程では、図16に示すように、メモリセル及び高耐圧のトランジスタについて、そのゲートになる部分をパターニングする。具体的には、先ず、第1の領域〜第3の領域について、レジスト126を、当該領域に形成されるトランジスタのゲート部分を残すように形成する。なお、ここで、レジスト126は、第4の領域及び第5の領域については、全面に亘って形成されている。次に、導電層40aと、ONO膜30aと、導電層20a,20b,20cとを、順にエッチングする。その結果、第1の領域〜第3の領域に形成されるトランジスタのゲート電極となる部分が形成される。なお、このゲート電極となる部分は、厚さが200nm程度のスタック構造を有する。
本工程では、図17に示すように、メモリセルを構成するnチャネル型MOSトランジスタ81について、エクステンション領域51を形成する。具体的には、先ず、図に示すように、第1の領域を除く範囲にレジスト127を形成する。次に、燐(P+)或いは砒素(As+)を、例えば30〜80KeVの加速電圧、及び、1×1014〜5×1014/cm2のドーズ量でイオン注入する。このように、スタック構造を有するゲート電極をマスクとしてイオン注入を行う。その結果、nチャネル型MOSトランジスタ81のエクステンション領域51が、当該ゲート電極に対して自己整合的に形成される。なお、このスタック構造を有するゲート電極の厚さは200nm程度あるため、当該ゲート電極部分で、P+或いはAs+が貫通して基板1の表面に到達することは無い。
本工程では、図18に示すように、高耐圧のnチャネル型MOSトランジスタ82について、エクステンション領域52を形成する。具体的には、先ず、図に示すように、第2の領域を除く範囲にレジストを形成する。次に、燐(P+)或いは砒素(As+)を、例えば40〜80KeVの加速電圧、及び、1×1013〜1×1014/cm2のドーズ量でイオン注入する。このように、スタック構造を有するゲート電極をマスクとしてイオン注入を行う。その結果、nチャネル型MOSトランジスタ82のエクステンション領域52が、当該ゲート電極に対して自己整合的に形成される。なお、このスタック構造を有するゲート電極の厚さは200nm程度あるため、当該ゲート電極部分で、P+或いはAs+が貫通して基板1の表面に到達することは無い。
本工程では、図19に示すように、高耐圧のpチャネル型MOSトランジスタ83について、エクステンション領域53を形成する。具体的には、先ず、図に示すように、第3の領域を除く範囲にレジストを形成する。次に、ボロン(B+)或いはフッ化ボロン(BF2+)を、例えば18〜25KeVの加速電圧、及び、1×1013〜1×1014/cm2のドーズ量でイオン注入する。このように、スタック構造を有するゲート電極をマスクとしてイオン注入を行う。その結果、pチャネル型MOSトランジスタ83のエクステンション領域53が、当該ゲート電極に対して自己整合的に形成される。なお、このスタック構造を有するゲートの厚さは200nm程度あるため、当該ゲート部分で、B+或いはBF2+が貫通して基板1の表面に到達することは無い。
本工程では、図20に示すように、高温でドライ酸化を行った後に、低耐圧のトランジスタのゲートを形成する。具体的には、レジスト129を除去した後に、第3に領域について、例えば約950℃の温度のドライ酸化を行ない、ゲート電極の側壁を酸化させる。このとき酸化させる量は、例えば10nm程度とする。この酸化処理をエクステンションの形成後に行うことにより、エクステンションのプロファイルがなだらかになる。すなわち、不純物濃度の変化を緩やかにして、電界を緩和させる。その結果、pチャネル型MOSトランジスタ83が、より高い耐圧特性を得ることが可能となる。
本工程では、図21に示すように、低耐圧のnチャネル型MOSトランジスタ84について、エクステンション・ポケット領域54を形成する。なお、エクステンション・ポケット領域54には、図21中の拡大図Aに示すように、エクステンション領域ex1及びポケット領域p1が含まれる。具体的には、先ず、図21に示すように、第4の領域を除く範囲にレジスト130を形成する。次に、エクステンション領域を形成するために、砒素(As+)を、例えば2〜4KeVの加速電圧、及び、5×1014〜3×1015/cm2のドーズ量でイオン注入する。次に、ポケット領域を形成するために、インジウム(In+)を、例えば30〜50KeVの加速電圧、及び、1×1014〜1×1015/cm2のドーズ量でイオン注入する。このように、本工程では、単層構造を有するゲート電極をマスクとしてイオン注入を行う。その結果、nチャネル型MOSトランジスタ84のエクステンション・ポケット領域54が、当該ゲート電極に対して自己整合的に形成される。なお、このゲート電極となる部分は100nm程度の厚さを有する。このようにゲート電極の厚さが薄いため、不純物の突き抜けを防止するために、エクステンション領域ex1が高耐圧のMOSトランジスタ用のエクステンション領域52,53よりも浅く形成される。また、このようにゲート電極の厚さが薄いため、パターン倒れの発生が抑制される。その結果、ゲート電極長Lが短いnチャネル型MOSトランジスタ84を形成することが可能となる。
本工程では、図22に示すように、低耐圧のpチャネル型MOSトランジスタ85について、エクステンション領域・ポケット55を形成する。なお、エクステンション・ポケット領域55には、図22中の拡大図Bに示すように、エクステンション領域ex2及びポケット領域p2が含まれる。具体的には、先ず、図22に示すように、第5の領域を除く範囲にレジスト131を形成する。次に、エクステンション領域を形成するために、ボロン(B+)を、例えば0.1〜0.5KeVの加速電圧、及び、5×1014〜3×1015/cm2のドーズ量でイオン注入する。次に、ポケット領域を形成するために、砒素(As+)を、例えば30〜60KeVの加速電圧、及び、1×1014〜1×1015/cm2のドーズ量でイオン注入する。このように、本工程では、単層構造を有するゲート電極をマスクとしてイオン注入を行う。その結果、pチャネル型MOSトランジスタ85のエクステンション・ポケット領域55が、当該ゲート電極に対して自己整合的に形成される。なお、このゲート電極となる部分は100nm程度の厚さを有する。このようにゲート電極の厚さが薄いため、エクステンション領域ex2が高耐圧のMOSトランジスタ用のエクステンション領域52,53よりも浅く形成される。また、このようにゲート電極の厚さが薄いため、パターン倒れの発生が抑制される。その結果、ゲート電極長Lが短いpチャネル型MOSトランジスタ85を形成することが可能となる。
本工程では、図23に示すように、トランジスタのゲート部分にサイドウォールを形成する。具体的には、先ず、例えばLP−CVD法を用いて、100nm程度の窒化シリコン(SiN)膜(不図示)を形成する。次に、当該SiN膜に対して異方性エッチングを施すことにより、前工程までに形成されたトランジスタのゲート部分の側壁に、サイドウォールを形成する。
本工程では、図24に示すように、nチャネル型MOSトランジスタのソース・ドレイン領域61,62,64を形成する。具体的には、第3の領域と第5の領域に、レジスト132を形成する。次に、第1の領域、第2の領域及び第4の領域に、燐(P+)或いは砒素(As+)を、例えば5KeVの加速電圧、及び、5×1015/cm2のドーズ量でイオン注入する。このとき、nチャネル型トランジスタの各ゲートの上層部分、すなわち、導電層40aにより構成される部分である電極41、電極42及びゲート電極44についても、同時に燐(P+)或いは砒素(As+)が注入される。
本工程では、図25に示すように、pチャネル型MOSトランジスタのソース・ドレイン領域63,65を形成する。具体的には、第1の領域、第2の領域及び第4の領域に、レジスト133を形成する。次に、第3の領域と第5の領域に、ボロン(B+)或いはフッ化ボロン(BF2+)を、例えば5KeVの加速電圧、及び、5×1015/cm2のドーズ量でイオン注入する。このとき、pチャネル型トランジスタの各ゲートの上層部分、すなわち、導電層40aにより構成される部分である電極43及びゲート電極45についても、同時にボロン(B+)或いはフッ化ボロン(BF2+)が注入される。
本工程では、図26に示すように、各ソース・ドレイン領域等のシリサイド化を行う。具体的には、先ず、スパッタリング等を用いて、基板1上に、例えばコバルト(Co)の膜(不図示)を、約30nmの厚さに形成する。次に、当該Co膜に対して、500℃程度で30秒間のアニール処理を施す。次に、HN2OHとH2O2とH20の混合液に晒す処理を10分程度行い、シリサイド化されていないCoの部分を除去する。その結果、図26に示すように、多結晶シリコンから構成される各ゲートの上層部分である電極41〜43及びゲート電極44,45と、各ソース・ドレイン領域61〜65とが、シリサイド化される。
本工程では、図27に示すように、トランジスタ81〜85が形成された基板1に、層間絶縁膜や配線等を形成する。具体的には、先ず、層間絶縁膜5と、コンタクトビア101b,102a,102b,103a,103b,103c,103d,104a,104b,105a,105bを形成する。次に、層間絶縁膜6と、コンタクトビア111b,112a,112b,113a,113b,113c,114a,114b,115a,115bを形成する。次に、層間絶縁膜7、配線101a及びビット線111aを形成する。ここで、ゲート電極部73の端部において、電極23を、例えば上層の配線113cと接続させることにより、電極23を他の回路との電気的な接続を、小さい面積内で行うことができる。更には、電極23と電極43とを、コンタクトビア103c及び103dを介して、電気的に接続するようにする。このような電極23と電極43との間の電気的な接続を行うことにより、例えばゲート電極部73と他のゲート電極部との間を、ローカルな配線でダイレクトに接続することが可能となる。
(付記1)
積層ゲート型不揮発性メモリセルと、pチャネル型の第1のトランジスタとを有する半導体装置の製造方法であって、
半導体基板上に前記第1のトランジスタのゲート絶縁膜を形成する工程と、
前記半導体基板上に前記積層ゲート型不揮発性メモリセルのトンネル絶縁膜を形成する工程と、
前記トンネル絶縁膜及び前記ゲート絶縁膜上に、n型の不純物を有する第1の導電層を形成する工程と、
前記第1の導電層のうち、前記第1のトランジスタが形成される領域にp型の不純物をイオン注入し、前記第1の導電層の前記領域をp型の導電型にする工程と、
前記第1の導電層上に絶縁層を形成する工程と、
前記絶縁層上に第2の導電層を形成する工程と、
前記第2の導電層と前記絶縁層と前記第1の導電層とをパターニングし、前記積層ゲート型不揮発性メモリセルの積層ゲート電極及び前記第1のトランジスタの第1のゲート電極を形成する工程と、
前記積層ゲート電極をマスクとして前記半導体基板にイオン注入し、第1のエクステンション領域を形成する工程と、
前記第1のゲート電極をマスクとして前記半導体基板にイオン注入し、第2のエクステンション領域を形成する工程と
を備えることを特徴とする半導体装置の製造方法。
(付記2)
前記n型の不純物は燐であり、
前記p型の不純物はボロンである
ことを特徴とする付記1に記載の半導体装置の製造方法。
(付記3)
前記第1の導電層及び前記第2の導電層が、多結晶シリコンからなる
ことを特徴とする付記1又は2に記載の半導体装置の製造方法。
(付記4)
前記絶縁層が、第1の酸化膜と、前記第1の酸化膜上の窒化膜と、前記窒化膜上の第2の酸化膜とを含む積層絶縁膜からなる
ことを特徴とする付記1乃至3のいずれかに記載の半導体装置の製造方法。
(付記5)
前記絶縁層を形成する工程の後、前記第2の導電層を形成する工程の前に、前記ゲート電極が形成される部分の前記絶縁膜の一部を除去し、前記第1の導電層を露出させる工程とを有する
ことを特徴とする付記1乃至4のいずれかに記載の半導体装置の製造方法。
(付記6)
前記第2のエクステンション領域を形成する工程の後に、前記第1のゲート電極の側壁の酸化を行う工程を有する
ことを特徴とする付記1乃至5のいずれかに記載の半導体装置の製造方法。
(付記7)
積層ゲート型不揮発性メモリセルと、pチャネル型の第1のトランジスタと、前記第1のトランジスタよりも耐圧が低い第2のトランジスタとを有する半導体装置の製造方法であって、
半導体基板上に前記積層ゲート型不揮発性メモリセルのトンネル絶縁膜を形成する工程と、
前記半導体基板上に前記第1のトランジスタの第1のゲート絶縁膜を形成する工程と、
前記トンネル絶縁膜及び前記第1のゲート絶縁膜上に、n型の不純物を有する第1の導電層を形成する工程と、
前記第1の導電層のうち、前記第1のトランジスタが形成される領域にp型の不純物をイオン注入し、前記第1の導電層の前記領域をp型の導電型にする工程と、
前記第1の導電層のうち、前記第2のトランジスタが形成される領域を除去する工程と、
前記第1の導電層上に絶縁層を形成する工程と、
前記半導体基板上に前記第2のトランジスタの第2のゲート絶縁膜を形成する工程と、
前記絶縁層及び前記第2のゲート絶縁膜上に第2の導電層を形成する工程と、
前記第2の導電層と前記絶縁層と前記第1の導電層とをパターニングし、前記積層ゲート型不揮発性メモリセルの積層ゲート電極及び前記第1のトランジスタの第1のゲート電極を形成する工程と、
前記第2の導電層パターニングし、前記第2のトランジスタの第2のゲート電極を形成する工程と、
前記積層ゲート電極をマスクとして前記半導体基板にイオン注入し、第1のエクステンション領域を形成する工程と、
前記第1のゲート電極をマスクとして前記半導体基板にイオン注入し、第2のエクステンション領域を形成する工程と
前記第2のゲート電極をマスクとして前記半導体基板にイオン注入し、第3のエクステンション領域を形成する工程と
を備えることを特徴とする半導体装置の製造方法。
(付記8)
前記第2のエクステンション領域の厚さは、前記第2の導電層の厚さよりも厚い
ことを特徴とする付記7に記載の半導体装置の製造方法。
(付記9)
前記2のエクステンション領域が、前記第3のエクステンション領域よりも深い
ことを特徴とする付記7又は8に記載の半導体装置の製造方法。
(付記10)
積層ゲート型不揮発性メモリセルと、pチャネル型の第1のトランジスタとを有する半導体装置であって、
前記積層ゲート型不揮発性メモリセルが、
n型の導電型を有するフローティングゲートと、第1の絶縁膜と、コントロールゲートとが、半導体基板上に順に積層された積層ゲート電極と、前記積層ゲート電極の両側の前記半導体基板に形成された第1のソース・ドレイン領域とを有し、
前記第1のトランジスタが、
p型の導電型を有する第1の電極と、第2の絶縁膜と、第2の電極とが、前記半導体基板上に順に積層された第1のゲート電極と、前記第1のゲート電極の両側の前記半導体基板に形成された第2のソース・ドレイン領域とを有する
ことを特徴とする半導体装置。
(付記11)
前記第1の電極がn型の不純物とp型の不純物とを含み、且つ、前記p型の不純物濃度が前記n型の不純物濃度よりも高い
ことを特徴とする付記10に記載の半導体装置。
(付記12)
前記第1の電極及び第2の電極が、多結晶シリコンからなる
ことを特徴とする付記10又は11に記載の半導体装置。
(付記13)
前記第1の絶縁膜及び前記第2の絶縁膜が、第1の酸化膜と、前記第1の酸化膜上の窒化膜と、前記窒化膜上の第2の酸化膜とを含む積層絶縁膜からなる
ことを特徴とする付記10乃至12のいずれかに記載の半導体装置。
(付記14)
前記第1のゲート電極において、前記第1の導電層から構成される部分を、前記半導体基板の配線と電気的に接続させる
ことを特徴とする付記10乃至13のいずれかに記載の半導体装置。
(付記15)
前記第1のゲート電極において、前記第1の導電層と、前記第2の導電層とが、電気的に接続される
ことを特徴とする付記10乃至14のいずれかに記載の半導体装置。
(付記16)
前記第1のトランジスタは、前記第2の電極の厚さよりも厚いエクステンション領域を有する
ことを特徴とする付記10乃至15に記載の半導体装置。
(付記17)
積層ゲート型不揮発性メモリセルと、pチャネル型の第1のトランジスタと、前記第1のトランジスタよりも耐圧が低い第2のトランジスタとを有する半導体装置であって、
前記積層ゲート型不揮発性メモリセルが、
n型の導電型を有するフローティングゲートと、第1の絶縁膜と、コントロールゲートとが、半導体基板上に順に積層された積層ゲート電極と、前記積層ゲート電極の両側の前記半導体基板に形成された第1のソース・ドレイン領域とを有し、
前記第1のトランジスタが、
p型の導電型を有する第1の電極と、第2の絶縁膜と、第2の電極とが、前記半導体基板上に順に積層された第1のゲート電極と、前記第1のゲート電極の両側の前記半導体基板に形成された第2のソース・ドレイン領域とを有し、
前記第2のトランジスタが、
単層からなるゲート電極と、前記第1のゲート電極の両側の前記半導体基板に形成された第2のソース・ドレイン領域とを有する
ことを特徴とする半導体装置。
(付記18)
前記第2のトランジスタのエクステンション領域の厚さは、前記第2のトランジスタのゲート電極の厚さよりも厚い
ことを特徴とする付記17に記載の半導体装置。
3…STI
5〜7…層間絶縁膜
10a…シリコン酸化膜
10b、10c、97…窒化酸化シリコン膜
11…トンネル絶縁膜
12〜15…ゲート絶縁膜
20a、20b、20c…導電層(第1の導電層)
20c…第1の導電層(p型の導電層)
21〜23、41〜43…電極
30a…積層絶縁膜(ONO膜)
31〜33…ONO膜
40a…導電層(第2の導電層)
44、45…ゲート電極
51〜55…ソース・ドレイン領域
51b、52a、53a、54a、55a…ソース領域
51a、52b、53b、54b、55b…ドレイン領域
61〜65、61a、62a、63a、61b、62b、63b…エクステンション領域
64a、64b、65a、65b…エクステンション・ポケット領域
71〜75…ゲート電極部
81、82、84…nチャネル型MOSトランジスタ
83、85…pチャネル型MOSトランジスタ
91〜95…サイドウォール
99…シリサイド
101a、101b、102a、102b、103a、103b、103c、103d、104a、104b、105a、105b…コンタクトビア
111a…ビット線
111b…ソース線
112a、112b、113a、113b、113c、114a、114b、115a、115b…配線
121〜133…レジスト
Claims (10)
- 積層ゲート型不揮発性メモリセルと、pチャネル型の第1のトランジスタとを有する半導体装置の製造方法であって、
半導体基板上に前記第1のトランジスタのゲート絶縁膜を形成する工程と、
前記半導体基板上に前記積層ゲート型不揮発性メモリセルのトンネル絶縁膜を形成する工程と、
前記トンネル絶縁膜及び前記ゲート絶縁膜上に、n型の不純物を有する第1の導電層を形成する工程と、
前記第1の導電層のうち、前記第1のトランジスタが形成される領域にp型の不純物をイオン注入し、前記第1の導電層の前記領域をp型の導電型にする工程と、
前記第1の導電層上に絶縁層を形成する工程と、
前記絶縁層上に第2の導電層を形成する工程と、
前記第2の導電層と前記絶縁層と前記第1の導電層とをパターニングし、前記積層ゲート型不揮発性メモリセルの積層ゲート電極及び前記第1のトランジスタの第1のゲート電極を形成する工程と、
前記積層ゲート電極をマスクとして前記半導体基板にイオン注入し、第1のエクステンション領域を形成する工程と、
前記第1のゲート電極をマスクとして前記半導体基板にイオン注入し、第2のエクステンション領域を形成する工程と
を備えることを特徴とする半導体装置の製造方法。 - 前記絶縁層を形成する工程の後、前記第2の導電層を形成する工程の前に、前記ゲート電極が形成される部分の前記絶縁膜の一部を除去し、前記第1の導電層を露出させる工程とを有する
ことを特徴とする請求項1に記載の半導体装置の製造方法。 - 前記第2のエクステンション領域を形成する工程の後に、前記第1のゲート電極の側壁の酸化を行う工程を有する
ことを特徴とする請求項1又は2に記載の半導体装置の製造方法。 - 積層ゲート型不揮発性メモリセルと、pチャネル型の第1のトランジスタと、前記第1のトランジスタよりも耐圧が低い第2のトランジスタとを有する半導体装置の製造方法であって、
半導体基板上に前記積層ゲート型不揮発性メモリセルのトンネル絶縁膜を形成する工程と、
前記半導体基板上に前記第1のトランジスタの第1のゲート絶縁膜を形成する工程と、
前記トンネル絶縁膜及び前記第1のゲート絶縁膜上に、n型の不純物を有する第1の導電層を形成する工程と、
前記第1の導電層のうち、前記第1のトランジスタが形成される領域にp型の不純物をイオン注入し、前記第1の導電層の前記領域をp型の導電型にする工程と、
前記第1の導電層のうち、前記第2のトランジスタが形成される領域を除去する工程と、
前記第1の導電層上に絶縁層を形成する工程と、
前記半導体基板上に前記第2のトランジスタの第2のゲート絶縁膜を形成する工程と、
前記絶縁層及び前記第2のゲート絶縁膜上に第2の導電層を形成する工程と、
前記第2の導電層と前記絶縁層と前記第1の導電層とをパターニングし、前記積層ゲート型不揮発性メモリセルの積層ゲート電極及び前記第1のトランジスタの第1のゲート電極を形成する工程と、
前記第2の導電層パターニングし、前記第2のトランジスタの第2のゲート電極を形成する工程と、
前記積層ゲート電極をマスクとして前記半導体基板にイオン注入し、第1のエクステンション領域を形成する工程と、
前記第1のゲート電極をマスクとして前記半導体基板にイオン注入し、第2のエクステンション領域を形成する工程と
前記第2のゲート電極をマスクとして前記半導体基板にイオン注入し、第3のエクステンション領域を形成する工程と
を備えることを特徴とする半導体装置の製造方法。 - 前記第2のエクステンション領域の厚さは、前記第2の導電層の厚さよりも厚い
ことを特徴とする請求項4に記載の半導体装置の製造方法。 - 前記2のエクステンション領域が、前記第3のエクステンション領域よりも深い
ことを特徴とする請求項4又は5に記載の半導体装置の製造方法。 - 積層ゲート型不揮発性メモリセルと、pチャネル型の第1のトランジスタとを有する半導体装置であって、
前記積層ゲート型不揮発性メモリセルが、
n型の導電型を有するフローティングゲートと、第1の絶縁膜と、コントロールゲートとが、半導体基板上に順に積層された積層ゲート電極と、前記積層ゲート電極の両側の前記半導体基板に形成された第1のソース・ドレイン領域とを有し、
前記第1のトランジスタが、
p型の導電型を有する第1の電極と、第2の絶縁膜と、第2の電極とが、前記半導体基板上に順に積層された第1のゲート電極と、前記第1のゲート電極の両側の前記半導体基板に形成された第2のソース・ドレイン領域とを有する
ことを特徴とする半導体装置。 - 前記第1の電極がn型の不純物とp型の不純物とを含み、且つ、前記p型の不純物濃度が前記n型の不純物濃度よりも高い
ことを特徴とする請求項7に記載の半導体装置。 - 前記第1のゲート電極において、前記第1の導電層から構成される部分を、前記半導体基板の配線と電気的に接続させる
ことを特徴とする請求項7又は8に記載の半導体装置。 - 積層ゲート型不揮発性メモリセルと、pチャネル型の第1のトランジスタと、前記第1のトランジスタよりも耐圧が低い第2のトランジスタとを有する半導体装置であって、
前記積層ゲート型不揮発性メモリセルが、
n型の導電型を有するフローティングゲートと、第1の絶縁膜と、コントロールゲートとが、半導体基板上に順に積層された積層ゲート電極と、前記積層ゲート電極の両側の前記半導体基板に形成された第1のソース・ドレイン領域とを有し、
前記第1のトランジスタが、
p型の導電型を有する第1の電極と、第2の絶縁膜と、第2の電極とが、前記半導体基板上に順に積層された第1のゲート電極と、前記第1のゲート電極の両側の前記半導体基板に形成された第2のソース・ドレイン領域とを有し、
前記第2のトランジスタが、
単層からなるゲート電極と、前記第1のゲート電極の両側の前記半導体基板に形成された第2のソース・ドレイン領域とを有する
ことを特徴とする半導体装置。
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