WO2010143332A1 - 半導体装置及びその製造方法 - Google Patents

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WO2010143332A1
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gate electrode
semiconductor device
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赤松晋
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    • H01L29/517—Insulating materials associated therewith the insulating material comprising a metallic compound, e.g. metal oxide, metal silicate

Definitions

  • the present invention relates to a semiconductor device and a manufacturing method thereof, and more particularly to a semiconductor device having MISFETs (Metal Insulator Semiconductor Semiconductor Field Effect Transistor) having different operating voltages and a manufacturing method thereof.
  • MISFETs Metal Insulator Semiconductor Semiconductor Field Effect Transistor
  • MISFETs MISFETs
  • FIG. 3A to FIG. 4B are cross-sectional views of essential steps in the gate length direction showing the conventional method of manufacturing a semiconductor device in the order of steps.
  • the “first, second, and third MIS regions” shown in FIGS. 3A to 4B are regions where the first, second, and third MIS transistors are formed.
  • the operating voltage of the second MIS transistor is lower than the operating voltage of the first MIS transistor and higher than the operating voltage of the third MIS transistor.
  • an element isolation region 101 is selectively formed on the semiconductor substrate 100.
  • first, second, and third active regions 100a, 100b, and 100c surrounded by the element isolation region 101 are formed in the first, second, and third MIS regions in the semiconductor substrate 100.
  • first, second, and third channel diffusion layers 102a, 102b, and 102c are formed in the upper regions of the first, second, and third active regions 100a, 100b, and 100c.
  • the first thermal oxidation for forming the gate insulating film is performed to form the first silicon oxide film forming film 103 on the first, second, and third active regions 100a, 100b, and 100c.
  • a second thermal oxidation for forming a gate insulating film is performed, and a film thinner than the first silicon oxide film forming film 103 is formed on the second active region 100b.
  • a second silicon oxide film formation film 104 having a thickness is formed.
  • a resist pattern that covers the first and second MIS regions and opens the third MIS region. Re2 is formed. Thereafter, a portion of the first silicon oxide film formation film 103 formed in the third MIS region is removed by an etching method using the resist pattern Re2 as a mask. As a result, the surface of the third active region 100c is exposed. Thereafter, the resist pattern Re2 is removed.
  • a third thermal oxidation for forming a gate insulating film is performed, and a film thinner than the second silicon oxide film forming film 104 is formed on the third active region 100c.
  • a third silicon oxide film formation film 105 having a thickness is formed.
  • a gate electrode formation film (not shown) is formed on the first, second, and third silicon oxide film formation films 103, 104, and 105. Thereafter, the gate electrode formation film and the first, second, and third silicon oxide film formation films 103, 104, and 105 are sequentially patterned.
  • a first gate insulating film (not shown) made of a first silicon oxide film forming film and a first gate electrode (not shown) made of a gate electrode forming film are formed on the first active region 100a.
  • a second gate insulating film (not shown) made of a second silicon oxide film formation film and a second gate electrode (not shown) made of a gate electrode formation film are sequentially formed on the second active region 100b.
  • a third gate insulating film (not shown) made of a third silicon oxide film forming film and a third gate electrode (not shown) made of a gate electrode forming film are sequentially formed on the third active region 100c. Form.
  • the film thickness of the second silicon oxide film formation film 104 is smaller than the film thickness of the first silicon oxide film formation film 103 and the third silicon oxide film formation film 105 Since it is thicker than the film thickness, the second gate insulating film is thinner than the first gate insulating film and thicker than the third gate insulating film.
  • a conventional semiconductor device is manufactured as described above.
  • the conventional semiconductor device has the following problems.
  • the first thermal oxidation is performed.
  • One silicon oxide film formation film 103 is formed.
  • the second thermal oxidation is performed to form a second silicon oxide film formation film 104.
  • a third thermal oxidation is performed to form a third silicon oxide film formation film 105.
  • thermal oxidation is performed three times after the formation of the first, second, and third channel diffusion layers 102a, 102b, and 102c.
  • the conductivity type impurities contained in the first, second, and third channel diffusion layers 102a, 102b, and 102c are diffused, and the first, second, and third channel diffusions are performed.
  • the impurity profiles of the layers 102a, 102b, and 102c vary.
  • the amount of diffusion of conductive impurities contained in the first, second, and third channel diffusion layers 102a, 102b, and 102c is the largest during the first thermal oxidation, and during the second thermal oxidation, It decreases in order from the third thermal oxidation.
  • the reason is as follows. In general, in order to form a thick oxide film, it is necessary to lengthen the thermal oxidation time or raise the oxidation temperature compared to the formation of a thin oxide film. In this case, the conductive impurities contained in the channel diffusion layer are more easily diffused than when the thermal oxidation time is short or when the oxidation temperature is low.
  • the first thermal oxidation time is the longest, the second thermal oxidation time, and the third thermal oxidation time become shorter in order.
  • the oxidized portions in the first, second, and third active regions 100a, 100b, and 100c are consumed as the first silicon oxide film forming film. Therefore, the upper portions of the first, second, and third channel diffusion layers 102a, 102b, and 102c are consumed as the first silicon oxide film formation film.
  • a portion of the first silicon oxide film formation film 103 formed in the second MIS region is removed. Therefore, the portion consumed as the first silicon oxide film formation film in the second channel diffusion layer 102b is removed.
  • the oxidized portion in the second active region 100b is consumed as the second silicon oxide film forming film.
  • the upper part of the second channel diffusion layer 102b is consumed as the second silicon oxide film formation film.
  • the portion formed in the third MIS region in the first silicon oxide film formation film 103 is removed. Therefore, the portion consumed as the first silicon oxide film formation film in the third channel diffusion layer 102c is removed.
  • the oxidized portion in the third active region 100c is consumed as a third silicon oxide film formation film. Therefore, the upper part of the third channel diffusion layer 102c is consumed as the third silicon oxide film formation film.
  • the surface height of the first, second and third channel diffusion layers 102a, 102b and 102c is higher than the surface height of the first, second and third channel diffusion layers 102a, 102b and 102c immediately after formation.
  • the depth of the first, second and third channel diffusion layers 102a, 102b and 102c is lower than the depth of the first, second and third channel diffusion layers 102a, 102b and 102c immediately after formation.
  • the impurity profile of the first, second, and third channel diffusion layers 102a, 102b, and 102c varies.
  • the impurity profile of the first, second, and third channel diffusion layers 102a, 102b, and 102c fluctuates and the upper part is consumed as a silicon oxide film forming film at each of the three thermal oxidations.
  • the impurity profiles of the first, second, and third channel diffusion layers 102a, 102b, and 102c vary. Therefore, the first, second, and third MIS transistors having desired characteristics cannot be realized.
  • an object of the present invention is to reduce the impurity profile of the first, second, and third channel diffusion layers in a semiconductor device having first, second, and third MIS transistors having different operating voltages. It is to suppress.
  • a semiconductor device includes a first gate electrode formed on a first active region of a semiconductor substrate via a first gate insulating film.
  • a second MIS transistor of the first conductivity type, and a third gate having a shorter gate length than the second gate electrode formed on the third active region of the semiconductor substrate via the third gate insulating film A first MIS transistor having a first conductivity type having an electrode, wherein the first gate insulating film is a first silicon oxide film and a first high dielectric constant insulation formed on the first silicon oxide film
  • the second layer The gate insulating film includes a second silicon oxide film and a second high dielectric constant insulating film formed on the second silicon oxide film, and the third gate insulating film is a third silicon oxide film. And a third high dielectric constant insulating film formed on the third silicon oxide film.
  • the second silicon oxide film has the same thickness as the first silicon oxide film, and the third silicon oxide film A first channel diffusion layer of the second conductivity type formed in a region under the first gate insulating film in the first active region, wherein the first channel diffusion layer is thicker than the silicon oxide film And a second channel diffusion layer of the second conductivity type formed in a region under the second gate insulating film in the second active region, and under the third gate insulating film in the third active region. And a third channel diffusion layer of the second conductivity type formed in the region, and the second channel extension. Layer has a higher impurity concentration than the first channel diffusion layer, and preferably has a lower impurity concentration than the third channel diffusion layer.
  • the first and second gate insulating films are configured by stacking the first and second silicon oxide films and the first and second high dielectric constant insulating films. And thereby, the film thickness of the first silicon oxide film and the film thickness of the second silicon oxide film can be made the same. For this reason, the number of heat treatments performed after the formation of the first, second, and third channel diffusion layers is set so that the heat treatment for forming the first and second silicon oxide films and the third silicon oxide film are formed. Thus, the number of heat treatments can be reduced as compared with the conventional case. Therefore, the number of times that the second conductivity type impurities contained in the first, second, and third channel diffusion layers are diffused can be reduced. Therefore, it is possible to suppress fluctuations in the impurity profiles of the first, second, and third channel diffusion layers.
  • the configuration of the first, second, and third gate insulating films is a stacked configuration of the first, second, and third silicon oxide films and the first, second, and third high dielectric constant insulating films.
  • the thickness of the first, second and third silicon oxide films can be reduced. Therefore, the time required for the heat treatment for forming the first and second silicon oxide films is shortened, and the time required for the heat treatment for forming the third silicon oxide film is shortened. Can do. Therefore, the amount of the second conductivity type impurity contained in the first, second, and third channel diffusion layers is suppressed at each of the two heat treatments, and the first, second, and third channel diffusions are suppressed. Fluctuations in the impurity profile of the layer can be suppressed.
  • the thickness of the first, second, and third silicon oxide films can be made thinner than the conventional one. Therefore, the amount consumed as silicon oxide films in the first, second, and third channel diffusion layers during the heat treatment for forming the first and second silicon oxide films can be reduced. At the same time, the amount consumed as the silicon oxide film in the third channel diffusion layer can be reduced during the heat treatment for forming the third silicon oxide film. Therefore, the surface height of the first, second, and third channel diffusion layers is suppressed from being lower than the surface height of the first, second, and third channel diffusion layers immediately after the formation, Fluctuations in the impurity profiles of the second and third channel diffusion layers can be suppressed.
  • the first, second and third MIS transistors having desired characteristics can be realized.
  • the operating voltage of the second MIS transistor is preferably lower than the operating voltage of the first MIS transistor and higher than the operating voltage of the third MIS transistor.
  • the first high dielectric constant insulating film, the second high dielectric constant insulating film, and the third high dielectric constant insulating film may have the same film thickness. preferable.
  • the first gate electrode includes a first metal film and a first silicon film formed on the first metal film
  • the second gate electrode includes:
  • the third gate electrode is formed of a second metal film and a second silicon film formed on the second metal film, and a third gate electrode is formed on the third metal film and the third metal film. It is preferable to consist of this silicon film.
  • a first extension region of the first conductivity type formed in a region below the first gate electrode in the first active region, and a second active region
  • a second extension region of the first conductivity type formed in a region below the second gate electrode, and a first region formed in a region below the third gate electrode in the third active region.
  • a third extension region of a conductivity type, and the second extension region has an impurity concentration equal to or higher than that of the first extension region and lower than that of the third extension region. It is preferable to have.
  • the impurity concentrations of the first and second extension regions are low, it is possible to suppress the occurrence of excessive hot electrons in the first and second MIS transistors having a high operating voltage. Therefore, excessive hot electrons enter the first and second gate insulating films and change the threshold voltages of the first and second MIS transistors, thereby reducing the reliability of the first and second MIS transistors. Can be suppressed.
  • the impurity concentration of the third extension region is high, the driving capability of the third MIS transistor having a low operating voltage can be improved.
  • the first high dielectric constant insulating film, the second high dielectric constant insulating film, and the third high dielectric constant insulating film are made of a metal oxide having a relative dielectric constant of 10 or more. It is preferable to become.
  • the first silicon oxide film and the second silicon oxide film have a thickness of 3 nm or more and 6 nm or less
  • the third silicon oxide film has a thickness of Is preferably 0.8 nm or more and 1.2 nm or less.
  • a method of manufacturing a semiconductor device includes forming a first silicon oxide film formation film on a first active region in a semiconductor substrate, A step (a) of forming a first silicon oxide film formation film on the second active region; and a first silicon oxide film formation on the third active region in the semiconductor substrate after the step (a).
  • the film is sequentially patterned, and a first silicon oxide film made of the first silicon oxide film forming film and a first high dielectric constant insulating film made of the high dielectric constant insulating film forming film are formed on the first active region.
  • the first and second gate insulating films have the same structure as the first and second silicon oxide films, the first and second high dielectric constant insulating films, and
  • the laminated structure is as follows.
  • the film thickness of the first silicon oxide film and the film thickness of the second silicon oxide film can be made the same. Therefore, the number of heat treatments performed after the formation of the first, second, and third channel diffusion layers is equal to the heat treatment for forming the first and second silicon oxide films (in other words, the first silicon oxide film formation film).
  • Heat treatment for forming the third silicon oxide film) and heat treatment for forming the third silicon oxide film in other words, heat treatment for forming the second silicon oxide film formation film, two times in total.
  • the number of heat treatments can be reduced. Therefore, the number of times that the second conductivity type impurities contained in the first, second, and third channel diffusion layers are diffused can be reduced. Therefore, it is possible to suppress fluctuations in the impurity profiles of the first, second, and third channel diffusion layers.
  • the configuration of the first, second, and third gate insulating films is a stacked configuration of the first, second, and third silicon oxide films and the first, second, and third high dielectric constant insulating films. Since the thicknesses of the first, second, and third silicon oxide films can be reduced compared to the conventional case, the thicknesses of the first and second silicon oxide film forming films can be reduced. . Therefore, the time required for the heat treatment for forming the first silicon oxide film formation film is shortened, and the time required for the heat treatment for forming the second silicon oxide film formation film is shortened. be able to.
  • the amount of the second conductivity type impurity contained in the first, second, and third channel diffusion layers is suppressed at each of the two heat treatments, and the first, second, and third channel diffusions are suppressed. Fluctuations in the impurity profile of the layer can be suppressed.
  • the film thickness of the first, second, and third silicon oxide films can be made thinner than the conventional one, the film thickness of the first and second silicon oxide film forming films can be reduced. Can be thinned. Therefore, the amount consumed as the first silicon oxide film formation film in the first, second, and third channel diffusion layers during the heat treatment for forming the first silicon oxide film formation film can be reduced. . At the same time, the amount consumed as the second silicon oxide film forming film in the third channel diffusion layer during the heat treatment for forming the second silicon oxide film forming film can be reduced.
  • the surface height of the first, second, and third channel diffusion layers is suppressed from being lower than the surface height of the first, second, and third channel diffusion layers immediately after the formation, Fluctuations in the impurity profiles of the second and third channel diffusion layers can be suppressed.
  • the step (d) includes forming a gate electrode forming film in which a metal film forming film and a silicon film forming film are sequentially stacked on a high dielectric constant insulating film forming film.
  • step (e) a silicon film formation film, a metal film formation film, a high dielectric constant insulating film formation film, a first silicon oxide film formation film, and a second silicon oxide film formation film are sequentially formed.
  • a first conductivity type is formed in a region under the side of the first gate electrode in the first active region by a fourth ion implantation.
  • the first conductive region is formed in the region under the side of the second gate electrode in the second active region by the fifth ion implantation.
  • the first ion is implanted into the region below the side of the third gate electrode in the third active region by the sixth ion implantation.
  • a step (k) of forming a third extension region of conductivity type wherein a dose amount in the fifth ion implantation is equal to or greater than a dose amount in the fourth ion implantation, and In ion implantation It is preferable less than the amount.
  • the impurity concentration of the second extension region can be made the same as or higher than the impurity concentration of the first extension region and lower than the impurity concentration of the third extension region.
  • the driving capability of the third MIS transistor having a low operating voltage can be improved.
  • the impurity profiles of the first, second, and third channel diffusion layers are reduced by reducing the number of heat treatments and shortening the heat treatment time by thinning the silicon oxide film. Can be effectively suppressed. Therefore, the first, second and third MIS transistors having desired characteristics can be realized.
  • 1 (a) to 1 (c) are cross-sectional views of main steps in the gate length direction showing a method of manufacturing a semiconductor device according to an embodiment of the present invention in the order of steps.
  • 2 (a) to 2 (c) are cross-sectional views of essential steps in the gate length direction showing the method of manufacturing a semiconductor device according to one embodiment of the present invention in the order of steps.
  • 3 (a) to 3 (c) are cross-sectional views of relevant steps in the gate length direction showing a conventional method of manufacturing a semiconductor device in the order of steps.
  • 4 (a) to 4 (b) are cross-sectional views of essential steps in the gate length direction showing a conventional method of manufacturing a semiconductor device in the order of steps.
  • FIG. 1A to FIG. 2C are cross-sectional views of relevant steps in the gate length direction showing a method of manufacturing a semiconductor device according to an embodiment of the present invention in order of steps.
  • the “first MIS region” shown on the left side indicates the region where the first MIS transistor is formed
  • the “second MIS region” shown in the center Indicates a region in which the second MIS transistor is formed, and a “third MIS region” on the right side indicates a region in which the third MIS transistor is formed.
  • the operating voltage Vdd2 of the second MIS transistor is lower than the operating voltage Vdd1 of the first MIS transistor and higher than the operating voltage Vdd3 of the third MIS transistor (Vdd1>Vdd2> Vdd3).
  • the first and second MIS transistors include IO (Input Output) MIS transistors.
  • An example of the third MIS transistor is an internal circuit MIS transistor.
  • a semiconductor substrate 10 made of, for example, silicon by, for example, a buried element isolation (STI) method.
  • STI buried element isolation
  • first, second, and third active regions 10a, 10b, and 10c surrounded by the element isolation region 11 are formed in the first, second, and third MIS regions of the semiconductor substrate 10.
  • a p-type impurity such as boron (B) is implanted into the first, second, and third MIS regions of the semiconductor substrate 10 by ion implantation, and then the semiconductor substrate 10 is heat treated.
  • p-type first, second, and third well regions are formed in the first, second, and third MIS regions of the semiconductor substrate 10.
  • first Vt implantation first ion implantation
  • second Vt implantation second ion implantation
  • a p-type impurity such as B is implanted into 10b. Thereby, the p-type second channel diffusion layer 12b is formed in the upper region of the second active region 10b. Thereafter, a third active region is formed by third Vt implantation (third ion implantation) under conditions of, for example, energy of 5 keV to 10 keV and a dose of 6 ⁇ 10 12 / cm 2 to 3 ⁇ 10 13 / cm 2.
  • a p-type impurity such as B is implanted. Thereby, the p-type third channel diffusion layer 12c is formed in the upper region of the third active region 10c.
  • first, second, and third Vt implantation refers to ion implantation for forming the first, second, and third channel diffusion layers.
  • the order in which the first, second, and third Vt implantations are performed is not limited to the order described above, and is in no particular order.
  • the relationship between the dose amounts in the first, second, and third Vt implantations is as follows.
  • the dose amount Dvt2 in the second Vt implantation is larger than the dose amount Dvt1 in the first Vt implantation and smaller than the dose amount Dvt3 in the third Vt implantation (Dvt1 ⁇ Dvt2 ⁇ Dvt3).
  • the second channel diffusion layer 12b has a higher impurity concentration than the first channel diffusion layer 12a, and the third channel diffusion.
  • the impurity concentration is lower than that of the layer 12c.
  • the first silicon made of, for example, a 3.3 nm-thickness silicon oxide film is formed on the first, second, and third active regions 10a, 10b, and 10c at, for example, a wet oxidation method at 900 ° C., for example.
  • An oxide film forming film 13 is formed.
  • the film thickness of the first silicon oxide film formation film 13 is preferably, for example, 3 nm or more and 6 nm or less.
  • a resist pattern Re that covers the first and second MIS regions and opens the third MIS region on the first silicon oxide film formation film 13 by lithography. Form. Thereafter, using the resist pattern Re as a mask, the portion of the first silicon oxide film formation film 13 formed in the third MIS region is removed to expose the surface of the third active region 10c. Thereafter, the resist pattern Re is removed.
  • the first silicon oxide film forming film 13 is formed on the first and second active regions 10a and 10b.
  • silicon having a film thickness of, for example, 1.0 nm is formed on the third active region 10c, for example, at 900 ° C. by, for example, ISSG (In-Situ Steam Generation) oxidation method.
  • a second silicon oxide film forming film 14 made of an oxide film is formed.
  • the film thickness of the second silicon oxide film forming film 14 is preferably 0.8 nm or more and 1.2 nm or less, for example.
  • the first silicon oxide film formation film is formed by, for example, a metal organic chemical vapor deposition (MOCVD) method or an ALD (Atomic Layer Deposition) method.
  • MOCVD metal organic chemical vapor deposition
  • ALD Atomic Layer Deposition
  • a high dielectric constant insulating film forming film 15 made of, for example, HfO 2 or HfSiON having a film thickness of 2.5 nm is formed on 13 and the second silicon oxide film forming film 14.
  • the high dielectric constant insulating film forming film 15 is preferably made of a metal oxide having a relative dielectric constant of, for example, 10 or more.
  • a metal film forming film 16 made of titanium nitride (TiN) having a film thickness of, for example, 10 nm to 15 nm is formed on the high dielectric constant insulating film forming film 15 by, eg, CVD (Chemical Vapor Deposition), ALD, or sputtering. Form.
  • CVD Chemical Vapor Deposition
  • ALD atomic layer deposition
  • sputtering sputtering.
  • a silicon film forming film 17 made of a polysilicon film having a film thickness of, for example, 30 nm to 100 nm is formed on the metal film forming film 16 by, eg, CVD.
  • the gate electrode forming film 17X composed of the metal film forming film 16 and the silicon film forming film 17 is formed on the high dielectric constant insulating film forming film 15.
  • a resist pattern (not shown) having first, second, and third gate pattern shapes is formed on the silicon film forming film 17 by photolithography.
  • the width W2 in the gate length direction of the second gate pattern shape is shorter than the width W1 in the gate length direction of the first gate pattern shape, and the width W3 in the gate length direction of the third gate pattern shape.
  • the resist pattern is formed so as to be longer (W1> W2> W3).
  • the silicon film forming film 17, the metal film forming film 16, the high dielectric constant insulating film forming film 15, the first silicon oxide film forming film 13 and the second silicon oxide film are etched by an etching method.
  • the film forming film 14 is sequentially patterned.
  • the first silicon oxide film 13a, the first high dielectric constant insulating film 15a, the first metal film 16a, and the first silicon film 17a are sequentially formed on the first active region 10a.
  • a second silicon oxide film 13b, a second high dielectric constant insulating film 15b, a second metal film 16b, and a second silicon film 17b are sequentially formed on the second active region 10b.
  • a third silicon oxide film 14c, a third high dielectric constant insulating film 15c, a third metal film 16c, and a third silicon film 17c are sequentially formed on the third active region 10c.
  • the resist pattern is removed.
  • the first gate insulating film 13A composed of the first silicon oxide film 13a and the first high dielectric constant insulating film 15a, and the first metal film 16a are formed on the first active region 10a.
  • a first gate electrode 17A made of the first silicon film 17a is formed.
  • a second gate insulating film 13B composed of a second silicon oxide film 13b and a second high dielectric constant insulating film 15b, and a second metal film 16b and a second silicon film
  • a second gate electrode 17B made of 17b is formed.
  • a third gate insulating film 14C composed of a third silicon oxide film 14c and a third high dielectric constant insulating film 15c, and a third metal film 16c and a third silicon film
  • a third gate electrode 17C made of 17c is formed.
  • the gate length Lg2 of the second gate electrode 17B is: It is shorter than the gate length Lg1 of the first gate electrode 17A and longer than the gate length Lg3 of the third gate electrode 17C (Lg1> Lg2> Lg3).
  • the gate length Lg1 250 nm
  • the gate length Lg2 150 nm
  • the gate length Lg3 30 nm.
  • first gate electrode 17A As a mask, for example, energy is 20 keV to 45 keV and a dose amount is 3 ⁇ 10 13 / cm 2 to 3 ⁇ 10 14 / by first Ex implantation (fourth ion implantation). Under the condition of cm 2 , an n-type impurity such as arsenic (As) is implanted into the first active region 10a. As a result, the n-type first extension region 18a is formed in a self-aligned manner in a region below the side of the first gate electrode 17A in the first active region 10a.
  • n-type impurity such as arsenic (As)
  • the second gate electrode 17B As a mask, for example, energy is 10 keV to 30 keV, and dose is 3 ⁇ 10 13 / cm 2 to 3 ⁇ 10 14 / by second Ex implantation (fifth ion implantation).
  • an n-type impurity such as As is implanted into the second active region 10b.
  • the n-type second extension region 18b is formed in a self-aligned manner in a region below the second gate electrode 17B in the second active region 10b.
  • first, second, and third Ex implantations refers to ion implantation for forming first, second, and third extension regions. The order in which the first, second, and third Ex implantations are performed is not limited to the order described above, and the order is not limited.
  • the magnitude relationship of energy in the first, second and third Ex implantations is as shown below.
  • the energy Eex2 in the second Ex implantation is smaller than the energy Eex1 in the first Ex implantation and larger than the energy Eex3 in the third Ex implantation (Eex1> Eex2> Eex3).
  • the depth of the second extension region 18b is shallower than the depth of the first extension region 18a and the depth of the third extension region 18c. Deeper than that.
  • the relationship between the dose amounts in the first, second, and third Ex implantations is as follows.
  • the dose amount Dex2 in the second Ex implantation is the same as or larger than the dose amount Dex1 in the first Ex implantation, and is smaller than the dose amount Dex3 in the third Ex implantation (Dex1 ⁇ Dex2 ⁇ Dex3).
  • the second extension region 18b has the same or higher impurity concentration as the first extension region 18a, and the third extension region 18b The impurity concentration is lower than that of the extension region 18c.
  • a sidewall insulating film made of, for example, a silicon oxide film having a thickness of 30 nm to 40 nm is formed on the entire surface of the semiconductor substrate 10 by, eg, CVD. Thereafter, anisotropic etching is performed on the sidewall insulating film.
  • first, second, and third sidewalls 19a, 19b, and 19c are formed on the side surfaces of the first, second, and third gate electrodes 17A, 17B, and 17C.
  • energy is obtained by S / D implantation using the first, second, and third gate electrodes 17A, 17B, and 17C and the first, second, and third sidewalls 19a, 19b, and 19c as a mask.
  • n-type such as As is provided in the first, second, and third active regions 10a, 10b, and 10c. Impurities are implanted.
  • the n-type first and first n-type regions are formed in regions below the first, second and third sidewalls 19a, 19b and 19c in the first, second and third active regions 10a, 10b and 10c.
  • Second and third source / drain regions 20a, 20b and 20c are formed in a self-aligned manner.
  • S / D implantation refers to ion implantation for forming the first, second, and third source / drain regions.
  • n-type impurities contained in the first, second, and third source / drain regions 20a, 20b, and 20c are activated by heat treatment.
  • the semiconductor device according to the present embodiment that is, the n-type first MIS transistor Tr1 having an operating voltage of, for example, 2.5V, and the n-type second MIS transistor having an operating voltage of, for example, 1.8V
  • a semiconductor device provided with an n-type third MIS transistor Tr3 having Tr2 and an operating voltage of, for example, 1.0 V can be manufactured.
  • an n-type first MIS transistor Tr1 is provided in the first MIS region of the semiconductor substrate 10.
  • An n-type second MIS transistor Tr2 is provided in the second MIS region of the semiconductor substrate 10.
  • an n-type third MIS transistor Tr3 is provided in the third MIS region of the semiconductor substrate 10.
  • the operating voltage Vdd2 of the second MIS transistor Tr2 is lower than the operating voltage Vdd1 of the first MIS transistor Tr1 and higher than the operating voltage Vdd3 of the third MIS transistor Tr3 (Vdd1> Vdd2> Vdd3).
  • the first MIS transistor Tr1 includes a first silicon oxide film 13a and a first high dielectric constant insulating film 15a formed on the first active region 10a.
  • P-type first channel diffusion layer 12a formed in a region under one gate insulating film 13A and n formed in a region below the side of the first gate electrode 17A in the first active region 10a.
  • the n-type first source / drain region 20a is formed.
  • the second MIS transistor Tr2 includes a second silicon oxide film 13b and a second high dielectric constant insulating film 15b formed on the second active region 10b.
  • P-type second channel diffusion layer 12b formed in a region under two gate insulating films 13B, and n formed in a region under the side of second gate electrode 17B in second active region 10b.
  • the third MIS transistor Tr3 includes a third silicon oxide film 14c and a third high dielectric constant insulating film 15c formed on the third active region 10c.
  • P-type third channel diffusion layer 12c formed in the region under the third gate insulating film 14C, and n formed in the region under the side of the third gate electrode 17C in the third active region 10c.
  • the second silicon oxide film 13b has the same film thickness as the first silicon oxide film 13a and a film thickness thicker than the third silicon oxide film 14c.
  • the film thicknesses of the first and second silicon oxide films 13a and 13b are preferably 3 nm or more and 6 nm or less, for example.
  • the film thickness of the third silicon oxide film 14c is preferably 0.8 nm or more and 1.2 nm or less, for example.
  • the first, second, and third high dielectric constant insulating films 15a, 15b, and 15c are made of the same material and have the same film thickness.
  • the film thickness of the first and second silicon oxide films 13a and 13b is 3.3 nm
  • the film thickness of the first and second high dielectric constant insulating films 15a and 15b is 2.5 nm.
  • the electrical properties of the first and second gate insulating films 13A and 13B are as follows.
  • the target film thickness is 3.5 nm.
  • the gate length Lg2 of the second gate electrode 17B is shorter than the gate length Lg1 of the first gate electrode 17A and longer than the gate length Lg3 of the third gate electrode 17C (Lg1> Lg2> Lg3).
  • the first, second and third metal films 16a, 16b and 16c are made of the same material and have the same film thickness.
  • the first, second and third silicon films 17a, 17b and 17c are made of the same material and have the same film thickness.
  • the second channel diffusion layer 12b has a higher impurity concentration than the first channel diffusion layer 12a and a lower impurity concentration than the third channel diffusion layer 12c.
  • the second extension region 18b has a shallower depth than the first extension region 18a and a deeper depth than the third extension region 18c.
  • the second extension region 18b has an impurity concentration equal to or higher than that of the first extension region 18a and lower than that of the third extension region 18c.
  • the first, second, and third MIS transistors Tr1, Tr2, and Tr3 having different operating voltages Vdd1, Vdd2, and Vdd3 are realized.
  • the difference in configuration between the first MIS transistor Tr1 and the second MIS transistor Tr2 is as follows.
  • the gate length Lg1 of the first gate electrode 17A is longer than the gate length Lg2 of the second gate electrode 17B (Lg1> Lg2).
  • the gate length Lg1 of the first gate electrode 13A is It is necessary to make it longer than the gate length Lg2 of the second gate electrode 13B (Lg1> Lg2). The reason is as follows. When the gate length of the first gate electrode is short, hot carriers (carriers having large energy) are generated, and the hot carriers enter the first gate insulating film and change the threshold voltage of the first MIS transistor. There arises a problem that the reliability of the first MIS transistor is lowered.
  • the gate length Lg1 is made longer than the gate length Lg2 (Lg1> Lg2).
  • the operating voltage Vdd1 (Vdd1> Vdd2) higher than the operating voltage Vdd2 can be applied to the first MIS transistor Tr1 without degrading the reliability of the first MIS transistor Tr1.
  • the operating voltage Vdd1 is the highest, it is necessary to increase the physical thickness of the first gate insulating film 13A so as not to cause the destruction of the first gate insulating film 13A.
  • the configuration of the first gate insulating film 13A is a stacked configuration of the first silicon oxide film 13a and the first high dielectric constant insulating film 15a.
  • the physical thickness of the first gate insulating film 13A can be increased.
  • the withstand voltage of the first gate insulating film 13A can be increased, the first gate insulating film 13a is destroyed even when the operating voltage Vdd1 is applied to the first MIS transistor Tr1. This can be suppressed.
  • the configuration of the second gate insulating film 13B is a stacked configuration of the second silicon oxide film 13b and the second high dielectric constant insulating film 15b. Thereby, the electrical film thickness of the second gate insulating film 13B can be reduced. For this reason, it is possible to suppress a decrease in the driving capability of the second MIS transistor Tr2.
  • the film thickness of the first gate insulating film made of the first silicon oxide film is made the same as the film thickness of the second gate insulating film made of the second silicon oxide film, and When the gate length of the first gate electrode is longer than the gate length of the second gate electrode, the following problems occur.
  • the thickness of the first and second gate insulating films is set to a thickness suitable for the first MIS transistor (that is, the thickness of the second gate insulating film is the second MIS). If the thickness of the second gate insulating film is not suitable for the transistor but the second gate insulating film is thick), the following problems occur.
  • the second gate insulating film is thick (that is, the second silicon oxide film is thick), the driving capability of the second MIS transistor decreases.
  • the thickness of the second gate insulating film is set to the thickness of the first gate insulating film. Therefore, the thickness of the second gate insulating film cannot be made equal to the thickness of the first gate insulating film.
  • the thickness of the first and second gate insulating films is set to a thickness suitable for the second MIS transistor (that is, the thickness of the first gate insulating film is the first MIS). If the thickness of the first gate insulating film is small (not the thickness suitable for the transistor), the following problems occur.
  • the breakdown voltage of the first gate insulating film is lowered, and the first gate insulating film is destroyed.
  • the thickness of the first gate insulating film is set to the thickness of the second gate insulating film.
  • the thickness of the first gate insulating film cannot be made equal to the thickness of the second gate insulating film.
  • the third gate insulating film 14C Since the operating voltage Vdd3 is the lowest, it is necessary to make the electrical film thickness of the third gate insulating film 14C the smallest so that the driving capability of the third MIS transistor Tr3 is not lowered. On the other hand, it is necessary to increase the physical thickness of the third gate insulating film 14C so that leakage current due to the thinning of the third gate insulating film 14C does not occur. That is, the third gate insulating film 14C needs to have a thin physical film thickness while a small electrical film thickness.
  • the third gate insulating film 14C has the same structure as that of the third silicon oxide film 14c, which is thinner than the first and second silicon oxide films 13a and 13b, and the third high dielectric constant insulating film 15c.
  • the laminated structure is as follows. As a result, the electrical film thickness of the third gate insulating film 14C can be reduced, and the drive capability of the third MIS transistor Tr3 can be suppressed from decreasing. At the same time, the physical thickness of the third gate insulating film 14C can be increased to suppress the occurrence of leakage current.
  • the first and second extension regions 18a and 18b have a lower impurity concentration and a deeper depth than the third extension region 18c.
  • the impurity concentration and depth of the first and second extension regions are made the same as the impurity concentration and depth of the third extension region (that is, the impurity concentration and depth of the first and second extension regions are made high and deep).
  • the following problems occur when the depth is reduced. Since the operating voltages Vdd1 and Vdd2 are higher than the operating voltage Vdd3, excessive hot electrons are generated, the excessive hot electrons enter the first and second gate insulating films, and the threshold voltages of the first and second MIS transistors. This causes a problem that the reliability of the first and second MIS transistors decreases.
  • the impurity concentration of the first and second extension regions 18a and 18b is made lower than the impurity concentration of the third extension region 18c.
  • excessive hot electrons are generated, the excessive hot electrons enter the first and second gate insulating films 13a and 13b, and the threshold voltages of the first and second MIS transistors Tr1 and Tr2 are changed. It can suppress that the reliability of 1st, 2nd MIS transistor Tr1, Tr2 falls.
  • the impurity concentration of the third extension region 18c can be made higher than the impurity concentration of the first and second extension regions 18a, 18b. Thereby, the driving capability of the third MIS transistor Tr3 can be improved.
  • the first and second gate insulating films 13A and 13B have the same structure as the first and second silicon oxide films 13a and 13b and the first and second high dielectric constant insulating films 15a and 15b.
  • the laminated structure is as follows. Thereby, the film thickness of the first silicon oxide film 13a and the film thickness of the second silicon oxide film 13b can be made the same. Therefore, the number of heat treatments performed after the formation of the first, second, and third channel diffusion layers 12a, 12b, and 12c is set to two times (see FIGS. 1 (a) and 1 (c)). The number of heat treatments can be reduced.
  • the number of times that the p-type impurities contained in the first, second, and third channel diffusion layers 12a, 12b, and 12c are diffused can be reduced. Therefore, it is possible to suppress fluctuations in the impurity profiles of the first, second, and third channel diffusion layers 12a, 12b, and 12c.
  • first, second, and third gate insulating films 13A, 13B, and 14C are configured in the same manner as the first, second, and third silicon oxide films 13a, 13b, and 14c. Since the first and second and third silicon oxide films 13a, 13b, and 14c can be made thinner than the conventional structure, the first and second silicon oxide films 13a, 13b, and 14c can be made thinner. The film thicknesses of the first and second silicon oxide film forming films 13 and 14 can be reduced. Therefore, the time required for the first heat treatment (that is, the heat treatment for forming the first silicon oxide film formation film) is shortened, and the second heat treatment (that is, the second silicon oxide film formation film). The time required for the heat treatment for forming the film can be shortened.
  • the amount of p-type impurities contained in the first, second, and third channel diffusion layers 12a, 12b, and 12c is suppressed at each of the two heat treatments, and the first, second, and third are suppressed. Fluctuations in the impurity profile of the channel diffusion layers 12a, 12b, and 12c can be suppressed.
  • the first, second, and third silicon oxide films 13a, 13b, and 14c can be made thinner than the conventional one, so that the first and second silicon oxide films are formed.
  • the thickness of the films 13 and 14 can be reduced. Therefore, the amount consumed as the first silicon oxide film formation film in the first, second, and third channel diffusion layers 12a, 12b, and 12c during the first heat treatment can be reduced.
  • the amount consumed as the second silicon oxide film forming film in the third channel diffusion layer 12c during the second heat treatment can be reduced. Therefore, the surface height of the first, second and third channel diffusion layers 12a, 12b and 12c is higher than the surface height of the first, second and third channel diffusion layers 12a, 12b and 12c immediately after formation.
  • the depths of the first, second, and third channel diffusion layers 12a, 12b, and 12c are reduced to the first, second, and third channel diffusion layers 12a and 12b immediately after formation).
  • 12c the impurity profiles of the first, second, and third channel diffusion layers 12a, 12b, and 12c can be suppressed from fluctuating.
  • the impurity profiles of the first, second, and third channel diffusion layers 12a, 12b, and 12c vary due to the reduction in the number of heat treatments and the shortening of the heat treatment time by thinning the silicon oxide film formation film. Can be effectively suppressed. Therefore, the first, second, and third MIS transistors Tr1, Tr2, and Tr3 having desired characteristics can be realized.
  • the first gate length Lg1 having the shortest gate length Lg1 among the plurality of MIS transistors of the operating voltage Vdd1 included in the semiconductor device is shown. Only the first MIS transistor (in other words, the first MIS transistor requiring the highest driving capability) Tr1 having the gate electrode 17A is illustrated. That is, the semiconductor device according to the present embodiment includes a plurality of MIS transistors having the operating voltage Vdd1, and the gate electrode constituting the MIS transistor having the operating voltage Vdd1 has a gate length (> Lg1) longer than the gate length Lg1. A gate electrode is present.
  • the first extension region 18a is formed by injecting only As into the first active region 10a
  • the first extension region may be formed by implanting As into the first active region and then implanting phosphorus (P) into the first active region for the purpose of relaxing the electric field concentration. Good.
  • P phosphorus
  • the implantation of P into the first active region is performed, for example, under the conditions of an energy of 20 keV to 50 keV and a dose of 1 ⁇ 10 13 / cm 2 to 5 ⁇ 10 13 / cm 2 .
  • the tail portion of the impurity profile of the first extension region can be made gentler than when only As is implanted.
  • B before or after the formation of the second extension region, for example, B is implanted into the second active region, so that the region below the second extension region in the second active region is formed.
  • a p-type first pocket region may be formed.
  • B is injected into the third active region, whereby a p-type second region is formed in a region below the third extension region in the third active region.
  • the pocket region may be formed.
  • the semiconductor device having the transistor Tr3 has been described as a specific example, the present invention is not limited to this.
  • a semiconductor device having a first MIS transistor with an operating voltage of 3.3 V, a second MIS transistor with an operating voltage of 2.5 V, and a third MIS transistor with an operating voltage of 1.0 V may be used.
  • the gate length of the first gate electrode is, for example, 380 nm.
  • the physical thickness of the first gate insulating film is, for example, 7.5 nm (the thickness of the first silicon oxide film: 5.5 nm, the thickness of the first high dielectric constant insulating film: 2.0 nm).
  • the gate length of the second gate electrode is, for example, 250 nm.
  • the physical thickness of the second gate insulating film is, for example, 7.5 nm (the thickness of the second silicon oxide film: 5.5 nm, the thickness of the second high dielectric constant insulating film: 2.0 nm).
  • the gate length of the third gate electrode is, for example, 30 nm.
  • the physical thickness of the third gate insulating film is, for example, 3.0 nm (the thickness of the third silicon oxide film: 1.0 nm, the thickness of the third high dielectric constant insulating film: 2.0 nm). .
  • the relationships between the dose amounts Dvt1, Dvt2, and Dvt3 in the first, second, and third Vt injections satisfy the same relationship as the first embodiment (Dvt1 ⁇ Dvt2 ⁇ Dvt3).
  • the magnitude relationship between the energy Eex1, Eex2, and Eex3 in the first, second, and third Ex implantations and the slight relationship between the dose amounts Dex1, Dex2, and Dex3 are similar to those in the first embodiment (Eex1> Eex2> Eex3, Dex1 ⁇ Dex2 ⁇ Dex3) is satisfied.
  • the case where the operating voltage of the third MIS transistor Tr3 is 1.0 V has been described as a specific example, but the present invention is not limited to this. That is, the operating voltage of the third MIS transistor is preferably 1.1V to 0.9V, for example.
  • the present invention is not limited to this.
  • a silicon oxide film or a silicon nitride film having a width of, for example, several nm to 10 nm is formed on the side surfaces of the first, second, and third gate electrodes.
  • the first, second, and third offset spacers may be formed, and then the first, second, and third extension regions may be formed.
  • the first, second, and third gate electrodes 17A, 17B, and 17C are formed by the first, second, and third metal films 16a, 16b,
  • the case of 16c and the first, second and third silicon films 17a, 17b and 17c has been described as a specific example, but the present invention is not limited to this.
  • the first, second, and third gate electrodes may be formed of only the first, second, and third metal films.
  • the first, second, and second gates made of silicon oxide films are formed on the side surfaces of the first, second, and third gate electrodes 17A, 17B, and 17C.
  • the three side walls that is, the first, second and third side walls having a single layer structure
  • 19a, 19b and 19c are formed has been described as a specific example, the present invention is limited to this. It is not a thing.
  • first, second, and third inner sidewalls made of a silicon oxide film having an L-shaped cross section
  • first, second, First, second, and third sidewalls having first, second, and third outer sidewalls made of a silicon nitride film formed on the third inner sidewall (that is, the first and second sidewalls of the laminated structure).
  • Second and third sidewalls may be formed.
  • the present invention is not limited to this.
  • a semiconductor device having p-type first, second, and third MIS transistors with different operating voltages may be used.
  • the conductivity type opposite to the conductivity type in the embodiment is used as the conductivity type impurity in the first, second, third Vt implantation, first, second, third Ex implantation, and S / D implantation. Conductive impurities are used.
  • the doses Dvt1, Dvt2, and Dvt3 in the first, second, and third Vt implantations are somewhat related, and the magnitudes of the energy Eex1, Eex2, and Eex3 in the first, second, and third Ex implantations are compared.
  • the dose amounts Dex1, Dex2, and Dex3 satisfy the same relationship as in the first embodiment (Dvt1 ⁇ Dvt2 ⁇ Dvt3, Eex1> Eex2> Eex3, Dex1 ⁇ Dex2 ⁇ Dex3).
  • the present invention can suppress fluctuations in the impurity profiles of the first, second, and third channel diffusion layers, and therefore, the first, second, and third operating voltages having different operating voltages can be suppressed. This is useful for a semiconductor device having a MIS transistor and a method for manufacturing the same.

Abstract

　半導体装置は、半導体基板１０における第１，第２，第３の活性領域１０ａ，１０ｂ，１０ｃ上に第１，第２，第３のゲート絶縁膜１３Ａ，１３Ｂ，１４Ｃを介して形成された第１，第２，第３のゲート電極１７Ａ，１７Ｂ，１７Ｃを有する第１導電型の第１，第２，第３のＭＩＳトランジスタを備えている。第１のゲート絶縁膜１３Ａは、第１のシリコン酸化膜１３ａと第１のシリコン酸化膜上に形成された第１の高誘電率絶縁膜１５ａとからなる。第２のゲート絶縁膜１３Ｂは、第２のシリコン酸化膜１３ｂと第２のシリコン酸化膜上に形成された第２の高誘電率絶縁膜１５ｂとからなる。第３のゲート絶縁膜１４Ｃは、第３のシリコン酸化膜１４ｃと第３のシリコン酸化膜上に形成された第３の高誘電率絶縁膜１５ｃとからなる。第２のシリコン酸化膜１３ｂは、第１のシリコン酸化膜１３ａと同じ膜厚を有し、且つ、第３のシリコン酸化膜１４ｃよりも厚い膜厚を有している。

Description

半導体装置及びその製造方法
　本発明は、半導体装置及びその製造方法に関し、特に、相異なる動作電圧のＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）を有する半導体装置及びその製造方法に関する。
　近年、半導体集積回路装置の高集積化、高機能化及び高速化に伴い、ＭＩＳＦＥＴ（以下、「ＭＩＳトランジスタ」と称す）の微細化及び高駆動能力化が求められている。
　一方、エネルギー消費の削減及び携帯機器の長時間使用を目的に、半導体集積回路装置の低消費電力化が求められている。そのため、内部回路用ＭＩＳトランジスタは、動作電圧の低減が進められている。これに対し、ＩＯ（Input Output）用ＭＩＳトランジスタは、外部機器と接続する必要があるため、内部回路用ＭＩＳトランジスタの動作電圧よりも高い動作電圧が必要とされる。
　そこで、相異なる動作電圧の第１，第２，第３のＭＩＳトランジスタを有する半導体装置が提案されている（例えば特許文献１参照）。以下に、従来の半導体装置の製造方法について、図３(a) ～(c) 及び図４(a) ～(b) を参照しながら説明する。図３(a) ～図４(b) は、従来の半導体装置の製造方法を工程順に示すゲート長方向の要部工程断面図である。図３(a) ～図４(b) に示す「第１，第２，第３のＭＩＳ領域」とは、第１，第２，第３のＭＩＳトランジスタが形成される領域をいう。第２のＭＩＳトランジスタの動作電圧は、第１のＭＩＳトランジスタの動作電圧よりも低く、且つ、第３のＭＩＳトランジスタの動作電圧よりも高い。
　まず、図３(a) に示すように、半導体基板１００の上部に、素子分離領域１０１を選択的に形成する。これにより、半導体基板１００における第１，第２，第３のＭＩＳ領域に、素子分離領域１０１に囲まれた第１，第２，第３の活性領域１００ａ，１００ｂ，１００ｃが形成される。その後、第１，第２，第３の活性領域１００ａ，１００ｂ，１００ｃの上部領域に、第１，第２，第３のチャネル拡散層１０２ａ，１０２ｂ，１０２ｃを形成する。その後、ゲート絶縁膜形成のための１回目の熱酸化を行い、第１，第２，第３の活性領域１００ａ，１００ｂ，１００ｃ上に、第１のシリコン酸化膜形成膜１０３を形成する。
　次に、図３(b) に示すように、フォトリソグラフィ法により、第１のシリコン酸化膜形成膜１０３上に、第１，第３のＭＩＳ領域を覆い第２のＭＩＳ領域を開口するレジストパターンＲｅ１を形成する。その後、レジストパターンＲｅ１をマスクにして、エッチング法により、第１のシリコン酸化膜形成膜１０３における第２のＭＩＳ領域に形成された部分を除去する。これにより、第２の活性領域１００ｂの表面を露出させる。その後、レジストパターンＲｅ１を除去する。
　次に、図３(c) に示すように、ゲート絶縁膜形成のための２回目の熱酸化を行い、第２の活性領域１００ｂ上に、第１のシリコン酸化膜形成膜１０３よりも薄い膜厚を有する第２のシリコン酸化膜形成膜１０４を形成する。
　次に、図４(a) に示すように、第１，第２のシリコン酸化膜形成膜１０３，１０４上に、第１，第２のＭＩＳ領域を覆い第３のＭＩＳ領域を開口するレジストパターンＲｅ２を形成する。その後、レジストパターンＲｅ２をマスクにして、エッチング法により、第１のシリコン酸化膜形成膜１０３における第３のＭＩＳ領域に形成された部分を除去する。これにより、第３の活性領域１００ｃの表面を露出させる。その後、レジストパターンＲｅ２を除去する。
　次に、図４(b) に示すように、ゲート絶縁膜形成のための３回目の熱酸化を行い、第３の活性領域１００ｃ上に、第２のシリコン酸化膜形成膜１０４よりも薄い膜厚を有する第３のシリコン酸化膜形成膜１０５を形成する。
　その後、図示を省略するが、第１，第２，第３のシリコン酸化膜形成膜１０３，１０４，１０５上に、ゲート電極形成膜（図示せず）を形成する。その後、ゲート電極形成膜及び第１，第２，第３のシリコン酸化膜形成膜１０３，１０４，１０５を順次パターニングする。これにより、第１の活性領域１００ａ上に、第１のシリコン酸化膜形成膜からなる第１のゲート絶縁膜（図示せず）、及びゲート電極形成膜からなる第１のゲート電極（図示せず）を順次形成する。第２の活性領域１００ｂ上に、第２のシリコン酸化膜形成膜からなる第２のゲート絶縁膜（図示せず）、及びゲート電極形成膜からなる第２のゲート電極（図示せず）を順次形成する。第３の活性領域１００ｃ上に、第３のシリコン酸化膜形成膜からなる第３のゲート絶縁膜（図示せず）、及びゲート電極形成膜からなる第３のゲート電極（図示せず）を順次形成する。このとき、既述の通り、第２のシリコン酸化膜形成膜１０４の膜厚は、第１のシリコン酸化膜形成膜１０３の膜厚よりも薄く、且つ、第３のシリコン酸化膜形成膜１０５の膜厚よりも厚いため、第２のゲート絶縁膜の膜厚は、第１のゲート絶縁膜の膜厚よりも薄く、且つ、第３のゲート絶縁膜の膜厚よりも厚い。
　以上のようにして、従来の半導体装置を製造する。
特開２００２－３４３８７９号公報
　しかしながら、従来の半導体装置では、以下に示す問題がある。
　従来の半導体装置の製造方法では、図３(a) に示すように、第１，第２，第３のチャネル拡散層１０２ａ，１０２ｂ，１０２ｃを形成した後、１回目の熱酸化を行い、第１のシリコン酸化膜形成膜１０３を形成する。その後、図３(c) に示すように、２回目の熱酸化を行い、第２のシリコン酸化膜形成膜１０４を形成する。その後、図４(b) に示すように、３回目の熱酸化を行い、第３のシリコン酸化膜形成膜１０５を形成する。このように、第１，第２，第３のチャネル拡散層１０２ａ，１０２ｂ，１０２ｃの形成後に、３回の熱酸化を行う。そのため、３回の熱酸化の各時に、第１，第２，第３のチャネル拡散層１０２ａ，１０２ｂ，１０２ｃに含まれる導電型不純物が拡散されて、第１，第２，第３のチャネル拡散層１０２ａ，１０２ｂ，１０２ｃの不純物プロファイルが変動するという問題がある。
　特に、第１，第２，第３のチャネル拡散層１０２ａ，１０２ｂ，１０２ｃに含まれる導電型不純物が拡散される拡散量は、１回目の熱酸化時が最も多く、２回目の熱酸化時、３回目の熱酸化時と順に少なくなる。その理由は、次に示す通りである。一般に、厚い酸化膜を形成するためには、薄い酸化膜の形成に比べて熱酸化時間を長くする、又は、酸化温度を高くする必要がある。この場合、熱酸化時間が短い場合、又は、酸化温度が低い場合に比べて、チャネル拡散層に含まれる導電型不純物が拡散され易い。第１のシリコン酸化膜形成膜１０３は、第２のシリコン酸化膜形成膜１０４よりも膜厚が厚いため、１回目の熱酸化は、２回目の熱酸化よりも長い時間が必要とされる。また、第２のシリコン酸化膜形成膜１０４は、第３のシリコン酸化膜形成膜１０５よりも膜厚が厚いため、２回目の熱酸化は、３回目の熱酸化よりも長い時間が必要とされる。そのため、１回目の熱酸化時間が最も長く、２回目の熱酸化時間、３回目の熱酸化時間と順に短くなる。
　また、図３(a) に示すように、第１，第２，第３の活性領域１００ａ，１００ｂ，１００ｃにおける酸化された部分が、第１のシリコン酸化膜形成膜として消費される。そのため、第１，第２，第３のチャネル拡散層１０２ａ，１０２ｂ，１０２ｃの上部が、第１のシリコン酸化膜形成膜として消費される。その後、図３(b) に示すように、第１のシリコン酸化膜形成膜１０３における第２のＭＩＳ領域に形成された部分が除去される。そのため、第２のチャネル拡散層１０２ｂにおける第１のシリコン酸化膜形成膜として消費された部分が除去される。その後、図３(c) に示すように、第２の活性領域１００ｂにおける酸化された部分が、第２のシリコン酸化膜形成膜として消費される。そのため、第２のチャネル拡散層１０２ｂの上部が、第２のシリコン酸化膜形成膜として消費される。その後、図４(a) に示すように、第１のシリコン酸化膜形成膜１０３における第３のＭＩＳ領域に形成された部分が除去される。そのため、第３のチャネル拡散層１０２ｃにおける第１のシリコン酸化膜形成膜として消費された部分が除去される。その後、図４(b) に示すように、第３の活性領域１００ｃにおける酸化された部分が、第３のシリコン酸化膜形成膜として消費される。そのため、第３のチャネル拡散層１０２ｃの上部が、第３のシリコン酸化膜形成膜として消費される。そのため、第１，第２，第３のチャネル拡散層１０２ａ，１０２ｂ，１０２ｃの表面高さは、形成直後の第１，第２，第３のチャネル拡散層１０２ａ，１０２ｂ，１０２ｃの表面高さよりも低く（言い換えれば、第１，第２，第３のチャネル拡散層１０２ａ，１０２ｂ，１０２ｃの深さは、形成直後の第１，第２，第３のチャネル拡散層１０２ａ，１０２ｂ，１０２ｃの深さよりも浅く）、第１，第２，第３のチャネル拡散層１０２ａ，１０２ｂ，１０２ｃの不純物プロファイルが変動するという問題がある。
　以上のように、３回の熱酸化の各時に、第１，第２，第３のチャネル拡散層１０２ａ，１０２ｂ，１０２ｃの不純物プロファイルが変動すると共に、上部がシリコン酸化膜形成膜として消費されることに起因して、第１，第２，第３のチャネル拡散層１０２ａ，１０２ｂ，１０２ｃの不純物プロファイルが変動するという問題がある。従って、所望の特性を有する第１，第２，第３のＭＩＳトランジスタを実現することができない。
　前記に鑑み、本発明の目的は、相異なる動作電圧の第１，第２，第３のＭＩＳトランジスタを有する半導体装置において、第１，第２，第３のチャネル拡散層の不純物プロファイルの変動を抑制することである。
　前記の目的を達成するために、本発明の一側面に係る半導体装置は、半導体基板における第１の活性領域上に第１のゲート絶縁膜を介して形成された第１のゲート電極を有する第１導電型の第１のＭＩＳトランジスタと、半導体基板における第２の活性領域上に第２のゲート絶縁膜を介して形成された第１のゲート電極よりもゲート長の短い第２のゲート電極を有する第１導電型の第２のＭＩＳトランジスタと、半導体基板における第３の活性領域上に第３のゲート絶縁膜を介して形成された第２のゲート電極よりもゲート長の短い第３のゲート電極を有する第１導電型の第３のＭＩＳトランジスタとを備え、第１のゲート絶縁膜は、第１のシリコン酸化膜と第１のシリコン酸化膜上に形成された第１の高誘電率絶縁膜とからなり、第２のゲート絶縁膜は、第２のシリコン酸化膜と第２のシリコン酸化膜上に形成された第２の高誘電率絶縁膜とからなり、第３のゲート絶縁膜は、第３のシリコン酸化膜と第３のシリコン酸化膜上に形成された第３の高誘電率絶縁膜とからなり、第２のシリコン酸化膜は、第１のシリコン酸化膜と同じ膜厚を有し、且つ、第３のシリコン酸化膜よりも厚い膜厚を有していることを特徴とし、第１の活性領域における第１のゲート絶縁膜の下の領域に形成された第２導電型の第１のチャネル拡散層と、第２の活性領域における第２のゲート絶縁膜の下の領域に形成された第２導電型の第２のチャネル拡散層と、第３の活性領域における第３のゲート絶縁膜の下の領域に形成された第２導電型の第３のチャネル拡散層とをさらに備え、第２のチャネル拡散層は、第１のチャネル拡散層よりも高い不純物濃度を有し、且つ、第３のチャネル拡散層よりも低い不純物濃度を有していることが好ましい。
　本発明の一側面に係る半導体装置によると、第１，第２のゲート絶縁膜の構成を、第１，第２のシリコン酸化膜と第１，第２の高誘電率絶縁膜との積層構成とする。これにより、第１のシリコン酸化膜の膜厚と第２のシリコン酸化膜の膜厚とを同じにすることができる。そのため、第１，第２，第３のチャネル拡散層の形成後に行う熱処理の回数を、第１，第２のシリコン酸化膜を形成する為の熱処理と、第３のシリコン酸化膜を形成する為の熱処理との計２回とし、従来に比べて、熱処理の回数を低減することができる。そのため、第１，第２，第３のチャネル拡散層に含まれる第２導電型不純物が拡散される回数を低減することができる。そのため、第１，第２，第３のチャネル拡散層の不純物プロファイルが変動することを抑制することができる。
　加えて、第１，第２，第３のゲート絶縁膜の構成を、第１，第２，第３のシリコン酸化膜と第１，第２，第３の高誘電率絶縁膜との積層構成とし、従来に比べて、第１，第２，第３のシリコン酸化膜の膜厚を薄くすることができる。そのため、第１，第２のシリコン酸化膜を形成する為の熱処理に必要とされる時間を短くすると共に、第３のシリコン酸化膜を形成する為の熱処理に必要とされる時間を短くすることができる。そのため、２回の熱処理の各時に、第１，第２，第３のチャネル拡散層に含まれる第２導電型不純物が拡散される量を抑制し、第１，第２，第３のチャネル拡散層の不純物プロファイルが変動することを抑制することができる。
　さらに、既述の通り、従来に比べて、第１，第２，第３のシリコン酸化膜の膜厚を薄くすることができる。そのため、第１，第２のシリコン酸化膜を形成する為の熱処理時に、第１，第２，第３のチャネル拡散層におけるシリコン酸化膜として消費される量を低減することができる。それと共に、第３のシリコン酸化膜を形成する為の熱処理時に、第３のチャネル拡散層におけるシリコン酸化膜として消費される量を低減することができる。そのため、第１，第２，第３のチャネル拡散層の表面高さが、形成直後の第１，第２，第３のチャネル拡散層の表面高さよりも低くなることを抑制し、第１，第２，第３のチャネル拡散層の不純物プロファイルが変動することを抑制することができる。
　以上のように、熱処理回数の低減、及びシリコン酸化膜の薄膜化による熱処理時間の短縮により、第１，第２，第３のチャネル拡散層の不純物プロファイルが変動することを効果的に抑制することができる。従って、所望の特性を有する第１，第２，第３のＭＩＳトランジスタを実現することができる。
　本発明の一側面に係る半導体装置において、第２のＭＩＳトランジスタの動作電圧は、第１のＭＩＳトランジスタの動作電圧よりも低く、且つ、第３のＭＩＳトランジスタの動作電圧よりも高いことが好ましい。
　本発明の一側面に係る半導体装置において、第１の高誘電率絶縁膜、第２の高誘電率絶縁膜及び第３の高誘電率絶縁膜は、互いに同じ膜厚を有していることが好ましい。
　本発明の一側面に係る半導体装置において、第１のゲート電極は、第１の金属膜と第１の金属膜上に形成された第１のシリコン膜とからなり、第２のゲート電極は、第２の金属膜と第２の金属膜上に形成された第２のシリコン膜とからなり、第３のゲート電極は、第３の金属膜と第３の金属膜上に形成された第３のシリコン膜とからなることが好ましい。
　本発明の一側面に係る半導体装置において、第１の活性領域における第１のゲート電極の側方下の領域に形成された第１導電型の第１のエクステンション領域と、第２の活性領域における第２のゲート電極の側方下の領域に形成された第１導電型の第２のエクステンション領域と、第３の活性領域における第３のゲート電極の側方下の領域に形成された第１導電型の第３のエクステンション領域とをさらに備え、第２のエクステンション領域は、第１のエクステンション領域と同じ又はそれよりも高い不純物濃度を有し、且つ、第３のエクステンション領域よりも低い不純物濃度を有していることが好ましい。
　このようにすると、第１，第２のエクステンション領域の不純物濃度が低いため、動作電圧の高い第１，第２のＭＩＳトランジスタにおいて、過剰なホットエレクトロンが発生することを抑制することができる。そのため、過剰なホットエレクトロンが第１，第２のゲート絶縁膜に入り込み、第１，第２のＭＩＳトランジスタの閾値電圧を変化させて、第１，第２のＭＩＳトランジスタの信頼性が低下することを抑制することができる。
　一方、第３のエクステンション領域の不純物濃度が高いため、動作電圧の低い第３のＭＩＳトランジスタの駆動能力を向上させることができる。
　本発明の一側面に係る半導体装置において、第１の高誘電率絶縁膜、第２の高誘電率絶縁膜及び第３の高誘電率絶縁膜は、比誘電率が１０以上の金属酸化物からなることが好ましい。
　本発明の一側面に係る半導体装置において、第１のシリコン酸化膜及び第２のシリコン酸化膜は、膜厚が３ｎｍ以上であって且つ６ｎｍ以下であり、第３のシリコン酸化膜は、膜厚が０．８ｎｍ以上であって且つ１．２ｎｍ以下であることが好ましい。
　前記の目的を達成するために、本発明の一側面に係る半導体装置の製造方法は、半導体基板における第１の活性領域上に、第１のシリコン酸化膜形成膜を形成すると共に、半導体基板における第２の活性領域上に、第１のシリコン酸化膜形成膜を形成する工程（ａ）と、工程（ａ）の後に、半導体基板における第３の活性領域上に、第１のシリコン酸化膜形成膜よりも薄い膜厚を有する第２のシリコン酸化膜形成膜を形成する工程（ｂ）と、第１のシリコン酸化膜形成膜及び第２のシリコン酸化膜形成膜上に、高誘電率絶縁膜形成膜を形成する工程（ｃ）と、高誘電率絶縁膜形成膜上にゲート電極形成膜を形成する工程（ｄ）と、ゲート電極形成膜、高誘電率絶縁膜形成膜、並びに第１のシリコン酸化膜形成膜及び第２のシリコン酸化膜形成膜を順次パターニングして、第１の活性領域上に、第１のシリコン酸化膜形成膜からなる第１のシリコン酸化膜と高誘電率絶縁膜形成膜からなる第１の高誘電率絶縁膜とを有する第１のゲート絶縁膜、及びゲート電極形成膜からなる第１のゲート電極を形成し、第２の活性領域上に、第１のシリコン酸化膜形成膜からなる第２のシリコン酸化膜と高誘電率絶縁膜形成膜からなる第２の高誘電率絶縁膜とを有する第２のゲート絶縁膜、及びゲート電極形成膜からなる第２のゲート電極を形成し、且つ、第３の活性領域上に、第２のシリコン酸化膜形成膜からなる第３のシリコン酸化膜と高誘電率絶縁膜形成膜からなる第３の高誘電率絶縁膜とを有する第３のゲート絶縁膜、及びゲート電極形成膜からなる第３のゲート電極を形成する工程（ｅ）とを備え、第２のゲート電極のゲート長は、第１のゲート電極のゲート長よりも短く、且つ、第３のゲート電極のゲート長よりも長いことを特徴とし、工程（ａ）の前に、第１のイオン注入により、第１の活性領域の上部領域に第２導電型の第１のチャネル拡散層を形成する工程（ｆ）と、工程（ａ）の前に、第２のイオン注入により、第２の活性領域の上部領域に第２導電型の第２のチャネル拡散層を形成する工程（ｇ）と、工程（ａ）の前に、第３のイオン注入により、第３の活性領域の上部領域に第２導電型の第３のチャネル拡散層を形成する工程（ｈ）とをさらに備え、第２のイオン注入におけるドーズ量は、第１のイオン注入におけるドーズ量よりも多く、且つ、第３のイオン注入におけるドーズ量よりも少ないことが好ましい。
　本発明の一側面に係る半導体装置の製造方法によると、第１，第２のゲート絶縁膜の構成を、第１，第２のシリコン酸化膜と第１，第２の高誘電率絶縁膜との積層構成とする。これにより、第１のシリコン酸化膜の膜厚と第２のシリコン酸化膜の膜厚とを同じにすることができる。そのため、第１，第２，第３のチャネル拡散層の形成後に行う熱処理の回数を、第１，第２のシリコン酸化膜を形成する為の熱処理（言い換えれば、第１のシリコン酸化膜形成膜を形成する為の熱処理）と、第３のシリコン酸化膜を形成する為の熱処理（言い換えれば、第２のシリコン酸化膜形成膜を形成する為の熱処理）との計２回とし、従来に比べて、熱処理の回数を低減することができる。そのため、第１，第２，第３のチャネル拡散層に含まれる第２導電型不純物が拡散される回数を低減することができる。そのため、第１，第２，第３のチャネル拡散層の不純物プロファイルが変動することを抑制することができる。
　加えて、第１，第２，第３のゲート絶縁膜の構成を、第１，第２，第３のシリコン酸化膜と第１，第２，第３の高誘電率絶縁膜との積層構成とし、従来に比べて、第１，第２，第３のシリコン酸化膜の膜厚を薄くすることができるため、第１，第２のシリコン酸化膜形成膜の膜厚を薄くすることができる。そのため、第１のシリコン酸化膜形成膜を形成する為の熱処理に必要とされる時間を短くすると共に、第２のシリコン酸化膜形成膜を形成する為の熱処理に必要とされる時間を短くすることができる。そのため、２回の熱処理の各時に、第１，第２，第３のチャネル拡散層に含まれる第２導電型不純物が拡散される量を抑制し、第１，第２，第３のチャネル拡散層の不純物プロファイルが変動することを抑制することができる。
　さらに、既述の通り、従来に比べて、第１，第２，第３のシリコン酸化膜の膜厚を薄くすることができるため、第１，第２のシリコン酸化膜形成膜の膜厚を薄くすることができる。そのため、第１のシリコン酸化膜形成膜を形成する為の熱処理時に、第１，第２，第３のチャネル拡散層における第１のシリコン酸化膜形成膜として消費される量を低減することができる。それと共に、第２のシリコン酸化膜形成膜を形成する為の熱処理時に、第３のチャネル拡散層における第２のシリコン酸化膜形成膜として消費される量を低減することができる。そのため、第１，第２，第３のチャネル拡散層の表面高さが、形成直後の第１，第２，第３のチャネル拡散層の表面高さよりも低くなることを抑制し、第１，第２，第３のチャネル拡散層の不純物プロファイルが変動することを抑制することができる。
　以上のように、熱処理回数の低減、及びシリコン酸化膜形成膜の薄膜化による熱処理時間の短縮により、第１，第２，第３のチャネル拡散層の不純物プロファイルが変動することを効果的に抑制することができる。従って、所望の特性を有する第１，第２，第３のＭＩＳトランジスタを実現することができる。
　本発明の一側面に係る半導体装置の製造方法において、工程（ｄ）は、高誘電率絶縁膜形成膜上に、金属膜形成膜及びシリコン膜形成膜が順次積層されてなるゲート電極形成膜を形成する工程であり、工程（ｅ）は、シリコン膜形成膜、金属膜形成膜、高誘電率絶縁膜形成膜、並びに第１のシリコン酸化膜形成膜及び第２のシリコン酸化膜形成膜を順次パターニングして、第１の活性領域上に、第１のゲート絶縁膜、及び金属膜形成膜からなる第１の金属膜とシリコン膜形成膜からなる第１のシリコン膜とを有する第１のゲート電極を形成し、第２の活性領域上に、第２のゲート絶縁膜、及び金属膜形成膜からなる第２の金属膜とシリコン膜形成膜からなる第２のシリコン膜とを有する第２のゲート電極を形成し、且つ、第３の活性領域上に、第３のゲート絶縁膜、及び金属膜形成膜からなる第３の金属膜とシリコン膜形成膜からなる第３のシリコン膜とを有する第３のゲート電極を形成する工程であることが好ましい。
　本発明の一側面に係る半導体装置の製造方法において、工程（ｅ）の後に、第４のイオン注入により、第１の活性領域における第１のゲート電極の側方下の領域に第１導電型の第１のエクステンション領域を形成する工程（ｉ）と、工程（ｅ）の後に、第５のイオン注入により、第２の活性領域における第２のゲート電極の側方下の領域に第１導電型の第２のエクステンション領域を形成する工程（ｊ）と、工程（ｅ）の後に、第６のイオン注入により、第３の活性領域における第３のゲート電極の側方下の領域に第１導電型の第３のエクステンション領域を形成する工程（ｋ）とをさらに備え、第５のイオン注入におけるドーズ量は、第４のイオン注入におけるドーズ量と同じ又はそれよりも多く、且つ、第６のイオン注入におけるドーズ量よりも少ないことが好ましい。
　このようにすると、第２のエクステンション領域の不純物濃度を、第１のエクステンション領域の不純物濃度と同じ又はそれよりも高くし、且つ、第３のエクステンション領域の不純物濃度よりも低くすることができる。
　これにより、動作電圧の高い第１，第２のＭＩＳトランジスタにおいて、過剰なホットエレクトロンが発生することを抑制することができる。そのため、過剰なホットエレクトロンが第１，第２のゲート絶縁膜に入り込み、第１，第２のＭＩＳトランジスタの閾値電圧を変化させて、第１，第２のＭＩＳトランジスタの信頼性が低下することを抑制することができる。
　一方、動作電圧の低い第３のＭＩＳトランジスタの駆動能力を向上させることができる。
　本発明の一側面に係る半導体装置及びその製造方法によると、熱処理回数の低減、及びシリコン酸化膜の薄膜化による熱処理時間の短縮により、第１，第２，第３のチャネル拡散層の不純物プロファイルが変動することを効果的に抑制することができる。従って、所望の特性を有する第１，第２，第３のＭＩＳトランジスタを実現することができる。
図１(a) ～(c) は、本発明の一実施形態に係る半導体装置の製造方法を工程順に示すゲート長方向の要部工程断面図である。 図２(a) ～(c) は、本発明の一実施形態に係る半導体装置の製造方法を工程順に示すゲート長方向の要部工程断面図である。 図３(a) ～(c) は、従来の半導体装置の製造方法を工程順に示すゲート長方向の要部工程断面図である。 図４(a) ～(b) は、従来の半導体装置の製造方法を工程順に示すゲート長方向の要部工程断面図である。
　以下に、本発明の実施形態について図面を参照しながら説明する。
　（一実施形態）
　以下に、本発明の一実施形態に係る半導体装置の製造方法について、図１(a) ～(c) 及び図２(a) ～(c) を参照しながら説明する。図１(a) ～図２(c) は、本発明の一実施形態に係る半導体装置の製造方法を工程順に示すゲート長方向の要部工程断面図である。図１(a) ～図２(c) において、左側に示す「第１のＭＩＳ領域」とは、第１のＭＩＳトランジスタが形成される領域を示し、中央に示す「第２のＭＩＳ領域」とは、第２のＭＩＳトランジスタが形成される領域を示し、右側に示す「第３のＭＩＳ領域」とは、第３のＭＩＳトランジスタが形成される領域を示す。第２のＭＩＳトランジスタの動作電圧Ｖdd2は、第１のＭＩＳトランジスタの動作電圧Ｖdd1よりも低く、且つ、第３のＭＩＳトランジスタの動作電圧Ｖdd3よりも高い（Ｖdd1＞Ｖdd2＞Ｖdd3）。第１，第２のＭＩＳトランジスタとしては、例えばＩＯ（Input Output）用ＭＩＳトランジスタが挙げられる。第３のＭＩＳトランジスタとしては、例えば内部回路用ＭＩＳトランジスタが挙げられる。
　まず、図１(a) に示すように、例えば埋め込み素子分離（Shallow Trench Isolation：ＳＴＩ）法により、例えばシリコンからなる半導体基板１０の上部に、トレンチ内に絶縁膜が埋め込まれた素子分離領域１１を選択的に形成する。これにより、半導体基板１０における第１，第２，第３のＭＩＳ領域に、素子分離領域１１に囲まれた第１，第２，第３の活性領域１０ａ，１０ｂ，１０ｃが形成される。その後、イオン注入法により、半導体基板１０における第１，第２，第３のＭＩＳ領域に、例えばボロン（Ｂ）等のｐ型不純物を注入した後、半導体基板１０に対して熱処理を行う。これにより、半導体基板１０における第１，第２，第３のＭＩＳ領域に、ｐ型の第１，第２，第３のウェル領域（図示せず）を形成する。
　その後、第１のＶｔ注入（第１のイオン注入）により、例えばエネルギーが１０ｋｅＶ～１５ｋｅＶ，ドーズ量が３×１０12／ｃｍ2～１×１０13／ｃｍ2の条件で、第１の活性領域１０ａに、例えばボロン（Ｂ）等のｐ型不純物を注入する。これにより、第１の活性領域１０ａの上部領域に、ｐ型の第１のチャネル拡散層１２ａを形成する。その後、第２のＶｔ注入（第２のイオン注入）により、例えばエネルギーが１０ｋｅＶ～１５ｋｅＶ，ドーズ量が５×１０12／ｃｍ2～２×１０13／ｃｍ2の条件で、第２の活性領域１０ｂに、例えばＢ等のｐ型不純物を注入する。これにより、第２の活性領域１０ｂの上部領域に、ｐ型の第２のチャネル拡散層１２ｂを形成する。その後、第３のＶｔ注入（第３のイオン注入）により、例えばエネルギーが５ｋｅＶ～１０ｋｅＶ，ドーズ量が６×１０12／ｃｍ2～３×１０13／ｃｍ2の条件で、第３の活性領域１０ｃに、例えばＢ等のｐ型不純物を注入する。これにより、第３の活性領域１０ｃの上部領域に、ｐ型の第３のチャネル拡散層１２ｃを形成する。ここで、「第１，第２，第３のＶｔ注入」とは、第１，第２，第３のチャネル拡散層を形成する為のイオン注入をいう。第１，第２，第３のＶｔ注入を行う順序は、上記の順序に限定されるものではなく、順不同である。
　第１，第２，第３のＶｔ注入におけるドーズ量の多少関係は、次に示す通りである。第２のＶｔ注入におけるドーズ量Ｄvt2は、第１のＶｔ注入におけるドーズ量Ｄvt1よりも多く、且つ、第３のＶｔ注入におけるドーズ量Ｄvt3よりも少ない（Ｄvt1＜Ｄvt2＜Ｄvt3）。
　このように、ドーズ量がＤvt1＜Ｄvt2＜Ｄvt3の関係を満たすため、第２のチャネル拡散層１２ｂは、第１のチャネル拡散層１２ａよりも高い不純物濃度を有し、且つ、第３のチャネル拡散層１２ｃよりも低い不純物濃度を有する。
　その後、例えばウェット酸化法により、例えば９００℃の下、第１，第２，第３の活性領域１０ａ，１０ｂ，１０ｃ上に、例えば膜厚が３．３ｎｍのシリコン酸化膜からなる第１のシリコン酸化膜形成膜１３を形成する。第１のシリコン酸化膜形成膜１３の膜厚は、例えば３ｎｍ以上であって且つ６ｎｍ以下であることが好ましい。
　次に、図１(b) に示すように、リソグラフィ法により、第１のシリコン酸化膜形成膜１３上に、第１，第２のＭＩＳ領域を覆い第３のＭＩＳ領域を開口するレジストパターンＲｅを形成する。その後、レジストパターンＲｅをマスクにして、第１のシリコン酸化膜形成膜１３における第３のＭＩＳ領域に形成された部分を除去し、第３の活性領域１０ｃの表面を露出させる。その後、レジストパターンＲｅを除去する。
　このようにして、第１，第２の活性領域１０ａ，１０ｂ上に、第１のシリコン酸化膜形成膜１３を形成する。
　次に、図１(c) に示すように、例えばＩＳＳＧ（In-Situ Steam Generation）酸化法により、例えば９００℃の下、第３の活性領域１０ｃ上に、例えば膜厚が１．０ｎｍのシリコン酸化膜からなる第２のシリコン酸化膜形成膜１４を形成する。第２のシリコン酸化膜形成膜１４の膜厚は、例えば０．８ｎｍ以上であって且つ１．２ｎｍ以下であることが好ましい。
　次に、図２(a) に示すように、例えば有機金属化学気相堆積（Metal Organic Chemical Vapor Deposition：ＭＯＣＶＤ）法、又はＡＬＤ（Atomic Layer Deposition）法等により、第１のシリコン酸化膜形成膜１３及び第２のシリコン酸化膜形成膜１４上に、例えば膜厚が２．５ｎｍのＨｆＯ2又はＨｆＳｉＯＮ等からなる高誘電率絶縁膜形成膜１５を形成する。高誘電率絶縁膜形成膜１５は、比誘電率が例えば１０以上の金属酸化物からなることが好ましい。
　その後、例えばＣＶＤ（Chemical Vapor Deposition）法、ＡＬＤ法又はスパッタ法等により、高誘電率絶縁膜形成膜１５上に、例えば膜厚が１０ｎｍ～１５ｎｍの窒化チタン（ＴｉＮ）からなる金属膜形成膜１６を形成する。
　その後、例えばＣＶＤ法により、金属膜形成膜１６上に、例えば膜厚が３０ｎｍ～１００ｎｍのポリシリコン膜からなるシリコン膜形成膜１７を形成する。
　このようにして、高誘電率絶縁膜形成膜１５上に、金属膜形成膜１６とシリコン膜形成膜１７とからなるゲート電極形成膜１７Ｘを形成する。
　次に、図２(b) に示すように、フォトリソグラフィ法により、シリコン膜形成膜１７上に、第１，第２，第３のゲートパターン形状を有するレジストパターン（図示せず）を形成する。このとき、第２のゲートパターン形状のゲート長方向の幅Ｗ2が、第１のゲートパターン形状のゲート長方向の幅Ｗ1よりも短く、且つ、第３のゲートパターン形状のゲート長方向の幅Ｗ3よりも長くなる（Ｗ1＞Ｗ2＞Ｗ3）ように、レジストパターンを形成する。
　その後、レジストパターンをマスクにして、エッチング法により、シリコン膜形成膜１７、金属膜形成膜１６、高誘電率絶縁膜形成膜１５、並びに第１のシリコン酸化膜形成膜１３及び第２のシリコン酸化膜形成膜１４を順次パターニングする。これにより、第１の活性領域１０ａ上に、第１のシリコン酸化膜１３ａ、第１の高誘電率絶縁膜１５ａ、第１の金属膜１６ａ、及び第１のシリコン膜１７ａを順次形成する。第２の活性領域１０ｂ上に、第２のシリコン酸化膜１３ｂ、第２の高誘電率絶縁膜１５ｂ、第２の金属膜１６ｂ、及び第２のシリコン膜１７ｂを順次形成する。第３の活性領域１０ｃ上に、第３のシリコン酸化膜１４ｃ、第３の高誘電率絶縁膜１５ｃ、第３の金属膜１６ｃ、及び第３のシリコン膜１７ｃを順次形成する。その後、レジストパターンを除去する。
　このようにして、第１の活性領域１０ａ上に、第１のシリコン酸化膜１３ａと第１の高誘電率絶縁膜１５ａとからなる第１のゲート絶縁膜１３Ａ、及び第１の金属膜１６ａと第１のシリコン膜１７ａとからなる第１のゲート電極１７Ａを形成する。第２の活性領域１０ｂ上に、第２のシリコン酸化膜１３ｂと第２の高誘電率絶縁膜１５ｂとからなる第２のゲート絶縁膜１３Ｂ、及び第２の金属膜１６ｂと第２のシリコン膜１７ｂとからなる第２のゲート電極１７Ｂを形成する。第３の活性領域１０ｃ上に、第３のシリコン酸化膜１４ｃと第３の高誘電率絶縁膜１５ｃとからなる第３のゲート絶縁膜１４Ｃ、及び第３の金属膜１６ｃと第３のシリコン膜１７ｃとからなる第３のゲート電極１７Ｃを形成する。
　ここで、既述の通り、第１，第２，第３のゲートパターン形状のゲート長方向の幅がＷ1＞Ｗ2＞Ｗ3の関係を満たすため、第２のゲート電極１７Ｂのゲート長Ｌg2は、第１のゲート電極１７Ａのゲート長Ｌg1よりも短く、且つ、第３のゲート電極１７Ｃのゲート長Ｌg3よりも長い（Ｌg1＞Ｌg2＞Ｌg3）。具体的には例えば、ゲート長Ｌg1＝２５０ｎｍ，ゲート長Ｌg2＝１５０ｎｍ，ゲート長Ｌg3＝３０ｎｍである。
　その後、第１のゲート電極１７Ａをマスクにして、第１のＥｘ注入（第４のイオン注入）により、例えばエネルギーが２０ｋｅＶ～４５ｋｅＶ，ドーズ量が３×１０13／ｃｍ2～３×１０14／ｃｍ2の条件で、第１の活性領域１０ａに、例えばヒ素（Ａｓ）等のｎ型不純物を注入する。これにより、第１の活性領域１０ａにおける第１のゲート電極１７Ａの側方下の領域にｎ型の第１のエクステンション領域１８ａを自己整合的に形成する。その後、第２のゲート電極１７Ｂをマスクにして、第２のＥｘ注入（第５のイオン注入）により、例えばエネルギーが１０ｋｅＶ～３０ｋｅＶ，ドーズ量が３×１０13／ｃｍ2～３×１０14／ｃｍ2の条件で、第２の活性領域１０ｂに、例えばＡｓ等のｎ型不純物を注入する。これにより、第２の活性領域１０ｂにおける第２のゲート電極１７Ｂの側方下の領域にｎ型の第２のエクステンション領域１８ｂを自己整合的に形成する。その後、第３のゲート電極１７Ｃをマスクにして、第３のＥｘ注入（第６のイオン注入）により、例えばエネルギーが１ｋｅＶ～３ｋｅＶ，ドーズ量が５×１０14／ｃｍ2～３×１０15／ｃｍ2の条件で、第３の活性領域１０ｃに、例えばＡｓ等のｎ型不純物を注入する。これにより、第３の活性領域１０ｃにおける第３のゲート電極１７Ｃの側方下の領域にｎ型の第３のエクステンション領域１８ｃを自己整合的に形成する。ここで、「第１，第２，第３のＥｘ注入」とは、第１，第２，第３のエクステンション領域を形成する為のイオン注入をいう。第１，第２，第３のＥｘ注入を行う順序は、上記の順序に限定されるものではなく、順不同である。
　第１，第２，第３のＥｘ注入におけるエネルギーの大小関係は、次に示す通りである。第２のＥｘ注入におけるエネルギーＥex2は、第１のＥｘ注入におけるエネルギーＥex1よりも小さく、且つ、第３のＥｘ注入におけるエネルギーＥex3よりも大きい（Ｅex1＞Ｅex2＞Ｅex3）。
　このように、エネルギーがＥex1＞Ｅex2＞Ｅex3の関係を満たすため、第２のエクステンション領域１８ｂの深さは、第１のエクステンション領域１８ａの深さよりも浅く、且つ、第３のエクステンション領域１８ｃの深さよりも深い。
　第１，第２，第３のＥｘ注入におけるドーズ量の多少関係は、次に示す通りである。第２のＥｘ注入におけるドーズ量Ｄex2は、第１のＥｘ注入におけるドーズ量Ｄex1と同じ又はそれよりも多く、且つ、第３のＥｘ注入におけるドーズ量Ｄex3よりも少ない（Ｄex1≦Ｄex2＜Ｄex3）。
　このように、ドーズ量がＤex1≦Ｄex2＜Ｄex3の関係を満たすため、第２のエクステンション領域１８ｂは、第１のエクステンション領域１８ａと同じ又はそれよりも高い不純物濃度を有し、且つ、第３のエクステンション領域１８ｃよりも低い不純物濃度を有する。
　次に、図２(c) に示すように、例えばＣＶＤ法により、半導体基板１０上の全面に、例えば膜厚が３０ｎｍ～４０ｎｍのシリコン酸化膜からなるサイドウォール用絶縁膜を形成する。その後、サイドウォール用絶縁膜に対して異方性エッチングを行う。これにより、第１，第２，第３のゲート電極１７Ａ，１７Ｂ，１７Ｃの側面上に、第１，第２，第３のサイドウォール１９ａ，１９ｂ，１９ｃを形成する。
　その後、第１，第２，第３のゲート電極１７Ａ，１７Ｂ，１７Ｃ、及び第１，第２，第３のサイドウォール１９ａ，１９ｂ，１９ｃをマスクにして、Ｓ／Ｄ注入により、例えばエネルギーが１０ｋｅＶ～２０ｋｅＶ，ドーズ量が１×１０15／ｃｍ2～７×１０15／ｃｍ2の条件で、第１，第２，第３の活性領域１０ａ，１０ｂ，１０ｃに、例えばＡｓ等のｎ型不純物を注入する。これにより、第１，第２，第３の活性領域１０ａ，１０ｂ，１０ｃにおける第１，第２，第３のサイドウォール１９ａ，１９ｂ，１９ｃの外側方下の領域にｎ型の第１，第２，第３のソースドレイン領域２０ａ，２０ｂ，２０ｃを自己整合的に形成する。ここで、「Ｓ／Ｄ注入」とは、第１，第２，第３のソースドレイン領域を形成する為のイオン注入をいう。その後、熱処理により、第１，第２，第３のソースドレイン領域２０ａ，２０ｂ，２０ｃに含まれるｎ型不純物を活性化させる。
　以上のようにして、本実施形態に係る半導体装置、即ち、動作電圧が例えば２．５Ｖのｎ型の第１のＭＩＳトランジスタＴr1、動作電圧が例えば１．８Ｖのｎ型の第２のＭＩＳトランジスタＴr2、及び動作電圧が例えば１．０Ｖのｎ型の第３のＭＩＳトランジスタＴr3を備えた半導体装置を製造することができる。
　以下に、本発明の一実施形態に係る半導体装置の構成について、図２(c) を参照しながら説明する。
　図２(c) に示すように、半導体基板１０における第１のＭＩＳ領域に、ｎ型の第１のＭＩＳトランジスタＴr1が設けられている。半導体基板１０における第２のＭＩＳ領域に、ｎ型の第２のＭＩＳトランジスタＴr2が設けられている。半導体基板１０における第３のＭＩＳ領域に、ｎ型の第３のＭＩＳトランジスタＴr3が設けられている。
　第２のＭＩＳトランジスタＴr2の動作電圧Ｖdd2は、第１のＭＩＳトランジスタＴr1の動作電圧Ｖdd1よりも低く、且つ、第３のＭＩＳトランジスタＴr3の動作電圧Ｖdd3よりも高い（Ｖdd1＞Ｖdd2＞Ｖdd3）。
　第１のＭＩＳトランジスタＴr1は、図２(c) に示すように、第１の活性領域１０ａ上に形成された第１のシリコン酸化膜１３ａ及び第１の高誘電率絶縁膜１５ａからなる第１のゲート絶縁膜１３Ａと、第１のゲート絶縁膜１３Ａ上に形成された第１の金属膜１６ａ及び第１のシリコン膜１７ａからなる第１のゲート電極１７Ａと、第１の活性領域１０ａにおける第１のゲート絶縁膜１３Ａの下の領域に形成されたｐ型の第１のチャネル拡散層１２ａと、第１の活性領域１０ａにおける第１のゲート電極１７Ａの側方下の領域に形成されたｎ型の第１のエクステンション領域１８ａと、第１のゲート電極１７Ａの側面上に形成された第１のサイドウォール１９ａと、第１の活性領域１０ａにおける第１のサイドウォール１９ａの外側方下の領域に形成されたｎ型の第１のソースドレイン領域２０ａとを備えている。
　第２のＭＩＳトランジスタＴr2は、図２(c) に示すように、第２の活性領域１０ｂ上に形成された第２のシリコン酸化膜１３ｂ及び第２の高誘電率絶縁膜１５ｂからなる第２のゲート絶縁膜１３Ｂと、第２のゲート絶縁膜１３Ｂ上に形成された第２の金属膜１６ｂ及び第２のシリコン膜１７ｂからなる第２のゲート電極１７Ｂと、第２の活性領域１０ｂにおける第２のゲート絶縁膜１３Ｂの下の領域に形成されたｐ型の第２のチャネル拡散層１２ｂと、第２の活性領域１０ｂにおける第２のゲート電極１７Ｂの側方下の領域に形成されたｎ型の第２のエクステンション領域１８ｂと、第２のゲート電極１７Ｂの側面上に形成された第２のサイドウォール１９ｂと、第２の活性領域１０ｂにおける第２のサイドウォール１９ｂの外側方下の領域に形成されたｎ型の第２のソースドレイン領域２０ｂとを備えている。
　第３のＭＩＳトランジスタＴr3は、図２(c) に示すように、第３の活性領域１０ｃ上に形成された第３のシリコン酸化膜１４ｃ及び第３の高誘電率絶縁膜１５ｃからなる第３のゲート絶縁膜１４Ｃと、第３のゲート絶縁膜１４Ｃ上に形成された第３の金属膜１６ｃ及び第３のシリコン膜１７ｃからなる第３のゲート電極１７Ｃと、第３の活性領域１０ｃにおける第３のゲート絶縁膜１４Ｃの下の領域に形成されたｐ型の第３のチャネル拡散層１２ｃと、第３の活性領域１０ｃにおける第３のゲート電極１７Ｃの側方下の領域に形成されたｎ型の第３のエクステンション領域１８ｃと、第３のゲート電極１７Ｃの側面上に形成された第３のサイドウォール１９ｃと、第３の活性領域１０ｃにおける第３のサイドウォール１９ｃの外側方下の領域に形成されたｎ型の第３のソースドレイン領域２０ｃとを備えている。
　第２のシリコン酸化膜１３ｂは、第１のシリコン酸化膜１３ａと同じ膜厚を有し、且つ、第３のシリコン酸化膜１４ｃよりも厚い膜厚を有している。第１，第２のシリコン酸化膜１３ａ，１３ｂの膜厚は、例えば３ｎｍ以上であって且つ６ｎｍ以下であることが好ましい。第３のシリコン酸化膜１４ｃの膜厚は、例えば０．８ｎｍ以上であって且つ１．２ｎｍ以下であることが好ましい。
　第１，第２，第３の高誘電率絶縁膜１５ａ，１５ｂ，１５ｃは、互いに同じ材料からなり、且つ、互いに同じ膜厚を有している。
　具体的には例えば、第１，第２のシリコン酸化膜１３ａ，１３ｂの膜厚が３．３ｎｍであり、第１，第２の高誘電率絶縁膜１５ａ，１５ｂの膜厚が２．５ｎｍである場合、第１，第２のゲート絶縁膜１３Ａ，１３Ｂの物理的膜厚は、５．８ｎｍ（＝３．３ｎｍ＋２．５ｎｍ）であり、第１，第２のゲート絶縁膜１３Ａ，１３Ｂの電気的膜厚は、３．５ｎｍである。第３のシリコン酸化膜１４ｃの膜厚が１．０ｎｍであり、第３の高誘電率絶縁膜１５ｃの膜厚が２．５ｎｍである場合、第３のゲート絶縁膜１４Ｃの物理的膜厚は、３．５ｎｍ（＝１．０ｎｍ＋２．５ｎｍ）であり、第３のゲート絶縁膜１４Ｃの電気的膜厚は、１．３ｎｍである。
　第２のゲート電極１７Ｂのゲート長Ｌg2は、第１のゲート電極１７Ａのゲート長Ｌg1よりも短く、且つ、第３のゲート電極１７Ｃのゲート長Ｌg3よりも長い（Ｌg1＞Ｌg2＞Ｌg3）。
　第１，第２，第３の金属膜１６ａ，１６ｂ，１６ｃは、互いに同じ材料からなり、且つ、互いに同じ膜厚を有している。
　第１，第２，第３のシリコン膜１７ａ，１７ｂ，１７ｃは、互いに同じ材料からなり、且つ、互いに同じ膜厚を有している。
　第２のチャネル拡散層１２ｂは、第１のチャネル拡散層１２ａよりも高い不純物濃度を有し、且つ、第３のチャネル拡散層１２ｃよりも低い不純物濃度を有している。
　第２のエクステンション領域１８ｂは、第１のエクステンション領域１８ａよりも浅い深さを有し、且つ、第３のエクステンション領域１８ｃよりも深い深さを有している。第２のエクステンション領域１８ｂは、第１のエクステンション領域１８ａと同じ又はそれよりも高い不純物濃度を有し、且つ、第３のエクステンション領域１８ｃよりも低い不純物濃度を有している。
　以下に示す構成を採用することにより、相異なる動作電圧Ｖdd1，Ｖdd2，Ｖdd3の第１，第２，第３のＭＩＳトランジスタＴr1，Ｔr2，Ｔr3を実現する。
　－第１のＭＩＳトランジスタＴr1－
　第１のＭＩＳトランジスタＴr1と第２のＭＩＳトランジスタＴr2との構成上の相違点は、次に示す点である。第１のゲート電極１７Ａのゲート長Ｌg1は、第２のゲート電極１７Ｂのゲート長Ｌg2よりも長い（Ｌg1＞Ｌg2）。
　第１のＭＩＳトランジスタＴr1に印加される動作電圧Ｖdd1は、第２のＭＩＳトランジスタＴr2に印加される動作電圧Ｖdd2よりも高い（Ｖdd1＞Ｖdd2）ため、第１のゲート電極１３Ａのゲート長Ｌg1を、第２のゲート電極１３Ｂのゲート長Ｌg2よりも長くする（Ｌg1＞Ｌg2）必要がある。その理由は、次に示す通りである。第１のゲート電極のゲート長が短いと、ホットキャリア（大きなエネルギーを持つキャリア）が発生し、ホットキャリアが第１のゲート絶縁膜に入り込み、第１のＭＩＳトランジスタの閾値電圧を変化させるため、第１のＭＩＳトランジスタの信頼性が低下するという不具合が生じる。
　そこで、ゲート長Ｌg1を、ゲート長Ｌg2よりも長くする（Ｌg1＞Ｌg2）。これにより、第１のＭＩＳトランジスタＴr1の信頼性の低下を招くことなく、第１のＭＩＳトランジスタＴr1に、動作電圧Ｖdd2よりも高い動作電圧Ｖdd1（Ｖdd1＞Ｖdd2）を印加することができる。
　加えて、動作電圧Ｖdd1は最も高いため、第１のゲート絶縁膜１３Ａの破壊を招くことのないように、第１のゲート絶縁膜１３Ａの物理的膜厚を厚くする必要がある。
　そこで、第１のゲート絶縁膜１３Ａの構成を、第１のシリコン酸化膜１３ａと第１の高誘電率絶縁膜１５ａとの積層構成とする。これにより、第１のゲート絶縁膜１３Ａの物理的膜厚を厚くすることができる。そのため、第１のゲート絶縁膜１３Ａの耐圧を高くすることができるので、第１のＭＩＳトランジスタＴr1に動作電圧Ｖdd1が印加されることがあっても、第１のゲート絶縁膜１３ａが破壊されることを抑制することができる。
　－第２のＭＩＳトランジスタＴr2－
　動作電圧Ｖdd2は高いものの動作電圧Ｖdd1よりも低いため、第２のＭＩＳトランジスタＴr2の駆動能力の低下を招くことのないように、第２のゲート絶縁膜１３Ｂの電気的膜厚を薄くする必要がある。
　そこで、第２のゲート絶縁膜１３Ｂの構成を、第２のシリコン酸化膜１３ｂと第２の高誘電率絶縁膜１５ｂとの積層構成とする。これにより、第２のゲート絶縁膜１３Ｂの電気的膜厚を薄くすることができる。そのため、第２のＭＩＳトランジスタＴr2の駆動能力が低下することを抑制することができる。
　なお、従来の半導体装置において、
・第１のシリコン酸化膜からなる第１のゲート絶縁膜の膜厚を、第２のシリコン酸化膜からなる第２のゲート絶縁膜の膜厚と同じにし、且つ、
・第１のゲート電極のゲート長を、第２のゲート電極のゲート長よりも長くした場合、以下に示す不具合が生じる。
　第１に例えば、第１，第２のゲート絶縁膜の膜厚を、第１のＭＩＳトランジスタに適した膜厚にした場合（即ち、第２のゲート絶縁膜の膜厚が、第２のＭＩＳトランジスタに適した膜厚ではなく、第２のゲート絶縁膜の膜厚が厚い場合）、以下に示す不具合が生じる。
　第２のゲート絶縁膜が厚い（即ち、第２のシリコン酸化膜が厚い）と、第２のＭＩＳトランジスタの駆動能力が低下するという不具合が生じる。
　そのため、第１，第２のゲート絶縁膜の構成が第１，第２のシリコン酸化膜の単層構成の場合、第２のゲート絶縁膜の膜厚を、第１のゲート絶縁膜の膜厚よりも薄くせざるを得ず、第２のゲート絶縁膜の膜厚を、第１のゲート絶縁膜の膜厚と同じにすることができない。
　第２に例えば、第１，第２のゲート絶縁膜の膜厚を、第２のＭＩＳトランジスタに適した膜厚にした場合（即ち、第１のゲート絶縁膜の膜厚が、第１のＭＩＳトランジスタに適した膜厚ではなく、第１のゲート絶縁膜の膜厚が薄い場合）、以下に示す不具合が生じる。
　第１のゲート絶縁膜が薄い（即ち、第１のシリコン酸化膜が薄い）と、第１のゲート絶縁膜の耐圧が低下し、第１のゲート絶縁膜が破壊されるという不具合が生じる。
　そのため、第１，第２のゲート絶縁膜の構成が第１，第２のシリコン酸化膜の単層構成の場合、第１のゲート絶縁膜の膜厚を、第２のゲート絶縁膜の膜厚よりも厚くせざるを得ず、第１のゲート絶縁膜の膜厚を、第２のゲート絶縁膜の膜厚と同じにすることができない。
　－第３のＭＩＳトランジスタＴr3－
　動作電圧Ｖdd3は最も低いため、第３のＭＩＳトランジスタＴr3の駆動能力の低下を招くことのないように、第３のゲート絶縁膜１４Ｃの電気的膜厚を最も薄くする必要がある。一方、第３のゲート絶縁膜１４Ｃの薄膜化によるリーク電流の発生を招くことのないように、第３のゲート絶縁膜１４Ｃの物理的膜厚を厚くする必要がある。即ち、第３のゲート絶縁膜１４Ｃは、電気的膜厚を薄くする一方、物理的膜厚を厚くする必要がある。
　そこで、第３のゲート絶縁膜１４Ｃの構成を、第１，第２のシリコン酸化膜１３ａ，１３ｂよりも膜厚の薄い第３のシリコン酸化膜１４ｃと、第３の高誘電率絶縁膜１５ｃとの積層構成とする。これにより、第３のゲート絶縁膜１４Ｃの電気的膜厚を薄くし、第３のＭＩＳトランジスタＴr3の駆動能力が低下することを抑制することができる。それと共に、第３のゲート絶縁膜１４Ｃの物理的膜厚を厚くし、リーク電流が発生することを抑制することができる。
　－第１，第２，第３のエクステンション領域－
　第１，第２のエクステンション領域１８ａ，１８ｂは、第３のエクステンション領域１８ｃよりも、低い不純物濃度を有し、且つ、深い深さを有する。
　仮に、第１，第２のエクステンション領域の不純物濃度・深さを、第３のエクステンション領域の不純物濃度・深さと同じにする（即ち、第１，第２のエクステンション領域の不純物濃度を高く・深さを浅くする）と、次に示す不具合が生じる。動作電圧Ｖdd1，Ｖdd2は動作電圧Ｖdd3よりも高いため、過剰なホットエレクトロンが発生し、過剰なホットエレクトロンが第１，第２のゲート絶縁膜に入り込み、第１，第２のＭＩＳトランジスタの閾値電圧を変化させるので、第１，第２のＭＩＳトランジスタの信頼性が低下するという不具合が生じる。
　そこで、第１，第２のエクステンション領域１８ａ，１８ｂの不純物濃度を、第３のエクステンション領域１８ｃの不純物濃度よりも低くする。これにより、過剰なホットエレクトロンが発生し、過剰なホットエレクトロンが第１，第２のゲート絶縁膜１３ａ，１３ｂに入り込み、第１，第２のＭＩＳトランジスタＴr1，Ｔr2の閾値電圧を変化させて、第１，第２のＭＩＳトランジスタＴr1，Ｔr2の信頼性が低下することを抑制することができる。
　一方、動作電圧Ｖdd3は、動作電圧Ｖdd1，Ｖdd2よりも低いため、上記の不具合（即ち、ホットエレクトロンによるＭＩＳトランジスタの信頼性の低下）を考慮する必要がない。そのため、第３のエクステンション領域１８ｃの不純物濃度を、第１，第２のエクステンション領域１８ａ，１８ｂの不純物濃度よりも高くすることができる。これにより、第３のＭＩＳトランジスタＴr3の駆動能力を向上させることができる。
　本実施形態によると、第１，第２のゲート絶縁膜１３Ａ，１３Ｂの構成を、第１，第２のシリコン酸化膜１３ａ，１３ｂと第１，第２の高誘電率絶縁膜１５ａ，１５ｂとの積層構成とする。これにより、第１のシリコン酸化膜１３ａの膜厚と第２のシリコン酸化膜１３ｂの膜厚とを同じにすることができる。そのため、第１，第２，第３のチャネル拡散層１２ａ，１２ｂ，１２ｃの形成後に行う熱処理の回数を２回（図１(a)，図１(c) 参照）とし、従来に比べて、熱処理の回数を低減することができる。そのため、第１，第２，第３のチャネル拡散層１２ａ，１２ｂ，１２ｃに含まれるｐ型不純物が拡散される回数を低減することができる。そのため、第１，第２，第３のチャネル拡散層１２ａ，１２ｂ，１２ｃの不純物プロファイルが変動することを抑制することができる。
　加えて、第１，第２，第３のゲート絶縁膜１３Ａ，１３Ｂ，１４Ｃの構成を、第１，第２，第３のシリコン酸化膜１３ａ，１３ｂ，１４ｃと第１，第２，第３の高誘電率絶縁膜１５ａ，１５ｂ，１５ｃとの積層構成とし、従来に比べて、第１，第２，第３のシリコン酸化膜１３ａ，１３ｂ，１４ｃの膜厚を薄くすることができるため、第１，第２のシリコン酸化膜形成膜１３，１４の膜厚を薄くすることができる。そのため、１回目の熱処理（即ち、第１のシリコン酸化膜形成膜を形成する為の熱処理）に必要とされる時間を短くすると共に、２回目の熱処理（即ち、第２のシリコン酸化膜形成膜を形成する為の熱処理）に必要とされる時間を短くすることができる。そのため、２回の熱処理の各時に、第１，第２，第３のチャネル拡散層１２ａ，１２ｂ，１２ｃに含まれるｐ型不純物が拡散される量を抑制し、第１，第２，第３のチャネル拡散層１２ａ，１２ｂ，１２ｃの不純物プロファイルが変動することを抑制することができる。
　さらに、既述の通り、従来に比べて、第１，第２，第３のシリコン酸化膜１３ａ，１３ｂ，１４ｃの膜厚を薄くすることができるため、第１，第２のシリコン酸化膜形成膜１３，１４の膜厚を薄くすることができる。そのため、１回目の熱処理時に、第１，第２，第３のチャネル拡散層１２ａ，１２ｂ，１２ｃにおける第１のシリコン酸化膜形成膜として消費される量を低減することができる。それと共に、２回目の熱処理時に、第３のチャネル拡散層１２ｃにおける第２のシリコン酸化膜形成膜として消費される量を低減することができる。そのため、第１，第２，第３のチャネル拡散層１２ａ，１２ｂ，１２ｃの表面高さが、形成直後の第１，第２，第３のチャネル拡散層１２ａ，１２ｂ，１２ｃの表面高さよりも低くなることを抑制し（言い換えれば、第１，第２，第３のチャネル拡散層１２ａ，１２ｂ，１２ｃの深さが、形成直後の第１，第２，第３のチャネル拡散層１２ａ，１２ｂ，１２ｃの深さよりも浅くなることを抑制し）、第１，第２，第３のチャネル拡散層１２ａ，１２ｂ，１２ｃの不純物プロファイルが変動することを抑制することができる。
　以上のように、熱処理回数の低減、及びシリコン酸化膜形成膜の薄膜化による熱処理時間の短縮により、第１，第２，第３のチャネル拡散層１２ａ，１２ｂ，１２ｃの不純物プロファイルが変動することを効果的に抑制することができる。従って、所望の特性を有する第１，第２，第３のＭＩＳトランジスタＴr1，Ｔr2，Ｔr3を実現することができる。
　本実施形態では、簡略的に図示する為に、図１(a) ～図２(c) において、半導体装置に含まれる動作電圧Ｖdd1の複数のＭＩＳトランジスタのうち、最も短いゲート長Ｌg1の第１のゲート電極１７Ａを有する第１のＭＩＳトランジスタ（言い換えれば、最も高い駆動能力が必要とされる第１のＭＩＳトランジスタ）Ｔr1のみを図示する。即ち、本実施形態に係る半導体装置は、動作電圧Ｖdd1のＭＩＳトランジスタを複数含み、動作電圧Ｖdd1のＭＩＳトランジスタを構成するゲート電極の中には、ゲート長Ｌg1よりも長いゲート長（＞Ｌg1）を有するゲート電極が存在する。
　同様に、図１(a) ～図２(c) において、半導体装置に含まれる動作電圧Ｖdd2の複数のＭＩＳトランジスタのうち、最も短いゲート長Ｌg2の第２のゲート電極１７Ｂを有する第２のＭＩＳトランジスタ（言い換えれば、最も高い駆動能力が必要とされる第２のＭＩＳトランジスタ）Ｔr2のみを図示する。
　同様に、図１(a) ～図２(c) において、半導体装置に含まれる動作電圧Ｖdd3の複数のＭＩＳトランジスタのうち、最も短いゲート長Ｌg3の第３のゲート電極１７Ｃを有する第３のＭＩＳトランジスタ（言い換えれば、最も高い駆動能力が必要とされる第３のＭＩＳトランジスタ）Ｔr3のみを図示する。
　なお、本実施形態では、図２(b) に示すように、第１の活性領域１０ａにＡｓのみを注入することにより、第１のエクステンション領域１８ａを形成する場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。例えば、電界集中を緩和することを目的に、第１の活性領域にＡｓを注入した後、第１の活性領域にリン（Ｐ）を注入することにより、第１のエクステンション領域を形成してもよい。このとき、第１の活性領域へのＰの注入は、例えばエネルギーが２０ｋｅＶ～５０ｋｅＶ，ドーズ量が１×１０13／ｃｍ2～５×１０13／ｃｍ2の条件で行う。この場合、Ａｓのみを注入した場合に比べて、第１のエクステンション領域の不純物プロファイルのテール部分を緩やかにすることができる。
　また、本実施形態では、第２のエクステンション領域の形成前又は形成後、第２の活性領域に、例えばＢを注入することにより、第２の活性領域における第２のエクステンション領域の下の領域にｐ型の第１のポケット領域を形成してもよい。また、第３のエクステンション領域の形成前又は形成後、第３の活性領域に、例えばＢを注入することにより、第３の活性領域における第３のエクステンション領域の下の領域にｐ型の第２のポケット領域を形成してもよい。
　また、本実施形態では、動作電圧Ｖdd1が２．５Ｖの第１のＭＩＳトランジスタＴr1、動作電圧Ｖdd2が１．８Ｖの第２のＭＩＳトランジスタＴr2、及び動作電圧Ｖdd3が１．０Ｖの第３のＭＩＳトランジスタＴr3を有する半導体装置の場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。
　例えば、動作電圧が３．３Ｖの第１のＭＩＳトランジスタ、動作電圧が２．５Ｖの第２のＭＩＳトランジスタ、及び動作電圧が１．０Ｖの第３のＭＩＳトランジスタを有する半導体装置でもよい。
　この場合、第１のゲート電極のゲート長は、例えば３８０ｎｍである。第１のゲート絶縁膜の物理的膜厚は、例えば７．５ｎｍ（第１のシリコン酸化膜の膜厚：５．５ｎｍ，第１の高誘電率絶縁膜の膜厚：２．０ｎｍ）である。第２のゲート電極のゲート長は、例えば２５０ｎｍである。第２のゲート絶縁膜の物理的膜厚は、例えば７．５ｎｍ（第２のシリコン酸化膜の膜厚：５．５ｎｍ，第２の高誘電率絶縁膜の膜厚：２．０ｎｍ）である。第３のゲート電極のゲート長は、例えば３０ｎｍである。第３のゲート絶縁膜の物理的膜厚は、例えば３．０ｎｍ（第３のシリコン酸化膜の膜厚：１．０ｎｍ，第３の高誘電率絶縁膜の膜厚：２．０ｎｍ）である。
　また、この場合、第１，第２，第３のＶｔ注入におけるドーズ量Ｄvt1，Ｄvt2，Ｄvt3の多少関係は、第１の実施形態と同様の関係（Ｄvt1＜Ｄvt2＜Ｄvt3）を満たす。第１，第２，第３のＥｘ注入におけるエネルギーＥex1，Ｅex2，Ｅex3の大小関係及びドーズ量Ｄex1，Ｄex2，Ｄex3の多少関係は、第１の実施形態と同様の関係（Ｅex1＞Ｅex2＞Ｅex3，Ｄex1≦Ｄex2＜Ｄex3）を満たす。
　また、本実施形態では、第３のＭＩＳトランジスタＴr3の動作電圧が、例えば１．０Ｖの場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。即ち、第３のＭＩＳトランジスタの動作電圧は、例えば１．１Ｖ～０．９Ｖであることが好ましい。
　また、本実施形態では、図２(b) に示すように、第１，第２，第３のゲート電極１７Ａ，１７Ｂ，１７Ｃの形成後に、第１，第２，第３のエクステンション領域１８ａ，１８ｂ，１８ｃを形成する場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。例えば、第１，第２，第３のゲート電極の形成後に、第１，第２，第３のゲート電極の側面上に、例えば幅が数ｎｍ～１０ｎｍのシリコン酸化膜又はシリコン窒化膜からなる第１，第２，第３のオフセットスペーサを形成し、その後、第１，第２，第３のエクステンション領域を形成してもよい。
　また、本実施形態では、図２(c) に示すように、第１，第２，第３のゲート電極１７Ａ，１７Ｂ，１７Ｃが、第１，第２，第３の金属膜１６ａ，１６ｂ，１６ｃと第１，第２，第３のシリコン膜１７ａ，１７ｂ，１７ｃとからなる場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。例えば、第１，第２，第３のゲート電極が、第１，第２，第３の金属膜のみからなる場合でもよい。
　また、本実施形態では、図２(c) に示すように、第１，第２，第３のゲート電極１７Ａ，１７Ｂ，１７Ｃの側面上に、シリコン酸化膜からなる第１，第２，第３のサイドウォール（即ち、単層構造の第１，第２，第３のサイドウォール）１９ａ，１９ｂ，１９ｃを形成する場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。例えば、第１，第２，第３のゲート電極の側面上に、断面形状がＬ字状のシリコン酸化膜からなる第１，第２，第３の内側サイドウォール、及び第１，第２，第３の内側サイドウォール上に形成されたシリコン窒化膜からなる第１，第２，第３の外側サイドウォールを有する第１，第２，第３のサイドウォール（即ち、積層構造の第１，第２，第３のサイドウォール）を形成してもよい。
　また、本実施形態では、相異なる動作電圧Ｖdd1，Ｖdd2，Ｖdd3のｎ型の第１，第２，第３のＭＩＳトランジスタＴr1，Ｔr2，Ｔr3有する半導体装置の場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。例えば、相異なる動作電圧のｐ型の第１，第２，第３のＭＩＳトランジスタを有する半導体装置でもよい。
　この場合、第１，第２，第３のＶｔ注入、第１，第２，第３のＥｘ注入、及びＳ／Ｄ注入における導電型不純物として、一実施形態における導電型と反対の導電型を持つ導電型不純物を用いる。
　また、この場合、第１，第２，第３のＶｔ注入におけるドーズ量Ｄvt1，Ｄvt2，Ｄvt3の多少関係、並びに第１，第２，第３のＥｘ注入におけるエネルギーＥex1，Ｅex2，Ｅex3の大小関係及びドーズ量Ｄex1，Ｄex2，Ｄex3の多少関係は、第１の実施形態と同様の関係（Ｄvt1＜Ｄvt2＜Ｄvt3，Ｅex1＞Ｅex2＞Ｅex3，Ｄex1≦Ｄex2＜Ｄex3）を満たす。
　以上説明したように、本発明は、第１，第２，第３のチャネル拡散層の不純物プロファイルが変動することを抑制することができるため、相異なる動作電圧の第１，第２，第３のＭＩＳトランジスタを有する半導体装置及びその製造方法に有用である。
　１０　　半導体基板
　１１　　素子分離領域
　１２ａ　第１のチャネル拡散層
　１２ｂ　第２のチャネル拡散層
　１２ｃ　第３のチャネル拡散層
　１３　　第１のシリコン酸化膜形成膜
　１３ａ　第１のシリコン酸化膜
　１３ｂ　第２のシリコン酸化膜
　１４　　第２のシリコン酸化膜形成膜
　１４ｃ　第３のシリコン酸化膜
　１５　　高誘電率絶縁膜形成膜
　１５ａ　第１の高誘電率絶縁膜
　１５ｂ　第２の高誘電率絶縁膜
　１５ｃ　第３の高誘電率絶縁膜
　１３Ａ　第１のゲート絶縁膜
　１３Ｂ　第２のゲート絶縁膜
　１４Ｃ　第３のゲート絶縁膜
　１６　　金属膜形成膜
　１６ａ　第１の金属膜
　１６ｂ　第２の金属膜
　１６ｃ　第３の金属膜
　１７　　シリコン膜形成膜
　１７ａ　第１のシリコン膜
　１７ｂ　第２のシリコン膜
　１７ｃ　第３のシリコン膜
　１７Ａ　第１のゲート電極
　１７Ｂ　第２のゲート電極
　１７Ｃ　第３のゲート電極
　１８ａ　第１のエクステンション領域
　１８ｂ　第２のエクステンション領域
　１８ｃ　第３のエクステンション領域
　１９ａ　第１のサイドウォール
　１９ｂ　第２のサイドウォール
　１９ｃ　第３のサイドウォール
　２０ａ　第１のソースドレイン領域
　２０ｂ　第２のソースドレイン領域
　２０ｃ　第３のソースドレイン領域
　Ｒｅ　　レジストパターン

Claims (18)

  1. 　半導体基板における第１の活性領域上に第１のゲート絶縁膜を介して形成された第１のゲート電極を有する第１導電型の第１のＭＩＳトランジスタと、
    　前記半導体基板における第２の活性領域上に第２のゲート絶縁膜を介して形成された前記第１のゲート電極よりもゲート長の短い第２のゲート電極を有する第１導電型の第２のＭＩＳトランジスタと、
    　前記半導体基板における第３の活性領域上に第３のゲート絶縁膜を介して形成された前記第２のゲート電極よりもゲート長の短い第３のゲート電極を有する第１導電型の第３のＭＩＳトランジスタとを備え、
    　前記第１のゲート絶縁膜は、第１のシリコン酸化膜と前記第１のシリコン酸化膜上に形成された第１の高誘電率絶縁膜とからなり、
    　前記第２のゲート絶縁膜は、第２のシリコン酸化膜と前記第２のシリコン酸化膜上に形成された第２の高誘電率絶縁膜とからなり、
    　前記第３のゲート絶縁膜は、第３のシリコン酸化膜と前記第３のシリコン酸化膜上に形成された第３の高誘電率絶縁膜とからなり、
    　前記第２のシリコン酸化膜は、前記第１のシリコン酸化膜と同じ膜厚を有し、且つ、前記第３のシリコン酸化膜よりも厚い膜厚を有していることを特徴とする半導体装置。
  2. 　請求項１に記載の半導体装置において、
    　前記第１の活性領域における前記第１のゲート絶縁膜の下の領域に形成された第２導電型の第１のチャネル拡散層と、
    　前記第２の活性領域における前記第２のゲート絶縁膜の下の領域に形成された第２導電型の第２のチャネル拡散層と、
    　前記第３の活性領域における前記第３のゲート絶縁膜の下の領域に形成された第２導電型の第３のチャネル拡散層とをさらに備え、
    　前記第２のチャネル拡散層は、前記第１のチャネル拡散層よりも高い不純物濃度を有し、且つ、前記第３のチャネル拡散層よりも低い不純物濃度を有していることを特徴とする半導体装置。
  3. 　請求項２に記載の半導体装置において、
    　前記第２のＭＩＳトランジスタの動作電圧は、前記第１のＭＩＳトランジスタの動作電圧よりも低く、且つ、前記第３のＭＩＳトランジスタの動作電圧よりも高いことを特徴とする半導体装置。
  4. 　請求項３に記載の半導体装置において、
    　前記第１の高誘電率絶縁膜、前記第２の高誘電率絶縁膜及び前記第３の高誘電率絶縁膜は、互いに同じ膜厚を有していることを特徴とする半導体装置。
  5. 　請求項４に記載の半導体装置において、
    　前記第１のゲート電極は、第１の金属膜と前記第１の金属膜上に形成された第１のシリコン膜とからなり、
    　前記第２のゲート電極は、第２の金属膜と前記第２の金属膜上に形成された第２のシリコン膜とからなり、
    　前記第３のゲート電極は、第３の金属膜と前記第３の金属膜上に形成された第３のシリコン膜とからなることを特徴とする半導体装置。
  6. 　請求項５に記載の半導体装置において、
    　前記第１の活性領域における前記第１のゲート電極の側方下の領域に形成された第１導電型の第１のエクステンション領域と、
    　前記第２の活性領域における前記第２のゲート電極の側方下の領域に形成された第１導電型の第２のエクステンション領域と、
    　前記第３の活性領域における前記第３のゲート電極の側方下の領域に形成された第１導電型の第３のエクステンション領域とをさらに備え、
    　前記第２のエクステンション領域は、前記第１のエクステンション領域と同じ又はそれよりも高い不純物濃度を有し、且つ、前記第３のエクステンション領域よりも低い不純物濃度を有していることを特徴とする半導体装置。
  7. 　請求項６に記載の半導体装置において、
    　前記第１の高誘電率絶縁膜、前記第２の高誘電率絶縁膜及び前記第３の高誘電率絶縁膜は、比誘電率が１０以上の金属酸化物からなることを特徴とする半導体装置。
  8. 　請求項７に記載の半導体装置において、
    　前記第１のシリコン酸化膜及び前記第２のシリコン酸化膜は、膜厚が３ｎｍ以上であって且つ６ｎｍ以下であり、
    　前記第３のシリコン酸化膜は、膜厚が０．８ｎｍ以上であって且つ１．２ｎｍ以下であることを特徴とする半導体装置。
  9. 　請求項８に記載の半導体装置において、
    　前記第１の高誘電率絶縁膜、前記第２の高誘電率絶縁膜及び前記第３の高誘電率絶縁膜は、互いに同じ材料からなることを特徴とする半導体装置。
  10. 　請求項９に記載の半導体装置において、
    　前記第１の金属膜、前記第２の金属膜及び前記第３の金属膜は、互いに同じ膜厚を有していることを特徴とする半導体装置。
  11. 　請求項１０に記載の半導体装置において、
    　前記第１の金属膜、前記第２の金属膜及び前記第３の金属膜は、互いに同じ材料からなることを特徴とする半導体装置。
  12. 　請求項１１に記載の半導体装置において、
    　前記第１のシリコン膜、前記第２のシリコン膜及び前記第３のシリコン膜は、互いに同じ膜厚を有していることを特徴とする半導体装置。
  13. 　請求項１２に記載の半導体装置において、
    　前記第１のシリコン膜、前記第２のシリコン膜及び前記第３のシリコン膜は、互いに同じ材料からなることを特徴とする半導体装置。
  14. 　請求項１３に記載の半導体装置において、
    　前記第２のエクステンション領域は、前記第１のエクステンション領域よりも浅い深さを有し、且つ、前記第３のエクステンション領域よりも深い深さを有していることを特徴とする半導体装置。
  15. 　半導体基板における第１の活性領域上に、第１のシリコン酸化膜形成膜を形成すると共に、前記半導体基板における第２の活性領域上に、前記第１のシリコン酸化膜形成膜を形成する工程（ａ）と、
    　前記工程（ａ）の後に、前記半導体基板における第３の活性領域上に、前記第１のシリコン酸化膜形成膜よりも薄い膜厚を有する第２のシリコン酸化膜形成膜を形成する工程（ｂ）と、
    　前記第１のシリコン酸化膜形成膜及び前記第２のシリコン酸化膜形成膜上に、高誘電率絶縁膜形成膜を形成する工程（ｃ）と、
    　前記高誘電率絶縁膜形成膜上にゲート電極形成膜を形成する工程（ｄ）と、
    　前記ゲート電極形成膜、前記高誘電率絶縁膜形成膜、並びに前記第１のシリコン酸化膜形成膜及び前記第２のシリコン酸化膜形成膜を順次パターニングして、前記第１の活性領域上に、前記第１のシリコン酸化膜形成膜からなる第１のシリコン酸化膜と前記高誘電率絶縁膜形成膜からなる第１の高誘電率絶縁膜とを有する第１のゲート絶縁膜、及び前記ゲート電極形成膜からなる第１のゲート電極を形成し、前記第２の活性領域上に、前記第１のシリコン酸化膜形成膜からなる第２のシリコン酸化膜と前記高誘電率絶縁膜形成膜からなる第２の高誘電率絶縁膜とを有する第２のゲート絶縁膜、及び前記ゲート電極形成膜からなる第２のゲート電極を形成し、且つ、前記第３の活性領域上に、前記第２のシリコン酸化膜形成膜からなる第３のシリコン酸化膜と前記高誘電率絶縁膜形成膜からなる第３の高誘電率絶縁膜とを有する第３のゲート絶縁膜、及び前記ゲート電極形成膜からなる第３のゲート電極を形成する工程（ｅ）とを備え、
    　前記第２のゲート電極のゲート長は、前記第１のゲート電極のゲート長よりも短く、且つ、前記第３のゲート電極のゲート長よりも長いことを特徴とする半導体装置の製造方法。
  16. 　請求項１５に記載の半導体装置の製造方法において、
    　前記工程（ａ）の前に、第１のイオン注入により、前記第１の活性領域の上部領域に第２導電型の第１のチャネル拡散層を形成する工程（ｆ）と、
    　前記工程（ａ）の前に、第２のイオン注入により、前記第２の活性領域の上部領域に第２導電型の第２のチャネル拡散層を形成する工程（ｇ）と、
    　前記工程（ａ）の前に、第３のイオン注入により、前記第３の活性領域の上部領域に第２導電型の第３のチャネル拡散層を形成する工程（ｈ）とをさらに備え、
    　前記第２のイオン注入におけるドーズ量は、前記第１のイオン注入におけるドーズ量よりも多く、且つ、前記第３のイオン注入におけるドーズ量よりも少ないことを特徴とする半導体装置の製造方法。
  17. 　請求項１６に記載の半導体装置の製造方法において、
    　前記工程（ｄ）は、前記高誘電率絶縁膜形成膜上に、金属膜形成膜及びシリコン膜形成膜が順次積層されてなる前記ゲート電極形成膜を形成する工程であり、
    　前記工程（ｅ）は、前記シリコン膜形成膜、前記金属膜形成膜、前記高誘電率絶縁膜形成膜、並びに前記第１のシリコン酸化膜形成膜及び前記第２のシリコン酸化膜形成膜を順次パターニングして、前記第１の活性領域上に、前記第１のゲート絶縁膜、及び前記金属膜形成膜からなる第１の金属膜と前記シリコン膜形成膜からなる第１のシリコン膜とを有する前記第１のゲート電極を形成し、前記第２の活性領域上に、前記第２のゲート絶縁膜、及び前記金属膜形成膜からなる第２の金属膜と前記シリコン膜形成膜からなる第２のシリコン膜とを有する前記第２のゲート電極を形成し、且つ、前記第３の活性領域上に、前記第３のゲート絶縁膜、及び前記金属膜形成膜からなる第３の金属膜と前記シリコン膜形成膜からなる第３のシリコン膜とを有する前記第３のゲート電極を形成する工程であることを特徴とする半導体装置の製造方法。
  18. 　請求項１７に記載の半導体装置の製造方法において、
    　前記工程（ｅ）の後に、第４のイオン注入により、前記第１の活性領域における前記第１のゲート電極の側方下の領域に第１導電型の第１のエクステンション領域を形成する工程（ｉ）と、
    　前記工程（ｅ）の後に、第５のイオン注入により、前記第２の活性領域における前記第２のゲート電極の側方下の領域に第１導電型の第２のエクステンション領域を形成する工程（ｊ）と、
    　前記工程（ｅ）の後に、第６のイオン注入により、前記第３の活性領域における前記第３のゲート電極の側方下の領域に第１導電型の第３のエクステンション領域を形成する工程（ｋ）とをさらに備え、
    　前記第５のイオン注入におけるドーズ量は、前記第４のイオン注入におけるドーズ量と同じ又はそれよりも多く、且つ、前記第６のイオン注入におけるドーズ量よりも少ないことを特徴とする半導体装置の製造方法。
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