KR100772890B1 - 반도체 집적 회로 장치의 제조 방법 및 그에 의해 제조된반도체 집적 회로 장치 - Google Patents

반도체 집적 회로 장치의 제조 방법 및 그에 의해 제조된반도체 집적 회로 장치 Download PDF

Info

Publication number
KR100772890B1
KR100772890B1 KR1020060092912A KR20060092912A KR100772890B1 KR 100772890 B1 KR100772890 B1 KR 100772890B1 KR 1020060092912 A KR1020060092912 A KR 1020060092912A KR 20060092912 A KR20060092912 A KR 20060092912A KR 100772890 B1 KR100772890 B1 KR 100772890B1
Authority
KR
South Korea
Prior art keywords
spacer
transistor region
film
gate
transistor
Prior art date
Application number
KR1020060092912A
Other languages
English (en)
Inventor
유재윤
고영건
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Application granted granted Critical
Publication of KR100772890B1 publication Critical patent/KR100772890B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823468—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate sidewall spacers, e.g. double spacers, particular spacer material or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823864—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate sidewall spacers, e.g. double spacers, particular spacer material or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

반도체 집적 회로 장치와 그 제조 방법이 제공된다. 반도체 집적 회로 장치의 제조 방법은 제1 게이트 절연막 및 제1 게이트가 적층 형성된 제1 트랜지스터 영역과 제2 게이트 절연막 및 제2 게이트가 적층 형성된 제2 트랜지스터 영역을 포함하는 반도체 기판을 제공하는 단계와, 제1 트랜지스터 영역에 블로킹막을 형성하는 단계와, 제2 트랜지스터 영역에 산화 공정을 진행하여 제2 게이트 절연막과 제2 게이트의 측면 및 노출된 기판 상에 컨포말하게 제2 산화막을 형성하는 단계와, 제1 트랜지스터 영역의 블로킹막을 제거하는 단계와, 기판 전면에 프리(pre) 스페이서막을 형성하는 단계와, 제1 트랜지스터 영역의 프리 스페이서막을 이방성 식각하여 제1 스페이서를 형성하고, 제2 트랜지스터 영역의 제2 산화막 및 프리 스페이서막을 이방성 식각하여 제2 스페이서를 형성하는 단계 및 기판에 소오스/드레인 영역을 형성하여 제 1 및 제 2 트랜지스터를 완성하는 단계를 포함한다.
게이트 재산화, 스페이서

Description

반도체 집적 회로 장치의 제조 방법 및 그에 의해 제조된 반도체 집적 회로 장치{Method of fabricating semiconductor integrated circuit device and semiconductor integrated circuit device by the same}
도 1은 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 제조 방법을 설명하기 위한 흐름도이다.
도 2 내지 도 9은 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 제조 방법을 순차적으로 나타낸 단면도들이다.
도 10은 본 발명의 제2 실시예에 따른 반도체 집적 회로 장치의 제조 방법을 설명하기 위한 흐름도이다.
도 11 및 도 12는 본 발명의 제2 실시예에 따른 반도체 집적 회로 장치의 제조 방법을 순차적으로 나타낸 단면도들이다.
도 13은 본 발명의 제3 실시예에 따른 반도체 집적 회로 장치의 제조 방법을 설명하기 위한 흐름도이다.
도 14 내지 도 21는 본 발명의 제3 실시예에 따른 반도체 집적 회로 장치의 제조 방법을 순자적으로 나타낸 단면도들이다.
도 22은 본 발명의 제4 실시예에 따른 반도체 집적 회로 장치의 제조 방법을 설명하기 위한 흐름도이다.
도 23 및 도 24는 본 발명의 제4 실시예에 따른 반도체 집적 회로 장치의 제조 방법을 순차적으로 나타낸 단면도들이다.
(도면의 주요부분에 대한 부호의 설명)
100: 기판 110: 소자 분리막
200, 202, 204, 206: 제1 트랜지스터
210: 제1 게이트 절연막 220: 제1 게이트
230, 231, 234, 236: 제1 스페이서 232, 235: 제1 산화막
240, 340: 소오스/드레인 영역 300, 302, 304, 306: 제2 트랜지스터
310: 제2 게이트 절연막 320: 제2 게이트
330, 334, 338, 339: 제2 스페이서 331, 337: 제2 산화막
410, 420: 포토 레지스트
반도체 집적 회로 장치의 제조 방법 및 그에 의해 제조된 반도체 집적 회로 장치에 관한 것으로, 더욱 상세하게는 보다 안정적으로 동작할 수 있는 반도체 집적 회로 장치의 제조 방법 및 그에 의해 제조된 반도체 집적 회로 장치에 관한 것이다.
반도체 메모리 소자의 고집적화에 따라 모스(MOS) 소자의 크기가 점점 줄어들고 있으며, 소자의 동작 속도와 전류 구동 능력을 향상시키기 위해 채널의 길이 는 딥 서브 마이크론(deep sub-micron)까지 감소되고 있다.
채널의 길이가 감소함에 따라 소오스 전극과 드레인 전극의 공핍 영역이 채널 속으로 침투하여 유효 채널 길이가 줄어들게 된다. 따라서, 문턱 전압(threshold voltage)이 감소하여, 모스 트랜지스터에서 게이트 제어의 기능이 상실되는 숏채널 효과(short channel effect)가 유발된다. 특히, 핫 캐리어(hot carrier)가 발생하게 되는데, 핫 캐리어는 전류 구동 능력을 감소시키고 리프레쉬(refresh) 특성을 열악하게 하여 반도체 소자의 신뢰성을 저하시킨다.
이러한 핫 캐리어를 없애고 반도체 소자의 신뢰성을 향상시키기 위해 게이트를 형성한 후에 재산화 공정(reoxidation process)을 진행할 수 있다. 그러나 재산화 공정을 진행하면 버즈 빅(birds beak) 효과에 의해 게이트 절연막의 두께가 두꺼워져 반도체 소자의 동작 속도가 느려질 수 있다. 따라서, 빠른 동작 속도가 요구되는 반도체 소자의 성능이 저하될 수 있다.
한편, 반도체 집적 회로 장치의 하나의 반도체 소자 내에는 다양한 타입의 트랜지스터들이 형성되게 된다. 각각의 트랜지스터들은 신뢰성, 빠른 동작 속도 및 전류 구동 능력 등이 요구되지만, 그 특성에 따라 조금 더 중요시되는 특성들이 있게 된다. 예를 들면, 보다 신뢰성 있는 반도체 소자의 제조가 중요시되는 트랜지스터들이 있고, 빠른 동작 속도가 더 중요시되는 트랜지스터들이 있게 된다.
따라서, 핫 캐리어를 없애기 위한 재산화 공정을 모든 트랜지스터들에 진행하면, 일부 트랜지스터들에 요구되는 특성이 오히려 저하되는 현상이 발생할 수 있다.
본 발명이 이루고자 하는 기술적 과제는, 보다 안정적으로 동작할 수 있는 반도체 집적 회로 장치의 제조 방법을 제공하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는, 보다 안정적으로 동작할 수 있는 반도체 집적 회로 장치를 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 제조 방법은 제1 게이트 절연막 및 제1 게이트가 적층 형성된 제1 트랜지스터 영역과 제2 게이트 절연막 및 제2 게이트가 적층 형성된 제2 트랜지스터 영역을 포함하는 반도체 기판을 제공하는 단계와, 상기 제1 트랜지스터 영역에 블로킹막을 형성하는 단계와, 상기 제2 트랜지스터 영역에 산화 공정을 진행하여 상기 제2 게이트 절연막과 상기 제2 게이트의 측면 및 노출된 기판 상에 컨포말하게 제2 산화막을 형성하는 단계와, 상기 제1 트랜지스터 영역의 상기 블로킹막을 제거하는 단계와, 상기 기판 전면에 프리(pre) 스페이서막을 형성하는 단계와, 상기 제1 트랜지스터 영역의 프리 스페이서막을 이방성 식각하여 제1 스페이서를 형성하고, 상기 제2 트랜지스터 영역의 상기 제2 산화막 및 프리 스페이서막을 이방성 식각하여 제2 스페이서를 형성하는 단계 및 상기 기판에 소오스/드레인 영역을 형성 하여 제 1 및 제 2 트랜지스터를 완성하는 단계를 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 반도체 집적 회로 장치의 제조 방법은 제1 게이트 절연막 및 제1 게이트가 적층 형성된 제1 트랜지스터 영역과 제2 게이트 절연막 및 제2 게이트가 적층 형성된 제2 트랜지스터 영역을 포함하는 반도체 기판을 제공하는 단계와, 상기 제1 트랜지스터 영역에 블로킹막을 형성하는 단계와, 상기 제2 트랜지스터 영역에 산화 공정을 진행하여 상기 제2 게이트 절연막과 상기 제2 게이트의 측면 및 노출된 기판 상에 컨포말하게 제2 산화막을 형성하는 단계와, 상기 제1 트랜지스터 영역의 블로킹막을 이방성 식각하여 제1 스페이서를 형성하고, 상기 제2 트랜지스터 영역의 제2 산화막을 이방성 식각하여 제2 스페이서를 형성하는 단계 및 상기 기판에 소오스/드레인 영역을 형성하여 제 1 및 제 2 트랜지스터를 완성하는 단계를 포함한다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 집적 회로 장치는 제1 트랜지스터 영역과 제2 트랜지스터 영역이 정의된 반도체 기판과, 상기 제1 트랜지스터 영역에 형성되며 소오스/드레인 영역, 제1 게이트 절연막, 상기 제1 게이트 절연막 상의 제1 게이트 및 상기 제1 게이트의 측면에 형성된 제1 스페이서를 포함하는 제1 트랜지스터 및 상기 제2 트랜지스터 영역에 형성되며 소오스/드레인 영역, 제2 게이트 절연막, 상기 제2 게이트 절연막 상의 제2 게이트 및 상기 제2 게이트의 측면에 형성되며 상기 제1 스페이서보다 큰 폭을 가지는 제2 스페이서를 포함하는 제2 트랜지스터를 포함한다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 반도 체 집적 회로 장치는 제1 트랜지스터 영역과 제2 트랜지스터 영역이 정의된 반도체 기판과, 상기 제1 트랜지스터 영역에 형성되며 소오스/드레인 영역, 제1 게이트 절연막, 상기 제1 게이트 절연막 상의 제1 게이트 및 상기 제1 게이트의 측면에 형성된 제1 스페이서를 포함하는 제1 트랜지스터 및 상기 제2 트랜지스터 영역에 형성되며 소오스/드레인 영역, 제2 게이트 절연막, 상기 제2 게이트 절연막 상의 제2 게이트 및 상기 제2 게이트의 측면에 형성되며 상기 제1 스페이서보다 작은 폭을 가지는 제2 스페이서를 포함하는 제2 트랜지스터를 포함한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
이하, 도 1 내지 도 9를 참조하여 본 발명의 제1 실시예에 따른 반도체 집적 회로 장치의 제조 방법에 대하여 설명한다.
도 1은 본 발명의 제1 실시예에 따른 반도체 집적 회로 장치의 제조 방법을 설명하기 위한 흐름도이다. 도 2 내지 도 9는 본 발명의 제1 실시예에 따른 반도체 집적 회로 장치의 제조 방법을 순차적으로 나타낸 단면도들이다.
여기서, 기판(100)은 제1 트랜지스터 영역과 제2 트랜지스터 영역으로 구분되며, A 영역은 제1 트랜지스터 영역을 정의하고, B 영역은 제2 트랜지스터 영역을 정의한다.
먼저 도 1 및 도 2를 참조하면, 기판(100) 상에 게이트 절연막(210, 310) 및 게이트(220, 320)를 형성한다(S10).
우선, 기판(100)을 STI(Shallow Trench Isolation; STI) 또는 FOX(Field OXide; FOX) 등의 소자 분리막(110)에 의해 활성 영역과 비활성 영역으로 분리한다. 이어서, 제1 트랜지스터 영역(A)의 기판(100) 상면에 제1 게이트 절연막(210) 및 제1 게이트(220)를 형성하고, 제2 트랜지스터 영역(B)의 기판(100) 상면에 제2 게이트 절연막(310) 및 제2 게이트(320)를 형성한다. 제1 및 제2 게이트 절연막(210, 310)은 예를 들어, 실리콘 산화막(SiOx), 실리콘 산질화막(SiON) 등의 물질일 수 있다. 제1 및 제2 게이트(220, 320)는 도전체로써, 불순물이 도우프된 폴리 실리콘을 포함할 수 있다. 또한, 금속막을 포함할 수도 있으며, 필요에 따라 다른 물질막들이 포함되어 있을 수도 있다. 여기서, 제1 및 제2 게이트(220, 320)는 같은 물질로 형성될 수 있으며, 제1 및 제2 트랜지스터(300)의 성질에 따라, 서로 다른 물질로 형성될 수도 있다.
이어서, 도 1 및 도 3를 참조하면, 기판 전면에 블로킹막(231a, 333)을 형성한다(S20). 즉, 제1 및 제2 트랜지스터 영역(A, B)의 기판(100)이 노출된 부분과 제1 및 제2 게이트(220, 320) 전면에 블로킹막(231a, 333)을 형성한다. 블로킹막(231a, 333)은 예를 들어, 질화막 또는 질화막과 산화막의 적층 구조로 형성할 수 있으며, 블로킹막(231a, 333)의 두께는 예를 들어, 약 100~500Å 정도로 형성할 수 있다.
이어서, 도 1 및 도 4를 참조하면, 제2 트랜지스터 영역(B)의 블로킹막(도 3의 333 참조)을 제거한다(S30). 구체적으로, 제1 및 제2 트랜지스터 영역(A, B) 전면을 포토 레지스트(photo resist; 410)로 덮은 후, 제2 트랜지스터 영역(B)의 포토 레지스트(410)를 제거한다. 이어서, 제1 트랜지스터 영역(A)의 포토 레지스트(410)를 식각 마스크로 하여, 제2 트랜지스터 영역(B)의 블로킹막(333)을 제거한다. 이 때, 제2 트랜지스터 영역(B)의 블로킹막(333)은 저온 인산 스트립 공정(strip process) 또는 바이어스를 걸지 않은 이온 식각 공정(no bias ion etching process)으로 제거할 수 있다. 이어서, 제1 트랜지스터 영역(A)의 포토 레지스트(410)를 제거한다.
이어서, 도 1 및 도 5를 참조하면, 제2 트랜지스터 영역(B)의 제2 게이트(320)의 상면 및 측면, 제2 게이트 절연막(310)의 측면 및 노출된 기판(100) 상에 컨포말하게 제2 산화막(331a)을 형성한다(S40). 여기서, 제2 산화막(331a)은 퍼니스 공정에서 약 700~1,000℃의 온도로 열산화 공정을 진행하여 형성할 수 있다. 또는, 급속 열처리 공정(Rapid Thermal Process; RTP)에서 약 800~1,100℃의 온도로 열산화 공정을 진행하여 형성할 수도 있다. 이 때, 열산화 공정은 건식 산화 공정, 습식 산화 공정 또는 라디칼(radical) 산화 공정을 진행하거나, 열 질화(thermal nitridation) 또는 플라즈마 질화(plasma nitridation) 등의 질화 공정(nitridation process)과 조합하여 진행할 수 있다.
여기서, 제2 트랜지스터(B) 영역에만 산화 공정을 진행하게 된다. 즉, 산화 공정이 필요한 제2 트랜지스터(B) 영역만 선택적으로 산화 공정을 진행하고, 산화 공정이 요구되지 않는 제1 트랜지스터(A) 영역에는 산화 공정을 진행하지 않는다.
제2 산화막(331a)의 두께는 약 20~70Å의 두께로 형성할 수 있다. 열산화 공정을 진행하면, 제2 게이트(320)의 상면 및 측면, 제2 게이트 절연막(310)의 측면 및 노출된 기판(100) 상에 컨포말하게 제2 산화막(331a)이 형성된다. 이 때, 제2 게이트 절연막(310)의 양 끝부분도 산화가 진행되어 제2 게이트 절연막(310)은 양 끝단의 두께가 중심 부분보다 두껍게 형성되어 양 끝단이 위쪽으로 약간 솟아있는 형상이 되게 된다. 여기서, 제2 게이트 절연막(310)의 중심 부분의 두께는 변하지 않는다.
이어서, 도 1 및 도 6을 참조하면, 제1 트랜지스터 영역(A)의 블로킹막(도 5의 231a 참조)을 제거한다(S50).
이어서, 도 1 및 도 7을 참조하면, 제1 및 제2 트랜지스터 영역(A, B) 전면에 프리(pre) 스페이서막(230a, 332a)을 형성한다(S60). 프리 스페이서막(230a, 332a)은 예를 들어, 화학 기상 증착(Chemical Vapor Deposition; CVD)의 방법으로 형성할 수 있으며, 질화막 또는 산화막으로 형성할 수 있다.
이어서, 도 1 및 도 8을 참조하면, 제1 및 제2 트랜지스터 영역(A, B)에 제1 및 제2 스페이서(330)를 형성한다(S70). 즉, 제1 트랜지스터 영역(A)의 프리 스페이서막(도 7의 230a 참조)을 이방성 식각하여 제1 스페이서(230)를 형성하고, 제2 트랜지스터 영역(B)의 제2 산화막(331a) 및 프리 스페이서막(도 7의 332a 참조)을 이방성 식각하여 제2 스페이서(330)를 형성한다.
제2 스페이서(330)의 폭은 제1 스페이서(230)보다 넓게 형성하고, 제2 스페이서(330)는 이중으로 적층하여 형성한다. 제2 스페이서(330)에서 제2 게이트(320)와 맞닿은 측면 및 제2 스페이서(330)의 밑면에는 제2 산화막(331)이 얇게 형성되며, 제2 산화막(331)의 측면에는 프리 스페이서막(332a)인 산화막 또는 질화막 등이 이방성 식각되어 상부로 갈수록 폭이 좁아지게 형성되어 제2 스페이서(330)를 형성하게 된다.
이어서, 도 1 및 도 9를 참조하면, 소오스/드레인 영역(240, 340)을 형성하여, 제1 트랜지스터(200) 및 제2 트랜지스터(300)를 완성한다(S80). 즉, 제1 및 제2 게이트(220, 320)의 양 옆의 활성 영역에 불순물을 주입하여 소오스/드레인 영역(240, 340)을 형성한다. 이 때, N형 모스 트랜지스터인 경우, 비소(As) 또는 인(P) 등을 고농도의 수십 keV의 에너지로 이온 주입을 하고, P형 모스 트랜지스터의 경우, 붕소(B) 등을 고농도의 수십 keV의 에너지로 이온 주입을 하여 소오스/드레인 영역(240, 340)을 형성할 수 있다.
반도체 기판(100)을 재산화 공정이 필요하지 않은 제1 트랜지스터 영역(A)과 재산화 공정이 필요한 제2 트랜지스터 영역(B)으로 나누어 제2 트랜지스터 영역(B)에만 재산화 공정을 진행하면 트랜지스터들을 필요에 맞는 성능이 잘 구현되도록 제조할 수 있다. 즉, 재산화 공정을 통한 신뢰성 향상 등이 요구되는 트랜지스터들이 형성되는 제2 트랜지스터 영역(B)에는 재산화 공정을 통하여 제2 산화막(331)을 형성하여 핫 캐리어를 치유하고 신뢰성을 향상시킬 수 있다. 한편, 빠른 동작 속도 확보 등이 요구되어 재산화 공정을 하면 특성이 나빠질 수 있는 트랜지스터들이 형성되는 제1 트랜지스터 영역(A)에는 재산화 공정을 하지 않음으로써, 재산화 공정을 통한 문턱 전압의 상승이나 동작 속도가 저하되는 것을 방지할 수 있다. 따라서, 각각의 트랜지스터들에 요구되는 특성이 가장 적합하게 구현된 반도체 집적 회로 장치를 제조할 수 있다. 즉, 각 트랜지스터들을 필요에 맞게 제조할 수 있어, 더 안정적이고 성능이 향상된 반도체 집적 회로 장치를 제조할 수 있다.
한편, 제2 트랜지스터 영역(B)에는 재산화 공정을 진행하지만, 공정 조건을 적절하게 조절하여 제2 게이트 절연막(310)의 끝단의 두께만 약간 증가할 뿐, 중심을 포함한 제2 게이트 절연막(310)의 두께가 증가하지 않도록 조절한다. 따라서, 게이트 절연막(310)의 두께 증가로 인한 동작 속도의 저하 등을 방지할 수 있다.
이하, 도 9를 참조하여, 본 발명의 제1 실시예에 따른 반도체 집적 회로 장치를 설명한다.
도 9를 참조하면, 제1 트랜지스터 영역(A)에는 제1 트랜지스터(200)가 구비되고, 제2 트랜지스터 영역(B)에는 제2 트랜지스터(300)가 구비된다.
여기서, 제1 트랜지스터(200)와 제2 트랜지스터(300)는 서로 특성이 다른 트랜지스터들이다. 예를 들어, 동작 속도가 다른 트랜지스터들일 수 있고, 그 크기가 다른 트랜지스터들일 수 있으며, 게이트의 구성 물질이 다른 트랜지스터들일 수도 있다. 도 1에는 게이트 절연막(210, 310)의 두께가 서로 다른 제1 트랜지스터(200)와 제2 트랜지스터(300)가 도시되어 있다.
제1 트랜지스터(200)는 두께가 일정하게 형성된 제1 게이트 절연막(210), 제 1 게이트 절연막(210) 상의 제1 게이트(220), 제1 게이트(220)의 측면에 형성된 제1 스페이서(230) 및 소오스/드레인 영역(240)을 포함한다.
제2 트랜지스터(300)는 제2 게이트 절연막(310), 제2 게이트 절연막(310) 상의 제2 게이트(320), 제2 게이트(320)의 측면에 형성된 제2 스페이서(330) 및 소오스/드레인 영역(340)을 포함한다
여기서, 제2 게이트 절연막(310)은 양 끝단의 두께가 중심 부분보다 두껍게 형성되어 양 끝단이 위쪽으로 약간 솟아있는 형상이다. 도 9에는 제2 게이트 절연막(310)의 두께가 제1 게이트 절연막(210)보다 두껍게 형성된 도면이 도시되어 있으나, 이는 예시적인 것에 불과하며, 제1 게이트 절연막(210)과 제2 게이트 절연막(310)의 두께는 제1 트랜지스터(200)와 제2 트랜지스터(300)의 특성에 따라 달라질 수 있다.
제2 게이트(320)의 측면에 형성된 제2 스페이서(330)의 폭은 제1 스페이서(230)보다 넓다. 제2 스페이서(330)는 이중으로 적층되어 형성되는데, 제2 스페이서(330)에서 제2 게이트(320)와 맞닿은 측면 및 제2 스페이서(330)의 밑면에는 제2 산화막(331)이 얇게 형성되어 있다. 제2 산화막(331)의 측면에는 산화막 또는 질화막 등이 상부로 갈수록 폭이 좁아지게 형성되어 제2 스페이서(330)를 형성하고 있다. 따라서, 제2 트랜지스터 영역(300)의 제2 스페이서(330)는 제2 산화막(331)을 포함하여 형성되므로, 제1 트랜지스터(200)의 제1 스페이서(230)보다 폭이 넓게 형성될 수 있다.
제2 트랜지스터 영역(B)에만 제2 산화막(331)이 형성되면, 제 2 트랜지스터 영역(B)에는 핫 캐리어가 치유되어 신뢰성이 향상된 제2 트랜지스터(300)가 형성될 수 있다. 한편, 제1 트랜지스터 영역(A)에 형성되는 제1 트랜지스터(200)는 재산화 공정을 통한 제1 게이트 절연막(210)의 두께 변화나 문턱 전압의 상승이 없어, 빠른 동작 속도 등 신뢰성 외에 다른 요구되는 특징들이 잘 구현되도록 형성될 수 있다.
즉, 제1 트랜지스터(200) 및 제2 트랜지스터(300) 각각의 요구되는 성능에 맞게 형성되어, 반도체 집적 회로 장치의 안정성이 높아지고, 성능이 좋아질 수 있다.
이하, 도 10 내지 도 12를 참조하여, 본 발명의 제2 실시예에 따른 반도체 집적 회로 장치의 제조 방법에 대하여 설명한다.
도 10은 본 발명의 제2 실시예에 따른 반도체 집적 회로 장치의 제조 방법을 설명하기 위한 흐름도이다. 도 11 및 도 12는 본 발명의 제2 실시예에 따른 반도체 집적 회로 장치의 제조 방법을 순차적으로 나타낸 단면도들이다. 도 1 내지 도 9와 실질적으로 동일한 구성 요소에 대해서는 동일한 도면 부호를 사용하며, 해당 구성 요소에 대한 상세한 설명은 생략하기로 한다.
본 발명의 제2 실시예에 따른 반도체 집적 회로 장치의 제조 방법이 제1 실시예에 따른 반도체 집적 회로 장치의 제조 방법과 다른 점은, 제1 트랜지스터 영역(A)에는 블로킹막(231a)을 식각하여 제1 스페이서(231)를 형성하고, 제2 트랜지스터 영역(B)에는 제2 산화막(334a)을 식각하여 제2 스페이서(334)를 형성한다는 점이다. S30 단계 이전까지의 단계는 본 발명의 제1 실시예와 동일하므로, 그 이후 의 단계만을 설명한다.
도 10 및 도 11을 참조하면, 제2 트랜지스터 영역(B)의 블로킹막(231a)을 제거한 후(S30), 제2 트랜지스터 영역(B)의 제2 게이트(320)의 상면 및 측면, 제2 게이트 절연막(310) 및 노출된 기판(100) 상에 컨포말하게 제2 산화막(334a)을 형성한다(S42). 이 때, 제2 산화막(334a)의 두께는 본 발명의 일 실시예에 따른 제2 산화막(334a)보다 더 두껍게 형성되도록 한다. 예를 들어, 약 100Å 이상의 두께로 형성할 수 있다.
여기서, 제2 산화막(334a)은 퍼니스 공정에서 약 700~1,000℃의 온도로 열산화 공정을 진행하여 형성할 수 있다. 또한, 급속 열처리 공정(Rapid Thermal Process; RTP)에서 약 800~1,100℃의 온도로 열산화 공정을 진행하여 형성할 수도 있다. 이 때, 열산화 공정은 건식 산화 공정, 습식 산화 공정 또는 라디칼(radical) 산화 공정을 진행하거나, 열 질화(thermal nitridation) 또는 플라즈마 질화(plasma nitridation) 등의 질화 공정(nitridation process)과 조합하여 진행할 수 있다. 여기서, 제2 산화막(334a)의 두께는 공정 시간을 조정하거나 공급 가스를 조정하여 조절할 수 있다.
열산화 공정을 진행하면, 제2 게이트(320)의 상면 및 측면, 제2 게이트 절연막(310) 및 노출된 기판(100) 상에 컨포말하게 제2 산화막(334a)이 형성된다. 이 때, 제2 게이트 절연막(310)의 양 끝부분도 산화가 진행되어 제2 게이트 절연막(310)은 양 끝단의 두께가 중심 부분보다 두껍게 형성되어 양 끝단이 위쪽으로 약간 솟아있는 형상이 되게 된다. 여기서, 제2 게이트 절연막(310)의 중심 부분의 두께는 변하지 않는다.
이어서, 다시 도 10 및 도 12를 참조하면, 제1 트랜지스터 영역(A)의 블로킹막(231a)을 이방성 식각하여 제1 스페이서(231)를 형성하고, 제2 트랜지스터 영역(B)의 제2 산화막(334a)을 이방성 식각하여 제2 스페이서(334)를 형성한다(S72). 여기서, 블로킹막(231a)은 제2 산화막(334a)보다 두께가 두껍기 때문에, 제1 스페이서(231)의 폭은 제2 스페이서(334)의 폭보다 넓게 형성될 수 있다.
이어서, 제1 및 제2 게이트(220, 320)의 양 옆의 활성 영역에 소오스/드레인 영역(240, 340)을 형성하여, 제1 트랜지스터(202) 및 제2 트랜지스터(302)를 완성한다(S80).
재산화 공정을 통한 신뢰성 향상 등이 요구되는 트랜지스터들이 형성되는 제2 트랜지스터 영역(B)에는 재산화 공정을 통하여 제2 산화막(334a)을 형성하여 핫 캐리어를 치유하고 신뢰성을 향상시킬 수 있다. 한편, 빠른 동작 속도 확보 등이 요구되어 재산화 공정을 하면 특성이 나빠질 수 있는 트랜지스터들이 형성되는 제1 트랜지스터 영역(A)에는 재산화 공정을 하지 않음으로써, 재산화 공정을 통한 문턱 전압의 상승이나 동작 속도가 저하되는 것을 방지할 수 있다. 따라서, 각각의 트랜지스터들에 요구되는 특성을 가장 적합하게 구현하여 보다 안정적이고 성능이 향상된 반도체 집적 회로 장치를 제조할 수 있다.
또한, 프리 스페이서(도 7의 230a, 332a 참조)를 형성하고 이를 식각하여 스페이서(231, 334)를 형성하지 않고, 제1 트랜지스터 영역(A)의 블로킹막(231a) 및 제2 트랜지스터 영역(B)의 제2 산화막(334a)을 이방성 식각하여 제1 및 제2 스페이 서(231, 334)를 형성하면, 공정이 단순해져 시간이 단축되고 생산성이 증가할 수 있다.
이하, 도 12를 참조하여, 본 발명의 제2 실시예에 따른 반도체 집적 회로 장치를 설명한다.
도 12를 참조하면, 제1 트랜지스터 영역(A)에는 제1 트랜지스터(202)가 구비되고, 제2 트랜지스터 영역(B)에는 제2 트랜지스터(302)가 구비된다.
여기서, 제2 게이트 절연막(310)은 양 끝단의 두께가 중심 부분보다 두껍게 형성되어 양 끝단이 위쪽으로 약간 솟아 있는 형상이다. 도 12에는 제2 게이트 절연막(310)의 두께가 제1 게이트 절연막(210)보다 두껍게 형성된 도면이 도시되어 있으나, 이는 예시적인 것에 불과하며, 제1 게이트 절연막(210)과 제2 게이트 절연막(310)의 두께는 제1 트랜지스터(200)와 제2 트랜지스터(300)의 특성에 따라 달라질 수 있다.
제1 트랜지스터(202)의 제1 스페이서(231)의 폭은 제2 트랜지스터(302)의 제2 스페이서(334)의 폭보다 넓게 형성되어 있다. 여기서, 제1 스페이서(231)는 질화막 또는 질화막과 산화막의 적층 구조로 형성될 수 있으며, 제2 스페이서(334)는 산화막으로 형성될 수 있다.
이하, 도 13 내지 도 19를 참조하여, 본 발명의 제3 실시예에 따른 반도체 집적 회로 장치의 제조 방법에 대하여 설명한다.
도 13은 본 발명의 제3 실시예에 따른 반도체 집적 회로 장치의 제조 방법을 설명하기 위한 흐름도이다. 도 14 내지 도 19는 본 발명의 제3 실시예에 따른 반도 체 집적 회로 장치의 제조 방법을 순자척으로 나타낸 단면도들이다. 도 1 내지 도 9와 실질적으로 동일한 구성 요소에 대해서는 동일한 도면 부호를 사용하며, 해당 구성 요소에 대한 상세한 설명은 생략하기로 한다.
본 발명의 제3 실시예에 따른 반도체 집적 회로 장치의 제조 방법이 제1 실시예에 따른 반도체 집적 회로 장치의 제조 방법과 다른 점은, 제1 트랜지스터 영역(A)의 제1 게이트(220)에 제1 산화막(232)을 형성한다는 점이다.
먼저, 제1 트랜지스터 영역(A)의 기판(100) 상면에 제1 게이트 절연막(210) 및 제1 게이트(220)를 형성하고, 제2 트랜지스터 영역(B)의 기판(100) 상면에 제2 게이트 절연막(310) 및 제2 게이트(320)를 형성하는 것은 본 발명의 제1 실시예에 따른 반도체 집적 회로 장치의 제조 방법과 동일하다(S10).
이어서, 도 13 및 도 14에 도시된 바와 같이, 기판 전면에 제1 산화막(232a, 335a)을 형성한다(S15). 즉, 열산화 공정을 진행하여 제1 및 제2 트랜지스터 영역(A, B)의 제1 및 제2 게이트(220, 320)의 상면 및 측면, 제1 및 제2 게이트 절연막(210, 310) 및 노출된 기판(100) 상에 컨포말하게 제1 산화막(232a, 335a)을 형성한다.
여기서, 제1 산화막(232a, 335a)은 퍼니스 공정에서 약 700~1,000℃의 온도로 열산화 공정을 진행하여 형성할 수 있으며, 또한, 급속 열처리 공정(Rapid Thermal Process; RTP)에서 약 800~1,100℃의 온도로 열산화 공정을 진행하여 형성할 수도 있다. 이 때, 열산화 공정은 건식 산화 공정, 습식 산화 공정 또는 라디칼(radical) 산화 공정을 진행하거나, 열 질화(thermal nitridation) 또는 플라즈 마 질화(plasma nitridation) 등의 질화 공정(nitridation process)과 조합하여 진행할 수 있다. 여기서, 공정 시간 및 주입 가스를 조정하여 제1 산화막(232a, 335a)의 두께를 조절할 수 있다. 제1 산화막(232a, 335a)의 두께는 약 20Å의 두께로 최대한 얇게 형성할 수 있다.
열산화 공정을 진행하면, 제1 및 제2 게이트(220, 320)의 상면 및 측면, 제1 및 제2 게이트 절연막(210, 310) 및 노출된 기판(100) 상에 컨포말하게 제1 산화막(232a, 335a)이 형성된다. 이 때, 제1 및 제2 게이트 절연막(210, 310)의 양 끝부분도 산화가 진행되어 제1 및 제2 게이트 절연막(210, 310)은 양 끝단의 두께가 중심 부분보다 두껍게 형성되게 된다. 여기서, 제1 산화막(232a, 335a)을 최대한 얇게 형성하기 때문에 제1 및 제 2 게이트 절연막(210, 310)의 양 끝단의 두께가 두꺼워지는 정도는 그리 크지 않다. 여기서, 제1 및 제2 게이트 절연막(210, 310)의 중심 부분의 두께는 변하지 않는다.
이어서, 도 13 및 도 15에 도시된 바와 같이, 제1 및 제2 트랜지스터 영역(A, B)의 기판(100)이 노출된 부분과 제1 및 제2 게이트(220, 320) 전면에 블로킹막(235a, 336)을 형성한다(S20).
이어서, 포토 공정(photo process)을 통해, 도 13 및 도 16에 도시된 바와 같이, 제2 트랜지스터 영역(B)의 블로킹막(도 15의 336 참조)을 제거한다(S30). 이 때, 제2 트랜지스터 영역(B)의 블로킹막(336)은 저온 인산 스트립 공정(strip process) 또는 바이어스를 걸지 않은 이온 식각 공정(no bias ion etching process)으로 제거할 수 있다.
이 때, 블로킹막(336)과 같이 제2 트랜지스터 영역(B)의 제1 산화막(335a)이 제거될 수도 있고, 블로킹막(336)만이 제거될 수도 있다. 제2 트랜지스터 영역(B)의 제1 산화막(335a)이 블로킹막(336)과 같이 제거되지 않는 경우, 후속 공정인 스페이서 식각 공정에서 같이 식각될 수 있다. 이어서, 제1 트랜지스터 영역(A)의 포토 레지스트(420)를 제거한다.
이어서, 도 13 및 도 17에 도시된 바와 같이, 제2 트랜지스터 영역(B)의 제2 게이트(320)의 상면 및 측면, 제2 게이트 절연막(310) 및 노출된 기판(100) 상에 컨포말하게 제2 산화막(335b)을 형성한다(S40). 여기서, 제2 산화막(335b)의 두께는 약 20~50Å의 두께로 형성할 수 있으며, 제1 트랜지스터 영역(A)의 제1 산화막(232a)의 두께보다 두껍게 형성된다.
열산화 공정을 진행하면, 제2 게이트(320)의 상면 및 측면, 제2 게이트 절연막(310) 및 노출된 기판(100) 상에 컨포말하게 제2 산화막(335b)이 형성된다. 이 때, 제2 게이트 절연막(310)의 양 끝부분도 산화가 진행되어 제2 게이트 절연막(310)은 양 끝단의 두께가 중심 부분보다 두껍게 형성되어 양 끝단이 위로 솟아 있는 형상이 된다. 여기서, 제2 게이트 절연막(310)의 중심 부분의 두께는 변하지 않는다.
이어서, 도 13 및 도 18을 참조하면, 제1 트랜지스터 영역(A)의 블로킹막 (도 17의 235a 참조)을 제거한다(S50).
이어서, 도 13 및 도 19를 참조하면, 제1 및 제2 트랜지스터 영역(A, B) 전면에 프리(pre) 스페이서막(233a, 337a)을 형성한다(S60). 프리 스페이서막(233a, 337a)은 예를 들어, 화학 기상 증착 방법으로 형성할 수 있으며, 질화막 또는 산화막으로 형성할 수 있다.
이어서, 도 13 및 도 20을 참조하면, 제1 및 제2 스페이서(234, 338)를 형성한다(S70). 즉, 제1 트랜지스터 영역(A)의 제1 산화막(232a) 및 프리 스페이서막(233a)을 이방성 식각하여 제1 스페이서(234)를 형성하고, 제2 트랜지스터 영역(B)의 제2 산화막(335b) 및 프리 스페이서막(337a)을 이방성 식각하여 제2 스페이서(338)를 형성한다. 여기서, 제2 산화막(335b)은 제1 산화막(232a)보다 두께가 두껍기 때문에, 제2 스페이서(338)는 제1 스페이서(234)보다 넓은 폭을 가지도록 형성될 수 있다.
이어서, 도 13 및 도 21을 참조하면, 제1 및 제2 게이트(220, 320)의 양 옆의 활성 영역에 소오스/드레인 영역(240, 340)을 형성하여 제1 트랜지스터(204) 및 제2 트랜지스터(304)를 완성한다(S80).
제1 및 제2 트랜지스터 영역(A, B)에 블로킹막(235a, 336)을 형성하기 전에 재산화 공정을 진행하여, 얇은 제1 산화막을 제1 및 제2 트랜지스터(204, 304)에 형성하면, 핫 캐리어가 치유되어 신뢰성이 향상된다. 또한, 게이트 절연막(210, 310)의 두께는 변화가 없으므로, 동작 속도에는 영향을 받지 않는다. 한편, 신뢰성이 크게 증가해야 하는 제2 트랜지스터(304)는 한번 더 재산화 공정을 진행해 줌으로써, 신뢰성이 크게 좋아질 수 있다.
따라서, 각 트랜지스터들의 필요에 따라, 신뢰성과 동작 속도 등이 향상된 반도체 집적 회로 장치를 구현할 수 있어, 보다 안정적인 반도체 집적 회로 장치를 제조할 수 있다.
이하, 도 21을 참조하여, 본 발명의 제3 실시예에 따른 반도체 집적 회로 장치를 설명한다.
본 발명의 제3 실시예의 반도체　집적 회로 장치는, 도 19에 나타낸 바와 같이, 본 발명의 제1 실시예의 반도체　회로 장치와 다음을 제외하고는 기본적으로 동일한 구조를 갖는다.
도 21을 참조하면, 제1 트랜지스터 영역(A)에는 제1 트랜지스터(204)가 구비되고, 제2 트랜지스터 영역(B)에는 제2 트랜지스터(304)가 구비된다.
제1 트랜지스터(204)와 제2 트랜지스터(304)의 제1 및 제2 게이트 절연막(210, 310)은 모두 양 끝단의 두께가 중심 부분보다 두껍게 형성되어 양 끝단이 위쪽으로 약간 솟아있는 형상이다. 이 때, 제1 게이트 절연막(210)은 양 끝단의 두께 변화가 제2 게이트 절연막(310)에 비해 매우 작다.
또한, 제1 트랜지스터(204)의 제1 스페이서(234)와 제2 트랜지스터(304)의 제2 스페이서(338)는 모두 산화막과 질화막, 또는 산화막이 이중으로 적층되어 형성되어 있다. 제1 및 제2 스페이서(234, 338)에서 제1 및 제2 게이트(220, 320)와 맞닿은 측면 및 제1 및 제2 스페이서(234, 338)의 밑면에는 제1 및 제2 산화막(232, 335)이 얇게 형성되어 있다. 이 때, 제2 산화막(335)의 두께는 제1 산화막(232)의 두께보다 두껍게 형성된다. 따라서, 제2 스페이서(338)의 폭이 제1 스페이서(234)의 폭보다 넓게 형성된다.
이하, 도 22 내지 도 24를 참조하여, 본 발명의 제4 실시예에 따른 반도체 집적 회로 장치의 제조 방법에 대하여 설명한다.
도 22는 본 발명의 제4 실시예에 따른 반도체 집적 회로 장치의 제조 방법을 설명하기 위한 흐름도이다. 도 23 및 도 24는 본 발명의 제4 실시예에 따른 반도체 집적 회로 장치의 제조 방법을 순차적으로 나타낸 단면도들이다.
도 13 내지 도 21과 실질적으로 동일한 구성 요소에 대해서는 동일한 도면 부호를 사용하며, 해당 구성 요소에 대한 상세한 설명은 생략하기로 한다.
본 발명의 제4 실시예에 따른 반도체 집적 회로 장치의 제조 방법이 제3 실시예에 따른 반도체 집적 회로 장치의 제조 방법과 다른 점은, 제1 트랜지스터 영역(A)에는 제1 산화막(232a) 및 블로킹막(235a)을 식각하여 제1 스페이서(236)를 형성하고, 제2 트랜지스터 영역(B)에는 제2 산화막(339a)을 식각하여 제2 스페이서(339)를 형성한다는 점이다. S30 단계 이전까지의 단계는 본 발명의 제3 실시예와 동일하므로, 그 이후의 단계만을 설명한다.
도 22 및 도 23을 참조하면, 제2 트랜지스터 영역(B)의 블로킹막(도 15의 336 참조)을 제거한 후(S30), 제2 트랜지스터 영역(B)의 제2 게이트(320)의 상면 및 측면, 제2 게이트 절연막(310) 및 노출된 기판(100) 상에 컨포말하게 제2 산화막(339a)을 형성한다(S44). 이 때, 제2 산화막(339a)의 두께는 본 발명의 제3 실시예에 따른 제2 산화막(도 17의 335b 참조)보다 더 두껍게 형성되도록 한다. 예를 들어, 약 100Å 이상의 두께로 형성할 수 있다.
여기서, 제2 산화막(334a)은 퍼니스 공정에서 약 700~1,000℃의 온도로 열산화 공정을 진행하여 형성할 수 있다. 또한, 급속 열처리 공정(Rapid Thermal Process; RTP)에서 약 800~1,100℃의 온도로 열산화 공정을 진행하여 형성할 수도 있다. 이 때, 열산화 공정은 건식 산화 공정, 습식 산화 공정 또는 라디칼(radical) 산화 공정을 진행하거나, 열 질화(thermal nitridation) 또는 플라즈마 질화(plasma nitridation) 등의 질화 공정(nitridation process)과 조합하여 진행할 수 있다. 여기서, 제2 산화막(334a)의 두께는 공정 시간을 조정하거나 공급 가스를 조정하여 조절할 수 있다.
열산화 공정을 진행하면, 제2 게이트(320)의 상면 및 측면, 제2 게이트 절연막(310) 및 노출된 기판(100) 상에 컨포말하게 제2 산화막(339a)이 형성된다. 이 때, 제2 게이트 절연막(310)의 양 끝부분도 산화가 진행되어 제2 게이트 절연막(310)은 양 끝단의 두께가 중심 부분보다 두껍게 형성되어 양 끝단이 위쪽으로 약간 솟아있는 형상이 되게 된다. 여기서, 제2 게이트 절연막(310)의 중심 부분의 두께는 변하지 않는다.
이어서, 도 22 및 도 24를 참조하면, 제1 트랜지스터 영역(A)의 제1 산화막(도 23의 232a 참조) 및 블로킹막(도 23의 235a 참조)을 이방성 식각하여 제1 스페이서(236)를 형성하고, 제2 트랜지스터 영역(B)의 제2 산화막(339a)을 이방성 식각하여 제2 스페이서(339)를 형성한다(S74). 여기서, 블로킹막(235a)은 제2 산화막(339a)보다 두께가 두껍기 때문에, 제1 스페이서(236)의 폭은 제2 스페이서(339)의 폭보다 넓게 형성될 수 있다.
이어서, 제1 및 제2 게이트(220, 320)의 양 옆의 활성 영역에 소오스/드레인 영역(240, 340)을 형성하여, 제1 트랜지스터(206) 및 제2 트랜지스터(306)를 완성 한다(S80).
재산화 공정을 통한 신뢰성 향상 등이 요구되는 트랜지스터들이 형성되는 제2 트랜지스터 영역(B)에는 재산화 공정을 통하여 제2 산화막(339a)을 형성하여 핫 캐리어를 치유하고 신뢰성을 향상시킬 수 있다. 한편, 빠른 동작 속도 확보 등이 요구되어 재산화 공정을 하면 특성이 나빠질 수 있는 트랜지스터들이 형성되는 제1 트랜지스터 영역(A)에는 재산화 공정을 하지 않음으로써, 재산화 공정을 통한 문턱 전압의 상승이나 동작 속도가 저하되는 것을 방지할 수 있다. 따라서, 각각의 트랜지스터들에 요구되는 특성을 가장 적합하게 구현하여 보다 안정적이고 성능이 향상된 반도체 집적 회로 장치를 제조할 수 있다.
또한, 프리 스페이서(도 19의 233a, 337a 참조)를 형성하여 이를 식각하여 스페이서(236, 339)를 형성하지 않고, 제1 트랜지스터 영역(A)의 블로킹막(235a) 및 제2 트랜지스터 영역(B)의 제2 산화막(339a)을 이방성 식각하여 제1 및 제2 스페이서(236, 339)를 형성하면, 공정이 단순해져 시간이 단축되고 생산성이 증가할 수 있다.
이하, 도 24를 참조하여, 본 발명의 제4 실시예에 따른 반도체 집적 회로 장치를 설명한다.
도 24를 참조하면, 제1 트랜지스터 영역(A)에는 제1 트랜지스터(206)가 구비되고, 제2 트랜지스터 영역(B)에는 제2 트랜지스터(306)가 구비된다.
제1 트랜지스터(206)의 제1 스페이서(236)의 폭이 제2 트랜지스터(306)의 제2 스페이서(339)의 폭보다 넓게 형성되어 있다. 여기서, 제1 스페이서(236)는 산화 막과 질화막, 또는 산화막이 이중으로 적층되어 형성되고, 제2 스페이서(339)는 산화막 등의 단일 물질로 형성될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
상기한 바와 같은 반도체 집적 회로 장치의 제조 방법 및 그에 의해 제조된 반도체 집적 회로 장치에 따르면 다음과 같은 효과가 하나 혹은 그 이상 있다.
첫째, 필요한 트랜지스터만 선택적으로 재산화 공정을 진행할 수 있어, 각 트랜지스터의 특성에 맞는 성능을 구현할 수 있음으로써, 보다 안정적인 반도체 집적 회로 장치의 제조가 가능하다.
둘째, 재산화 공정을 거치고도 게이트 산화막의 두께가 크게 변화가 없으므로, 게이트 산화막의 두께 증가로 인한 동작 속도 감소를 방지할 수 있다.
셋째, 스페이서를 형성하기 위한 프리 스페이서를 따로 증착하지 않아도 되므로, 공정이 단순화되고, 비용이 절감되어 생산성이 증대될 수 있다.

Claims (23)

  1. 제1 게이트 절연막 및 제1 게이트가 적층 형성된 제1 트랜지스터 영역과 제2 게이트 절연막 및 제2 게이트가 적층 형성된 제2 트랜지스터 영역을 포함하는 반도체 기판을 제공하는 단계;
    상기 제1 트랜지스터 영역에 블로킹막을 형성하는 단계;
    상기 제2 트랜지스터 영역에 산화 공정을 진행하여 상기 제2 게이트 절연막과 상기 제2 게이트의 측면 및 노출된 기판 상에 컨포말하게 제2 산화막을 형성하는 단계;
    상기 제1 트랜지스터 영역의 상기 블로킹막을 제거하는 단계;
    상기 기판 전면에 프리(pre) 스페이서막을 형성하는 단계;
    상기 제1 트랜지스터 영역의 프리 스페이서막을 이방성 식각하여 제1 스페이서를 형성하고, 상기 제2 트랜지스터 영역의 상기 제2 산화막 및 프리 스페이서막을 이방성 식각하여 제2 스페이서를 형성하는 단계; 및
    상기 기판에 소오스/드레인 영역을 형성하여 제 1 및 제 2 트랜지스터를 완성하는 단계를 포함하는 반도체 집적 회로 장치의 제조 방법.
  2. 제 1항에 있어서,
    상기 제2 게이트 절연막은 양 끝단의 두께가 중심 부분보다 두껍게 형성되는 반도체 집적 회로 장치의 제조 방법.
  3. 제 1항에 있어서,
    상기 제1 트랜지스터 영역에 블로킹막을 형성하는 단계는
    상기 기판 전면에 블로킹막을 형성하는 단계; 및
    저온 인산 스트립 공정(strip process) 또는 바이어스를 걸지 않은 이온 식각 공정(no bias ion etching process)을 사용하여 상기 제2 트랜지스터 영역의 블로킹막을 제거하는 단계를 포함하는 반도체 집적 회로 장치의 제조 방법.
  4. 제 1항에 있어서,
    상기 블로킹막은 질화막 또는 질화막과 산화막의 적층 구조로 형성하는 반도체 집적 회로 장치의 제조 방법.
  5. 제 1항에 있어서,
    상기 프리 스페이서막은 질화막 또는 산화막으로 형성하는 반도체 집적 회로 장치의 제조 방법.
  6. 제 1항에 있어서,
    상기 제1 트랜지스터 영역에 블로킹막을 형성하는 단계 전에 산화 공정을 진행하여 상기 기판 전면에 제1 산화막을 형성하는 단계를 더 포함하는 반도체 집적 회로 장치의 제조 방법.
  7. 제 6항에 있어서,
    상기 제1 산화막은 상기 제2 산화막 및 프리 스페이서를 이방성 식각하여 스페이서를 형성하는 단계에서 같이 이방성 식각되는 반도체 집적 회로 장치의 제조 방법.
  8. 제 6항에 있어서,
    상기 제1 산화막은 상기 제2 트랜지스터 영역의 블로킹막을 제거할 때에 같이 제거되는 반도체 집적 회로 장치의 제조 방법.
  9. 제1 게이트 절연막 및 제1 게이트가 적층 형성된 제1 트랜지스터 영역과 제2 게이트 절연막 및 제2 게이트가 적층 형성된 제2 트랜지스터 영역을 포함하는 반도체 기판을 제공하는 단계;
    상기 제1 트랜지스터 영역에 블로킹막을 형성하는 단계;
    상기 제2 트랜지스터 영역에 산화 공정을 진행하여 상기 제2 게이트 절연막과 상기 제2 게이트의 측면 및 노출된 기판 상에 컨포말하게 제2 산화막을 형성하는 단계;
    상기 제1 트랜지스터 영역의 블로킹막을 이방성 식각하여 제1 스페이서를 형성하고, 상기 제2 트랜지스터 영역의 제2 산화막을 이방성 식각하여 제2 스페이서를 형성하는 단계; 및
    상기 기판에 소오스/드레인 영역을 형성하여 제 1 및 제 2 트랜지스터를 완성하는 단계를 포함하는 반도체 집적 회로 장치의 제조 방법.
  10. 제 9항에 있어서,
    상기 제2 게이트 절연막은 양 끝단의 두께가 중심 부분보다 두껍게 형성되는 반도체 집적 회로 장치의 제조 방법.
  11. 제 9항에 있어서,
    상기 제1 트랜지스터 영역에 블로킹막을 형성하는 단계는
    상기 기판 전면에 블로킹막을 형성하는 단계; 및
    저온 인산 스트립 공정(strip process) 또는 바이어스를 걸지 않은 이온 식각 공정(no bias ion etching process)을 사용하여 상기 제2 트랜지스터 영역의 블로킹막을 제거하는 단계를 포함하는 반도체 집적 회로 장치의 제조 방법.
  12. 제 9항에 있어서,
    상기 블로킹막은 질화막 또는 질화막과 산화막의 적층 구조로 형성하는 반도체 집적 회로 장치의 제조 방법.
  13. 제 9항에 있어서,
    상기 제1 트랜지스터 영역에 블로킹막을 형성하는 단계 전에 산화 공정을 진 행하여 상기 기판 전면에 제1 산화막을 형성하는 단계를 더 포함하는 반도체 집적 회로 장치의 제조 방법.
  14. 제 13항에 있어서,
    상기 제1 산화막은 상기 제1 트랜지스터 영역의 블로킹막 및 상기 제2 트랜지스터 영역의 제2 산화막을 이방성 식각하여 스페이서를 형성하는 단계에서 같이 이방성 식각되는 반도체 집적 회로 장치의 제조 방법.
  15. 제 13항에 있어서,
    상기 제1 산화막은 상기 제2 트랜지스터 영역의 블로킹막을 제거할 때에 같이 제거되는 반도체 집적 회로 장치의 제조 방법.
  16. 제1 트랜지스터 영역과 제2 트랜지스터 영역이 정의된 반도체 기판;
    상기 제1 트랜지스터 영역에 형성되며 소오스/드레인 영역, 제1 게이트 절연막, 상기 제1 게이트 절연막 상의 제1 게이트 및 상기 제1 게이트의 측면에 형성된 제1 스페이서를 포함하는 제1 트랜지스터; 및
    상기 제2 트랜지스터 영역에 형성되며 소오스/드레인 영역, 제2 게이트 절연막, 상기 제2 게이트 절연막 상의 제2 게이트 및 상기 제2 게이트의 측면에 형성되며 상기 제1 스페이서보다 큰 폭을 가지는 제2 스페이서를 포함하는 제2 트랜지스터를 포함하는 반도체 집적 회로 장치.
  17. 제 16항에 있어서,
    상기 제1 스페이서와 제2 스페이서는 산화막으로 형성된 반도체 집적 회로 장치.
  18. 제 16항에 있어서,
    상기 제1 스페이서와 상기 제2 스페이서는 산화막과 질화막의 이중막으로 형성된 반도체 집적 회로 장치.
  19. 제 16항에 있어서,
    상기 제1 스페이서는 질화막으로 형성되며 상기 제2 스페이서는 산화막과 질화막의 이중막으로 형성된 반도체 집적 회로 장치.
  20. 제1 트랜지스터 영역과 제2 트랜지스터 영역이 정의된 반도체 기판;
    상기 제1 트랜지스터 영역에 형성되며 소오스/드레인 영역, 제1 게이트 절연막, 상기 제1 게이트 절연막 상의 제1 게이트 및 상기 제1 게이트의 측면에 형성된 제1 스페이서를 포함하는 제1 트랜지스터; 및
    상기 제2 트랜지스터 영역에 형성되며 소오스/드레인 영역, 제2 게이트 절연막, 상기 제2 게이트 절연막 상의 제2 게이트 및 상기 제2 게이트의 측면에 형성되며 상기 제1 스페이서보다 작은 폭을 가지는 제2 스페이서를 포함하는 제2 트랜지 스터를 포함하는 반도체 집적 회로 장치.
  21. 제 20항에 있어서,
    상기 제1 스페이서와 제2 스페이서는 서로 다른 물질로 형성된 반도체 집적 회로 장치.
  22. 제 21항에 있어서,
    상기 제1 스페이서는 질화막으로 형성되고 상기 제2 스페이서는 산화막으로 형성된 반도체 집적 회로 장치.
  23. 제 20항에 있어서,
    상기 제1 스페이서는 산화막과 질화막의 이중막으로 형성되고 상기 제2 스페이서는 산화막으로 형성된 반도체 집적 회로 장치.
KR1020060092912A 2006-05-03 2006-09-25 반도체 집적 회로 장치의 제조 방법 및 그에 의해 제조된반도체 집적 회로 장치 KR100772890B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US11/381,481 2006-05-03
US11/381,481 US7618868B2 (en) 2006-05-03 2006-05-03 Method of manufacturing field effect transistors using sacrificial blocking layers

Publications (1)

Publication Number Publication Date
KR100772890B1 true KR100772890B1 (ko) 2007-11-05

Family

ID=38660433

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060092912A KR100772890B1 (ko) 2006-05-03 2006-09-25 반도체 집적 회로 장치의 제조 방법 및 그에 의해 제조된반도체 집적 회로 장치

Country Status (2)

Country Link
US (1) US7618868B2 (ko)
KR (1) KR100772890B1 (ko)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5605182B2 (ja) * 2010-11-17 2014-10-15 富士通セミコンダクター株式会社 半導体装置の製造方法及び半導体装置
US8664125B2 (en) * 2011-12-23 2014-03-04 Tokyo Electron Limited Highly selective spacer etch process with reduced sidewall spacer slimming
US20140353729A1 (en) * 2013-05-29 2014-12-04 United Microelectronics Corp. Semiconductor structure and method for forming the same
US9978849B2 (en) 2015-12-29 2018-05-22 Globalfoundries Inc. SOI-MOSFET gate insulation layer with different thickness
CN111599667A (zh) * 2020-05-29 2020-08-28 上海华力集成电路制造有限公司 离子注入工艺的光刻定义方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001110913A (ja) 1999-10-06 2001-04-20 Nec Corp 半導体装置の製造方法
US6479350B1 (en) 1999-08-18 2002-11-12 Advanced Micro Devices, Inc. Reduced masking step CMOS transistor formation using removable amorphous silicon sidewall spacers
KR20040001894A (ko) * 2002-06-29 2004-01-07 주식회사 하이닉스반도체 실리사이드 블록킹 공정을 이용한 반도체소자의 제조 방법
KR20050065857A (ko) * 2003-12-24 2005-06-30 주식회사 하이닉스반도체 반도체 소자의 트랜지스터 제조방법

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3095564B2 (ja) * 1992-05-29 2000-10-03 株式会社東芝 半導体装置及び半導体装置の製造方法
US5936286A (en) * 1996-06-20 1999-08-10 United Microelectronics Corp. Differential poly-edge oxidation for stable SRAM cells
JPH10163338A (ja) 1996-11-28 1998-06-19 Ricoh Co Ltd 半導体装置とその製造方法
US6162370A (en) * 1998-08-28 2000-12-19 Ashland Inc. Composition and method for selectively etching a silicon nitride film
US6352885B1 (en) * 2000-05-25 2002-03-05 Advanced Micro Devices, Inc. Transistor having a peripherally increased gate insulation thickness and a method of fabricating the same
JP2002026139A (ja) * 2000-06-30 2002-01-25 Toshiba Corp 半導体装置及び半導体装置の製造方法
KR20040002230A (ko) 2002-06-29 2004-01-07 주식회사 하이닉스반도체 반도체 소자의 제조 방법
KR20040059931A (ko) 2002-12-30 2004-07-06 주식회사 하이닉스반도체 반도체소자의 듀얼 게이트 산화막 제조방법
US7176522B2 (en) * 2003-11-25 2007-02-13 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device having high drive current and method of manufacturing thereof
US6946709B2 (en) * 2003-12-02 2005-09-20 International Business Machines Corporation Complementary transistors having different source and drain extension spacing controlled by different spacer sizes
US7084025B2 (en) * 2004-07-07 2006-08-01 Chartered Semiconductor Manufacturing Ltd Selective oxide trimming to improve metal T-gate transistor
US7227234B2 (en) * 2004-12-14 2007-06-05 Tower Semiconductor Ltd. Embedded non-volatile memory cell with charge-trapping sidewall spacers
JP4551795B2 (ja) * 2005-03-15 2010-09-29 Ｏｋｉセミコンダクタ株式会社 半導体装置の製造方法
US20080272437A1 (en) * 2007-05-01 2008-11-06 Doris Bruce B Threshold Adjustment for High-K Gate Dielectric CMOS

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6479350B1 (en) 1999-08-18 2002-11-12 Advanced Micro Devices, Inc. Reduced masking step CMOS transistor formation using removable amorphous silicon sidewall spacers
JP2001110913A (ja) 1999-10-06 2001-04-20 Nec Corp 半導体装置の製造方法
KR20040001894A (ko) * 2002-06-29 2004-01-07 주식회사 하이닉스반도체 실리사이드 블록킹 공정을 이용한 반도체소자의 제조 방법
KR20050065857A (ko) * 2003-12-24 2005-06-30 주식회사 하이닉스반도체 반도체 소자의 트랜지스터 제조방법

Also Published As

Publication number Publication date
US7618868B2 (en) 2009-11-17
US20070257318A1 (en) 2007-11-08

Similar Documents

Publication Publication Date Title
US7446379B2 (en) Transistor with dopant-bearing metal in source and drain
KR20060132920A (ko) 스페이서 절연 영역 폭이 다른 집적 회로 및 그 제조 방법
KR20030037347A (ko) 반도체 소자의 시모스(ｃｍｏｓ) 및 그의 제조 방법
KR20050012005A (ko) 전자트랩을 억제할 수 있는 트렌치형 소자분리막의 형성방법
JP4093855B2 (ja) 半導体素子の製造方法
KR100772890B1 (ko) 반도체 집적 회로 장치의 제조 방법 및 그에 의해 제조된반도체 집적 회로 장치
KR100809601B1 (ko) 반도체 소자의 제조 방법
WO2010143332A1 (ja) 半導体装置及びその製造方法
KR100752201B1 (ko) 반도체 소자의 제조 방법
KR100540341B1 (ko) 반도체 소자 제조방법
KR100897821B1 (ko) 반도체 소자 제조 방법
KR20080008758A (ko) 반도체 장치의 제조 방법
KR100495858B1 (ko) 반도체 소자의 제조 방법
US7186631B2 (en) Method for manufacturing a semiconductor device
KR100399911B1 (ko) 반도체 소자 및 그의 제조 방법
KR19990051079A (ko) 절연막 경사식각을 이용한 전력소자 제조방법
KR100539159B1 (ko) 반도체 소자의 트랜지스터 및 그 제조 방법
JPH0621451A (ja) 半導体装置の製造方法
KR100503745B1 (ko) 반도체 소자의 제조방법
KR100943133B1 (ko) 반도체 소자의 트랜지스터 및 그 형성 방법
KR100557631B1 (ko) 반도체소자의 트랜지스터 형성방법
KR100434955B1 (ko) 반도체 소자의 ｃｍｏｓ 및 그 제조 방법
KR20040037568A (ko) 반도체 소자의 트랜지스터 및 그 제조 방법
KR100629169B1 (ko) 반도체 소자의 제조 방법
KR20060122528A (ko) 반도체 소자의 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120925

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20130930

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20141001

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20151001

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20160930

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20180927

Year of fee payment: 12