KR100752201B1 - 반도체 소자의 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 기판상에 게이트 절연막 및 게이트 전극을 순차적으로 형성하는 단계와, 상기 게이트 전극 양측의 기판 활성 영역 표면에 LDD(Lightly Doped Drain) 영역을 형성하는 단계와, 상기 게이트 전극의 양 측벽에 ONO(Oxide-Nitride-Oxide) 구조의 스페이서를 형성하는 단계와, 상기 스페이서를 포함한 게이트 전극 양측의 기판 표면에 소스/드레인 영역을 형성하는 단계와, 상기 게이트 전극 상부 및 상기 소스/드레인 영역의 상부에 실리사이드를 형성하는 단계와, 상기 ONO 구조의 스페이서에서, 최상부의 산화막(Oxide)을 제거하는 단계와, 상기 게이트 전극을 포함한 기판 전면 상에 콘택 정지 막(Contact stop layer)을 형성하는 단계를 포함하는 반도체 소자의 제조 방법에 관한 것이다.
인장 응력(Tensile stress), 압축 응력(Compressive stress), 채널(Channel)

Description

반도체 소자의 제조 방법{Manufacturing Method of Semiconductor Device}
도 1은 종래기술에 따른 반도체 소자의 제조 방법을 설명하기 위한 공정 단면도.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 공정 단면도.
< 도면의 주요 부분에 대한 부호의 설명 >
200 : 반도체 기판 201 : 소자분리막
202 : 게이트 절연막 203 : 게이트 전극
204 : LDD 영역 205 : 산화막(Oxide)
206 : 질화막(Nitride) 207 : 산화막(Oxide)
208 : 스페이서 209 : 소스/드레인 영역
210 : 실리사이드 211 : 콘택 정지막(Contact stop layer)
212 : 콘택 정지막의 인장 응력 213 : 채널 영역의 인장 응력
본 발명은 반도체 소자의 제조방법에 관한 것으로서, 특히 트랜지스터의 채 널에 가해지는 응력을 크게 하여 채널을 이동하는 전하들의 이동도를 개선하여 소자의 성능을 향상시킬 수 있는 반도체 소자의 제조방법에 관한 것이다.
일반적으로, 반도체 소자의 고집적화가 진행됨에 따라 반도체 소자의 사이즈가 축소되고 반도체 소자의 채널 길이 또한 축소된다. 그러나, 반도체 소자의 채널 길이가 축소되면서 반도체 소자의 원하지 않는 전기적 특성, 예를 들어 단채널 효과(Short channel effect) 등이 나타난다. 이러한 단채널 효과를 해결하려면, 게이트 전극 길이의 축소와 같은 수평 축소와 함께 게이트 절연막의 두께 및 소스/드레인의 접합 깊이와 같은 수직 축소도 함께 이루어져야 한다. 또한, 수평 축소와 수직 축소에 따라 인가 전원의 전압을 낮추고 반도체 기판의 도핑 농도를 높이며 특히, 채널 영역의 도핑 프로파일의 제어가 효율적으로 이루어져야 한다. 그러나, 반도체 소자의 크기가 축소되고 있으나 전자 제품에서 요구하는 동작 전원이 아직 낮지 않기 때문에 예를 들어, NMOS 트랜지스터의 경우 소스에서 주입되는 전자가 드레인의 높은 전위 변동(Potential Gradient) 상태에서 심하게 가속됨으로써 핫 캐리어(hot carrier)가 발생하기 쉬운 취약한 구조가 된다. 이에, 핫 캐리어에 취약한 NMOS 트랜지스터를 개선한 LDD(Lightly Doped Drain) 구조가 제안되었다.
도 1에 도시된 바와 같이, LDD 구조의 트랜지스터는 저농도 n- 영역(104)이 채널(102)과 고농도 n+ 소스/드레인(106) 사이에 위치하며, 저농도 n- 영역(104)이 드레인 접합 주변에서 높은 드레인 전압을 완충시켜 급격한 전위 변동을 유발시키지 않음으로써 핫 캐리어의 발생을 억제시킨다. 고집적도의 반도체 소자 제조기술이 연구되면서 LDD 구조의 모스펫(MOSFET)을 제조하는 여러 가지 기술이 제안되었 다. 이 중, 게이트 전극의 측벽에 스페이서(Spacer)(105)를 형성하는 LDD 제조방법이 가장 전형적인 방법이며 현재까지 대부분의 반도체 소자 양산 기술로 사용되고 있다.
그러나 반도체 소자의 미세화의해 채널 길이가 짧아짐에 따라 전하의 이동도(Mobility)가 약화되어 발생하는 구동전류의 감소 현상은 반도체 소자의 성능에 직접적인 영향을 미치게 된다
전술한 문제를 해결하기 위해 본 발명은, 트랜지스터의 채널에 가해지는 응력을 크게 하여 채널을 이동하는 전하들의 이동도가 개선됨에 따라 소자의 성능을 향상시킬 수 있는 반도체 소자의 제조방법을 제공하는데 목적이 있다.
상기의 목적을 달성하기 위한 본 발명의 반도체 소자의 제조방법은, 반도체 기판상에 게이트 절연막 및 게이트 전극을 순차적으로 형성하는 단계와, 상기 게이트 전극 양측의 기판 활성 영역 표면에 LDD(Lightly Doped Drain) 영역을 형성하는 단계와, 상기 게이트 전극의 양 측벽에 ONO(Oxide-Nitride-Oxide) 구조의 스페이서를 형성하는 단계와, 상기 스페이서를 포함한 게이트 전극 양측의 기판 표면에 소스/드레인 영역을 형성하는 단계와, 상기 게이트 전극 상부 및 상기 소스/드레인 영역의 상부에 실리사이드를 형성하는 단계와, 상기 ONO 구조의 스페이서에서, 최상부의 산화막(Oxide)을 제거하는 단계와, 상기 게이트 전극을 포함한 기판 전면 상에 콘택 정지 막(Contact stop layer)을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
본 발명의 실시예에 따르면, 상기 스페이서를 형성하는 단계에서, 상기 ONO 구조의 스페이서는 150~200Å두께의 산화막(Oxide), 150~200Å 두께의 질화막(Nitride) 및 300~500Å 두께의 산화막(Oxide)을 포함하여 형성되는 것이 바람직하다.
본 발명의 실시예에 따르면, 상기 최상부 산화막(Oxide)을 제거하는 단계에서, 상기 산화막은 NH4F : HF의 혼합액 또는 BHF(Buffered HF) 용액 중 어느 하나를 30~60초 동안 사용하는 습식식각 공정으로 제거하는 것이 바람직하다.
본 발명의 실시예에 따르면, 상기 NH4F : HF의 혼합액은 30 : 6의 비율로 혼합하여 사용하는 것이 바람직하다.
본 발명의 실시예에 따르면, 상기 콘택 정지 막은 PE(Plasma Enhanced) CVD 방법을 사용하여 바이어스 파워(Bias power)는 10 ~ 20 W을 사용하고, SiH4 : NH3 비율은 3:1 ~ 5:1로 설정하며, 300~500℃의 온도에서 30~60초 동안 300~500Å의 두께로 형성되는 것이 바람직하다.
본 발명의 특징에 따르면, 상기 콘택 정지 막은 NMOS의 경우 바이어스 파워를 10~12W로 인가하고 SiH4 : NH3의 비율을 5 : 1로 혼합하여 형성하되, 인장응력의 특성을 가진 막으로 형성되는 것을 특징으로 한다.
본 발명의 특징에 따르면, 상기 콘택 정지 막은 PMOS의 경우 경우 바이어스 파워를 18~20W로 인가하고 SiH4 : NH3의 비율을 3: 1로 혼합하여 형성하되, 압축응력의 특성을 가진 막으로 형성되는 것을 특징으로 한다.
또한, 본 발명의 특징에 따르면, 상기 콘택 정지 막은 질화막(Nitride)을 사용하는 것을 특징으로 한다.
이하에서는 첨부한 도면을 참조하여 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 자세히 설명한다.
본 발명이 속하는 기술 분야에 익히 알려져 있고 본 발명과 직접적으로 관련이 없는 기술 내용에 대해서는 설명을 생략한다. 이는 불필요한 설명을 생략함으로써 본 발명의 요지를 흐리지 않고 더욱 명확히 전달하기 위함이다.
먼저, 도 2a에 도시한 바와 같이, 단결정 실리콘 등의 재질로 이루어지는 반도체 기판(200)에 대해 활성 영역을 정의하기 위해 아이솔레이션(Isolation) 공정, 예를 들어 STI(Shallow Trench Isolation : STI) 공정을 이용하여 반도체 기판(200)의 필드영역에 소자분리막(201)을 형성한다. 여기서, 반도체 기판(200)으로는 도전형 단결정 실리콘 기판(200)이 사용될 수 있고, 도전형은 n형 또는 p형이 될 수 있다.
이어서, 소자분리막(201)을 형성한 후, 반도체 기판(200)의 활성 영역 상에 게이트 절연막(202)을 열산화 공정으로 성장시킨다. 그 후, 게이트 절연막(202) 상에 게이트 전극(203)을 위한 도전층을 적층한다. 게이트 전극(203)을 위한 도전층이 적층되고 나면, 통상의 포토리소그래피 공정을 이용하여 상기 게이트 전 극(203)이 형성될 영역의 도전층 상에 게이트 전극(203)의 패턴에 해당하는 식각 마스크용 감광막(도시하지 않음)의 패턴을 형성한다. 그 후, 감광막의 패턴 아래의 도전층 및 게이트 절연막(202)을 남기고 나머지 영역의 도전층 및 게이트 절연막(202)을 그 아래의 반도체 기판(200)의 활성 영역이 노출될 때까지 식각한다. 이에 따라, 게이트 전극(203) 및 게이트 절연막(202)의 패턴이 활성 영역의 일부분 상에 형성된다.
이어서, 이와 같은 상태에서 기판(200) 전면에 LDD 영역(204)을 형성하기 위한 저농도의 불순물 이온 주입 공정을 수행한다. 구체적으로, 불순물 이온은 n형일 경우 As이온을 1∼3KeV의 에너지와 5E14∼5E15 ions/cm2의 도즈량의 조건으로 사용한다. 또한, p형일 경우 BF2이온 1∼3KeV의 에너지와 1E14∼1E15 ions/cm2의 도즈량의 조건으로 반도체기판(200)의 노출된 활성영역에 이온 주입하여 저농도 불순물 이온 주입 영역을 형성한다. 저농도 불순물 이온 주입 영역은 후속의 열처리 공정을 통해 LDD 영역(204)을 형성한다.
이어서, 저농도 불순물 이온 주입 공정을 실시한 후, LP(Low-Pressure) CVD의 화학기상증착 방법을 이용하여 절연막을 증착한다. 이때, 절연막은 산화막(Oxide)(205), 질화막(Nitride)(206) 및 산화막(Oxide)(207)을 포함하여 이루어진 ONO 구조의 삼중막이 적층될 수 있으며, 산화막(205)의 두께는 150∼200Å, 질화막(206)의 두께는 150~200Å 그리고 산화막(207)의 두께는 300~500Å 정도가 바람직하다. 또한, 산화막은 TEOS를 사용하는 것이 바람직하다.
다음으로, 도 2b에 도시된 바와 같이, ONO 절연막이 적층된 상태에서 이방성 식각 특성을 갖는 건식 식각 공정 예를 들어, 반응성 이온 식각(Reactive Ion Etching) 공정을 이용하여 절연막을 식각시킨다. 이에 따라, 게이트 전극(203) 측벽에만 ONO 절연막이 잔존하게 되어 스페이서(208)가 형성된다. 그런 다음, 소스/드레인 영역(209)을 형성하기 위한 고농도의 불순물 이온 주입 공정을 실시한다. 구체적으로 n형 불순물 또는 p형 불순물 이온, 예를 들어 N형일 경우 인(P)을 P+ 등의 이온 형태로 기판(200) 전면에 주입한다. 또한, P형일 경우 붕소(B)를 B+의 이온 형태로 기판(200) 전면에 고농도 이온을 주입하여 소스/드레인 영역(209) 형성한다. 좀더 구체적으로, 위와 같이 소스/드레인 영역(209)을 형성하기 위한 이온 주입은 N형일 경우 4∼6KeV의 에너지와 4E14∼5E15 ions/cm2 의 조건과 P형일 경우 2∼4KeV의 에너지와 1E15∼5E15 ions/cm2 의 조건으로 주입될 수 있다.
다음으로, 도 2c에 도시된 바와 같이, 위와 같은 상태에서 게이트 전극(203)이 형성된 기판(200) 전면에 실리사이드층을 형성하기 위한 Co층, Ti층 및 TiN층을 차례로 증착한다. 구체적으로는, Co층은 120~150Å, Ti층은 190~210Å 그리고 TiN층은 210~230Å의 두께로 형성될 수 있다. 여기서, Ti층은 열처리 공정으로 Co와 Si를 반응시킬 때 산소의 영향을 막아주기 위한 방어막 역할과, Co-Si의 반응을 제어하기 위해 형성한 것이다. 또한, Ti층 및 TiN층 형성공정은 동일한 증착용 챔버(Chamber) 내에서 연속적으로 진행하거나, 또는 각기 다른 증착용 챔버 내에서 진행할 수도 있다. 그 후, 상기한 바와 같은 결과물에 대해 제1 급속열처리(Rapid Thermal Process ; RTP) 공정을 실시하여 선택적으로 게이트 전극(203) 및 소스/드레인(209)의 표면에 CoSi층을 형성한다. 여기서, 제1 열처리 공정은 450 ~ 500℃ 의 온도에서 50~60초의 시간 동안 진행할 수 있다. 이어서, 제1 급속열처리 공정이 완료된 후에 실리사이드 반응이 일어나지 않아 미반응된 Co막, Ti막 및 TiN막을 차례로 제거한다. 이때, 스페이서(208)에 의해 반응하지 않는 Co층과 Ti층을 소정의 습식식각 공정으로 제거한다.
그런 다음, 상기한 바와 같은 결과물에 대해 2차 급속열처리 공정을 실시하여 게이트 전극(203)과 소스/드레인(209)의 표면에 선택적으로 코발트 실리사이드층(210)을 형성한다. 이때, 제2 열처리 공정은 800 ~ 850℃의 온도에서 10~40초의 시간 동안 진행할 수 있다.
다음으로, 도 2d에 도시된 바와 같이, 상기한 바와 같은 결과물의 스페이서(208)는 ONO 구조의 삼중막으로 되어 있는바, 최상부 산화막(Oxide)(207)을 제거하는 공정을 수행한다. 이때, NH4F : HF의 혼합액 또는 BHF(Buffered HF) 용액 중 어느 하나를 사용하여 30~60초의 시간 동안 습식식각 공정을 수행하여 제거할 수 있다. 이러한 ONO 구조의 최상부 산화막을 제거하는 공정을 수행함으로써 다음의 후속 공정에서 콘택 스탑 막이 기판(200) 하부의 채널 영역에 더욱 근접하게 형성될 수 있고, 따라서 채널 영역에 더 많은 응력(Stress)이 유도될 수 있다.
다음으로, 도 2e에 도시된 바와 같이, 상기한 바와 같은 결과물에 대해 게이트 전극(203)을 포함한 기판(200) 전면에 질화막(Nitride)을 이용하여 SiN의 콘택 정지 막(211)을 형성한다. 구체적으로, 콘택 정지 막(211)은 PE(Plasma Enhanced) CVD의 화학기상증착 방법을 사용하여 300~500℃의 온도에서 30~60초의 시간 동안 300~500Å 두께로 형성될 수 있다. 또한, 콘택 정지 막 증착시 바이어스 파워(Bias power)는 10 ~ 20 W를 인가하고, SiH4 : NH3 비율은 3:1 ~ 5:1로 설정한다. 이때, SiN은 바이어스 파워가 10~12W 정도로 줄어들수록 인장응력(Tensile stress)을 가지고, SiH4 비율이 NH3의 비율보다 커질수록 즉, SiH4 : NH3의 비율이 5 : 1 정도일 때 인장응력의 특성을 갖게 된다. 또한, SiN은 바이어스 파워가 18~20W 정도로 늘어날수록 압축응력(Compressive stress)을 가지고, SiH4 비율이 NH3의 비율보다 작아질수록 즉, SiH4 : NH3의 비율이 3 : 1 정도일 때 압축응력의 특성을 갖게 된다. 여기서는, 모스팻 트랜지스터가 NMOS일 경우를 도시한바, 트랜지스터의 형성이 완료된 상태에서 게이트 전극(203)을 포함한 기판(200) 전면 상에 인장 응력(Tensile stress)의 특성을 가지는 콘택 정지 막을 형성한다. 이때, 콘택 정지 막이 인장 응력을 갖게 하기 위하여 상기에서 설명한 바와 같이 바이어스 파워를 적게 주고 SiH4의 비율을 크게 하여 콘택 정지 막을 증착한다. 이러한 인장 응력의 특성을 가진 콘택 정지 막(211) 막을 형성하는 과정에서 실리콘 기판(200)의 채널 영역에도 인장 응력(213)이 가해짐에 따라 채널 영역의 격자 간 거리가 늘어난다. 이처럼 NMOS에서 채널 영역의 격자 간견이 늘어남에 따라 격자에 의한 전자 산란(Scattering)이 감소하게 되어 이동도가 향상하게 되는 것이다. 또한, 트랜지스터가 PMOS일 경우, 트랜지스터의 형성이 완료된 상태에서 게이트 전극(203)을 포함한 기판(200) 전면 상에 압축 응력의 특성을 가지는 콘택 정지 막을 형성한다. 이 때, 콘택 정지 막이 압축 응력을 갖게 하기 위하여 상기에서 설명한 바와 같이 바이어스 파워를 많이 주고 SiH4의 비율을 작게 하여 콘택 정지 막을 증착한다. 이러한 압축 응력의 특성을 가진 콘택 정지 막을 형성하는 과정에서 실리콘 기판(200)의 채널 영역에도 압축 응력이 가해짐에 따라 채널 영역이 격자 간격이 줄어들게 된다. 이처럼 PMOS에서 채널 영역의 격자 간격이 줄어듦에 따라 공극(Hole)의 이동도가 향상하게 되는 것이다. 또한, ONO 스페이서 구조의 최상부 산화막(Oxide)을 제거하여 콘택 정지 막(211)이 채널 영역에 더 근접하게 형성됨에 따라 채널에 더욱 큰 응력이 유도될 수 있어 전자 또는 정공의 이동도가 증가되고 결과적으로 트랜지스터의 구동 전류(Drive current : Idr)가 증가하는 효과를 얻을 수 있다.
지금까지 본 발명의 구체적인 구현예를 도면을 참조로 설명하였지만 이것은 본 발명이 속하는 기술분야에서 평균적 지식을 가진 자가 쉽게 이해할 수 있도록 하기 위한 것이고 발명의 기술적 범위를 제한하기 위한 것이 아니다. 따라서 본 발명의 기술적 범위는 특허청구범위에 기재된 사항에 의하여 정하여지며, 도면을 참조로 설명한 구현예는 본 발명의 기술적 사상과 범위 내에서 얼마든지 변형하거나 수정할 수 있다.
상기한 바와 같이 본 발명은, 트랜지스터의 형성이 완료된 상태에서 게이트 전극을 포함한 기판 전면 상에 인장 응력 특성을 갖는 콘택 정지 막을 적층하여 기판 하부의 채널 영역에 응력이 작용하도록 함으로써, 채널 영역의 기판 내에서 전 자 또는 정공의 이동도를 향상시켜 궁극적으로 트랜지스터의 구동 전류를 증가시킬 수 있게 된다.

Claims (8)

  1. 반도체 기판상에 게이트 절연막 및 게이트 전극을 순차적으로 형성하는 단계와,
    상기 게이트 전극 양측의 기판 활성 영역 표면에 LDD(Lightly Doped Drain) 영역을 형성하는 단계와,
    상기 게이트 전극의 양 측벽에 ONO(Oxide-Nitride-Oxide) 구조의 스페이서를 형성하는 단계와,
    상기 스페이서를 포함한 게이트 전극 양측의 기판 표면에 소스/드레인 영역을 형성하는 단계와,
    상기 게이트 전극 상부 및 상기 소스/드레인 영역의 상부에 실리사이드를 형성하는 단계와,
    상기 ONO 구조의 스페이서에서, 최상부의 산화막(Oxide)을 제거하는 단계와,
    상기 게이트 전극을 포함한 기판 전면 상에 콘택 정지 막(Contact stop layer)을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
  2. 제1항에서,
    상기 스페이서를 형성하는 단계에서, 상기 ONO 구조의 스페이서는 150~200Å두께의 산화막(Oxide), 150~200Å 두께의 질화막(Nitride) 및 300~500Å 두께의 산 화막(Oxide)을 포함하여 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 제1항에서,
    상기 최상부의 산화막(Oxide)을 제거하는 단계에서, 상기 산화막은 NH4F : HF의 혼합액 또는 BHF(Buffered HF)용액 중 어느 하나를 30~60초 동안 사용하여 습식식각 공정으로 제거되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 제3항에서,
    상기 NH4F : HF의 혼합액은 30 : 6의 비율로 혼합하여 사용하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 제1항에서,
    상기 콘택 정지 막은 PE(Plasma Enhanced) CVD 방법을 사용하여 바이어스 파워(Bias power)는 10 ~ 20 W을 사용하고, SiH4 : NH3 비율은 3:1 ~ 5:1로 설정하며, 300~500℃의 온도에서 30~60초 동안 300~500Å의 두께로 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  6. 제1항에서,
    상기 콘택 정지 막은 NMOS의 경우 바이어스 파워를 10~12W로 인가하고 SiH4 : NH3의 비율을 5 : 1로 혼합하여 형성하되, 인장응력의 특성을 가진 막으로 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  7. 제1항에서,
    상기 콘택 정지 막은 PMOS의 경우 바이어스 파워를 18~20W로 인가하고 SiH4 : NH3의 비율을 3 : 1로 혼합하여 형성하되, 압축응력의 특성을 가진 막으로 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  8. 제1항에서,
    상기 콘택 정지 막은 질화막(Nitride)을 사용하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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