JP4994581B2 - 半導体装置 - Google Patents
半導体装置 Download PDFInfo
- Publication number
- JP4994581B2 JP4994581B2 JP2004191405A JP2004191405A JP4994581B2 JP 4994581 B2 JP4994581 B2 JP 4994581B2 JP 2004191405 A JP2004191405 A JP 2004191405A JP 2004191405 A JP2004191405 A JP 2004191405A JP 4994581 B2 JP4994581 B2 JP 4994581B2
- Authority
- JP
- Japan
- Prior art keywords
- region
- stress
- film
- mos
- active region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000004065 semiconductor Substances 0.000 title claims description 94
- 239000000758 substrate Substances 0.000 claims description 83
- 238000002955 isolation Methods 0.000 claims description 76
- 239000011229 interlayer Substances 0.000 claims description 11
- 229910052581 Si3N4 Inorganic materials 0.000 description 44
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 44
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 39
- 229910052710 silicon Inorganic materials 0.000 description 39
- 239000010703 silicon Substances 0.000 description 39
- 239000010410 layer Substances 0.000 description 24
- 239000012535 impurity Substances 0.000 description 17
- 238000012986 modification Methods 0.000 description 17
- 230000004048 modification Effects 0.000 description 17
- 150000002500 ions Chemical class 0.000 description 16
- 239000012528 membrane Substances 0.000 description 13
- 238000009792 diffusion process Methods 0.000 description 12
- 238000005468 ion implantation Methods 0.000 description 11
- 229910021332 silicide Inorganic materials 0.000 description 9
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 9
- 238000002230 thermal chemical vapour deposition Methods 0.000 description 7
- 230000007423 decrease Effects 0.000 description 6
- 239000007789 gas Substances 0.000 description 6
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 5
- 229910052802 copper Inorganic materials 0.000 description 5
- 239000010949 copper Substances 0.000 description 5
- 238000000034 method Methods 0.000 description 5
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 229910052814 silicon oxide Inorganic materials 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 230000000295 complement effect Effects 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- 230000005669 field effect Effects 0.000 description 3
- 230000010354 integration Effects 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- 230000001133 acceleration Effects 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- MROCJMGDEKINLD-UHFFFAOYSA-N dichlorosilane Chemical compound Cl[SiH2]Cl MROCJMGDEKINLD-UHFFFAOYSA-N 0.000 description 2
- 238000002513 implantation Methods 0.000 description 2
- 238000001459 lithography Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 229910052757 nitrogen Inorganic materials 0.000 description 2
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- PZPGRFITIJYNEJ-UHFFFAOYSA-N disilane Chemical compound [SiH3][SiH3] PZPGRFITIJYNEJ-UHFFFAOYSA-N 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 1
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
- H01L29/7843—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being an applied insulating layer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
- H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
- H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/3115—Doping the insulating layers
- H01L21/31155—Doping the insulating layers by ion implantation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Manufacturing & Machinery (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Ceramic Engineering (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Element Separation (AREA)
Description
本発明の他の目的は,ゲート長方向,ゲート幅方向の応力を制御して、性能を向上した半導体装置を提供することである。
半導体基板と、
前記半導体基板に形成された素子分離領域と、
前記素子分離領域によって画定されたn型の第1活性領域と、
前記n型の第1活性領域上に形成されたp型ゲート電極と、
前記p型ゲート電極を覆って、前記第1活性領域上方に選択的に形成された圧縮応力膜と、
前記圧縮応力膜上に形成された層間絶縁膜と、
前記層間絶縁膜と前記圧縮応力膜を貫通して前記第1活性領域に達する開口部と、
前記開口部内に形成された導電性プラグと、
を有し、前記圧縮応力膜の端部は、ゲート長方向においても、ゲート幅方向においても、前記素子分離領域と前記第1活性領域との境界上に位置する半導体装置
が提供される。
図2A、2Bは、引張応力膜がMOSFET領域全体に形成された状態を示す断面図,平面図である。シリコン基板表面部にシャロートレンチアイソレーション(STI)で形成された素子分離領域STIが形成され、活性領域ARを画定する。活性領域AR表面上に絶縁ゲート電極G,その側面上にサイドウォールSWが形成される。絶縁ゲート電極構造を覆って,引張応力膜TSが形成される。なお,平面図ではサイドウォールSWは図示を省略している。以下同様である。
図2E、2Fは、引張応力膜がMOSFET領域中の素子分離領域STI上のみに残され、活性領域AR上からは除去されている状態を示す断面図、平面図である。シリコン表面上の絶縁ゲート電極G,その側面上のサイドウォールSWが構成する絶縁ゲート電極構造を覆って,引張応力膜TSが形成され、活性領域AR上からは除去されている。引張応力膜を除去した領域に点々を付して示している。その他の点は,図2A−2Dと同様である。
図3A、3Bは、圧縮応力膜がMOSFET領域全域に形成された状態を示す断面図,平面図である。シリコン表面上に絶縁ゲート電極G,その側面上にサイドウォールSWが形成され,この絶縁ゲート電極構造を覆って,圧縮応力膜CSが形成される。絶縁ゲート電極構造両側においては,圧縮応力膜CS1,CS2が基板表面に接しているが、絶縁ゲート電極構造においては圧縮応力膜は基板表面から離れ,応力解放部V2を構成している。従って,拡がろうとする圧縮応力膜パターンCS1,CS2が矢印で示すような応力を印加し、絶縁ゲート電極下のチャネル領域は内側に向かう力を受け,圧縮応力が印加される。
図4Aは,上述の検討結果をまとめて示す表である。MOSFET領域上に応力膜を形成し,応力を選択的に解放した時,ゲート長方向,深さ方向,ゲート幅方向に生じる歪を示す。なお,深さ方向の歪は,ゲート長方向の歪と相補的である。半導体装置において,所望の歪を得ようとするときは,この表に従って応力膜を選べばよい。(001)面シリコン基板の上に形成したMOSFETで、ゲート長方向が〈110〉方向の場合、nーMOSはゲート長方向,ゲート幅方向で引張歪がオン電流を増加し、p−MOSはゲート長方向の圧縮歪,ゲート幅方向の引張歪がオン電流を増加させる。
絶縁ゲート電極Gn、Gpを覆って,シリコン基板上に圧縮応力を有する窒化シリコン膜32を堆積する。例えば,シリコンソースガスとしてSiH4を100〜1000sccm、窒素ソースガスとしてNH3を500〜10000sccm、その他のガスとしてAr+N2を500〜10000sccm流し,圧力0.1〜400toorで、RF電力100〜1000Wのプラズマを生じさせ、PECVDで圧縮応力約1.4GPa,厚さ約80nmの窒化シリコン膜32を堆積する。
図7C、7Dに示すように、Geイオンを加速エネルギ100keV,ドーズ量5×1014atoms/cm2で注入し、p−MOS領域の素子分離領域12上の圧縮応力窒化シリコン膜32中の圧縮応力を解放する。図7Cはゲート長方向の断面図,図7Dはゲート幅方向の断面図である。
図9C、9Dに示すように、圧縮応力窒化シリコン膜32をエッチングして、p−MOS領域の素子分離領域12上の圧縮応力窒化シリコン膜32中の圧縮応力を解放する。図9Cはゲート長方向の断面図、図9Dはゲート幅方向の断面図である。p−MOS領域の活性領域AR2上に残る圧縮応力窒化シリコン膜32により,絶縁ゲート電極Gp下方のチャネル領域にはゲート長方向の圧縮応力が印加される。
図10Aに示すように、半導体基板11に前述の実施例同様の工程により、n−MOSFET、p−MOSFETを作成する。ゲート電極構造を覆って、半導体基板上に圧縮応力を有する窒化シリコン膜のコンタクトエッチストッパ膜32を堆積する。
(付記1)(1)
pチャネル型トランジスタ領域を有する半導体基板と、
前記半導体基板表面部に形成され、前記pチャネル型トランジスタ領域内にpチャネル型活性領域を画定する素子分離領域と、
前記pチャネル型活性領域を横断して,前記半導体基板上方に形成され、下方にpチャネル領域を画定するpチャネル型ゲート電極構造と、
前記pチャネル型ゲート電極構造を覆って、前記pチャネル型活性領域上方に選択的に形成された圧縮応力膜と、
前記pチャネル型トランジスタ領域の素子分離領域上方に選択的に形成され,前記圧縮応力膜の応力を解放している応力解放領域と、
を有し、前記pチャネル型活性領域上方の前記圧縮応力膜が前記pチャネル領域にゲート長方向の圧縮応力を印加し、前記圧縮応力膜と前記応力解放領域が前記pチャネル領域にゲート幅方向の引張応力を印加する半導体装置。
前記圧縮応力膜が、窒化シリコン膜である付記1記載の半導体装置。
(付記3)(2)
前記応力解放領域が、イオン注入領域または前記圧縮応力膜を除去した領域で形成される付記1記載の半導体装置。
前記イオン注入領域が、電気的に不活性な不純物イオンを注入された領域である付記3記載の半導体装置。
前記応力解放領域が、前記圧縮応力膜を除去した領域で形成され、さらに前記pチャネル型トランジスタ領域の素子分離領域上に選択的に形成された引張応力膜を有し,前記引張応力膜も前記pチャネル領域にゲート幅方向の引張応力を印加する付記1記載の半導体装置。
前記圧縮応力膜がプラズマCVDで形成された窒化シリコン膜であり,前記引張応力膜が熱CVDで形成された窒化シリコン膜である付記5記載の半導体装置。
前記半導体基板がnチャネル型トランジスタ領域も有し、
前記素子分離領域が、前記nチャネル型トランジスタ領域内にnチャネル型活性領域を画定し、
さらに、
前記nチャネル型活性領域を横断して,前記半導体基板上方に形成され、下方にnチャネル領域を画定するnチャネル型ゲート電極構造と、
前記nチャネル型ゲート電極構造を覆って,前記nチャネル型トランジスタ領域上方に形成された絶縁膜と、
を有する付記1〜4のいずれか1項記載の半導体装置。
前記絶縁膜が窒化シリコン膜である付記7記載の半導体装置。
(付記9)(6)
前記絶縁膜が,引張応力を有する膜であり、前記nチャネル領域にゲート長方向の引っ張り応力を印加する付記8記載の半導体装置。
前記絶縁膜が,前記圧縮応力膜と同一の膜であり,全域で応力が解放されている付記7記載の半導体装置。
pチャネル型トランジスタ領域を有する半導体基板と、
前記半導体基板表面部に形成され、前記pチャネル型トランジスタ領域内にpチャネル型活性領域を画定する素子分離領域と、
前記pチャネル型活性領域を横断して,前記半導体基板上方に形成され、下方にpチャネル領域を画定するpチャネル型ゲート電極構造と、
前記pチャネル型トランジスタ領域の素子分離領域上方に選択的に形成された引張応力膜と、
前記pチャネル型ゲート電極構造を覆って、前記pチャネル型活性領域上方に選択的に形成され,前記引張応力膜と同一膜で形成され、応力が解放されている絶縁膜と、
を有し、前記pチャネル型トランジスタ領域の素子分離領域上方の前記引張応力膜が前記pチャネル領域にゲート幅方向の引張応力を印加する半導体装置。
前記引張応力膜と,前記絶縁膜とが窒化シリコン膜である付記11記載の半導体装置。
(付記13)(9)
前記半導体基板がnチャネル型トランジスタ領域も有し、
前記素子分離領域が、前記nチャネル型トランジスタ領域内にnチャネル型活性領域を画定し、
さらに、
前記nチャネル型活性領域を横断して,前記半導体基板上方に形成され、下方にnチャネル領域を画定するnチャネル型ゲート電極構造と、
前記nチャネル型ゲート電極構造を覆って,前記nチャネル型トランジスタ領域上方に形成され,前記引張応力膜と同一膜で形成された引張応力膜と、
を有する付記11記載の半導体装置。
前記半導体基板が、(001)面を有するシリコン基板であり、前記ゲート長方向が〈110〉方向である付記1〜13のいずれか1項記載の半導体装置。
nチャネル型トランジスタ領域、pチャネル型トランジスタ領域を有する半導体基板と、
前記半導体基板表面部に形成され、前記nチャネル型トランジスタ領域内にn−MOS活性領域を画定し、前記pチャネル型トランジスタ領域内にp−MOS活性領域を画定する素子分離領域と、
前記n−MOS活性領域の中間部を横断して,前記半導体基板上方に形成され,下方にn−MOSチャネル領域を画定するn−MOSゲート電極構造と、
前記p−MOS活性領域の中間部を横断して,前記半導体基板上方に形成され、下方にp−MOSチャネル領域を画定するp−MOSゲート電極構造と、
前記n−MOSゲート電極構造、p−MOSゲート電極構造を覆って、前記半導体基板上方に形成され,引張応力を有するコンタクトエッチストッパ膜と、
前記pチャネル型トランジスタ領域のp−MOS活性領域上方で選択的に前記コンタクトエッチストッパ膜中に形成され,前記コンタクトエッチストッパ膜の応力を解放する応力解放領域と、
を有し、前記nチャネル型トランジスタ領域上方のコンタクトエッチストッパ膜が前記n−MOSチャネル領域のゲート長方向に引張応力を印加し,前記pチャネル型トランジスタ領域の前記応力解放領域が前記p−MOSチャネル領域にゲート幅方向の引張応力を印加する半導体装置。
前記応力解放領域が、イオン注入領域で形成される付記15記載の半導体装置。
(付記17)
nチャネル型トランジスタ領域、pチャネル型トランジスタ領域を有する半導体基板と、
前記半導体基板表面部に形成され、前記nチャネル型トランジスタ領域内にn−MOS活性領域を画定し、前記pチャネル型トランジスタ領域内にp−MOS活性領域を画定する素子分離領域と、
前記n−MOS活性領域の中間部を横断して,前記半導体基板上方に形成され、下方にn−MOSチャネル領域を画定するn−MOSゲート電極構造と、
前記p−MOS活性領域の中間部を横断して,前記半導体基板上方に形成され、下方にp−MOSチャネル領域を画定するp−MOSゲート電極構造と、
前記n−MOSゲート電極構造を覆って,前記nチャネル型トランジスタ領域上方に形成され、引張応力を有する第1コンタクトエッチストッパ膜と、
前記pチャネル型トランジスタ領域を覆って,前記pチャネル型トランジスタ領域上方に形成され,圧縮応力を有する第2コンタクトエッチストッパ膜と、
前記pチャネル型トランジスタ領域の前記素子分離領域上方で選択的に前記第2コンタクトエッチストッパ膜中に形成され,前記第2コンタクトエッチストッパ膜の圧縮応力を解放する応力解放領域と、
を有し、前記第1コンタクトエッチストッパ膜が前記n−MOSチャネル領域のゲート長方向に引張応力を印加し、前記p−MOS活性領域上方の第2コンタクトエッチストッパ膜が前記p−MOSチャネル領域にゲート長方向の圧縮応力を印加し、前記応力解放領域と前記p−MOS活性領域上方の第2コンタクトエッチストッパ膜とが前記p−MOSチャネル領域にゲート幅方向の引張応力を印加する半導体装置。
前記応力解放領域が,前記第2コンタクトエッチストッパ膜が除去された領域またはイオン注入領域で形成されている付記17記載の半導体装置。
nチャネル型トランジスタ領域、pチャネル型トランジスタ領域を有する半導体基板と、
前記半導体基板表面部に形成され、前記nチャネル型トランジスタ領域内にn−MOS活性領域を画定し、前記pチャネル型トランジスタ領域内にp−MOS活性領域を画定する素子分離領域と、
前記n−MOS活性領域の中間部を横断して,前記半導体基板上方に形成され,下方にn−MOSチャネル領域を画定するn−MOSゲート電極構造と、
前記p−MOS活性領域の中間部を横断して,前記半導体基板上方に形成され、下方にp−MOSチャネル領域を画定するp−MOSゲート電極構造と、
前記n−MOSゲート電極構造、p−MOS電極構造を覆って、前記半導体基板上方に形成され,圧縮応力を有するコンタクトエッチストッパ膜と、
前記nチャネル型トランジスタ領域の全域と、前記pチャネル型トランジスタ領域の素子分離領域上方で選択的に前記コンタクトエッチストッパ膜中に形成され,前記コンタクトエッチストッパ膜の応力を解放する応力解放領域と、
を有し、前記pチャネル型トランジスタ領域上方の前記コンタクトエッチストッパ膜が前記p−MOSチャネル領域のゲート長方向に圧縮応力を印加し、前記p−MOS活性領域上方のコンタクトエッチストッパ膜と前記応力解放領域が前記p−MOSチャネル領域にゲート幅方向の引張応力を印加する半導体装置。
前記応力解放領域が、イオン注入領域で形成されている付記19記載の半導体装置。
(付記21)
nチャネル型トランジスタ領域、pチャネル型トランジスタ領域を有する半導体基板と、
前記半導体基板表面部に形成され、前記nチャネル型トランジスタ領域内にn−MOS活性領域を画定し、前記pチャネル型トランジスタ領域内にp−MOS活性領域を画定する素子分離領域と、
前記n−MOS活性領域の中間部を横断して,前記半導体基板上方に形成され,下方にn−MOSチャネル領域を画定するn−MOSゲート電極構造と、
前記p−MOS活性領域の中間部を横断して,前記半導体基板上方に形成され、下方にp−MOSチャネル領域を画定するp−MOSゲート電極構造と、
前記nチャネル型トランジスタ領域と前記pチャネル型トランジスタ領域の素子分離領域を覆って、前記半導体基板上方に形成され、引張応力を有する第1コンタクトエッチストッパ膜と、
前記p−MOS活性領域を覆って,前記半導体基板上方に形成され、圧縮応力を有する第2コンタクトエッチストッパ膜と、
を有し、前記第1コンタクトエッチストッパ膜が前記n−MOSチャネル領域のゲート長方向に引張応力を印加し、前記第2コンタクトエッチストッパ膜が前記p−MOSチャネル領域にゲート長方向の圧縮応力を印加し、前記pチャネル型トランジスタ領域の素子分離領域上の第1コンタクトエッチストッパ膜と前記p−MOS活性領域上の第2コンタクトエッチストッパ膜とが、前記p−MOSチャネル領域にゲート幅方向の引張応力を印加する半導体装置。
前記素子分離領域が、前記pチャネル型トランジスタ領域に前記p−MOS活性領域と、隣接する他のp−MOS活性領域とを画定し、前記応力解放領域が、前記p−MOS活性領域と前記他のp−MOS活性領域のゲート幅方向に関して前記素子分離領域上に形成されている付記17〜20のいずれか1項記載の半導体装置。
前記イオン注入領域が、電気的に不活性な不純物イオンを注入された領域である付記16、18、20のいずれか1項記載の半導体装置。
前記半導体基板が、(001)面を有するシリコン基板であり、前記ゲート長方向が〈110〉方向である付記15〜23のいずれか1項記載の半導体装置。
CS 圧縮応力膜
V 応力解放箇所
Sub 半導体基板
AR 活性領域
G ゲート電極構造
SW サイドウォール
11 シリコン基板
13 pウエル
14 nウエル
15 ゲート絶縁膜
16 多結晶シリコン膜
18 n型ソース/ドレイン拡散層
19 p型ソース/ドレイン拡散層
21 引張応力内蔵窒化シリコン膜
Ex エクステンション領域
23 層間絶縁膜
25 導電性プラグ
27 層間絶縁膜
28 銅配線
30 層間絶縁膜
31 デュアルダマシン銅配線
32 圧縮応力内蔵窒化シリコン膜
PR レジストパターン
Claims (4)
- 半導体基板と、
前記半導体基板に形成された素子分離領域と、
前記素子分離領域によって画定されたn型の第1活性領域と、
前記n型の第1活性領域上に形成されたp型ゲート電極と、
前記p型ゲート電極を覆って、前記第1活性領域上方に選択的に形成された圧縮応力膜と、
前記圧縮応力膜上に形成された層間絶縁膜と、
前記層間絶縁膜と前記圧縮応力膜を貫通して前記第1活性領域に達する開口部と、
前記開口部内に形成された導電性プラグと、
を有し、前記圧縮応力膜の端部は、ゲート長方向においても、ゲート幅方向においても、前記素子分離領域と前記第1活性領域との境界上に位置する半導体装置。 - さらに前記素子分離領域上に選択的に形成された引張応力膜を有する請求項1記載の半導体装置。
- 前記素子分離領域が、前記半導体基板内にp型の第2活性領域を画定し、
さらに、
前記p型の第2活性領域上に形成されたn型ゲート電極と、
前記n型ゲート電極を覆って,前記第2活性領域上方に形成された絶縁膜と、
を有する請求項1または2記載の半導体装置。 - 前記絶縁膜が,引張応力を有する膜である請求項3記載の半導体装置。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004191405A JP4994581B2 (ja) | 2004-06-29 | 2004-06-29 | 半導体装置 |
US10/970,160 US7423330B2 (en) | 2004-06-29 | 2004-10-22 | Semiconductor device with strain |
US12/219,882 US7719090B2 (en) | 2004-06-29 | 2008-07-30 | Semiconductor device with strain |
US12/754,898 US8102030B2 (en) | 2004-06-29 | 2010-04-06 | Semiconductor device with strain |
US13/329,606 US8338919B2 (en) | 2004-06-29 | 2011-12-19 | Semiconductor device with strain |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004191405A JP4994581B2 (ja) | 2004-06-29 | 2004-06-29 | 半導体装置 |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2010216640A Division JP5310685B2 (ja) | 2010-09-28 | 2010-09-28 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2006013322A JP2006013322A (ja) | 2006-01-12 |
JP4994581B2 true JP4994581B2 (ja) | 2012-08-08 |
Family
ID=35504677
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004191405A Expired - Lifetime JP4994581B2 (ja) | 2004-06-29 | 2004-06-29 | 半導体装置 |
Country Status (2)
Country | Link |
---|---|
US (4) | US7423330B2 (ja) |
JP (1) | JP4994581B2 (ja) |
Families Citing this family (51)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4994581B2 (ja) * | 2004-06-29 | 2012-08-08 | 富士通セミコンダクター株式会社 | 半導体装置 |
JP4444027B2 (ja) * | 2004-07-08 | 2010-03-31 | 富士通マイクロエレクトロニクス株式会社 | nチャネルMOSトランジスタおよびCMOS集積回路装置 |
US7193254B2 (en) * | 2004-11-30 | 2007-03-20 | International Business Machines Corporation | Structure and method of applying stresses to PFET and NFET transistor channels for improved performance |
DE102004057762B4 (de) * | 2004-11-30 | 2010-11-11 | Advanced Micro Devices Inc., Sunnyvale | Verfahren zur Herstellung einer Halbleiterstruktur mit Ausbilden eines Feldeffekttransistors mit einem verspannten Kanalgebiet |
US7348635B2 (en) * | 2004-12-10 | 2008-03-25 | International Business Machines Corporation | Device having enhanced stress state and related methods |
US8486487B2 (en) * | 2005-02-17 | 2013-07-16 | Konica Minolta Holdings, Inc. | Gas barrier film, gas barrier film manufacturing method, resin substrate for organic electroluminescent device using the aforesaid gas barrier film, and organic electroluminescent device using the aforementioned gas barrier film |
JP4486056B2 (ja) * | 2005-07-20 | 2010-06-23 | パナソニック株式会社 | 半導体装置およびその製造方法 |
CN1901194A (zh) * | 2005-07-20 | 2007-01-24 | 松下电器产业株式会社 | 半导体装置及其制造方法 |
US7589385B2 (en) * | 2005-07-26 | 2009-09-15 | United Microelectronics Corp. | Semiconductor CMOS transistors and method of manufacturing the same |
US7420202B2 (en) * | 2005-11-08 | 2008-09-02 | Freescale Semiconductor, Inc. | Electronic device including a transistor structure having an active region adjacent to a stressor layer and a process for forming the electronic device |
JP2007141977A (ja) * | 2005-11-16 | 2007-06-07 | Matsushita Electric Ind Co Ltd | 半導体装置 |
JP4951978B2 (ja) * | 2006-01-13 | 2012-06-13 | ソニー株式会社 | 半導体装置及びその製造方法 |
JP4899085B2 (ja) * | 2006-03-03 | 2012-03-21 | 富士通セミコンダクター株式会社 | 半導体装置およびその製造方法 |
US7485515B2 (en) * | 2006-04-17 | 2009-02-03 | United Microelectronics Corp. | Method of manufacturing metal oxide semiconductor |
JP4960007B2 (ja) * | 2006-04-26 | 2012-06-27 | 株式会社東芝 | 半導体装置及び半導体装置の製造方法 |
JP5080844B2 (ja) * | 2006-05-19 | 2012-11-21 | パナソニック株式会社 | 半導体装置及びその製造方法 |
US8354726B2 (en) * | 2006-05-19 | 2013-01-15 | Panasonic Corporation | Semiconductor device and method for fabricating the same |
US20070281405A1 (en) * | 2006-06-02 | 2007-12-06 | International Business Machines Corporation | Methods of stressing transistor channel with replaced gate and related structures |
JP2007329295A (ja) * | 2006-06-08 | 2007-12-20 | Hitachi Ltd | 半導体及びその製造方法 |
US7824968B2 (en) * | 2006-07-17 | 2010-11-02 | Chartered Semiconductor Manufacturing Ltd | LDMOS using a combination of enhanced dielectric stress layer and dummy gates |
JP5114892B2 (ja) * | 2006-08-25 | 2013-01-09 | ソニー株式会社 | 半導体装置 |
US7462522B2 (en) * | 2006-08-30 | 2008-12-09 | International Business Machines Corporation | Method and structure for improving device performance variation in dual stress liner technology |
JP2008066484A (ja) * | 2006-09-06 | 2008-03-21 | Fujitsu Ltd | Cmos半導体装置とその製造方法 |
KR100752201B1 (ko) * | 2006-09-22 | 2007-08-27 | 동부일렉트로닉스 주식회사 | 반도체 소자의 제조 방법 |
JP2008103607A (ja) * | 2006-10-20 | 2008-05-01 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
US8569858B2 (en) | 2006-12-20 | 2013-10-29 | Freescale Semiconductor, Inc. | Semiconductor device including an active region and two layers having different stress characteristics |
US20080169510A1 (en) * | 2007-01-17 | 2008-07-17 | International Business Machines Corporation | Performance enhancement on both nmosfet and pmosfet using self-aligned dual stressed films |
US7843011B2 (en) * | 2007-01-31 | 2010-11-30 | Freescale Semiconductor, Inc. | Electronic device including insulating layers having different strains |
CN101641779B (zh) * | 2007-03-29 | 2012-02-08 | 富士通半导体股份有限公司 | 半导体器件及其制造方法 |
US20080246061A1 (en) * | 2007-04-03 | 2008-10-09 | United Microelectronics Corp. | Stress layer structure |
US20110241212A1 (en) * | 2007-04-03 | 2011-10-06 | United Microelectronics Corp. | Stress layer structure |
JP5168274B2 (ja) | 2007-05-14 | 2013-03-21 | 富士通セミコンダクター株式会社 | 半導体装置の製造方法 |
US20090215277A1 (en) * | 2008-02-26 | 2009-08-27 | Tung-Hsing Lee | Dual contact etch stop layer process |
JP5163311B2 (ja) | 2008-06-26 | 2013-03-13 | 富士通セミコンダクター株式会社 | 半導体装置及びその製造方法 |
DE102008054075B4 (de) * | 2008-10-31 | 2010-09-23 | Advanced Micro Devices, Inc., Sunnyvale | Halbleiterbauelement mit Abgesenktem Drain- und Sourcebereich in Verbindung mit einem Verfahren zur komplexen Silizidherstellung in Transistoren |
US8216904B2 (en) * | 2008-12-31 | 2012-07-10 | St Microelectronics, Inc. | Strained transistor and method for forming the same |
CN102254914B (zh) * | 2010-05-20 | 2013-03-13 | 中国科学院微电子研究所 | 一种半导体结构及其形成方法 |
US9202913B2 (en) * | 2010-09-30 | 2015-12-01 | Institute of Microelectronics, Chinese Academy of Sciences | Method for manufacturing semiconductor structure |
CN102956558A (zh) * | 2011-08-23 | 2013-03-06 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件的制作方法 |
CN102751197B (zh) * | 2012-06-21 | 2015-05-20 | 上海华力微电子有限公司 | Nmos器件制作方法 |
US20140042549A1 (en) * | 2012-08-09 | 2014-02-13 | Globalfoundries Inc. | Methods of forming stress-inducing layers on semiconductor devices |
US8962430B2 (en) | 2013-05-31 | 2015-02-24 | Stmicroelectronics, Inc. | Method for the formation of a protective dual liner for a shallow trench isolation structure |
FR3007198B1 (fr) * | 2013-06-13 | 2015-06-19 | St Microelectronics Rousset | Composant, par exemple transistor nmos, a region active a contraintes en compression relachees, et procede de fabrication |
US9728637B2 (en) | 2013-11-14 | 2017-08-08 | Taiwan Semiconductor Manufacturing Co., Ltd. | Mechanism for forming semiconductor device with gate |
FR3018139B1 (fr) | 2014-02-28 | 2018-04-27 | Stmicroelectronics (Rousset) Sas | Circuit integre a composants, par exemple transistors nmos, a regions actives a contraintes en compression relachees |
FR3018952B1 (fr) * | 2014-03-21 | 2016-04-15 | Stmicroelectronics Rousset | Structure integree comportant des transistors mos voisins |
CN104979208B (zh) * | 2014-04-08 | 2018-03-20 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件的制造方法 |
FR3025335B1 (fr) | 2014-08-29 | 2016-09-23 | Stmicroelectronics Rousset | Procede de fabrication d'un circuit integre rendant plus difficile une retro-conception du circuit integre et circuit integre correspondant |
US10192985B2 (en) * | 2015-07-21 | 2019-01-29 | Taiwan Semiconductor Manufacturing Co., Ltd. | FinFET with doped isolation insulating layer |
KR102292812B1 (ko) | 2015-08-18 | 2021-08-23 | 삼성전자주식회사 | 반도체 장치 |
CN107611012B (zh) * | 2017-08-31 | 2020-10-02 | 长江存储科技有限责任公司 | 一种预制背面薄膜的应力控制方法及结构 |
Family Cites Families (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4597479B2 (ja) * | 2000-11-22 | 2010-12-15 | ルネサスエレクトロニクス株式会社 | 半導体装置及びその製造方法 |
JP2003086708A (ja) | 2000-12-08 | 2003-03-20 | Hitachi Ltd | 半導体装置及びその製造方法 |
JP2003060076A (ja) * | 2001-08-21 | 2003-02-28 | Nec Corp | 半導体装置及びその製造方法 |
JP2003197906A (ja) * | 2001-12-28 | 2003-07-11 | Fujitsu Ltd | 半導体装置および相補型半導体装置 |
JP3782021B2 (ja) * | 2002-02-22 | 2006-06-07 | 株式会社東芝 | 半導体装置、半導体装置の製造方法、半導体基板の製造方法 |
JP4173672B2 (ja) | 2002-03-19 | 2008-10-29 | 株式会社ルネサステクノロジ | 半導体装置及びその製造方法 |
US7022561B2 (en) * | 2002-12-02 | 2006-04-04 | Taiwan Semiconductor Manufacturing Company, Ltd. | CMOS device |
US6974981B2 (en) * | 2002-12-12 | 2005-12-13 | International Business Machines Corporation | Isolation structures for imposing stress patterns |
US7045408B2 (en) * | 2003-05-21 | 2006-05-16 | Intel Corporation | Integrated circuit with improved channel stress properties and a method for making it |
JP4557508B2 (ja) * | 2003-06-16 | 2010-10-06 | パナソニック株式会社 | 半導体装置 |
US6939814B2 (en) * | 2003-10-30 | 2005-09-06 | International Business Machines Corporation | Increasing carrier mobility in NFET and PFET transistors on a common wafer |
US6943391B2 (en) * | 2003-11-21 | 2005-09-13 | Taiwan Semiconductor Manufacturing Company, Ltd. | Modification of carrier mobility in a semiconductor device |
US7190033B2 (en) * | 2004-04-15 | 2007-03-13 | Taiwan Semiconductor Manufacturing Company, Ltd. | CMOS device and method of manufacture |
JP4994581B2 (ja) * | 2004-06-29 | 2012-08-08 | 富士通セミコンダクター株式会社 | 半導体装置 |
-
2004
- 2004-06-29 JP JP2004191405A patent/JP4994581B2/ja not_active Expired - Lifetime
- 2004-10-22 US US10/970,160 patent/US7423330B2/en active Active
-
2008
- 2008-07-30 US US12/219,882 patent/US7719090B2/en active Active
-
2010
- 2010-04-06 US US12/754,898 patent/US8102030B2/en active Active
-
2011
- 2011-12-19 US US13/329,606 patent/US8338919B2/en active Active
Also Published As
Publication number | Publication date |
---|---|
US8338919B2 (en) | 2012-12-25 |
US8102030B2 (en) | 2012-01-24 |
US20050285137A1 (en) | 2005-12-29 |
US20080296635A1 (en) | 2008-12-04 |
JP2006013322A (ja) | 2006-01-12 |
US7719090B2 (en) | 2010-05-18 |
US20100193846A1 (en) | 2010-08-05 |
US20120091534A1 (en) | 2012-04-19 |
US7423330B2 (en) | 2008-09-09 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4994581B2 (ja) | 半導体装置 | |
JP4173672B2 (ja) | 半導体装置及びその製造方法 | |
JP4932795B2 (ja) | 半導体装置及びその製造方法 | |
US7737495B2 (en) | Semiconductor device having inter-layers with stress levels corresponding to the transistor type | |
JP5163311B2 (ja) | 半導体装置及びその製造方法 | |
JP5135992B2 (ja) | 半導体装置およびその製造方法 | |
US20120256265A1 (en) | Semiconductor device and manufacturing method thereof | |
JP2008192686A (ja) | 半導体装置及びその製造方法 | |
JP2007141912A (ja) | 半導体装置及びその製造方法 | |
WO2011048714A1 (ja) | 半導体装置及びその製造方法 | |
JP2008066484A (ja) | Cmos半導体装置とその製造方法 | |
JP2007324391A (ja) | 半導体装置及びその製造方法 | |
US7898036B2 (en) | Semiconductor device and process for manufacturing the same | |
JP5282570B2 (ja) | 半導体装置及びその製造方法 | |
JP2008140854A (ja) | 半導体装置及びその製造方法 | |
JP2007158220A (ja) | 半導体装置の製造方法 | |
JP2008130963A (ja) | 半導体装置及びその製造方法 | |
JP2006059980A (ja) | 半導体装置及びその製造方法 | |
JP5310685B2 (ja) | 半導体装置 | |
JP4859884B2 (ja) | 半導体装置及びその製造方法 | |
KR100724574B1 (ko) | 식각저지막을 갖는 반도체 소자 및 그의 제조방법 | |
JP4630235B2 (ja) | 半導体装置及びその製造方法 | |
JP2009200095A (ja) | 薄膜およびその薄膜を用いた半導体装置の製造方法 | |
KR100631998B1 (ko) | 박막과 이의 제조 방법 및 이를 이용한 반도체 장치의제조 방법 | |
JP2005252010A (ja) | 半導体装置およびその製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20070424 |
|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20080729 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20091026 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20091104 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20091225 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20100629 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100928 |
|
A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20101006 |
|
A912 | Re-examination (zenchi) completed and case transferred to appeal board |
Free format text: JAPANESE INTERMEDIATE CODE: A912 Effective date: 20110408 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20120410 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20120509 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150518 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 4994581 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |