JP2006059980A - 半導体装置及びその製造方法 - Google Patents

Abstract

【課題】 相補型半導体装置の電流駆動能力を向上させる。
【解決手段】 シリコン基板１１に素子分離１２を形成し、ｐ型ウェル１３とｎ型ウェル１４を形成する。ＮＭＩＳ領域及びＰＭＩＳ領域のシリコン基板１１上にゲート絶縁膜１５を介してゲート電極１６を形成する。ｎ型及びｐ型エクステンション領域１７，１８を形成した後、ゲート電極１６側壁にサイドウォール１９を形成し、ｎ型及びｐ型ソース／ドレイン領域２１，２２を形成する。酸化防止膜２３上にシリコン膜２４を形成し、該シリコン膜２４を熱酸化により体積膨張させてシリコン酸化膜２５を形成する。シリコン酸化膜２５をパターニングして、ＮＭＩＳ領域のゲート電極１６上及びＰＭＩＳ領域のｐ型ソース／ドレイン領域２２上に圧縮応力誘起膜２５ａ，２５ｂを形成する。
【選択図】 図３

Description

本発明は、相補型半導体装置及びその製造方法に係り、特に電流駆動能力の向上に関する。

近年、ＭＩＳＦＥＴ（metal insulator semiconductor field effect transistor）等の半導体装置の高速化・高性能化を実現するため、半導体装置の微細化が進んでいる。この半導体装置の微細化に伴い、エクステンション領域がより浅く形成されるようになり、チャネル部の不純物濃度が高くなっている。これにより、エクステンション領域のシート抵抗が増大し、さらにチャネル部のキャリア移動度が不純物散乱により低下してしまう。すなわち、半導体装置が微細化されると、電流駆動能力が低下してしまうという問題があった。

従来、ＣＭＯＳＦＥＴのｎＦＥＴの電流駆動能力を改善する手法が提案されている（例えば、非特許文献１参照。）。
また、ｎＦＥＴとｐＦＥＴの上面に、異なる応力を有するＳｉＮ膜を応力制御膜として形成する手法が提案されている（例えば、特許文献１参照。）。

K.Ota、外７名，"Novel Locally Strained Channel Technique for High Performance 55nm CMOS"，IEDM Tech. Dig. 2002，p.27-30 特開２００３−８６７０８号公報（図１）

しかしながら、上記非特許文献１の手法では、Ｎ型，Ｐ型の区別なく全体に一様な方向の応力しか誘起することができないため、１つの導電型のＦＥＴの電流駆動能力の改善にとどまってしまうという問題があった。
また、上記特許文献１の手法では、ｎＦＥＴとｐＦＥＴとで異なる膜を作り分けており、工程数が多く、製造コストが増加してしまうという問題があった。さらに、応力窒化膜として用いられた窒化膜は水素を多量に含有するため、熱工程で容易に水素を放出してしまい、この水素によりＭＩＳＦＥＴの信頼性が劣化してしまうという問題があった。

本発明は、上記従来の課題を解決するためになされたもので、信頼性を劣化させることなく、相補型半導体装置の電流駆動能力を改善することを目的とする。

本発明に係る半導体装置は、ｎ型回路領域とｐ型回路領域とを有する相補型の半導体装置であって、
前記ｎ型及びｐ型回路領域の基板上にゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極の側壁を覆うサイドウォールと、
前記ｎ型回路領域の前記ゲート電極に対して自己整合的に形成されたｎ型エクステンション領域と、
前記ｐ型回路領域の前記ゲート電極に対して自己整合的に形成されたｐ型エクステンション領域と、
前記ｎ型回路領域の前記サイドウォールに対して自己整合的に形成されたｎ型ソース／ドレイン領域と、
前記ｐ型回路領域の前記サイドウォールに対して自己整合的に形成されたｐ型ソース／ドレイン領域と、
前記ｎ型回路領域の前記ゲート電極上、及び前記ｐ型ソース／ドレイン領域上に形成された圧縮応力誘起膜とを備えたことを特徴とするものである。

本発明に係る半導体装置において、
前記圧縮応力誘起膜が熱酸化膜であることが好適である。

本発明に係る半導体装置の製造方法は、ｎ型回路領域とｐ型回路領域とを有する相補型の半導体装置の製造方法であって、
前記ｎ型回路領域の基板上層にｐ型ウェルを形成し、前記ｐ型回路領域の基板上層にｎ型ウェルを形成する工程と、
前記基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に導電性を有するゲート電極材料膜を形成する工程と、
前記ゲート電極材料膜をパターニングすることにより前記ｎ型及びｐ型回路領域にゲート電極を形成した後、前記ゲート絶縁膜をパターニングする工程と、
前記ゲート電極をマスクとして前記ｐ型ウェルにｎ型不純物を注入した後、該ｎ型不純物を活性化させる熱処理を行うことにより、前記ｐ型ウェル上層にｎ型エクステンション領域を形成する工程と、
前記ゲート電極をマスクとして前記ｎ型ウェルにｐ型不純物を注入した後、該ｐ型不純物を活性化させる熱処理を行うことにより、前記ｎ型ウェル上層にｐ型エクステンション領域を形成する工程と、
前記ｎ型及びｐ型エクステンション領域を形成した後、前記ゲート電極の側壁を覆うサイドウォールを形成する工程と、
前記サイドウォール及びゲート電極をマスクとして、前記ｐ型ウェルにｎ型不純物を注入し、該ｎ型不純物を活性化させる熱処理を行うことにより、前記ｐ型ウェル上層にｎ型ソース／ドレイン領域を形成する工程と、
前記サイドウォール及びゲート電極をマスクとして、前記ｎ型ウェルにｐ型不純物を注入し、該ｐ型不純物を活性化させる熱処理を行うことにより、前記ｎ型ウェルにｐ型ソース／ドレイン領域を形成する工程と、
前記ｎ型回路領域の前記ゲート電極上、及び前記ｐ型ソース／ドレイン領域上に、圧縮応力誘起膜を形成する工程とを含むことを特徴とするものである。

本発明に係る半導体装置の製造方法は、ｎ型回路領域とｐ型回路領域とを有する相補型の半導体装置の製造方法であって、
前記ｎ型回路領域の基板上層にｐ型ウェルを形成し、前記ｐ型回路領域の基板上層にｎ型ウェルを形成する工程と、
前記基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極材料膜を形成する工程と、
前記ゲート電極材料膜をパターニングすることにより前記ｎ型及びｐ型回路領域にゲート電極を形成した後、前記ゲート絶縁膜をパターニングする工程と、
前記ゲート電極をマスクとして前記ｐ型ウェルにｎ型不純物を注入した後、該ｎ型不純物を活性化させる熱処理を行うことにより、前記ｐ型ウェル上層にｎ型エクステンション領域を形成する工程と、
前記ゲート電極をマスクとして前記ｎ型ウェルにｐ型不純物を注入した後、該ｐ型不純物を活性化させる熱処理を行うことにより、前記ｎ型ウェル上層にｐ型エクステンション領域を形成する工程と、
前記ｎ型及びｐ型エクステンション領域を形成した後、前記ゲート電極の側壁を覆うサイドウォールを形成する工程と、
前記サイドウォール及びゲート電極をマスクとして、前記ｐ型ウェルにｎ型不純物を注入し、該ｎ型不純物を活性化させる熱処理を行うことにより、前記ｐ型ウェル上層にｎ型ソース／ドレイン領域を形成する工程と、
前記サイドウォール及びゲート電極をマスクとして、前記ｎ型ウェルにｐ型不純物を注入し、該ｐ型不純物を活性化させる熱処理を行うことにより、前記ｎ型ウェルにｐ型ソース／ドレイン領域を形成する工程と、
前記ｎ型及びｐ型ソース／ドレイン領域を形成した後、前記基板全面に酸化防止膜を形成する工程と、
前記酸化防止膜上にシリコン膜を形成し、該シリコン膜を熱酸化してシリコン酸化膜を形成する工程と、
前記シリコン酸化膜をパターニングすることにより、前記ｎ型回路領域の前記ゲート電極上、及び前記ｐ型ソース／ドレイン領域上に前記シリコン酸化膜を残す工程とを含むことを特徴とするものである。

本発明に係る半導体装置の製造方法において、
前記シリコン膜を９００℃未満の温度で熱酸化することが好適である。

本発明は以上説明したように、ｎ型回路領域のゲート電極上及びｐ型回路領域のｐ型ソース／ドレイン領域上に圧縮応力誘起膜を形成することにより、相補型半導体装置の電流駆動能力を改善することができる。

以下、図面を参照して本発明の実施の形態について説明する。図中、同一または相当する部分には同一の符号を付してその説明を簡略化ないし省略することがある。

図１は、本発明の実施の形態による半導体装置を説明するための断面図である。
図１に示すように、ｐ型シリコン基板１１にシリコン酸化膜からなる素子分離１２が形成されている。該素子分離１２によりｎ型チャネルＭＩＳＦＥＴ領域（以下「ＮＭＩＳ領域」という。）とｐ型チャネルＭＩＳＦＥＴ領域（以下「ＰＭＩＳ領域」という。）とが分離されている。ＮＭＩＳ領域の活性領域にｐ型ウェル１３が形成され、ＰＭＩＳ領域の活性領域にｎ型ウェル１４が形成されている。

ＮＭＩＳ領域において、ｐ型ウェル１３のチャネル領域（図示せず）上にゲート絶縁膜１５を介してゲート電極１６が形成されている。ＰＭＩＳ領域においても、ｎ型ウェル１４のチャネル領域（図示せず）上にゲート絶縁膜１５を介してゲート電極１６が形成されている。ゲート絶縁膜１５としては、シリコン酸化膜、シリコン酸窒化膜、シリコン窒化膜のほか、これらの膜よりも高い比誘電率を有する高誘電率膜を用いることができる。また、ゲート絶縁膜１５を積層構造としてもよい。高誘電率膜としては、例えば、ＨｆＯ_２膜，ＺｒＯ_２膜，Ａｌ_２Ｏ_３膜のような金属酸化物膜、ＨｆＳｉＯｘ膜，ＺｒＳｉＯｘ膜のような金属シリケート膜、ＨｆＡｌＯｘ膜，ＺｒＡｌＯｘ膜のような金属アルミネート膜、Ｌａ_２Ｏ_３膜，Ｙ_２Ｏ_３膜のようなランタノイド系元素の酸化物膜を用いることができる。また、ゲート電極１６の材料としては、ポリシリコン膜、ポリシリコンゲルマニウム膜、タンタル膜、窒化タンタル膜、ハフニウム膜のような導電膜を用いることができる。
ゲート電極１６の側壁は、シリコン窒化膜等の絶縁膜からなるサイドウォール１９により覆われている。

ｐ型ウェル１３の上層には、ゲート電極１６に対して自己整合的に形成されたｎ型エクステンション領域１７と、サイドウォール１９に対して自己整合的に形成されたｎ型ソース／ドレイン領域２１とが形成されている。同様に、ｎ型ウェル１４の上層には、ゲート電極１６に対して自己整合的に形成されたｐ型エクステンション領域１８と、サイドウォール１９に対して自己整合的に形成されたｐ型ソース／ドレイン領域２２とが形成されている。

ゲート電極１６を覆うように基板全面に酸化防止膜２３としてのシリコン窒化膜が形成されている。酸化防止膜２３は、ソース／ドレイン領域２１，２２の表面、及びゲート電極１６の上面を保護するための膜である。すなわち、後述する圧縮応力誘起膜の形成時にＭＩＳＦＥＴの表面を保護するための膜である。
酸化防止膜２３を介してＮＭＩＳ領域のゲート電極１６上に圧縮応力誘起膜２５ａとしての熱酸化膜が形成されている。同様に、酸化防止膜２３を介してＰＭＩＳ領域のｐ型ソース／ドレイン領域２２上に圧縮応力誘起膜２５ｂとしての熱酸化膜が形成されている。熱酸化膜２５ａ，２５ｂは、同時に形成され、同じ膜質を有する膜である。後述するが、圧縮応力誘起膜２５ａ，２５ｂは、シリコン膜を熱酸化することにより得られる膜であり、熱酸化時の体積膨張の影響により圧縮応力が残存する膜である。圧縮応力誘起膜２５ａによりＮＭＩＳＦＥＴのチャネル部に引張歪みが誘起され、圧縮応力誘起膜２５ｂによりＰＭＩＳＦＥＴのチャネル部に圧縮歪みが誘起される。

次に、上記半導体装置の製造方法について説明する。図２及び図３は、図１に示す半導体装置であるＣＭＩＳＦＥＴの製造方法を説明するための工程断面図である。

先ず、図２（ａ）に示すように、ｐ型シリコン基板１１にＳＴＩ（shallow trench isolation）法を用いて素子分離１２を形成する。そして、素子分離１２で分離されたＮＭＩＳ領域の活性領域に、ｐ型不純物を注入し、熱処理を行うことによりｐ型ウェル１３を形成する。また、ＰＭＩＳ領域の活性領域に、ｎ型不純物を注入し、熱処理を行うことにより、ｎ型ウェル１４を形成する。

次に、シリコン基板１１上にゲート絶縁膜１５を形成する。ゲート絶縁膜１５として、例えば、シリコン酸化膜を熱酸化法により０．７ｎｍ〜１．０ｎｍの膜厚で形成することができる。また、シリコン基板１１上又は該シリコン酸化膜上に、ＡＬＤ（atomic layer deposition）法やＭＯＣＶＤ（metal organic chemical vapor deposition）法により、シリコン酸化膜よりも高い比誘電率を有するＨｆＡｌＯｘ膜を、例えば、１．２ｎｍ〜２．５ｎｍの膜厚で形成することができる。例えば、ＨｆＡｌＯｘ膜をＡＬＤ法により形成する場合、原料：ＨｆＣｌ_４及びＴＭＡ、酸化剤：Ｈ_２Ｏ又はＯ_３、基板温度：３００℃の条件を用いることができる。

その後、ゲート絶縁膜１５上にゲート電極材料膜としてのポリシリコンゲルマニウム膜を、例えば、１５０ｎｍ程度の膜厚で形成する。ポリシリコンゲルマニウム膜は、例えば、ＳｉＨ_４流量：０．６ｓｌｍ；Ｈ_２希釈１０％ＧｅＨ_４流量：０．５８ｓｌｍ；温度：４７５℃；圧力：１０Ｐａの条件で形成できる。ポリシリコンゲルマニウム膜（Ｓｉ_１−ｘＧｅ_ｘ膜）のＧｅ組成ｘは、０．１５−０．５（１５％−５０％）に制御することが好適である。その後、ポリシリコンゲルマニウム膜にゲートドーパントとしてリンイオン又はボロンイオンを注入し拡散させる。
なお、ゲート絶縁膜とポリシリコンゲルマニウム膜との間に、シード層としてのシリコン膜を形成することができる。該シード層は、例えば、原料：シランガス、圧力：１００Ｐａ、温度：４８０℃の条件で形成できる。

次に、リソグラフィ技術及びドライエッチング技術を用いて、ゲート電極材料膜とゲート絶縁膜を順次パターニングする。これにより、ＮＭＩＳ領域及びＰＭＩＳ領域においてゲート絶縁膜１５を介してゲート電極１６が形成される。
次に、リソグラフィ技術を用いてＰＭＩＳ領域を覆うレジストパターンを形成し、ＮＭＩＳ領域のゲート電極１６をマスクとして用いてｎ型不純物としての砒素イオンを、例えば、加速電圧：２ｋｅＶ、ドーズ量：１×１０^１５ａｔｏｍｓ／ｃｍ^２で注入し、活性化のための熱処理を行う。これにより、ＮＭＩＳ領域のシリコン基板１１上層（すなわち、ｐ型ウェル１３上層）にｎ型エクステンション領域１７が形成される。その後、レジストパターンを除去する。

続いて、ＮＭＩＳ領域をレジストパターンで覆い、ＰＭＩＳ領域のゲート電極１６をマスクとして用いてｐ型不純物としてのボロンイオンを、例えば、加速電圧：０．２ｋｅＶ、ドーズ量：１×１０^１５ａｔｏｍｓ／ｃｍ^２で注入する。これにより、ＰＭＩＳ領域のシリコン基板１１上層（すなわち、ｎ型ウェル１４上層）にｐ型エクステンション領域１８が形成される。

次に、シリコン基板１１全面にシリコン窒化膜等の絶縁膜を、例えば、５０ｎｍ〜８０ｎｍの膜厚で形成する。続いて、該シリコン窒化膜を異方性エッチングする。これにより、図２（ｂ）に示すように、ＮＭＩＳ領域及びＰＭＩＳ領域のゲート電極１６の側壁を覆うサイドウォール１９が自己整合的に形成される。

次に、ＰＭＩＳ領域をレジストパターンで覆い、ＮＭＩＳ領域のサイドウォール１９及びゲート電極１６をマスクとして用いてｎ型不純物としての砒素イオンを、例えば、加速電圧：３５ｋｅＶ、ドーズ量：５×１０^１５ａｔｏｍｓ／ｃｍ^２で注入し、活性化のための熱処理を行う。これにより、ＮＭＩＳ領域のシリコン基板１１上層（すなわち、ｐ型ウェル１３上層）にｎ型ソース／ドレイン領域２１が形成される。その後、レジストパターンを除去する。

次に、ＮＭＩＳ領域をレジストパターンで覆い、ＰＭＩＳ領域のサイドウォール１９及びゲート電極１６をマスクとして用いてｐ型不純物としてのボロンイオンを、例えば、加速電圧：５ｋｅＶ、ドーズ量：３×１０^１５ａｔｏｍｓ／ｃｍ^２で注入し、活性化のための熱処理を行う。これにより、ＰＭＩＳ領域のシリコン基板１１上層（すなわち、ｎ型ウェル１４上層）にｐ型ソース／ドレイン領域２２が形成される。その後、レジストパターンを除去する。

次に、図２（ｃ）に示すように、基板全面に、ＣＶＤ法を用いて酸化防止膜２３としてのシリコン窒化膜を、例えば、１０ｎｍ程度の膜厚で形成する。なお、シリコン窒化膜２３の膜厚は圧縮応力誘起膜２５ａ，２５ｂの膜厚に比べて薄いため、シリコン窒化膜２３に含まれる水素の半導体装置への影響は考慮しなくてもよい。一方、厚膜の圧縮応力誘起膜としてシリコン窒化膜を用いると、上述したように半導体装置の信頼性が低下してしまう。
次に、図３（ａ）に示すように、酸化防止膜２３上に、ＣＶＤ法を用いてシリコン膜２４を、例えば、２０ｎｍ程度の膜厚で形成する。シリコン膜２４の形成条件は、原料ガス：ＳｉＨ_４、原料ガス流量：０．１ｓｌｍ、圧力：１００００Ｐａ、温度：５００℃を用いることができる。そして、シリコン膜２４を熱酸化すると、図３（ｂ）に示すように、体積膨張により約２．２倍の膜厚４４ｎｍのシリコン酸化膜２５に変化する。このシリコン酸化膜２５中には、熱酸化時の体積膨張の影響により圧縮応力が残留する。ここで、熱酸化の温度は、９００℃未満が好適であり、６００℃以上７００℃以下がより好適である。９００℃以上の温度で熱酸化すると、シリコン酸化膜２５自体が粘性を示すようになり、応力が緩和されてしまう。なお、本実施の形態では、圧縮応力は熱酸化時の体積膨張を利用するため、圧縮応力の大きさを熱酸化量すなわちシリコン酸化膜２５の膜厚で制御可能である。シリコン酸化膜２５の膜厚が厚いほど、圧縮応力が大きくなる。
次に、リソグラフィ技術及びドライエッチング技術を用いて、図３（ｃ）に示すように、ＮＭＩＳ領域のゲート電極１６上にシリコン酸化膜２５ａを残すとともに、ＰＭＩＳ領域のｐ型ソース／ドレイン領域２２上にシリコン酸化膜２５ｂを残す。

以上説明したように、本実施の形態では、基板全面に形成したシリコン膜２４を熱酸化することにより体積膨張させて圧縮応力を誘起するシリコン酸化膜２５を形成し、該シリコン酸化膜２５をパターニングしてＮＭＩＳ領域のゲート電極１６上及びＰＭＩＳ領域のｐ型ソース／ドレイン領域２２上にシリコン酸化膜２５ａ，２５ｂを形成した。シリコン酸化膜２５ａによりｎＭＩＳＦＥＴのチャネル部に引張歪みを誘起し、シリコン酸化膜２５ｂによりｐＭＩＳＦＥＴのチャネル部に圧縮歪みを誘起することができるため、ＣＭＩＳＦＥＴにおけるｎＭＩＳＦＥＴとｐＭＩＳＦＥＴの両方の電流駆動能力を改善することができる。
また、本実施の形態では、圧縮応力誘起膜の製膜、リソグラフィプロセス、圧縮応力誘起膜のエッチングを各１回行うことにより、ＣＭＩＳＦＥＴの電流駆動能力を改善することができる。よって、先行技術のように各２回行う場合に比べて、プロセスを簡便にすることができ、半導体装置の製造コストを低減することができる。
また、本実施の形態では、圧縮応力誘起膜として体積膨張させた熱酸化膜を用いた。よって、先行技術のようにシリコン窒化膜を用いた場合のような水素の発生がなく、半導体装置の信頼性の劣化を抑止することができる。

本発明の実施の形態による半導体装置を説明するための断面図である。 本発明の実施の形態による半導体装置の製造方法を説明するための工程断面図である（その１）。 本発明の実施の形態による半導体装置の製造方法を説明するための工程断面図である（その２）。

符号の説明

１１ シリコン基板
１２ 素子分離
１３ ｐ型ウェル
１４ ｎ型ウェル
１５ ゲート絶縁膜
１６ ゲート電極
１７ ｎ型エクステンション領域
１８ ｐ型エクステンション領域
１９ サイドウォール
２１ ｎ型ソース／ドレイン領域
２２ ｐ型ソース／ドレイン領域
２３ 酸化防止膜
２４ シリコン膜
２５ シリコン酸化膜
２５ａ，２５ｂ 圧縮応力誘起膜

Claims (5)

1. ｎ型回路領域とｐ型回路領域とを有する相補型の半導体装置であって、
   前記ｎ型及びｐ型回路領域の基板上にゲート絶縁膜を介して形成されたゲート電極と、
   前記ゲート電極の側壁を覆うサイドウォールと、
   前記ｎ型回路領域の前記ゲート電極に対して自己整合的に形成されたｎ型エクステンション領域と、
   前記ｐ型回路領域の前記ゲート電極に対して自己整合的に形成されたｐ型エクステンション領域と、
   前記ｎ型回路領域の前記サイドウォールに対して自己整合的に形成されたｎ型ソース／ドレイン領域と、
   前記ｐ型回路領域の前記サイドウォールに対して自己整合的に形成されたｐ型ソース／ドレイン領域と、
   前記ｎ型回路領域の前記ゲート電極上、及び前記ｐ型ソース／ドレイン領域上に形成された圧縮応力誘起膜とを備えたことを特徴とする半導体装置。
2. 請求項１に記載の半導体装置において、
   前記圧縮応力誘起膜が熱酸化膜であることを特徴とする半導体装置。
3. ｎ型回路領域とｐ型回路領域とを有する相補型の半導体装置の製造方法であって、
   前記ｎ型回路領域の基板上層にｐ型ウェルを形成し、前記ｐ型回路領域の基板上層にｎ型ウェルを形成する工程と、
   前記基板上にゲート絶縁膜を形成する工程と、
   前記ゲート絶縁膜上に導電性を有するゲート電極材料膜を形成する工程と、
   前記ゲート電極材料膜をパターニングすることにより前記ｎ型及びｐ型回路領域にゲート電極を形成した後、前記ゲート絶縁膜をパターニングする工程と、
   前記ゲート電極をマスクとして前記ｐ型ウェルにｎ型不純物を注入した後、該ｎ型不純物を活性化させる熱処理を行うことにより、前記ｐ型ウェル上層にｎ型エクステンション領域を形成する工程と、
   前記ゲート電極をマスクとして前記ｎ型ウェルにｐ型不純物を注入した後、該ｐ型不純物を活性化させる熱処理を行うことにより、前記ｎ型ウェル上層にｐ型エクステンション領域を形成する工程と、
   前記ｎ型及びｐ型エクステンション領域を形成した後、前記ゲート電極の側壁を覆うサイドウォールを形成する工程と、
   前記サイドウォール及びゲート電極をマスクとして、前記ｐ型ウェルにｎ型不純物を注入し、該ｎ型不純物を活性化させる熱処理を行うことにより、前記ｐ型ウェル上層にｎ型ソース／ドレイン領域を形成する工程と、
   前記サイドウォール及びゲート電極をマスクとして、前記ｎ型ウェルにｐ型不純物を注入し、該ｐ型不純物を活性化させる熱処理を行うことにより、前記ｎ型ウェルにｐ型ソース／ドレイン領域を形成する工程と、
   前記ｎ型回路領域の前記ゲート電極上、及び前記ｐ型ソース／ドレイン領域上に、圧縮応力誘起膜を形成する工程とを含むことを特徴とする半導体装置の製造方法。
4. ｎ型回路領域とｐ型回路領域とを有する相補型の半導体装置の製造方法であって、
   前記ｎ型回路領域の基板上層にｐ型ウェルを形成し、前記ｐ型回路領域の基板上層にｎ型ウェルを形成する工程と、
   前記基板上にゲート絶縁膜を形成する工程と、
   前記ゲート絶縁膜上にゲート電極材料膜を形成する工程と、
   前記ゲート電極材料膜をパターニングすることにより前記ｎ型及びｐ型回路領域にゲート電極を形成した後、前記ゲート絶縁膜をパターニングする工程と、
   前記ゲート電極をマスクとして前記ｐ型ウェルにｎ型不純物を注入した後、該ｎ型不純物を活性化させる熱処理を行うことにより、前記ｐ型ウェル上層にｎ型エクステンション領域を形成する工程と、
   前記ゲート電極をマスクとして前記ｎ型ウェルにｐ型不純物を注入した後、該ｐ型不純物を活性化させる熱処理を行うことにより、前記ｎ型ウェル上層にｐ型エクステンション領域を形成する工程と、
   前記ｎ型及びｐ型エクステンション領域を形成した後、前記ゲート電極の側壁を覆うサイドウォールを形成する工程と、
   前記サイドウォール及びゲート電極をマスクとして、前記ｐ型ウェルにｎ型不純物を注入し、該ｎ型不純物を活性化させる熱処理を行うことにより、前記ｐ型ウェル上層にｎ型ソース／ドレイン領域を形成する工程と、
   前記サイドウォール及びゲート電極をマスクとして、前記ｎ型ウェルにｐ型不純物を注入し、該ｐ型不純物を活性化させる熱処理を行うことにより、前記ｎ型ウェルにｐ型ソース／ドレイン領域を形成する工程と、
   前記ｎ型及びｐ型ソース／ドレイン領域を形成した後、前記基板全面に酸化防止膜を形成する工程と、
   前記酸化防止膜上にシリコン膜を形成し、該シリコン膜を熱酸化してシリコン酸化膜を形成する工程と、
   前記シリコン酸化膜をパターニングすることにより、前記ｎ型回路領域の前記ゲート電極上、及び前記ｐ型ソース／ドレイン領域上に前記シリコン酸化膜を残す工程とを含むことを特徴とする半導体装置の製造方法。
5. 請求項４に記載の半導体装置の製造方法において、
   前記シリコン膜を９００℃未満の温度で熱酸化することを特徴とする半導体装置の製造方法。
   

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