KR20090057566A - 반도체 소자 및 그 제조방법 - Google Patents

반도체 소자 및 그 제조방법 Download PDF

Info

Publication number
KR20090057566A
KR20090057566A KR1020070124197A KR20070124197A KR20090057566A KR 20090057566 A KR20090057566 A KR 20090057566A KR 1020070124197 A KR1020070124197 A KR 1020070124197A KR 20070124197 A KR20070124197 A KR 20070124197A KR 20090057566 A KR20090057566 A KR 20090057566A
Authority
KR
South Korea
Prior art keywords
film
hfsion
layer
hfsio
semiconductor substrate
Prior art date
Application number
KR1020070124197A
Other languages
English (en)
Other versions
KR100936577B1 (ko
Inventor
신은종
Original Assignee
주식회사 동부하이텍
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 동부하이텍 filed Critical 주식회사 동부하이텍
Priority to KR1020070124197A priority Critical patent/KR100936577B1/ko
Priority to US12/326,032 priority patent/US7994591B2/en
Priority to DE102008060051A priority patent/DE102008060051A1/de
Priority to CN2008101797542A priority patent/CN101452959B/zh
Publication of KR20090057566A publication Critical patent/KR20090057566A/ko
Application granted granted Critical
Publication of KR100936577B1 publication Critical patent/KR100936577B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158—Making the insulator
    • H01L21/2822—Making the insulator with substrate doping, e.g. N, Ge, C implantation, before formation of the insulator
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158—Making the insulator
    • H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
    • H01L21/28202—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation in a nitrogen-containing ambient, e.g. nitride deposition, growth, oxynitridation, NH3 nitridation, N2O oxidation, thermal nitridation, RTN, plasma nitridation, RPN
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/511—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
    • H01L29/513—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures the variation being perpendicular to the channel plane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/518—Insulating materials associated therewith the insulating material containing nitrogen, e.g. nitride, oxynitride, nitrogen-doped material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
    • H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4916—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen
    • H01L29/4925—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement
    • H01L29/4933—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement with a silicide layer contacting the silicon layer, e.g. Polycide gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4966—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a composite material, e.g. organic material, TiN, MoSi2
    • H01L29/4975—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a composite material, e.g. organic material, TiN, MoSi2 being a silicide layer, e.g. TiSi2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's

Abstract

실시예에 따른 반도체 소자는 반도체 기판 상에 형성된 질화 실리콘산화막과, 상기 질화 실리콘산화막 상에 형성된 HfSiON막과, 상기 HfSiON막 상에 형성된 폴리 실리콘층과, 상기 폴리 실리콘층 상에 형성된 실리사이드화된 게이트 전극이 포함되는 게이트 구조물; 상기 게이트 구조물의 양측벽에 형성된 스페이서; 및 상기 게이트 구조물의 양측에 배치되는 소스 영역 및 드레인 영역이 포함된다.
반도체, 실리사이드

Description

반도체 소자 및 그 제조방법{A SEMICONDUCTOR DEVICE AND METHOD FOR THE SAME}
실시예는 반도체 소자 및 그 제조방법에 관해 개시된다.
트랜지스터의 속도 개선을 위하여 낮은 게이트 일함수(low gate work function) 및 수직 전계(vertical electric field) 구현을 위한 메탈 게이트(metal gate)와 high-k 게이트 절연물질을 이용한 게이트 구조물에 대한 연구가 보편화되고 있다.
일반적으로, high-k 게이트 절연물질로 Hf 계열의 메탈 게이트 옥사이드를 이용하는데, 이 경우 게이트 전극과 메탈 게이트 옥사이드 사이의 계면 또는 메탈 게이트 옥사이드와 실리콘 기판 사이의 계면에 Hf pinning 현상이 발생되어 flat band shift 현상을 야기시킨다.
이로 인하여 문턱 전압(Vth)의 시프트(shift) 및 NBTI(Negative Bias Temperature Instability) 저하를 유발하는 문제가 발생된다.
실시예는 반도체 소자 및 그 제조방법을 제공한다.
실시예는 Hf에 의한 pinning 현상을 감소시킬 수 있는 반도체 소자 및 그 제조방법을 제공한다.
실시예에 따른 반도체 소자는 반도체 기판 상에 형성된 질화 실리콘산화막과, 상기 질화 실리콘산화막 상에 형성된 HfSiON막과, 상기 HfSiON막 상에 형성된 폴리 실리콘층과, 상기 폴리 실리콘층 상에 형성된 실리사이드화된 게이트 전극이 포함되는 게이트 구조물; 상기 게이트 구조물의 양측벽에 형성된 스페이서; 및 상기 게이트 구조물의 양측에 배치되는 소스 영역 및 드레인 영역이 포함된다.
실시예에 따른 반도체 소자의 제조방법은 반도체 기판 상에 실리콘산화막과, 상기 실리콘 산화막 상에 HfSiO막을 형성하는 단계와, 상기 반도체 기판에 질소 플라즈마 공정을 수행하여 상기 실리콘 산화막 및 HfSiO막을 질화 실리콘산화막 및 HfSiON막으로 형성하는 단계와, 상기 HfSiON막 상에 폴리 실리콘층을 형성하는 단계와, 상기 폴리 실리콘층 상에 SiGe층을 성장시키는 단계와, 상기 질화 실리콘산화막, HfSiON막, 폴리 실리콘층 및 SiGe층을 패터닝하여 게이트 구조물을 형성하는 단계; 상기 게이트 구조물의 양측에 스페이서와 소스 영역 및 드레인 영역을 형성하는 단계; 및 상기 SiGe층을 실리사이드화하여 게이트 전극을 형성하는 단계가 포함된다.
실시예는 Hf에 의한 pinning 현상을 감소시킬 수 있는 반도체 소자 및 그 제조방법을 제공할 수 있다.
이하, 첨부된 도면을 참조하여 실시예에 따른 반도체 소자 및 그 제조방법에 대해 상세히 설명하도록 한다.
도 1 내지 도 7은 실시예에 따른 반도체 소자 및 그 제조방법을 설명하는 도면이다.
먼저, 도 7을 참조하면, 실시예에 따른 반도체 소자는 반도체 기판(100), 상기 반도체 기판(100)에 액티브 영역을 정의하는 소자 분리막(200), 상기 액티브 영역에 형성된 NMOS 트랜지스터(300) 및 PMOS 트랜지스터(400)가 포함된다.
상기 소자 분리막(200)은 절연물질로 형성되며, STI(Sallow Trench Isolation) 공정 또는 LOCOS(Local Oxidation of Silicon) 공정에 의해 형성될 수 있다.
상기 반도체 기판(100)은 P형 불순물이 포함된 P웰 영역(110) 및 N형 불순물이 포함된 N웰 영역(120)을 포함한다.
상기 NMOS 트랜지스터(300)는 상기 P웰 영역(110) 상에 형성된다. 상기 NMOS 트랜지스터(300)는 게이트 구조물(360)과, 상기 게이트 구조물(360)의 양측벽에 형성되는 스페이서(370)과, 상기 게이트 구조물(360)의 양측의 액티브 영역에 형성되는 소스/드레인 영역(380)을 포함한다. 또한, 상기 게이트 구조물(360)의 하측의 채널 영역에는 불소(Fluorine)이 주입된 불소 주입층(390)이 형성될 수 있다.
한편, 상기 게이트 구조물(360)은 질화 실리콘산화막(SiON)(310), 제1 HfSiON막(320), 제2 HfSiON막(330), 폴리 실리콘층(340), 게이트 전극(350)이 포함된다.
상기 제2 HfSiON막(330)은 상기 제1 HfSiON막(320)에 비해 적은 함량의 Hf를 포함하고, 상기 폴리 실리콘층(340)은 불소 이온이 포함된다.
상기 불소 이온이 주입된 폴리 실리콘층(340)은 상기 제1 HfSiON막(320) 및 제2 HfSiON막(330)에 의해 유발되는 Hf pinning 현상을 개선한다.
상기 게이트 전극(350)은 니켈 FUSI(Ni Fully Silicided)로 형성될 수 있다. 니켈 FUSI 구조는 낮은 일함수(low work function) 특성을 가지고 있기 때문에 전자/정공의 이동도가 저하되는 현상을 개선할 수 있다.
비록 도시되지는 않았으나, 상기 소스/드레인 영역(380)에도 실리사이드가 형성될 수 있다.
마찬가지로, 상기 PMOS 트랜지스터(400)는 상기 N웰 영역(120) 상에 형성된다. 상기 PMOS 트랜지스터(400)는 게이트 구조물(460)과, 상기 게이트 구조물(460)의 양측벽에 형성되는 스페이서(470)과, 상기 게이트 구조물(460)의 양측의 액티브 영역에 형성되는 소스/드레인 영역(480)을 포함한다. 또한, 상기 게이트 구조물(460)의 하측의 채널 영역에는 불소(Fluorine)이 주입된 불소 주입층(390)이 형성될 수 있다.
한편, 상기 게이트 구조물(460)은 질화 실리콘산화막(SiON)(410), 제1 HfSiON막(420), 제2 HfSiON막(430), 폴리 실리콘층(440), 게이트 전극(450)이 포함된다.
상기 제2 HfSiON막(430)은 상기 제1 HfSiON막(420)에 비해 적은 함량의 Hf를 포함하고, 상기 폴리 실리콘층(440)은 불소 이온이 포함된다.
상기 불소 이온이 주입된 폴리 실리콘층(440)은 상기 제1 HfSiON막(420) 및 제2 HfSiON막(430)에 의해 유발되는 Hf pinning 현상을 개선한다.
상기 게이트 전극(450)은 니켈 FUSI(Ni Fully Silicided)로 형성될 수 있다. 니켈 FUSI 구조는 낮은 일함수(low work function) 특성을 가지고 있기 때문에 전자/정공의 이동도가 저하되는 현상을 개선할 수 있다.
비록 도시되지는 않았으나, 상기 소스/드레인 영역(480)에도 실리사이드가 형성될 수 있다.
한편, 실시예에서는 상기 게이트 구조물(360,460)이 질화 실리콘산화막(SiON)(310,410), 제1 HfSiON막(320,420), 제2 HfSiON막(330,430), 폴리 실리콘층(340,440), 게이트 전극(350,450)이 포함되어 형성된 것이 개시되어 있으나, 상기 제2 HfSiON막(330,430) 및 폴리 실리콘층(340,440)은 선택적으로 형성될 수 있다.
예를 들어, 다른 실시예에 따르면, 상기 게이트 구조물(360,460)은 질화 실리콘산화막(SiON)(310,410), 제1 HfSiON막(320,420), 폴리 실리콘층(340,440), 게이트 전극(350,450)이 포함되어 형성될 수 있다.
예를 들어, 또 다른 실시예에 따르면, 상기 게이트 구조물(360,460)은 질화 실리콘산화막(SiON)(310,410), 제1 HfSiON막(320,420), 제2 HfSiON막(330,430), 게이트 전극(350,450)이 포함되어 형성될 수 있다.
이하에서는 도 1 내지 도 7을 참조하여 제1 실시예에 따른 반도체 소자의 제조방법에 대해 상세히 설명하도록 한다.
도 1을 참조하면, 반도체 기판(100) 상에 소자 분리막(200)을 형성하여 액티브 영역을 정의한다. 상기 소자 분리막(200)은 STI(Sallow Trench Isolation) 공정 또는 LOCOS(Local Oxidation of Silicon) 공정에 의해 형성될 수 있다.
그리고, P형 불순물 및 N형 불순물을 선택적으로 주입하여 P웰 영역(100)과 N웰 영역(120)을 형성한다.
여기서, 상기 P웰 영역(100)과 N웰 영역(120)이 형성된 반도체 기판(100)의 표면에 불소 이온을 주입할 수 있으며, 이로 인하여 불소 주입층(390)이 형성될 수 있다. 상기 불소 주입층(390)의 형성은 선택적이며, 상기 불소 주입층(390)의 불소는 상기 P웰 영역(100)과 N웰 영역(120)의 웰 어닐 공정(well aneal process)을 통해 활성화된다.
상기 불소 주입층(390)은 HfSiON막에 포함된 Hf와 반도체 기판(100)의 Si 격자와의 pinning 현상을 방지할 수 있다.
도 2를 참조하면, 상기 반도체 기판(100) 상에 열 산화막으로 실리콘 산화막(SiO2)을 형성하고, 상기 실리콘 산화막 위에 MOCVD(Metal Organic Chemical Vapor Deposition) 방법을 통해 Hf가 40~60% 비율로 포함된 HfSiO를 증착하고, 이어서 Hf가 5~10% 비율로 포함된 HfSiO를 증착한다.
그리고, RPN(Remote Plasma Nitridation) 공정을 통해, 800~850℃에서 질소(N2) 가스와 HfSiO 및 SiO2를 반응시킴으로써, 상기 반도체 기판(100) 상에는 질화 실리콘산화막(SiON)(510), 제1 HfSiON막(520), 제2 HfSiON막(530)이 순차적으로 형성된다.
상기 제2 HfSiON막(530)은 상기 제1 HfSiON막(520)에 비해 적은 양의 Hf를 포함함으로써 Hf에 의한 Si 격자에 대한 pinning 확률을 감소시킨다.
상기 질소 이온의 주입에 의해 상기 반도체 기판(100)과 상기 질화 실리콘산화막(SiON)(510), 제1 HfSiON막(520), 제2 HfSiON막(530)이 포함되는 절연막 구조 사이의 접촉면의 거칠기(poor interface roughness)가 개선될 수 있다.
도 3을 참조하면, 상기 질화 실리콘산화막(SiON)(510), 제1 HfSiON막(520), 제2 HfSiON막(530)이 형성된 반도체 기판(100) 상에 70~100nm의 폴리실리콘층(540)을 LP-CVD(Low Pressure CVD) 방법으로 형성하고 상기 폴리실리콘층(540)에 불소 이온을 주입한다.
상기 폴리실리콘층(540)에 주입된 불소 이온은 상기 제1 HfSiON막(520) 및 제2 HfSiON막(530)의 Hf에 의해 유발되는 Hf pinning 현상을 개선한다.
도 4를 참조하면, 상기 폴리실리콘층(540) 상에 게이트 전극층(550)을 형성한다. 상기 게이트 전극층(550)은 SiGe를 에피텍셜 성장(epitaxial growth)시켜 150~200nm의 두께로 형성한다. Ge가 포함된 Si 구조는 선택적으로 Ni FUSI 구조를 형성하는데 효과적이다.
도 5를 참조하면, 상기 질화 실리콘산화막(SiON)(510), 제1 HfSiON막(520), 제2 HfSiON막(530), 폴리실리콘층(540) 및 게이트 전극층(550)을 패터닝하여 상기 NMOS 트랜지스터(300) 및 PMOS 트랜지스터(400)를 형성하는 게이트 구조물(360,460)을 형성한다.
그리고, In, Sb, As, BF 등의 불순물을 주입하여 저농도의 LDD 영역을 형성하고, 스페이서(370,470)를 형성한다.
상기 스페이서(370,470)을 이온 주입 마스크로 하여 고농도의 불순물 이온을 주입하여 상기 LDD 영역과 함께 소스/드레인 영역(380,480)을 형성한다.
도 6을 참조하면, 상기 반도체 기판(100)의 표면에 버퍼 산화막(600)을 형성하고, 상기 버퍼 산화막(600)에 대해 CMP(Chemical Mechanical Polishing) 공정을 수행하여 상기 게이트 구조물(360,460)의 상측이 노출되도록 한다.
그리고, 상기 게이트 구조물(360,460) 및 상기 버퍼 산화막(600)을 포함하는 반도체 기판(100)의 상측에 니켈(Ni)(700)을 도포한 후 400℃에서 1차 열처리를 수행한다. 이때, 상기 게이트 전극(350,450)의 Si는 상기 Ni과 반응하여 부분적으로 실리사이드화된다.
이후, 상기 게이트 전극(350,450)의 Si와 반응하지 않은 Ni 및 상기 버퍼 산화막(600)도 제거한다. 그리고, 2 차 열처리를 수행하여 Ni FUSI 구조를 형성한다.
따라서, 도 7에 도시된 바와 같은 반도체 소자가 제조될 수 있다.
비록 도시되지는 않았으나, 도 7에서 상기 소스/드레인 영역(380,480)에도 실리사이드가 형성될 수 있다.
또한, 실시예에서는 니켈(Ni)을 이용하여 실리사이드를 형성하는 것이 개시 되어 있으나, 니켈 외에도 티타늄, 탄탈륨, 코발트 및 백금 중 적어도 어느 하나의 금속이 사용될 수 있다.
도 1 내지 도 7은 실시예에 따른 반도체 소자 및 그 제조방법을 설명하는 도면.

Claims (12)

  1. 반도체 기판 상에 형성된 질화 실리콘산화막과, 상기 질화 실리콘산화막 상에 형성된 HfSiON막과, 상기 HfSiON막 상에 형성된 폴리 실리콘층과, 상기 폴리 실리콘층 상에 형성된 실리사이드화된 게이트 전극이 포함되는 게이트 구조물;
    상기 게이트 구조물의 양측벽에 형성된 스페이서; 및
    상기 게이트 구조물의 양측에 배치되는 소스 영역 및 드레인 영역이 포함되는 반도체 소자.
  2. 제 1항에 있어서,
    상기 HfSiON막은 제1 HfSiON막 및 상기 제1 HfSiON막 상에 형성된 제2 HfSiON막을 포함하고, 상기 제2 HfSiON막은 상기 제1 HfSiON막에 비해 Hf 함량이 작은 반도체 소자.
  3. 제 2항에 있어서,
    상기 제1 HfSiON막은 Hf가 40~60% 포함된 제1 HfSiO막에 질소가 결합되어 형성되고, 상기 제2 HfSiON막은 Hf가 5~10% 포함된 제2 HfSiO막에 질소가 결합되어 형성되는 반도체 소자.
  4. 제 1항에 있어서,
    상기 폴리 실리콘층은 불소 이온이 포함되는 반도체 소자.
  5. 제 1항에 있어서,
    상기 소스 영역 및 드레인 영역 사이에는 불소 이온이 주입된 불소 주입층이 형성되는 반도체 소자.
  6. 제 1항에 있어서,
    상기 게이트 전극은 니켈(Ni)이 실리사이드된 반도체 소자.
  7. 반도체 기판 상에 실리콘산화막과, 상기 실리콘 산화막 상에 HfSiO막을 형성하는 단계와, 상기 반도체 기판에 질소 플라즈마 공정을 수행하여 상기 실리콘 산화막 및 HfSiO막을 질화 실리콘산화막 및 HfSiON막으로 형성하는 단계와, 상기 HfSiON막 상에 폴리 실리콘층을 형성하는 단계와, 상기 폴리 실리콘층 상에 SiGe층을 성장시키는 단계와, 상기 질화 실리콘산화막, HfSiON막, 폴리 실리콘층 및 SiGe층을 패터닝하여 게이트 구조물을 형성하는 단계;
    상기 게이트 구조물의 양측에 스페이서와 소스 영역 및 드레인 영역을 형성하는 단계; 및
    상기 SiGe층을 실리사이드화하여 게이트 전극을 형성하는 단계가 포함되는 반도체 소자의 제조방법.
  8. 제 7항에 있어서,
    상기 게이트 전극을 형성하는 단계는 상기 반도체 기판에 버퍼 산화막을 형성하고 CMP 공정을 통해 상기 SiGe층이 노출되도록 하는 단계;
    상기 버퍼 산화막 및 SiGe층 상에 금속을 도포하는 단계;
    상기 금속이 도포된 반도체 기판에 대해 1차 열처리 공정을 수행하는 단계;
    상기 SiGe층과 반응하지 않은 금속 및 상기 버퍼 산화막을 제거하고 2차 열처리 공정을 수행하는 단계가 포함되는 반도체 소자의 제조방법.
  9. 제 7항에 있어서,
    상기 반도체 기판 상에 실리콘 산화막을 형성하기 전에 상기 반도체 기판에 불소 이온을 주입하는 단계가 더 포함되는 반도체 소자의 제조방법.
  10. 제 7항에 있어서,
    상기 HfSiO막을 형성하는 단계는 제1 HfSiO막 및 상기 제1 HfSiO막 상에 제2 HfSiO막을 형성하는 단계가 포함되고, 상기 제2 HfSiO막은 상기 제1 HfSiO막에 비해 Hf 함량이 작은 반도체 소자의 제조방법.
  11. 제 10항에 있어서,
    상기 제1 HfSiO막은 Hf가 40~60% 포함되고, 상기 제2 HfSiO막은 Hf가 5~10% 포함되는 반도체 소자의 제조방법.
  12. 제 7항에 있어서,
    상기 폴리 실리콘층 상에 불소 이온을 주입하는 단계가 더 포함되는 반도체 소자의 제조방법.
KR1020070124197A 2007-12-03 2007-12-03 반도체 소자 및 그 제조방법 KR100936577B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020070124197A KR100936577B1 (ko) 2007-12-03 2007-12-03 반도체 소자 및 그 제조방법
US12/326,032 US7994591B2 (en) 2007-12-03 2008-12-01 Semiconductor device and method for manufacturing the same
DE102008060051A DE102008060051A1 (de) 2007-12-03 2008-12-02 Halbleiterbauelement und Verfahren zu dessen Herstellung
CN2008101797542A CN101452959B (zh) 2007-12-03 2008-12-03 半导体器件及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070124197A KR100936577B1 (ko) 2007-12-03 2007-12-03 반도체 소자 및 그 제조방법

Publications (2)

Publication Number Publication Date
KR20090057566A true KR20090057566A (ko) 2009-06-08
KR100936577B1 KR100936577B1 (ko) 2010-01-13

Family

ID=40586133

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070124197A KR100936577B1 (ko) 2007-12-03 2007-12-03 반도체 소자 및 그 제조방법

Country Status (4)

Country Link
US (1) US7994591B2 (ko)
KR (1) KR100936577B1 (ko)
CN (1) CN101452959B (ko)
DE (1) DE102008060051A1 (ko)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9000525B2 (en) * 2010-05-19 2015-04-07 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for alignment marks
KR20120107762A (ko) * 2011-03-22 2012-10-04 삼성전자주식회사 반도체 소자의 제조 방법
KR20130127261A (ko) 2012-05-14 2013-11-22 삼성전자주식회사 반도체 장치 및 그 제조 방법
US9384985B2 (en) * 2014-07-18 2016-07-05 United Microelectronics Corp. Semiconductor structure including silicon and oxygen-containing metal layer and process thereof

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3281700B2 (ja) * 1993-12-22 2002-05-13 三菱電機株式会社 半導体装置
KR20030000575A (ko) * 2001-06-26 2003-01-06 주식회사 하이닉스반도체 반도체소자의 제조방법
JP2005064032A (ja) 2003-08-12 2005-03-10 Semiconductor Leading Edge Technologies Inc 半導体装置及びその製造方法
US7176522B2 (en) * 2003-11-25 2007-02-13 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device having high drive current and method of manufacturing thereof
KR20060002127A (ko) * 2004-07-01 2006-01-09 매그나칩 반도체 유한회사 반도체 소자의 제조방법
KR20060005045A (ko) * 2004-07-12 2006-01-17 주식회사 하이닉스반도체 하프늄산화막 게이트유전체 형성 방법
US7291526B2 (en) * 2004-12-06 2007-11-06 Infineon Technologies Ag Semiconductor device and method of manufacture thereof
JP4185057B2 (ja) 2005-01-28 2008-11-19 富士通株式会社 半導体装置の製造方法
JP4128574B2 (ja) 2005-03-28 2008-07-30 富士通株式会社 半導体装置の製造方法
US7626864B2 (en) * 2006-04-26 2009-12-01 Chih-Hsin Wang Electrically alterable non-volatile memory cells and arrays

Also Published As

Publication number Publication date
US20090140354A1 (en) 2009-06-04
CN101452959B (zh) 2010-09-08
DE102008060051A1 (de) 2009-06-04
CN101452959A (zh) 2009-06-10
US7994591B2 (en) 2011-08-09
KR100936577B1 (ko) 2010-01-13

Similar Documents

Publication Publication Date Title
JP4938262B2 (ja) 半導体装置およびその製造方法
US7985641B2 (en) Semiconductor device with strained transistors and its manufacture
US20160197183A1 (en) Advanced Forming Method and Structure of Local Mechanical Strained Transistor
US20090302395A1 (en) Method of manufacturing a semiconductor device including epitaxially growing semiconductor epitaxial layers on a surface of semiconductor substrate
US7544561B2 (en) Electron mobility enhancement for MOS devices with nitrided polysilicon re-oxidation
US20080242017A1 (en) Method of manufacturing semiconductor mos transistor devices
US20070052026A1 (en) Semiconductor device and method of manufacturing the same
JP4992710B2 (ja) Ｍｏｓトランジスタ及びその製造方法
US7550356B2 (en) Method of fabricating strained-silicon transistors
US20120256265A1 (en) Semiconductor device and manufacturing method thereof
US8518784B2 (en) Adjusting of strain caused in a transistor channel by semiconductor material provided for threshold adjustment
KR100861835B1 (ko) 듀얼 게이트 ｃｍｏｓ형 반도체 소자의 제조 방법
US9331174B2 (en) Method for improving device performance using epitaxially grown silicon carbon (SiC) or silicon-germanium (SiGe)
US11107689B2 (en) Method for fabricating semiconductor device
KR100936577B1 (ko) 반도체 소자 및 그 제조방법
WO2011151945A1 (ja) 半導体装置及びその製造方法
US20050118770A1 (en) Method for introducing hydrogen into a channel region of a metal oxide semiconductor (MOS) device
JP4997752B2 (ja) 半導体装置の製造方法
US7892909B2 (en) Polysilicon gate formation by in-situ doping
US20080194072A1 (en) Polysilicon gate formation by in-situ doping
US8642435B2 (en) Performing treatment on stressors
KR101673920B1 (ko) 반도체 장치의 제조 방법
US20060084220A1 (en) Differentially nitrided gate dielectrics in CMOS fabrication process
WO2011077605A1 (ja) 半導体装置及びその製造方法
JP2005209980A (ja) 半導体装置の製造方法および半導体装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee