JP3281700B2 - 半導体装置 - Google Patents
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-
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Description
より特定的には、薄膜トランジスタを有する半導体装置
に関するものである。
ランジスタ(TFT(Thin Film Transistor))が知ら
れている。このTFTは、たとえばSRAMなどに使用
されている。すなわち、SRAMにとって、低消費電力
とデータの低電圧保持(1.5V以下)とは重要課題で
あり、その重要課題を解決するためにTFTが採用され
ている。図33は、従来のTFTを示した概略断面図で
ある。図33を参照して、従来のTFTでは、ポリシリ
コン膜301内の所定領域にチャネル領域301aを挟
むように所定の間隔を隔ててソース/ドレイン領域30
1bが形成されている。チャネル領域301a上には、
ゲート酸化膜302を介してゲート電極300が形成さ
れている。上記のような構成を有するTFTをSRAM
に使用する場合、P型のTFTが採用される。
TのI−V特性を示した相関図である。図34を参照し
て、A点の電流は、TFTがオフ状態の電流であり、S
RAMのスタンバイ電流に相当する。また、B点の電流
は、TFTがオン状態のドレイン電流であり、SRAM
のデータの保持時のドレイン電流に相当する。ここで、
A点の電流は小さいほど、またB点の電流は大きいほ
ど、SRAMの性能は向上する。しかし、従来のTFT
では、しきい値電圧が変動しやすい。TFTのしきい値
電圧が−0.5Vずれると、図34に示すように電流値
が1桁低下する。このようにTFTのオン時の電流が低
下するとデータが保持できなくなるという問題点があっ
た。
現象を詳しく説明する。図35はSRAMのフリップフ
ロップ回路を示した等価回路図である。図36は、H状
態ストレス時()とL状態ストレス時()のTFT
のI−V特性の変化を示した相関図である。図35およ
び図36を参照して、H状態ストレス(−BTストレ
ス)時には、TFTのしきい値電圧は高くなる方向に変
化する。これにより、ON電流が減少し、その結果SR
AMとしてのデータ保持ができなくなるという問題点が
あった。このH状態ストレス時にしきい値電圧が高くな
るという現象は、図37に示すように、TFTチャネル
ポリシリコン側のSi−HとゲートSiO 2 側のSi−
Oとが反応し、OHとなって抜けていき、界面準位およ
び固定電荷が発生することに起因すると考えられてい
る。これらは、“1993 Symposium onVLSI Technology 3
B-3 pp.29-30 ”に詳しく開示されている。
すように、TFTのしきい値電圧は低くなる方向に変化
する。その結果、TFTがディプレッション型化する。
そのため、SRAMのスタンバイ電流が増加し、その結
果消費電力が増加してしまうという問題点があった。こ
のようにL状態ストレス時にしきい値電圧が低くなる現
象は、ドレイン領域近傍での電子注入による電子トラッ
プが原因であると考えられる。上記したしきい値電圧の
変動量は、H状態ストレス時の方がL状態ストレス時よ
りも大きい。
体装置では、TFTのしきい値電圧が変動するという不
都合が生じ、その結果種々の問題点が発生していた。
ためになされたもので、本発明の目的は、薄膜トランジ
スタを有する半導体装置において、薄膜トランジスタの
しきい値電圧の変動を防止することである。
ける半導体装置は、第1導電型の薄膜トランジスタと、
入力線と、反転手段と、第1導電型のスイッチングトラ
ンジスタと、しきい値電圧変動防止手段とを備えてい
る。薄膜トランジスタの一方の端子には第1の電源手段
が接続されている。入力線は、薄膜トランジスタのゲー
ト電極に接続されている。反転手段は入力線に接続され
ており、入力線の信号を反転する。スイッチングトラン
ジスタは反転手段からの出力信号に応じてスイッチング
する。第2の電源手段はスイッチングトランジスタの一
方の端子に接続されている。しきい値電圧変動防止手段
はスイッチングトランジスタの他方の端子に接続されて
おり、薄膜トランジスタのしきい値電圧の変動を防止す
る。
は、第1導電型の薄膜トランジスタと、入力線と、第2
導電型のスイッチングトランジスタと、第2の電源手段
と、しきい値電圧変動防止手段とを備えている。薄膜ト
ランジスタはその一方の端子に第1の電源手段が接続さ
れている。入力線は、薄膜トランジスタのゲート電極に
接続されている。スイッチングトランジスタは入力線の
信号に応じてスイッチングする。第2の電源手段はスイ
ッチングトランジスタの一方の端子に接続されている。
しきい値電圧変動防止手段はスイッチングトランジスタ
の他方の端子に接続されており、薄膜トランジスタのし
きい値電圧の変動を防止する。
入力線の信号を反転する反転手段からの出力信号に応じ
てスイッチングするスイッチングトランジスタが設けら
れ、そのスイッチングトランジスタの一方の端子に第2
の電源手段が接続され、スイッチングトランジスタの他
方の端子にしきい値電圧変動防止手段が接続されている
ので、入力線の信号に応じてしきい値電圧変動防止手段
に所定の電位が与えられる。これにより、薄膜トランジ
スタのしきい値電圧が上昇する方向に変動する場合には
それを抑制するように導電層に低い電位が与えられ、し
きい値電圧が低下する場合にはそれを抑制するように導
電層に高い電位が与えられる。その結果、薄膜トランジ
スタのしきい値電圧が高くなることおよび低くなること
が有効に防止される。
は、入力線の信号に応じてスイッチングするスイッチン
グトランジスタが設けられ、そのスイッチングトランジ
スタの一方の端子に第2の電源手段が接続され、スイッ
チングトランジスタの他方の端子にしきい値電圧変動防
止手段が接続されているので、入力線の信号に応じてし
きい値電圧変動防止手段に所定の電位が与えられる。こ
れにより、本発明の第1の局面における半導体装置と同
様、薄膜トランジスタのしきい値電圧が上昇または下降
する方向に変動するのが有効に防止される。
する。
を有する半導体装置の一部を示した平面図であり、図2
は図1の10−10線に沿った断面図である。図1およ
び図2を参照して、この第1実施例の半導体装置では、
チャネル領域1aおよびソース/ドレイン領域1bを構
成するポリシリコン膜1が所定の方向に延びるように形
成されている。ポリシリコン膜1の下表面上にゲート酸
化膜3を介してゲート電極2がポリシリコン膜1の延び
る方向に対してほぼ直交する方向に延びるように形成さ
れている。また、ポリシリコン膜1とほぼ同一平面上に
ポリシリコン膜1と所定の間隔を隔てて平行に延びるよ
うに導電体層6が形成されている。導電体層6には、可
変的または定常的な電位が与えられる。これにより、ポ
リシリコン膜1のチャネル領域1aにも導電体層6から
の電界が及ぶことになり、TFTのしきい値電圧が上昇
または下降する方向に変動するのを有効に防止すること
ができる。
例のTFTを有する半導体装置(SRAM)のメモリセ
ル回路の第1の具体例を示した回路図である。図3を参
照して、この第1の具体例では、2つのCMOSインバ
ータによってフリップフロップ回路が構成されている。
一方のCMOSインバータは、負荷用トランジスタとし
て機能するP型のTFT101aとドライバトランジス
タとして機能するN型のトランジスタ102aとから構
成されている。また、他方のCMOSインバータは、負
荷用トランジスタとして機能するP型のTFT101b
とドライバトランジスタとして機能するN型のトランジ
スタ102bとから構成されている。また、ビット線1
08aにはアクセストランジスタとして機能するN型の
トランジスタ103aが接続されており、ビット線10
8bにはアクセストランジスタとして機能するN型のト
ランジスタ103bが接続されている。
ンバータからなるセンスアンプ105aが接続されてお
り、ビット線108bにもCMOSインバータからなる
センスアンプ105bが接続されている。センスアンプ
105aの出力側にはN型のトランジスタ104aが接
続されており、センスアンプ105bの出力側にはN型
のトランジスタ104bが接続されている。N型のトラ
ンジスタ104aの一方の端子には電源Vbb107aが
接続されており、N型のトランジスタ104bの一方端
にも電源Vbb107bが接続されている。N型のトラン
ジスタ104aの他方端は導電体層6aに接続されてい
る。導電体層6aには高抵抗部110aの一方端が接続
されており、高抵抗部110aの他方端は接地されてい
る。
には導電体層6bが接続されている。導電体層6bには
高抵抗部110bの一方端が接続されており、高抵抗部
110bの他方端は接地されている。なお、TFT10
1aの一方端とTFT101bの一方端は電源Vcc10
6に接続されている。電源Vcc106の電圧は電源V bb
107a,107bの電圧よりも小さい。
モリセル回路の第1の具体例の動作について説明する。
まず、ビット線108aがH電位(Vcc電位またはVbb
電位)で、ビット線108bがL電位(接地電位)であ
ると仮定する。この場合、P型のTFT101aはON
状態であり、P型のTFT101bはOFF状態であ
る。またドライバトランジスタ(N型トランジスタ)1
02aはOFF状態であり、ドライバトランジスタ(N
型トランジスタ)102bはON状態である。この場
合、ビット線108aに接続されたセンスアンプ105
aの出力はL電位になり、その結果、N型トランジスタ
104aはOFF状態になる。したがって、導電体層6
aはL電位になる。また、ビット線108bに接続され
たセンスアンプ105bの出力はH電位になり、その結
果、N型トランジスタ104bはON状態になる。これ
により、導電体層6bはH電位になる。
合には、導電体層6aの電位は接地電位でかつTFT1
01aのソース電位以下の電位になる。これにより、T
FT101aのしきい値電圧が高くなる方向に変動する
のを抑制することができる。また、TFT101bがO
FF状態の場合には導電体層6bの電位はH電位でかつ
TFT101bのソース電位以上の電位になる。これに
より、TFT101bのしきい値電圧が低くなる方向に
変動するのを有効に抑制することができる。
具体例では、TFT(101a,101b)がON状態
の場合には導電体層(6a,6b)をL電位に設定し、
TFT(101a,101b)がOFF状態の場合には
導電体層(6a,6b)をH電位に設定する。これによ
り、TFT(101a,101b)のしきい値電圧が上
昇または下降する方向に変動するのを有効に抑制するこ
とができる。
例のTFTを有するSRAMのメモリセル回路の第2の
具体例を示した回路図である。図4を参照して、この第
2の具体例では、導電体層6aおよび6bには上述した
第1の具体例と異なり固定的な電位が印加される。すな
わち、電源Vcc106と導電体層6a,6bとは、N型
トランジスタ117を介在した状態で電気的に接続され
ている。これにより、導電体層6a,6bの電位は、電
源電圧Vccと接地電位との間の中間的な電位になり、そ
の結果TFT101a,101bのソース電位(Vcc電
位)よりも常に低くなる。それにより、TFT101
a,101bがON状態の場合に、TFT101a,1
01bのしきい値電圧が高くなる方向に変動するのを有
効に抑制することができる。なお、この第2の具体例で
は、TFT101a,101bがOFF状態の場合には
TFT101a,101bのしきい値電圧が低くなる方
向に変動するのを有効に防止することはできない。しか
し、従来技術で説明したように、TFT101a,10
1bがOFF状態の場合にはON状態に比べてしきい値
電圧の変動量が小さいため(図36参照)、TFT10
1a,101bのしきい値電圧の低下を防止できなくて
もそれほど問題にはならない。
例のTFTを有するSRAMのメモリセル回路の第3の
具体例を示した回路図である。図5を参照して、この第
3の具体例では、上記した第2の具体例と異なり、TF
T6a,6bと電源Vcc106とがダイオード118を
介在した状態で接続されている。このように構成するこ
とによっても、図4に示した第2の具体例と同様の効果
を得ることができる。
例のTFTを有する半導体装置のTFT部分のみを抽出
した回路の第1の具体例を示した回路図である。図6を
参照して、このTFT部分のみを抽出した回路の第1の
具体例では、N型のTFT101cのゲート電極とセン
スアンプ115の入力端とが接続されている。センスア
ンプ115の出力端はN型トランジスタ114のゲート
電極に接続されている。N型トランジスタ114の一方
端は電源Vbb107に接続されており、他方端は導電体
層6に接続されている。高抵抗部110の一方端は導電
体層6に接続されており、他方端は接地されている。N
型TFT101cの一方端は電源Vcc106に接続され
ており、他方端は接地されている。
ト電極にH電位が印加された場合には、N型TFT10
1cはON状態になる。この場合、センスアンプ115
からの出力信号はL電位となり、その結果N型トランジ
スタ114はOFF状態になる。したがって、導電体層
6の電位は、L電位(接地電位)でかつTFT101c
のソース電位以下の電位となる。
された場合にはN型TFT101cはOFF状態とな
る。その場合、センスアンプ115からの出力信号はH
電位となり、その結果N型トランジスタ114はON状
態となる。それにより、導電体層6の電位はH電位でか
つN型TFT101cのソース電位よりも大きい電位と
なる。このように、このTFT部分のみを抽出した回路
の第1の具体例では、N型TFT101cがOFF状態
の場合には導電体層6の電位がH電位でかつN型TFT
101cのソース電位よりも大きい電位となり、N型T
FT101cがON状態の場合には導電体層6の電位は
L電位でかつN型TFT101cのソース電位よりも小
さい電位になる。これにより、N型TFT101cのし
きい値電圧が上昇または下降する方向に変動するのを有
効に抑制することができる。
例のTFTを有する半導体装置のTFT部分のみを抽出
した回路の第2の具体例を示した回路図である。図7を
参照して、このTFT部分のみを抽出した回路の第2の
具体例では、P型TFT101dのゲート電極とN型ト
ランジスタ114のゲート電極とが直接接続されてい
る。
ト電極にL電位が印加された場合にはP型TFT101
dはON状態になる。この場合、N型トランジスタ11
4のゲート電極にもL電位が印加され、N型トランジス
タ114はOFF状態となる。その結果、導電体層6の
電位はL電位でかつP型TFT101dの電位より小さ
い電位になる。これにより、P型TFT101dのしき
い値電圧が上昇する方向に変動するのを有効に抑制する
ことができる。また、P型TFT101dのゲート電極
にH電位が印加される場合には、P型TFT101dは
OFF状態になる。この場合、N型トランジスタ114
のゲート電極にもH電位が印加され、その結果N型トラ
ンジスタ114はON状態となる。これにより、導電体
層6の電位はH電位でかつP型TFT101dのソース
電位より大きい電位となる。その結果、P型TFT10
1dのしきい値電圧が低い方向に変動するのを有効に防
止することができる。
を有する半導体装置を示した平面図であり、図9は図8
に示した20−20線に沿った断面図である。図8およ
び図9を参照して、この第2実施例の半導体装置では、
図1および図2に示した第1実施例と異なり、ゲート電
極2が導電体層6の下にも絶縁層5を介して延びるよう
に形成されている。このように構成することによって
も、図1および図2に示した第1実施例の半導体装置と
同様の効果を得ることができる。すなわち、導電層6に
可変的または固定的な電位を印加することによって、チ
ャネル領域1aに電界が加わり、その結果、TFTのし
きい値電圧が上昇または下降する方向に変動するのを有
効に抑制することができる。
Tを有する半導体装置を示した平面図であり、図11は
図10の30−30線に沿った断面図である。図10お
よび図11を参照して、この第3実施例による半導体装
置では、TFTのチャネル領域1aおよびソース/ドレ
イン領域1bを構成するポリシリコン膜1とほぼ同一平
面上にポリシリコン膜と所定の間隔を隔ててポリシリコ
ン膜の両側に導電体層26aおよび26bが形成されて
いる。このようにポリシリコン膜1の両側に導電体層2
6aおよび26bを形成することによって、導電体層2
6aおよび26bに所定の電位が印加された場合にポリ
シリコン膜1のチャネル領域1aの両側から電界が加わ
ることになる。これにより、図1および図2に示した第
1実施例と、図8および図9に示した第2実施例とに比
べて、チャネル領域1aにより電界が加わりやすくな
る。その結果、TFTのしきい値電圧が上昇または下降
する方向に変動するのをより有効に防止することができ
る。
Tを有する半導体装置を示した平面図であり、図13は
図12の40−40線に沿った断面図である。図12お
よび図13を参照して、この第4実施例の半導体装置で
は、ポリシリコン膜1上に絶縁層35を介して導電体層
36が部分的に重なるように形成されている。このよう
に構成することによっても、上記した第1実施例〜第3
実施例の半導体装置と同様の効果を得ることができる。
すなわち、導電体層36に固定的または可変的な電位を
印加することによって、TFTのしきい値電圧が上昇ま
たは下降する方向に変動するのを有効に抑制することが
できる。
Tを有する半導体装置を示した断面図である。図14を
参照して、この第5実施例では、チャネル領域41aお
よびソース/ドレイン領域41bが同一平面上に延びる
ように形成されている。チャネル領域41aの上表面上
にはゲート絶縁膜43を介してゲート電極42が形成さ
れている。チャネル領域41aの下表面上には絶縁層4
5を介して導電体層46が形成されている。ここで、こ
の第5実施例では、導電体層46は、チャネル領域41
aにのみ対向するように形成されている。このように構
成することによっても、導電体層46に可変的または固
定的な電位を印加することによって、チャネル領域41
aに電界が加わることになる。これにより、しきい値電
圧が低下または上昇する方向に変動するのを有効に抑制
することができる。
Tを有する半導体装置を示した断面図である。図15を
参照して、この第6実施例の半導体装置では、ゲート電
極52の上部表面上および側部表面上にゲート絶縁膜5
3を介してポリシリコン膜51が形成されている。この
ポリシリコン膜51はチャネル領域51aおよびソース
/ドレイン領域51bを構成する。チャネル領域51a
の上表面上には絶縁膜55を介して導電体層56が形成
されている。この導電体層56も、上記した第5実施例
と同様に、チャネル領域51aのみに対向するように形
成されている。このように構成することによっても、上
記した第1実施例〜第5実施例と同様に、導電体層56
に可変的または固定的な電位を印加することにより容易
にしきい値電圧が上昇または下降する方向に変動するの
を有効に抑制することができる。
Tを有するSRAMを示した断面図である。図16を参
照して、この第7実施例のSRAMは、図15に示した
第6実施例の構造をSRAMに適用した応用例である。
図16を参照して、この第7実施例では、N型の半導体
基板201上にPウェル202が形成されている。Pウ
ェル202の表面上の所定領域にP型の不純物領域20
3と素子分離酸化膜204が形成されている。また、素
子分離酸化膜204によって囲まれた領域には所定の間
隔を隔ててN型の高濃度不純物領域209a,209b
が形成されている。高濃度不純物領域209a,209
bのチャネル領域側にはそれぞれN型の低濃度不純物領
域207a,207bが形成されている。
bにそれぞれ連続するようにN型不純物領域218,2
10が形成されている。低濃度不純物領域207a,2
07a間のPウェル202上にはゲート酸化膜205a
を介してゲート電極206aが形成されている。ゲート
電極206aの両側面部分にはサイドウォール絶縁膜2
08aが形成されている。低濃度不純物領域207b,
207b間のPウェル202上にはゲート酸化膜205
bを介してゲート電極206bが形成されている。ゲー
ト電極206bの両側面部分にはサイドウォール絶縁膜
208bが形成されている。
膜204を覆うように層間絶縁膜212が形成されてい
る。N型不純物領域210にはコンタクト電極211が
電気的に接続されている。コンタクト電極211の上部
表面上にはTFTのチャネル領域215aおよびソース
/ドレイン領域215bを構成するポリシリコン膜(ア
モルファスシリコン膜を含む)215が電気的に接続さ
れている。チャネル領域215aの下表面上にはゲート
酸化膜214を介してゲート電極213が形成されてい
る。ポリシリコン膜215上には層間絶縁膜230が形
成されている。層間絶縁膜230上のチャネル領域21
5aの上方に位置する領域には導電体層231が形成さ
れている。全面を覆うように層間絶縁膜216が形成さ
れており、層間絶縁膜216のN型不純物領域218上
にはコンタクト開口部217が形成されている。コンタ
クト開口部217においてN型不純物領域218に電気
的に接続するとともに層間絶縁膜216の上部表面上に
沿って延びるようにバリアメタル層219が形成されて
いる。バリアメタル層219上にはアルミ配線220が
形成されている。アルミ配線220を覆うようにパッシ
ベーション膜221が形成されている。
施例の半導体装置の製造プロセスを説明するための断面
図である。図17〜図27を参照して、次に第7実施例
の半導体装置の製造方法について説明する。
基板201を用意する。次に、図18に示すように、N
型の半導体基板201の表面上にPウェル202を形成
する。Pウェル202の表面上の所定領域にP型の不純
物領域203および素子分離酸化膜204を形成する。
全面にゲート酸化膜205を形成する。
205上にN型の不純物がドープされたポリシリコン膜
206を形成する。ポリシリコン膜206上の所定領域
にレジスト222を形成する。レジスト222をマスク
としてポリシリコン膜206を異方性エッチングするこ
とによって、図20に示されるようなゲート電極206
aおよび206bを形成する。ゲート電極206a,2
06bまたはレジスト222をマスクとして、N型の不
純物をイオン注入する。これにより、N型の低濃度不純
物領域207a,207bを形成する。
ート電極206bの両側壁部分に、それぞれサイドウォ
ール絶縁膜208aおよび208bを形成する。ゲート
電極206a,206bとサイドウォール絶縁膜208
a,208bをマスクとして、Pウェル202にN型の
不純物をイオン注入する。これにより、N型の高濃度不
純物領域209a,209bを形成する。これらの工程
によって、N型MOSトランジスタが形成される。これ
により、SRAMのメモリセル内のアクセストランジス
タ,ドライバトランジスタおよびワード線などが形成さ
れる。
化膜212aを形成する。層間酸化膜212aの開口部
を介して、N型の高濃度不純物領域209bの一方に電
気的に接続するようにコンタクト電極211を形成す
る。
化膜212bを形成する。層間酸化膜212b上のゲー
ト電極206aの上方に位置する領域にTFTのゲート
電極213を形成する。
のゲート酸化膜214を形成する。コンタクト電極21
1上に位置する層間酸化膜212bとゲート酸化膜21
4とにコンタクト部を開口する。
極211に電気的に接続するとともにゲート電極213
上にゲート酸化膜214を介して延びるようにポリシリ
コン膜(アモルファスシリコン膜を含む)215を形成
する。ポリシリコン膜215には、低濃度のN型の不純
物がTFTのしきい値電圧調整のために注入される。そ
の後、ポリシリコン膜215をマスクとしてゲート酸化
膜214および層間酸化膜212を所定量エッチバック
する。これにより、図25に示されるような層間酸化膜
212が得られる。そして、ポリシリコン膜215のチ
ャネル領域215a上にレジスト223を形成する。レ
ジスト223をマスクとしてP型の不純物(BF2 + )
をポリシリコン膜215にイオン注入する。これによ
り、TFTのソース/ドレイン領域215bが形成され
る。
膜215(215a,215b)上に層間酸化膜230
を形成する。層間酸化膜230上のチャネル領域215
aの上方に位置する領域にのみN型またはP型の不純物
がドープされたポリシリコン膜からなる導電体層231
を形成する。なお、導電体層231の材料としてはアモ
ルファスシリコン膜や高融点金属膜などを用いてもよ
い。
縁膜216を形成した後、コンタクト開口部217を形
成する。コンタクト開口部217を介して半導体基板2
01にN型の不純物を注入することによって、N型不純
物領域218を形成する。
ト開口部217においてN型不純物領域218に電気的
に接続するとともに層間絶縁膜216上に沿って延びる
ようにバリアメタル層219を形成する。バリアメタル
層219上にビット線となるアルミ配線220を形成す
る。さらに、アルミ配線220上にパッシベーション膜
221を形成する。このようにして、図16に示した第
7実施例のTFTを有する半導体装置が完成される。
Tを有する半導体装置のTFT部のゲート電圧−ドレイ
ン電流特性を示した相関図である。図28を参照して、
実線はディプレッション型のTFTのV−I特性、点線
はTFTがOFF状態の場合のみ導電体層に電圧を印加
してしきい値電圧を高くしたときのV−I特性である。
この第8実施例では、TFTを予め実線で示したように
ディプレッション型のトランジスタとして形成する。そ
して、TFTのトランジスタ動作がOFF状態の場合に
のみ導電体層にTFTのソース電位以上の電位が印加さ
れる。これにより、TFTのOFF電流は、A点の電流
となる。したがって、この第8実施例では、低消費電力
の半導体装置が得られる。なお、TFTのトランジスタ
動作がON状態の場合には、導電体層の電位は、TFT
のソース電位以下でグランド電位またはフローティング
状態に設定する。
TFTを形成する方法としては、TFTのチャネル領域
およびソース/ドレイン領域を構成するポリシリコン膜
にフッ素(F)イオンを1×1014/cm2 以上の注入
量でイオン注入する。また、フッ素イオンの代わりに、
ボロン系のイオンを1×1022/cm2 以上の注入量で
イオン注入してもディプレッション型のTFTを得るこ
とができる。
Tを有する半導体装置における導電体層の電圧とTFT
のしきい値電圧との関係を示した相関図である。図29
を参照して、導電体層の電圧は、TFTのソース電圧と
の相対値であり、ソース電圧Vs =0Vに対する電圧値
として表されている。このデータの測定条件としては、
ゲート酸化膜の厚みが250Å、TFTチャネルポリシ
リコン層と導電体層との間の層間酸化膜の膜厚が200
0Å程度である。また、導電体層の電圧が0Vの場合の
TFTのしきい値電圧は、従来のTFTゲート電極のみ
で制御している場合のしきい値電圧である。図29に示
す3本の直線は、TFTチャネルポリシリコン層中の水
素含有量を変化させた場合の直線である。水素含有量が
多くなるほどTFTのしきい値電圧Vthは導電体層の影
響を受けやすいことがわかる。本実施例では、このよう
な点を考慮して、TFTチャネルポリシリコン層中の水
素含有量と導電体層の電位とによってTFTのしきい値
電圧を決定する。これにより、より正確にTFTのしき
い値電圧を制御することができる。
FTを有する半導体装置の概念を説明するための概略図
である。まず、図29に示したように、TFTのしきい
値電圧と導電体層の電圧とは比例関係にある。すなわ
ち、TFTのしきい値電圧と導電体層の電圧とは、図3
0に示すように、層間酸化膜(絶縁膜)の膜厚とゲート
酸化膜の膜厚とに起因する容量結合的な関係にある。こ
の関係を利用して、この第10実施例では、導電体層と
TFTチャネルポリシリコン層との間の層間酸化膜(絶
縁膜)の膜厚を所定の値に制御することによってTFT
のしきい値電圧を制御する。つまり、導電体層に与える
電位と導電体層とTFTチャネルポリシリコン層との間
の層間酸化膜(絶縁膜)の膜厚とを所定の値に制御する
ことによって、TFTのしきい値電圧が変動するのを有
効に防止することができる。図31は、本発明の第11
実施例によるTFTを有する半導体装置を示した断面図
であり、図32は図31の部分的な平面図である。図3
1および図32を参照して、この第11実施例では、ビ
ット線として機能するアルミ配線240を導電体層とし
て用いる。そのため、ビット線240は図32に示すよ
うに、TFTチャネルポリシリコン層215(215
a,215b)を覆うように形成されている。この場合
のビット線(アルミ配線)240の電位は、常に電源電
位Vccと接地電位との中間的な電位になる。これによ
り、図4および図5に示した第2および第3の具体例と
同様の効果を得ることができる。すなわち、TFTのし
きい値電圧が上昇する方向に変動するのを有効に防止す
ることができる。
ける半導体装置によれば、入力線の信号を反転する反転
手段からの出力信号に応じてスイッチングするスイッチ
ングトランジスタを設け、そのスイッチングトランジス
タの一方の端子に第2の電源手段を接続し、スイッチン
グトランジスタの他方の端子に薄膜トランジスタのしき
い値電圧の変動を防止するためのしきい値電圧変動防止
手段を接続することによって、入力線の信号に応じて薄
膜トランジスタにしきい値電圧変動防止手段から電界が
印加される。これにより、薄膜トランジスタのしきい値
電圧が上昇または下降する方向に変動するのを有効に抑
制することができる。
よれば、入力線の信号に応じてスイッチングするスイッ
チングトランジスタを設け、そのスイッチングトランジ
スタの一方の端子に第2の電源手段を接続し、スイッチ
ングトランジスタの他方の端子にしきい値電圧変動防止
手段を接続することによって、入力線の信号に応じて薄
膜トランジスタのしきい値電圧変動防止手段から電界が
印加される。これにより、薄膜トランジスタのしきい値
電圧が上昇または下降する方向に変動するのを有効に抑
制することができる。
体装置を示した平面図である。
10線に沿った断面図である。
置をSRAMに適用した場合のメモリセル回路の第1の
具体例を示した回路図である。
置をSRAMに適用した場合のメモリセル回路の第2の
具体例を示した回路図である。
置をSRAMに適用した場合のメモリセル回路の第3の
具体例を示した回路図である。
分のみを抽出した場合の制御回路の第1の具体例を示し
た回路図である。
分のみを抽出した場合の制御回路の第2の具体例を示し
た回路図である。
体装置を示した平面図である。
20に沿った断面図である。
導体装置を示した平面図である。
0−30に沿った断面図である。
導体装置を示した平面図である。
0−40に沿った断面図である。
導体装置を示した断面図である。
導体装置を示した断面図である。
RAMを示した断面図である。
プロセスの第1工程を説明するための断面図である。
プロセスの第2工程を説明するための断面図である。
プロセスの第3工程を説明するための断面図である。
プロセスの第4工程を説明するための断面図である。
プロセスの第5工程を説明するための断面図である。
プロセスの第6工程を説明するための断面図である。
プロセスの第7工程を説明するための断面図である。
プロセスの第8工程を説明するための断面図である。
プロセスの第9工程を説明するための断面図である。
プロセスの第10工程を説明するための断面図である。
プロセスの第11工程を説明するための断面図である。
導体装置の概念を説明するためのV−I特性図である。
導体装置の概念を説明するためのしきい値電圧と導電体
層の電圧との関係を示した相関図である。
半導体装置の概念を説明するための模式図である。
半導体装置(SRAM)を示した断面図である。
分的な平面図である。
図である。
たはL状態ストレスを加えた場合のI−V特性を示した
特性図である。
にしきい値電圧が上昇するメカニズムを説明するための
模式図である。
Claims (2)
- 【請求項1】 一方の端子に第1の電源手段が接続され
た第1導電型の薄膜トランジスタと、前記薄膜トランジスタのゲート電極に接続された 入力線
と、 前記入力線に接続され、前記入力線の信号を反転するた
めの反転手段と、 前記反転手段からの出力信号に応じてスイッチングする
第1導電型のスイッチングトランジスタと、 前記スイッチングトランジスタの一方の端子に接続され
た第2の電源手段と、 前記スイッチングトランジスタの他方の端子に接続さ
れ、前記薄膜トランジスタのしきい値電圧の変動を防止
するためのしきい値電圧変動防止手段とを備えた、半導
体装置。 - 【請求項2】 一方の端子に第1の電源手段が接続され
た第1導電型の薄膜トランジスタと、前記薄膜トランジスタのゲート電極に接続された 入力線
と、 前記入力線の信号に応じてスイッチングする第2導電型
のスイッチングトランジスタと、 前記スイッチングトランジスタの一方の端子に接続され
た第2の電源手段と、 前記スイッチングトランジスタの他方の端子に接続さ
れ、前記薄膜トランジスタのしきい値電圧の変動を防止
するためのしきい値電圧変動防止手段とを備えた、半導
体装置。
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