KR950021714A - 박막트랜지스터를 갖는 반도체장치와 그의 제조방법 - Google Patents

박막트랜지스터를 갖는 반도체장치와 그의 제조방법 Download PDF

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Abstract

박막트랜지스터의 드레숄드전압의 위방향 및 아래방향으로의 변동이 반도체장치와 그의 제조방법에 의해 효과적으로 억제된다.
이러한 반도체장치에 있어서, 도전층은 상기 박막트랜지스터의 채널영역과 소오스/드레인영역을 형성하는 반도체층과 실질적으로 동일한 평면위에 형성되고, 그리고 소정의 거리에 의해서 상기 반도체층과는 떨어져 있다.
소정의 전위가 상기 도전층에 인가된다. 이것에 의해, 전장이 상기 도전층으로부터 상기 박막트랜지스터의 채널영역으로 인가되어서, 상기 박막트랜지스터의 드레숄드전압의 변동이 효과적으로 방지되도록 한다.

Description

박막트랜지스터를 갖는 반도체장치와 그의 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 제1실시예에 따른 TFT를 갖는 반도체장치를 보여주는 평면도.
제2도는 제1도의 라인 10-10을 따라 취해진 제1실시예의 반도체장치의 단면도.
제3도는 제1도 및 제2도에 도시된 제1실시예의 반도체장치를 포함하는 SRAM의 메모리셀회로의 제1예를 보여주는 회로도.
제4도는 제1도 및 제2도에 도시된 제1실시예의 반도체장치를 포함하는 SRAM의 메모리셀회로의 제2예를 보여주는 회로도.
제5도는 제1도 및 제2도에 도시된 제1실시예의 반도체장치를 포함하는 SRAM의 메모리셀회로의 제3예를 보여주는 회로도.

Claims (17)

  1. 박막트랜지스터의 소오스/드레인 영역들과 채널영역을 형성하는 반도체층과; 소정의 간격을 사이에 두고 상기 반도체층과 동일한 평면상에 실질적으로 형성되며, 소정의 전위가 인가되는 도전층과; 게이트절연층을 사이에 두고 상기 반도체층의 표면위에 형성된 게이트전극을 포함하는 박막트랜지스터를 갖는 반도체장치.
  2. 제1항에 있어서, 상기 도전층은 상기 반도체층이 상기 도전층의 부분들사이에 설치되어 있도록 상기 반도체층의 대향측에 형성되어 있는 반도체장치.
  3. 제1항에 있어서, 상기 게이트전극은 상기 반도체층 아래에 설치되어 있고 그리고 상기 반도체층의 연장방향에 실질적으로 수직하게 형성되어 있는 반도체장치.
  4. 제1항에 박막트랜지스터의 드레숄드전압이 상기 도전층에 인가된 전위와 상기 반도체층의 수소의 함유량을 소정값으로 설정하는 것에 의해 제어되는 반도체장치.
  5. 박막트랜지스터의 소오스/드레인 영역들과 채널영역을 형성하는 반도체층과; 게이트절연층을 사이에 두고 상기 반도체층의 표면들중 하나의 표면위에 형성된 게이트전극과; 게이트절연막을 사이에 두고 상기 반도체층의 다른 표면위에 형성되고 그리고 상기 채널영역에만 대향되며, 소정의 전위가 인가되는 도전층을 포함하는 박막트랜지스터를 갖는 반도체장치.
  6. 제5항에 있어서, 상기 반도체층은 상기 게이트절연층을 사이에 두고 상기 게이트전극의 상면과 측면위에 형성되어 있는 반도체장치.
  7. 제5항에 있어서, 상기 박막트랜지스터의 드레숄드전압은 상기 도전층에 인가된 전위와 상기 절연층의 두께를 소정값으로 설정하는 것에 의해 제어되는 반도체장치.
  8. 박막트랜지스터의 소오스/드레인 영역들과 채널영역을 형성하는 반도체층과; 게이트절연층을 사이에 두고 상기 반도체층의 표면들중 하나의 표면위에 형성된 게이트전극과; 게이트절연층을 사이에 두고 상기 반도체층의 다른 표면위에 형성되고 그리고 상기 반도체층과 부분적으로 충첩하며, 소정의 전위가 인가되는 도전층을 포함하는 반도체장치.
  9. 제8항에 있어서, 상기 게이트전극은 상기 도전층의 연장방향에 실질적으로 수직하게 형성되어 있고 그리고 상기 도전층아래에 설치되어 있는 반도체장치.
  10. 제1전원공급수단에 접속된 일단자를 갖는 박막트랜지스터와; 입력라인과; 상기 입력라인에 접속되어 상기 입력라인의 신호를 반전하는 반전수단과; 상기 반전수단으로부터 보내어진 출력신호에 따라 스위칭을 실행하는 스위칭수단과; 상기 스우칭수단의 일단자에 접속된 제2전원공급수단과; 상기 스위칭수단의 다른 단자에 접속되어 상기 박막트랜지스터의 드레숄드전압의 변동을 방지하는 수단을 포함하는 반도체장치.
  11. 제10항에 있어서, 상기 제2전원공급수단의 전위는 상기 제1전원공급수단의 전위보다 큰 반도체장치.
  12. 제1전원공급수단에 접속된 일단자를 갖는 제1도전형의 박막트랜지스터와; 입력라인과; 상기 입력라인의 신호에 따라서 스위칭을 실행하는 제2도전형의 스위칭 트랜지스터와; 상기 스위칭 트랜지스터의 일단에 접속된 제2전원공급수단과; 상기 스위칭트랜지스터의 다른 단자에 접속되어 상기 박막트랜지스터의 드레숄드전압의 변동을 방지하는 수단을 포함하는 반도체장치.
  13. 전원공급수단에 접속된 일단자를 갖는 박막트랜지스터와; 상기 박막트랜지스터의 드레숄드전압의 변동을 방지하는 수단을 구비하며, 상기 전원공급수단의 전위와 접지전위사이의 범위내에 있는 전위가 상기 드레숄드전압의 변동을 방지하기 위한 상기 수단에 인가되는 반도체장치.
  14. 제11항에 있어서, 상기 드레숄드전압의 변동을 방지하는 상기 수단은 N형 트랜지스터를 통하여 제2전원공급수단에 접속되어 있는 반도체장치.
  15. 제11항에 있어서, 상기 드레숄드전압의 변동을 방지하는 상기 수단은 다이오드를 통하여 제2전원공급수단에 접속되어 있는 반도체장치.
  16. 공핍형의 박막트랜지스터와; 상기 박막트랜지스터의 채널영역 근처에 설치되어 있는 도전층을 구비하여, 상기 박막트랜지스터의 소오스전위보다 높은 전위가,상기 박막트랜지스터가 오프상태일때에만, 상기 도전층에 인가되는 반도체장치.
  17. 박막트랜지스터의 소오스/드레인영역들과 채널영역을 형성하는 반도체층을 형성하는 공정과; 게이트절연층을 사이에 두고 상기 반도체층의 일표면위에 게이트전극을 형성하는 공정과; 절연층을 사이에 두고 상기 반도체층의 다른 표면위에 소정의 전위를 받는 도전층을 형성하되, 이 도전층이 상기 반도체층내의 상기 채널영역에만 대향되게 하는 공정을 포함하는 반도체장치의 제조방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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