JP2572003B2 - 三次元マルチチャンネル構造を有する薄膜トランジスタの製造方法 - Google Patents
三次元マルチチャンネル構造を有する薄膜トランジスタの製造方法Info
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
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- H01L29/78648—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate arranged on opposing sides of the channel
Description
【０００１】
【産業上の利用分野】本発明は、三次元チャンネル構造
を有する高速多結晶シリコン薄膜トランジスタに関する
ものであり、より詳しくは、チャンネル領域の半導体と
して用いる多結晶シリコン膜がゲート内に四方が完全に
取囲まれる三次元チャンネル構造を有するようになり、
超高速動作が求められる未来の超大規模集積回路（ＵＬ
ＳＩ）素子に有用な高速薄膜トランジスタの製造方法に
関するものである。
を有する高速多結晶シリコン薄膜トランジスタに関する
ものであり、より詳しくは、チャンネル領域の半導体と
して用いる多結晶シリコン膜がゲート内に四方が完全に
取囲まれる三次元チャンネル構造を有するようになり、
超高速動作が求められる未来の超大規模集積回路（ＵＬ
ＳＩ）素子に有用な高速薄膜トランジスタの製造方法に
関するものである。
【０００２】
【従来の技術】薄膜トランジスタ（以下、“ＴＦＴ”と
いう）は、平板液晶表示装置（以下、“ＬＣＤ”とい
う）、イメージセンサ、複写機、プリンタおよびスキャ
ナ等の大面積表示装置駆動回路のスイッチング素子とし
て適用されている。
いう）は、平板液晶表示装置（以下、“ＬＣＤ”とい
う）、イメージセンサ、複写機、プリンタおよびスキャ
ナ等の大面積表示装置駆動回路のスイッチング素子とし
て適用されている。
【０００３】最近、高品位テレビジョン等の新しい先端
映像機器が開発されるにしたがい、平板表示装置に対す
る要求が台頭している。ＬＣＤは、平板表示装置の代表
的な技術として、ＥＬ（electro luminescence）素子、
ＶＦＤ（vacuum fluorescentdisplay）、プラズマディ
スプレイ等が解決できないカラー化、低電力化、および
高速化などの問題を有していない。
映像機器が開発されるにしたがい、平板表示装置に対す
る要求が台頭している。ＬＣＤは、平板表示装置の代表
的な技術として、ＥＬ（electro luminescence）素子、
ＶＦＤ（vacuum fluorescentdisplay）、プラズマディ
スプレイ等が解決できないカラー化、低電力化、および
高速化などの問題を有していない。
【０００４】このＬＣＤは、受動形および能動形の２つ
に分けられるが、能動形ＬＣＤは、各画素一々を薄膜ト
ランジスタのような能動素子が制御するようになってい
て、速度、視野角、およびコントラスト比において、受
動形ＬＣＤよりずっと優れており、１００万画素以上の
解像度を必要とする高品位テレビジョンに最も適合した
表示装置と考えられている。これにしたがい、多結晶シ
リコン薄膜トランジスタの重要性が台頭してきて、これ
に対する研究開発が積極的に行なわれている。
に分けられるが、能動形ＬＣＤは、各画素一々を薄膜ト
ランジスタのような能動素子が制御するようになってい
て、速度、視野角、およびコントラスト比において、受
動形ＬＣＤよりずっと優れており、１００万画素以上の
解像度を必要とする高品位テレビジョンに最も適合した
表示装置と考えられている。これにしたがい、多結晶シ
リコン薄膜トランジスタの重要性が台頭してきて、これ
に対する研究開発が積極的に行なわれている。
【０００５】
【発明が解決しようとする課題】既存のＬＣＤ駆動方式
中の１つである単結晶シリコンＦＥＴ方式は、単結晶シ
リコンＦＥＴを大面積上に作り難く、ガラスのような絶
縁基板に形成できないので、その応用分野が、メモリ素
子および商業用ＩＣなどにのみ限って用いられる。一
方、多結晶シリコン薄膜トランジスタは、平板表示装
置、イメージセンサ等単結晶シリコンＦＥＴを形成しに
くい用途にまで、その応用分野を拡大することができ
る。
中の１つである単結晶シリコンＦＥＴ方式は、単結晶シ
リコンＦＥＴを大面積上に作り難く、ガラスのような絶
縁基板に形成できないので、その応用分野が、メモリ素
子および商業用ＩＣなどにのみ限って用いられる。一
方、多結晶シリコン薄膜トランジスタは、平板表示装
置、イメージセンサ等単結晶シリコンＦＥＴを形成しに
くい用途にまで、その応用分野を拡大することができ
る。
【０００６】チャンネル領域内の半導体として、多結晶
シリコン膜を用いた多結晶シリコン薄膜トランジスタ技
術は、高電圧が必要な未来のＵＬＳＩに適合する。
シリコン膜を用いた多結晶シリコン薄膜トランジスタ技
術は、高電圧が必要な未来のＵＬＳＩに適合する。
【０００７】しかしながら、多結晶シリコンＴＦＴは、
単結晶シリコン基板上に製造されたＦＥＴに比べ、寄生
容量、すなわち、漏洩電流値が非常に大きいという短所
がある。その理由は、ＴＦＴにおいては、絶縁基板上に
積層された数百Å程度の非常に薄い半導体薄膜を用いる
ので、チャンネル部に誘起されている電子がゲートオフ
の際、単結晶ＦＥＴでのようにシリコン基板に拡散、再
結合して消滅することがなく、誘起電子の大部分がドレ
インに吸収されるためである。
単結晶シリコン基板上に製造されたＦＥＴに比べ、寄生
容量、すなわち、漏洩電流値が非常に大きいという短所
がある。その理由は、ＴＦＴにおいては、絶縁基板上に
積層された数百Å程度の非常に薄い半導体薄膜を用いる
ので、チャンネル部に誘起されている電子がゲートオフ
の際、単結晶ＦＥＴでのようにシリコン基板に拡散、再
結合して消滅することがなく、誘起電子の大部分がドレ
インに吸収されるためである。
【０００８】さらに、チャンネルにおけるキャリア移動
度もさらに低いため、駆動電流、すなわち、ＩON値が小
さくなるという短所もある。
度もさらに低いため、駆動電流、すなわち、ＩON値が小
さくなるという短所もある。
【０００９】図１に示すような従来の逆スタガ型ＴＦＴ
は、ガラスのような絶縁基板１０上にゲート電極１１を
形成し、このゲート電極１１をゲート絶縁膜１２で覆
い、ゲート絶縁膜１２上に半導体層１３を形成し、チャ
ンネル領域を除いた半導体層１３の左右側上にオーミッ
クコンタクト層１４を介在してソースおよびドレイン電
極１５を形成してなるものである。
は、ガラスのような絶縁基板１０上にゲート電極１１を
形成し、このゲート電極１１をゲート絶縁膜１２で覆
い、ゲート絶縁膜１２上に半導体層１３を形成し、チャ
ンネル領域を除いた半導体層１３の左右側上にオーミッ
クコンタクト層１４を介在してソースおよびドレイン電
極１５を形成してなるものである。
【００１０】図２に示す従来の正スタガ型ＴＦＴは、逆
スタガ型ＴＦＴとは反対に、ゲート電極２５がゲート絶
縁層２４を介在して半導体層２３上に位置し、半導体層
２３の左右にオーミックコンタクト層２２を介在して前
記ゲート電極２５と位置合わせされて、絶縁基板２０上
にソースおよびドレイン電極２１が形成されている。
スタガ型ＴＦＴとは反対に、ゲート電極２５がゲート絶
縁層２４を介在して半導体層２３上に位置し、半導体層
２３の左右にオーミックコンタクト層２２を介在して前
記ゲート電極２５と位置合わせされて、絶縁基板２０上
にソースおよびドレイン電極２１が形成されている。
【００１１】図１および図２に示す従来の単一ゲート電
極を有するＴＦＴは、前述のような問題点のみならず、
チャンネルコンダクタンスが低いという短所を有してい
る。
極を有するＴＦＴは、前述のような問題点のみならず、
チャンネルコンダクタンスが低いという短所を有してい
る。
【００１２】前述のような問題点を解決するための従来
の技術であって、ゲートを上部および下部においたダブ
ルゲート多結晶シリコンＭＯＳＦＥＴと、ゲートを２つ
並んでおいたデュアルゲート構造を採用した薄膜トラン
ジスタが提案された。
の技術であって、ゲートを上部および下部においたダブ
ルゲート多結晶シリコンＭＯＳＦＥＴと、ゲートを２つ
並んでおいたデュアルゲート構造を採用した薄膜トラン
ジスタが提案された。
【００１３】従来、ダブルゲート構造と関連ある例は、
“Double-Gate Polysilicon MOSFET”（Extended Abstr
acts of 22´nd Conference on SSDM,1990,pp.393〜396
）と題された論文に開示されている。
“Double-Gate Polysilicon MOSFET”（Extended Abstr
acts of 22´nd Conference on SSDM,1990,pp.393〜396
）と題された論文に開示されている。
【００１４】図３に、前記ダブルゲート多結晶シリコン
ＭＯＳＦＥＴの断面構造を示す。また、図４に、ゲート
電圧ＶG とトランスコンダクタンスｇm との関係を、ゲ
ート構造にしたがい比較した結果を示す。
ＭＯＳＦＥＴの断面構造を示す。また、図４に、ゲート
電圧ＶG とトランスコンダクタンスｇm との関係を、ゲ
ート構造にしたがい比較した結果を示す。
【００１５】図３に示すように、ダブルゲート構造のＭ
ＯＳＦＥＴは、絶縁層３９が蒸着されたシリコン基板３
０の上部にある多結晶シリコン膜３３が、下部ゲート３
１と上部ゲート３６との間の中間にゲート絶縁層３２，
３５を介在した形態で構成されている。すなわち、チャ
ンネル領域の半導体として用いる多結晶シリコン膜３３
の上部および下部に、それぞれゲートを形成することに
より、ソース３４からドレイン３４に至る電流通路を２
倍に拡張させたものである。このようにすることによ
り、図４に示すように、ゲートが１つである通常の単一
ゲートＭＯＳＦＥＴに比べ、トランスコンダクタンスｇ
m が２倍程度増加することがわかる。
ＯＳＦＥＴは、絶縁層３９が蒸着されたシリコン基板３
０の上部にある多結晶シリコン膜３３が、下部ゲート３
１と上部ゲート３６との間の中間にゲート絶縁層３２，
３５を介在した形態で構成されている。すなわち、チャ
ンネル領域の半導体として用いる多結晶シリコン膜３３
の上部および下部に、それぞれゲートを形成することに
より、ソース３４からドレイン３４に至る電流通路を２
倍に拡張させたものである。このようにすることによ
り、図４に示すように、ゲートが１つである通常の単一
ゲートＭＯＳＦＥＴに比べ、トランスコンダクタンスｇ
m が２倍程度増加することがわかる。
【００１６】しかしながら、ダブルゲート型ＦＥＴは、
集積度を向上させるため所用面積を縮めようとすると、
それに比例してチャンネル領域も減少するので、チャン
ネルコンダクタンスも減少するようになる。
集積度を向上させるため所用面積を縮めようとすると、
それに比例してチャンネル領域も減少するので、チャン
ネルコンダクタンスも減少するようになる。
【００１７】さらに、前述のような特性を得るため、ダ
ブルゲートの間の多結晶シリコン膜３３は１００Å程度
の超薄膜厚さに制限しなければならないので、高電圧お
よび高電流を要する未来のＵＬＳＩには大きい障害にな
る。同様に、高電圧を加えられないことは、周辺回路と
の一体化を指向するＬＣＤにおいても、大きい欠点であ
る。
ブルゲートの間の多結晶シリコン膜３３は１００Å程度
の超薄膜厚さに制限しなければならないので、高電圧お
よび高電流を要する未来のＵＬＳＩには大きい障害にな
る。同様に、高電圧を加えられないことは、周辺回路と
の一体化を指向するＬＣＤにおいても、大きい欠点であ
る。
【００１８】一方、チャンネル領域に半導体として再結
晶化された多重ストリップポリシリコン膜を用いた、石
英基板上に高耐圧および大きいトランスコンダクタンス
を有するポリシリコン薄膜トランジスタが、“High-Vol
tage Poly-Si TFT´s with Multichannel Structure”
という名称で、“IEEE TRANSACTIONS ON ELECTRON DEVI
CE,VOL.35,pp.2363 〜2367,DEC.1988 ”に、タカシ ウ
ナガミにより発表された。
晶化された多重ストリップポリシリコン膜を用いた、石
英基板上に高耐圧および大きいトランスコンダクタンス
を有するポリシリコン薄膜トランジスタが、“High-Vol
tage Poly-Si TFT´s with Multichannel Structure”
という名称で、“IEEE TRANSACTIONS ON ELECTRON DEVI
CE,VOL.35,pp.2363 〜2367,DEC.1988 ”に、タカシ ウ
ナガミにより発表された。
【００１９】前記ＴＦＴは、マルチチャンネル構造を採
択しているが、各ストリップ毎に一面のチャンネルを有
する構造であるため、チャンネルコンダクタンスおよび
電流駆動能力を極大化できないという短所があった。
択しているが、各ストリップ毎に一面のチャンネルを有
する構造であるため、チャンネルコンダクタンスおよび
電流駆動能力を極大化できないという短所があった。
【００２０】さらに、未来のＵＬＳＩを実現するため、
プレーナトランジスタのチャンネルの長さばかりでな
く、チャンネル幅の縮小は非常に重要である。しかし、
チャンネルの長さの減少は、たとえば、ホットキャリア
誘導特性の低下、およびショートチャンネル効果による
しきい電圧の低下などの深刻な問題を起こす。しかも、
チャンネル幅の減少は、フィールド隔離エッジにおいて
の強い電界のため現れるホットキャリア誘導特性の低下
および電流駆動力の低下をもたらす。このような問題
が、未来のＵＬＳＩのためのプレーナトランジスタのス
ケーリング制限を誘導している。
プレーナトランジスタのチャンネルの長さばかりでな
く、チャンネル幅の縮小は非常に重要である。しかし、
チャンネルの長さの減少は、たとえば、ホットキャリア
誘導特性の低下、およびショートチャンネル効果による
しきい電圧の低下などの深刻な問題を起こす。しかも、
チャンネル幅の減少は、フィールド隔離エッジにおいて
の強い電界のため現れるホットキャリア誘導特性の低下
および電流駆動力の低下をもたらす。このような問題
が、未来のＵＬＳＩのためのプレーナトランジスタのス
ケーリング制限を誘導している。
【００２１】したがって、本発明の目的は、前述のよう
な従来の技術の問題点を解決するため、高いチャンネル
コンダクタンスを有する、改善された三次元マルチチャ
ンネル構造を有する薄膜トランジスタの製造方法を提供
することにある。
な従来の技術の問題点を解決するため、高いチャンネル
コンダクタンスを有する、改善された三次元マルチチャ
ンネル構造を有する薄膜トランジスタの製造方法を提供
することにある。
【００２２】さらに、本発明の目的は、チャンネルの電
流通路を極大化させることにより、高い駆動電流を要す
るＵＬＳＩおよび周辺駆動回路との一体化を指向するＬ
ＣＤなどに有用な、三次元マルチチャンネル構造を有す
る薄膜トランジスタの製造方法を提供することにある。
流通路を極大化させることにより、高い駆動電流を要す
るＵＬＳＩおよび周辺駆動回路との一体化を指向するＬ
ＣＤなどに有用な、三次元マルチチャンネル構造を有す
る薄膜トランジスタの製造方法を提供することにある。
【００２３】
【００２４】前記目的を達成するため、本発明は、基板
上に低圧化学気相蒸着法により多結晶シリコンを蒸着す
る段階と、蒸着された多結晶シリコンに、所定の深さで
配置され、長さ方向に延長されたトレンチを、反応性イ
オンエッチングにより形成し、多結晶シリコンの表面を
熱酸化してトレンチ表面に絶縁層を形成する段階と、ト
レンチ内に多結晶シリコンが詰められるよう、低圧化学
気相蒸着法により多結晶シリコンを全面的に蒸着する段
階と、蒸着された多結晶シリコンのうち、トレンチ部分
にのみ残るようにフォトエッチングにより多結晶シリコ
ンを除去した後、さらに露出された絶縁層を除去して多
結晶シリコンストリップを形成する段階と、残された多
結晶シリコンストリップの全表面を絶縁層で取囲むよ
う、露出された多結晶シリコンストリップを所定の厚さ
で熱酸化する段階と、多結晶シリコンストリップを熱酸
化した後、多結晶シリコンストリップを取囲んでいる絶
縁層を除いた残りの絶縁層を除去することにより、残さ
れた絶縁層を取囲んだ多結晶シリコンが一体となすよう
にする段階と、結果的に生じた構造上に、不純物がドー
プされて導電性を有しゲートとして作用する多結晶シリ
コンを蒸着する段階と、各多結晶シリコンストリップの
両端と接続するソースおよびドレイン電極を形成する段
階とを備えることを特徴とする、三次元マルチチャンネ
ル構造を有する薄膜トランジスタの製造方法を提供す
る。
上に低圧化学気相蒸着法により多結晶シリコンを蒸着す
る段階と、蒸着された多結晶シリコンに、所定の深さで
配置され、長さ方向に延長されたトレンチを、反応性イ
オンエッチングにより形成し、多結晶シリコンの表面を
熱酸化してトレンチ表面に絶縁層を形成する段階と、ト
レンチ内に多結晶シリコンが詰められるよう、低圧化学
気相蒸着法により多結晶シリコンを全面的に蒸着する段
階と、蒸着された多結晶シリコンのうち、トレンチ部分
にのみ残るようにフォトエッチングにより多結晶シリコ
ンを除去した後、さらに露出された絶縁層を除去して多
結晶シリコンストリップを形成する段階と、残された多
結晶シリコンストリップの全表面を絶縁層で取囲むよ
う、露出された多結晶シリコンストリップを所定の厚さ
で熱酸化する段階と、多結晶シリコンストリップを熱酸
化した後、多結晶シリコンストリップを取囲んでいる絶
縁層を除いた残りの絶縁層を除去することにより、残さ
れた絶縁層を取囲んだ多結晶シリコンが一体となすよう
にする段階と、結果的に生じた構造上に、不純物がドー
プされて導電性を有しゲートとして作用する多結晶シリ
コンを蒸着する段階と、各多結晶シリコンストリップの
両端と接続するソースおよびドレイン電極を形成する段
階とを備えることを特徴とする、三次元マルチチャンネ
ル構造を有する薄膜トランジスタの製造方法を提供す
る。
【００２５】
【作用】本発明による薄膜トランジスタは、キャリアが
走行するチャンネル領域が多数のチャンネルで形成され
ており、各チャンネルは三次元構造を有する。すなわ
ち、チャンネル領域をなす多数のサブ半導体層、すなわ
ち、多結晶シリコン膜の上下左右の表面が、ゲート絶縁
膜を介在してゲートで取囲まれた構造を有している。
走行するチャンネル領域が多数のチャンネルで形成され
ており、各チャンネルは三次元構造を有する。すなわ
ち、チャンネル領域をなす多数のサブ半導体層、すなわ
ち、多結晶シリコン膜の上下左右の表面が、ゲート絶縁
膜を介在してゲートで取囲まれた構造を有している。
【００２６】したがって、制限された占有面積内におい
て、有効なチャンネル領域（電流通路）が従来に比べ大
きく増加するので、高いチャンネルコンダクタンスを有
するようになる。その結果、オン電流が増加し、しきい
電圧が減少する。
て、有効なチャンネル領域（電流通路）が従来に比べ大
きく増加するので、高いチャンネルコンダクタンスを有
するようになる。その結果、オン電流が増加し、しきい
電圧が減少する。
【００２７】
【実施例】以下、本発明の好ましい実施例を、添付図面
に基づいて詳細に説明する。 （実施例１）図５は、本発明の実施例１に従う三次元マ
ルチチャンネルＴＦＴの平面図である。図において、４
１は下部ゲート電極、４３はサブ半導体層のチャンネル
領域、４４は半導体層のオーミックコンタクト領域、４
５はソースおよびドレイン電極、４７は上部ゲート電極
である。
に基づいて詳細に説明する。 （実施例１）図５は、本発明の実施例１に従う三次元マ
ルチチャンネルＴＦＴの平面図である。図において、４
１は下部ゲート電極、４３はサブ半導体層のチャンネル
領域、４４は半導体層のオーミックコンタクト領域、４
５はソースおよびドレイン電極、４７は上部ゲート電極
である。
【００２８】図６は、図５のＡ−Ａ′線断面図であり、
図７は、図５のＢ−Ｂ′線断面図である。４２および４
６は、ゲート絶縁膜である。
図７は、図５のＢ−Ｂ′線断面図である。４２および４
６は、ゲート絶縁膜である。
【００２９】図５ないし図７を参照すると、本発明の三
次元マルチチャンネルＴＦＴは、水平方向に延長され垂
直方向には所定間隔をもって並んで配列された、複数個
のストリップ状サブ半導体層４３，４４を有する。した
がって、サブ半導体層の各チャンネル領域４３は、図６
および図７に示すように、下部ゲート電極４１と上部ゲ
ート電極４７により、上下左右面いずれもが取囲まれる
ようになっている。これによって、ゲート電極と隣接す
るサブ半導体層の上下左右面いずれにもチャンネルが形
成されるので、高いコンダクタンスが達成できる。
次元マルチチャンネルＴＦＴは、水平方向に延長され垂
直方向には所定間隔をもって並んで配列された、複数個
のストリップ状サブ半導体層４３，４４を有する。した
がって、サブ半導体層の各チャンネル領域４３は、図６
および図７に示すように、下部ゲート電極４１と上部ゲ
ート電極４７により、上下左右面いずれもが取囲まれる
ようになっている。これによって、ゲート電極と隣接す
るサブ半導体層の上下左右面いずれにもチャンネルが形
成されるので、高いコンダクタンスが達成できる。
【００３０】たとえば、チャンネル長さがＬ、チャンネ
ル幅がＷであると、ＴＦＴのチャンネル電流は、チャン
ネル断面積Ａに比例し、チャンネル長さＬに反比例す
る。ここで、チャンネル断面積Ａは、チャンネル幅Ｗと
チャンネル厚さｔとの積で計算される。
ル幅がＷであると、ＴＦＴのチャンネル電流は、チャン
ネル断面積Ａに比例し、チャンネル長さＬに反比例す
る。ここで、チャンネル断面積Ａは、チャンネル幅Ｗと
チャンネル厚さｔとの積で計算される。
【００３１】したがって、シングルゲート型ＴＦＴであ
る場合、以下の式（１）が成立つ。 Ｉ＝Ｉ0 ・Ｗ…（１） ここで、Ｉはチャンネル電流、Ｉ0 はゲート電圧で決定
される定数である。
る場合、以下の式（１）が成立つ。 Ｉ＝Ｉ0 ・Ｗ…（１） ここで、Ｉはチャンネル電流、Ｉ0 はゲート電圧で決定
される定数である。
【００３２】また、ダブルゲート型ＴＦＴである場合、
以下の式（２）が成立つ。 Ｉ＝２Ｉ0 ・Ｗ…（２） 本発明による三次元マルチチャンネルＴＦＴの場合、チ
ャンネル幅Ｗをｎ等分して、幅ｗ、間隔ｄでサブ半導体
層をストリップ状に形成し、サブ半導体層の厚さをＴと
仮定すると、オン電流は、以下の式（３）で表わされ
る。
以下の式（２）が成立つ。 Ｉ＝２Ｉ0 ・Ｗ…（２） 本発明による三次元マルチチャンネルＴＦＴの場合、チ
ャンネル幅Ｗをｎ等分して、幅ｗ、間隔ｄでサブ半導体
層をストリップ状に形成し、サブ半導体層の厚さをＴと
仮定すると、オン電流は、以下の式（３）で表わされ
る。
【００３３】Ｉ＝２Ｉ0 （ｗ＋Ｔ）×ｎ…（３） ここで、間隔ｄと厚さＴとが同一であると、以下の式
（４）が成立つ。
（４）が成立つ。
【００３４】 Ｗ＝ｎｗ＋（ｎ−１）ｄ＝ｎｗ＋（ｎ−１）Ｔ…（４） したがって、上記式（３）は、以下の式（５）で表わさ
れる。 Ｉ＝２Ｉ0 ［ｎｗ＋（ｎ−１）Ｔ］＋２Ｉ0 ・Ｔ＝Ｉ0 （２Ｗ＋２Ｔ）…（５） したがって、、本発明の三次元マルチチャンネルＴＦＴ
のオン電流が、ダブルゲート型ＴＦＴのオン電流より、
２Ｔほど増大し、シングルゲートよりはＷ＋２Ｔほど増
大することがわかる。
れる。 Ｉ＝２Ｉ0 ［ｎｗ＋（ｎ−１）Ｔ］＋２Ｉ0 ・Ｔ＝Ｉ0 （２Ｗ＋２Ｔ）…（５） したがって、、本発明の三次元マルチチャンネルＴＦＴ
のオン電流が、ダブルゲート型ＴＦＴのオン電流より、
２Ｔほど増大し、シングルゲートよりはＷ＋２Ｔほど増
大することがわかる。
【００３５】ここで、Ｔ＞ｄである場合、本発明による
ＴＦＴのオン電流が大きく増加することがわかる。
ＴＦＴのオン電流が大きく増加することがわかる。
【００３６】したがって、本発明においては、チャンネ
ルを三次元的に形成できて、同一面積（Ｗ×Ｌ）内にお
いて高いチャンネルコンダンクタンスを有することがで
き、ＴＦＴの所要面積を縮められるので、単位面積当り
集積度を向上させて、液晶表示装置の高解像度を達成す
ることに寄与できる。
ルを三次元的に形成できて、同一面積（Ｗ×Ｌ）内にお
いて高いチャンネルコンダンクタンスを有することがで
き、ＴＦＴの所要面積を縮められるので、単位面積当り
集積度を向上させて、液晶表示装置の高解像度を達成す
ることに寄与できる。
【００３７】この実施例においては、サブ半導体層の厚
さＴとＷとが有効チャンネル厚さｔより大きい場合につ
いて説明したが、Ｔ、ＷあるいはＴおよびＷがチャンネ
ル厚さｔ程度に薄い場合においても、チャンネルコンダ
クタンスが増大される。このときには、ゲート電極に加
わったゲート電位が、上部ゲートに印加される電圧と下
部ゲートに印加される電圧の合成で表われるため、ゲー
ト電位の上昇効果で、オン電流が増大するようになる。 （実施例２）次に、図８および図９ないし図１４を参照
して、本発明に従う実施例２を説明する。
さＴとＷとが有効チャンネル厚さｔより大きい場合につ
いて説明したが、Ｔ、ＷあるいはＴおよびＷがチャンネ
ル厚さｔ程度に薄い場合においても、チャンネルコンダ
クタンスが増大される。このときには、ゲート電極に加
わったゲート電位が、上部ゲートに印加される電圧と下
部ゲートに印加される電圧の合成で表われるため、ゲー
ト電位の上昇効果で、オン電流が増大するようになる。 （実施例２）次に、図８および図９ないし図１４を参照
して、本発明に従う実施例２を説明する。
【００３８】図８は、三次元マルチチャンネル構造を有
するＴＦＴに関する概略斜視図である。同図に示すよう
に、この実施例はマルチチャンネル型であって、各チャ
ンネル毎に４面が、ゲート絶縁膜を通じてゲートで取囲
んだ三次元チャンネル構造を有する点において、実施例
１と基本的な構造は同一である。ただし、異なるところ
は、ゲートが、実施例１においては上部および下部ゲー
トであり、ゲート絶縁膜により分離されているが、この
実施例においては、ゲートが一体に形成されているとい
うことである。図８の説明は後述する。
するＴＦＴに関する概略斜視図である。同図に示すよう
に、この実施例はマルチチャンネル型であって、各チャ
ンネル毎に４面が、ゲート絶縁膜を通じてゲートで取囲
んだ三次元チャンネル構造を有する点において、実施例
１と基本的な構造は同一である。ただし、異なるところ
は、ゲートが、実施例１においては上部および下部ゲー
トであり、ゲート絶縁膜により分離されているが、この
実施例においては、ゲートが一体に形成されているとい
うことである。図８の説明は後述する。
【００３９】次に、図８に示す三次元マルチチャンネル
ＴＦＴを製造する工程を、図９ないし図１４を参照して
説明する。
ＴＦＴを製造する工程を、図９ないし図１４を参照して
説明する。
【００４０】図９ないし図１４は、図８のＣ−Ｃ′線を
基準にした断面図であり、便宜上、単に２つのチャンネ
ルのみを有する場合を例に挙げて説明する。
基準にした断面図であり、便宜上、単に２つのチャンネ
ルのみを有する場合を例に挙げて説明する。
【００４１】図９において、基板としてはガラス基板、
石英基板、非晶質あるいは結晶質基板のうちのいずれか
の１つが用いられる。ただし、ＬＣＤ用としては、透光
性のあるガラス基板あるいは石英基板を用いる。
石英基板、非晶質あるいは結晶質基板のうちのいずれか
の１つが用いられる。ただし、ＬＣＤ用としては、透光
性のあるガラス基板あるいは石英基板を用いる。
【００４２】まず、基板洗浄後、ガラス基板８０上に、
所定厚さの多結晶シリコン層８１を、低圧化学気相蒸着
法を用いて蒸着させる。蒸着された多結晶シリコン層８
１は、不純物が若干ドープされて導電性を有し、ゲート
層としての役割を果たす。
所定厚さの多結晶シリコン層８１を、低圧化学気相蒸着
法を用いて蒸着させる。蒸着された多結晶シリコン層８
１は、不純物が若干ドープされて導電性を有し、ゲート
層としての役割を果たす。
【００４３】次に、図１０に示すように、前記多結晶シ
リコン層８１の所定部位を、通常のフォトエッチング工
程を用いて、チャンネル領域が形成される多数のトレン
チを形成する。これらのトレンチは、相互並列に配置さ
れ、長さ方向に延長されている。このとき、前記トレン
チは、反応性イオンエッチング法を用いて形成する。ト
レンチの形成後、絶縁層８２を形成するため、前記多結
晶シリコン層８１を熱酸化させる。熱酸化条件は、１０
００℃、乾式酸素雰囲気下で行なう。この方法で形成さ
れた絶縁層８２は、ＳｉＯ2 であり、その厚さはほぼ
０．１μｍ程度である。
リコン層８１の所定部位を、通常のフォトエッチング工
程を用いて、チャンネル領域が形成される多数のトレン
チを形成する。これらのトレンチは、相互並列に配置さ
れ、長さ方向に延長されている。このとき、前記トレン
チは、反応性イオンエッチング法を用いて形成する。ト
レンチの形成後、絶縁層８２を形成するため、前記多結
晶シリコン層８１を熱酸化させる。熱酸化条件は、１０
００℃、乾式酸素雰囲気下で行なう。この方法で形成さ
れた絶縁層８２は、ＳｉＯ2 であり、その厚さはほぼ
０．１μｍ程度である。
【００４４】その後、図１１に示すように、チャンネル
領域を形成するため、低圧化学気相蒸着法を用いて、多
結晶シリコン層８３を全面的に蒸着する。
領域を形成するため、低圧化学気相蒸着法を用いて、多
結晶シリコン層８３を全面的に蒸着する。
【００４５】次に、図１２に示すように、前記多結晶シ
リコン層８３と絶縁層８２の一部とを、フォトエッチン
グ工程にて除去して、多数の分離されたチャンネル領域
８４を定義する。すなわち、前記多結晶シリコン層８３
のうち、トレンチの形成部分のみを残し、残りは除去す
る。
リコン層８３と絶縁層８２の一部とを、フォトエッチン
グ工程にて除去して、多数の分離されたチャンネル領域
８４を定義する。すなわち、前記多結晶シリコン層８３
のうち、トレンチの形成部分のみを残し、残りは除去す
る。
【００４６】チャンネル領域の形成後、図１３に示すよ
うに、前記図１０と同一な方法にて、チャンネル領域８
４をなす多結晶シリコン層を、０．１μｍ程度熱酸化さ
せる。次いで、チャンネル領域８４を取囲んだゲート絶
縁膜８５を除いた基板８０の上部の絶縁層を、フォトエ
ッチングすることにより、前記チャンネル領域８４を完
全に取囲むゲート絶縁膜８５を形成する。
うに、前記図１０と同一な方法にて、チャンネル領域８
４をなす多結晶シリコン層を、０．１μｍ程度熱酸化さ
せる。次いで、チャンネル領域８４を取囲んだゲート絶
縁膜８５を除いた基板８０の上部の絶縁層を、フォトエ
ッチングすることにより、前記チャンネル領域８４を完
全に取囲むゲート絶縁膜８５を形成する。
【００４７】次に、図１４に示すように、不純物がドー
プされた多結晶シリコンを、再び全面的に蒸着して、前
記チャンネル領域８４を完全に取囲むゲート８６を形成
する。
プされた多結晶シリコンを、再び全面的に蒸着して、前
記チャンネル領域８４を完全に取囲むゲート８６を形成
する。
【００４８】その後、図８に示すような構造を完成する
ため、各チャンネル領域８４に連結される多数のオーミ
ックコンタクト領域に全体的に接続されるソースおよび
ドレイン電極８８を、左右側に形成する。
ため、各チャンネル領域８４に連結される多数のオーミ
ックコンタクト領域に全体的に接続されるソースおよび
ドレイン電極８８を、左右側に形成する。
【００４９】以上のような工程により、三次元マルチチ
ャンネル構造を有する薄膜トランジスタが製作される。
ャンネル構造を有する薄膜トランジスタが製作される。
【００５０】前記三次元マルチチャンネル薄膜トランジ
スタを製造する工程は、前述した例にのみ限られるもの
ではない。すなわち、実施例１のような上部および下部
ゲートがゲート絶縁層に分離された場合には、ゲート絶
縁層を各チャンネル毎各々に分離するためのエッチング
工程が除去できる。さらに、本発明の思想にはずれない
範囲内において、当業者により多くの変形例がなされる
ことができる。たとえば、チャンネル領域の断面構造
は、長方形、正四角形、円形あるいはその他の有効なチ
ャンネル領域が確保できるある構造でも可能である。
スタを製造する工程は、前述した例にのみ限られるもの
ではない。すなわち、実施例１のような上部および下部
ゲートがゲート絶縁層に分離された場合には、ゲート絶
縁層を各チャンネル毎各々に分離するためのエッチング
工程が除去できる。さらに、本発明の思想にはずれない
範囲内において、当業者により多くの変形例がなされる
ことができる。たとえば、チャンネル領域の断面構造
は、長方形、正四角形、円形あるいはその他の有効なチ
ャンネル領域が確保できるある構造でも可能である。
【００５１】
【発明の効果】以上のように、本発明の薄膜トランジス
タは、三次元マルチチャンネル構造を採択することによ
り、電流駆動力が大きく向上したＬＣＤ用スイッチング
素子であるばかりでなく、大きいオン電流が求められる
カラムドライバのような周辺駆動回路においても、適用
可能である。
タは、三次元マルチチャンネル構造を採択することによ
り、電流駆動力が大きく向上したＬＣＤ用スイッチング
素子であるばかりでなく、大きいオン電流が求められる
カラムドライバのような周辺駆動回路においても、適用
可能である。
【図１】従来の逆スタガ型ＴＦＴの断面図である。
【図２】従来の正スタガ型ＴＦＴの断面図である。
【図３】従来のダブルゲート型ＭＯＳＦＥＴの断面図で
ある。
ある。
【図４】ゲート電圧とトランスコンダクタンスとの関係
を示す図である。
を示す図である。
【図５】本発明の実施例１に従う三次元マルチチャンネ
ルＴＦＴの平面図である。
ルＴＦＴの平面図である。
【図６】図５のＡ−Ａ′線断面図である。
【図７】図５のＢ−Ｂ′線断面図である。
【図８】本発明の実施例２に従う三次元マルチチャンネ
ルＴＦＴの斜視図である。
ルＴＦＴの斜視図である。
【図９】図８のＣ−Ｃ′線断面構造を有するＴＦＴの製
造工程を説明するための断面図である。
造工程を説明するための断面図である。
【図１０】図８のＣ−Ｃ′線断面構造を有するＴＦＴの
製造工程を説明するための断面図である。
製造工程を説明するための断面図である。
【図１１】図８のＣ−Ｃ′線断面構造を有するＴＦＴの
製造工程を説明するための断面図である。
製造工程を説明するための断面図である。
【図１２】図８のＣ−Ｃ′線断面構造を有するＴＦＴの
製造工程を説明するための断面図である。
製造工程を説明するための断面図である。
【図１３】図８のＣ−Ｃ′線断面構造を有するＴＦＴの
製造工程を説明するための断面図である。
製造工程を説明するための断面図である。
【図１４】図８のＣ−Ｃ′線断面構造を有するＴＦＴの
製造工程を説明するための断面図である。
製造工程を説明するための断面図である。
４１ 下部ゲート電極 ４２，４６，８５ ゲート絶縁膜 ４３，８４ チャンネル領域 ４４ オーミックコンタクト領域 ４５，８８ ソースドレイン電極 ４７ 上部ゲート電極 ８０ ガラス基板 ８１，８３ 多結晶シリコン層 ８２ 絶縁層 ８６ ゲート なお、各図中、同一符号は同一または相当部分を示す。
フロントページの続き (56)参考文献 特開 昭61−144876（ＪＰ，Ａ) 特開 昭62−179160（ＪＰ，Ａ) 特開 昭60−94773（ＪＰ，Ａ)
Claims (9)
- 【請求項１】 基板上に不純物がドープされて導電性を
有しゲートとして作用する多結晶シリコンを蒸着する段
階と、 前記蒸着された多結晶シリコンに、所定の深さで配置さ
れ長さ方向に延長されたトレンチをエッチングにより形
成し、前記多結晶シリコンの表面を熱酸化させてトレン
チ表面に絶縁層を形成する段階と、 前記トレンチ内に多結晶シリコンが詰められるよう、多
結晶シリコンを全面的に蒸着する段階と、 前記蒸着された多結晶シリコンのうち、トレンチ部分に
のみ残るようにエッチングにより前記多結晶シリコンを
除去した後、さらに露出された絶縁層を除去して多結晶
シリコンストリップを形成する段階と、 残された多結晶シリコンストリップの全表面を絶縁層で
取囲むよう、前記露出された多結晶シリコンストリップ
を所定の厚さで熱酸化する段階と、 前記多結晶シリコンストリップを熱酸化した後、前記多
結晶シリコンストリップを取囲んでいる絶縁層を除いた
残りの絶縁層を除去することにより、前記残された絶縁
層を取囲んだ多結晶シリコンが一体となすようにする段
階と、 前記段階までで生じた構造上に、不純物がドープされて
導電性を有しゲートとして作用する多結晶シリコンを蒸
着する段階と、 前記各多結晶シリコンストリップの両端と接続するソー
スおよびドレイン電極を形成する段階とを備えることを
特徴とする、三次元マルチチャンネル構造を有する薄膜
トランジスタの製造方法。 - 【請求項２】 前記トレンチは多数であることを特徴と
する、請求項１記載の三次元マルチチャンネル構造を有
する薄膜トランジスタの製造方法。 - 【請求項３】 前記トレンチはお互いに並列に配置され
ることを特徴とする、請求項２記載の三次元マルチチャ
ンネル構造を有する薄膜トランジスタの製造方法。 - 【請求項４】 前記多結晶シリコンストリップは多数形
成されることを特徴とする、請求項１〜３のいずれかに
記載の三次元マルチチャンネル構造を有する薄膜トラン
ジスタの製造方法。 - 【請求項５】 前記ゲートで取囲んだ多数の多結晶シリ
コンストリップの全表層が、チャンネル領域として提供
されることを特徴とする、請求項４記載の三次元マルチ
チャンネル構造を有する薄膜トランジスタの製造方法。 - 【請求項６】 前記各多結晶シリコンストリップの断面
は多角形であることを特徴とする、請求項５記載の三次
元マルチチャンネル構造を有する薄膜トランジスタの製
造方法。 - 【請求項７】 前記各多結晶シリコンストリップの厚さ
が、有効チャンネル厚さよりさらに厚いことを特徴とす
る、請求項５記載の三次元マルチチャンネル構造を有す
る薄膜トランジスタの製造方法。 - 【請求項８】 前記各多結晶シリコンストリップの厚さ
が、有効チャンネル厚さ程度に薄いことを特徴とする、
請求項５記載の三次元マルチチャンネル構造を有する薄
膜トランジスタの製造方法。 - 【請求項９】 前記基板が、ガラス、石英、非晶質シリ
コンおよび結晶質シリコンから選ばれる１つの物質から
なることを特徴とする、請求項５記載の三次元マルチチ
ャンネル構造を有する薄膜トランジスタの製造方法。
Applications Claiming Priority (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019920005291A KR950009802B1 (ko) | 1992-03-30 | 1992-03-30 | 멀티채널 박막트랜지스터 |
| KR92P11367 | 1992-06-27 | ||
| KR1019920011366A KR950009797B1 (ko) | 1992-06-27 | 1992-06-27 | 바텀 게이트를 구비한 fid 폴리 실리콘 tft |
| KR1019920011367A KR950009804B1 (ko) | 1992-06-27 | 1992-06-27 | 3차원 채널구조를 갖는 고속 박막 트랜지스터의 제조방법 |
| KR92P11366 | 1992-06-27 | ||
| KR92P5291 | 1992-06-27 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0685256A JPH0685256A (ja) | 1994-03-25 |
| JP2572003B2 true JP2572003B2 (ja) | 1997-01-16 |
Family
ID=27348812
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5027830A Expired - Lifetime JP2572003B2 (ja) | 1992-03-30 | 1993-02-17 | 三次元マルチチャンネル構造を有する薄膜トランジスタの製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5338959A (ja) |
| JP (1) | JP2572003B2 (ja) |
Families Citing this family (113)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE69128876T2 (de) * | 1990-11-30 | 1998-08-06 | Sharp Kk | Dünnfilm-Halbleitervorrichtung |
| US5650655A (en) | 1994-04-28 | 1997-07-22 | Micron Technology, Inc. | Integrated circuitry having electrical interconnects |
| US5493130A (en) * | 1993-06-10 | 1996-02-20 | Micron Technology, Inc. | Integrated circuitry having an electrically conductive sidewall link positioned over and electrically interconnecting respective outer sidewalls of two conductive layers |
| JP3460863B2 (ja) * | 1993-09-17 | 2003-10-27 | 三菱電機株式会社 | 半導体装置の製造方法 |
| GB9325984D0 (en) * | 1993-12-20 | 1994-02-23 | Philips Electronics Uk Ltd | Manufacture of electronic devices comprising thin-film transistors |
| JP3281700B2 (ja) * | 1993-12-22 | 2002-05-13 | 三菱電機株式会社 | 半導体装置 |
| JPH07302912A (ja) * | 1994-04-29 | 1995-11-14 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| JP3253808B2 (ja) * | 1994-07-07 | 2002-02-04 | 株式会社半導体エネルギー研究所 | 半導体装置およびその作製方法 |
| US5675164A (en) * | 1995-06-07 | 1997-10-07 | International Business Machines Corporation | High performance multi-mesa field effect transistor |
| US6555449B1 (en) | 1996-05-28 | 2003-04-29 | Trustees Of Columbia University In The City Of New York | Methods for producing uniform large-grained and grain boundary location manipulated polycrystalline thin film semiconductors using sequential lateral solidfication |
| US5808317A (en) * | 1996-07-24 | 1998-09-15 | International Business Machines Corporation | Split-gate, horizontally redundant, and self-aligned thin film transistors |
| JPH10144928A (ja) * | 1996-11-08 | 1998-05-29 | Semiconductor Energy Lab Co Ltd | 半導体装置及びその作製方法 |
| JPH118390A (ja) * | 1997-06-18 | 1999-01-12 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
| JP3086906B1 (ja) * | 1999-05-28 | 2000-09-11 | 工業技術院長 | 電界効果トランジスタ及びその製造方法 |
| US6245602B1 (en) * | 1999-11-18 | 2001-06-12 | Xerox Corporation | Top gate self-aligned polysilicon TFT and a method for its production |
| US6839839B1 (en) | 2000-02-10 | 2005-01-04 | Xerox Corporation | Public key distribution using an approximate linear function |
| DE10045045C2 (de) | 2000-09-12 | 2002-09-19 | Infineon Technologies Ag | Herstellungsverfahren von Feldeffekttransistoren in integrierten Halbleiterschaltungen |
| JP4943576B2 (ja) * | 2000-10-19 | 2012-05-30 | 白土 猛英 | Ｍｉｓ電界効果トランジスタ及びその製造方法 |
| US6982194B2 (en) * | 2001-03-27 | 2006-01-03 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing the same |
| US7189997B2 (en) | 2001-03-27 | 2007-03-13 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing the same |
| US6800905B2 (en) * | 2001-12-14 | 2004-10-05 | International Business Machines Corporation | Implanted asymmetric doped polysilicon gate FinFET |
| JP4141138B2 (ja) * | 2001-12-21 | 2008-08-27 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| CN101110437B (zh) * | 2002-01-28 | 2011-07-06 | 株式会社半导体能源研究所 | 半导体装置和制造半导体装置的方法 |
| US7749818B2 (en) * | 2002-01-28 | 2010-07-06 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of manufacturing the same |
| TWI272666B (en) * | 2002-01-28 | 2007-02-01 | Semiconductor Energy Lab | Semiconductor device and method of manufacturing the same |
| TWI261358B (en) * | 2002-01-28 | 2006-09-01 | Semiconductor Energy Lab | Semiconductor device and method of manufacturing the same |
| JP4137460B2 (ja) | 2002-02-08 | 2008-08-20 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| JP4137461B2 (ja) * | 2002-02-08 | 2008-08-20 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| WO2004017381A2 (en) | 2002-08-19 | 2004-02-26 | The Trustees Of Columbia University In The City Of New York | Process and system for laser crystallization processing of film regions on a substrate to minimize edge areas, and structure of such film regions |
| JP2006512749A (ja) | 2002-08-19 | 2006-04-13 | ザ トラスティーズ オブ コロンビア ユニヴァーシティ イン ザ シティ オブ ニューヨーク | 種々の照射パターンを有するシングルショット半導体処理システム及び方法 |
| US7358121B2 (en) * | 2002-08-23 | 2008-04-15 | Intel Corporation | Tri-gate devices and methods of fabrication |
| EP1563480A4 (en) * | 2002-09-30 | 2010-03-03 | Nanosys Inc | INTEGRATED ADS WITH NANOWIRE TRANSISTORS |
| US6709982B1 (en) | 2002-11-26 | 2004-03-23 | Advanced Micro Devices, Inc. | Double spacer FinFET formation |
| US6762448B1 (en) * | 2003-04-03 | 2004-07-13 | Advanced Micro Devices, Inc. | FinFET device with multiple fin structures |
| US7456476B2 (en) | 2003-06-27 | 2008-11-25 | Intel Corporation | Nonplanar semiconductor device with partially or fully wrapped around gate electrode and methods of fabrication |
| US6909151B2 (en) | 2003-06-27 | 2005-06-21 | Intel Corporation | Nonplanar device with stress incorporation layer and method of fabrication |
| US6716686B1 (en) * | 2003-07-08 | 2004-04-06 | Advanced Micro Devices, Inc. | Method for forming channels in a finfet device |
| WO2005029546A2 (en) | 2003-09-16 | 2005-03-31 | The Trustees Of Columbia University In The City Of New York | Method and system for providing a continuous motion sequential lateral solidification for reducing or eliminating artifacts, and a mask for facilitating such artifact reduction/elimination |
| US7164152B2 (en) | 2003-09-16 | 2007-01-16 | The Trustees Of Columbia University In The City Of New York | Laser-irradiated thin films having variable thickness |
| TWI351713B (en) | 2003-09-16 | 2011-11-01 | Univ Columbia | Method and system for providing a single-scan, con |
| TWI359441B (en) | 2003-09-16 | 2012-03-01 | Univ Columbia | Processes and systems for laser crystallization pr |
| WO2005034193A2 (en) | 2003-09-19 | 2005-04-14 | The Trustees Of Columbia University In The City Ofnew York | Single scan irradiation for crystallization of thin films |
| JP4865331B2 (ja) * | 2003-10-20 | 2012-02-01 | ルネサスエレクトロニクス株式会社 | 半導体装置及び半導体装置の製造方法 |
| US7498225B1 (en) | 2003-12-04 | 2009-03-03 | Advanced Micro Devices, Inc. | Systems and methods for forming multiple fin structures using metal-induced-crystallization |
| US7105390B2 (en) * | 2003-12-30 | 2006-09-12 | Intel Corporation | Nonplanar transistors with metal gate electrodes |
| US7624192B2 (en) * | 2003-12-30 | 2009-11-24 | Microsoft Corporation | Framework for user interaction with multiple network devices |
| KR101022559B1 (ko) * | 2003-12-30 | 2011-03-16 | 엘지디스플레이 주식회사 | 액정 표시 장치 및 그 제조 방법 |
| US7268058B2 (en) * | 2004-01-16 | 2007-09-11 | Intel Corporation | Tri-gate transistors and methods to fabricate same |
| KR100574971B1 (ko) * | 2004-02-17 | 2006-05-02 | 삼성전자주식회사 | 멀티-게이트 구조의 반도체 소자 및 그 제조 방법 |
| US6888181B1 (en) | 2004-03-18 | 2005-05-03 | United Microelectronics Corp. | Triple gate device having strained-silicon channel |
| US7154118B2 (en) | 2004-03-31 | 2006-12-26 | Intel Corporation | Bulk non-planar transistor having strained enhanced mobility and methods of fabrication |
| KR20070020029A (ko) * | 2004-05-11 | 2007-02-16 | 코닌클리케 필립스 일렉트로닉스 엔.브이. | 유연한 디스플레이 디바이스 |
| US7579280B2 (en) | 2004-06-01 | 2009-08-25 | Intel Corporation | Method of patterning a film |
| US7042009B2 (en) * | 2004-06-30 | 2006-05-09 | Intel Corporation | High mobility tri-gate devices and methods of fabrication |
| US7348284B2 (en) * | 2004-08-10 | 2008-03-25 | Intel Corporation | Non-planar pMOS structure with a strained channel region and an integrated strained CMOS flow |
| KR100585157B1 (ko) * | 2004-09-07 | 2006-05-30 | 삼성전자주식회사 | 다수의 와이어 브릿지 채널을 구비한 모스 트랜지스터 및그 제조방법 |
| US7071064B2 (en) * | 2004-09-23 | 2006-07-04 | Intel Corporation | U-gate transistors and methods of fabrication |
| US7332439B2 (en) | 2004-09-29 | 2008-02-19 | Intel Corporation | Metal gate transistors with epitaxial source and drain regions |
| US7422946B2 (en) | 2004-09-29 | 2008-09-09 | Intel Corporation | Independently accessed double-gate and tri-gate transistors in same process flow |
| US7361958B2 (en) | 2004-09-30 | 2008-04-22 | Intel Corporation | Nonplanar transistors with metal gate electrodes |
| US20060086977A1 (en) | 2004-10-25 | 2006-04-27 | Uday Shah | Nonplanar device with thinned lower body portion and method of fabrication |
| US7645337B2 (en) | 2004-11-18 | 2010-01-12 | The Trustees Of Columbia University In The City Of New York | Systems and methods for creating crystallographic-orientation controlled poly-silicon films |
| WO2006070309A1 (en) * | 2004-12-28 | 2006-07-06 | Koninklijke Philips Electronics N.V. | Semiconductor device having strip- shaped channel and method for manufacturing such a device |
| US7193279B2 (en) | 2005-01-18 | 2007-03-20 | Intel Corporation | Non-planar MOS structure with a strained channel region |
| US7518196B2 (en) * | 2005-02-23 | 2009-04-14 | Intel Corporation | Field effect transistor with narrow bandgap source and drain regions and method of fabrication |
| US20060202266A1 (en) | 2005-03-14 | 2006-09-14 | Marko Radosavljevic | Field effect transistor with metal source/drain regions |
| US8221544B2 (en) | 2005-04-06 | 2012-07-17 | The Trustees Of Columbia University In The City Of New York | Line scan sequential lateral solidification of thin films |
| US7858481B2 (en) | 2005-06-15 | 2010-12-28 | Intel Corporation | Method for fabricating transistor with thinned channel |
| US7547637B2 (en) | 2005-06-21 | 2009-06-16 | Intel Corporation | Methods for patterning a semiconductor film |
| US7279375B2 (en) | 2005-06-30 | 2007-10-09 | Intel Corporation | Block contact architectures for nanoscale channel transistors |
| US7402875B2 (en) | 2005-08-17 | 2008-07-22 | Intel Corporation | Lateral undercut of metal gate in SOI device |
| US20070090416A1 (en) | 2005-09-28 | 2007-04-26 | Doyle Brian S | CMOS devices with a single work function gate electrode and method of fabrication |
| US7479421B2 (en) | 2005-09-28 | 2009-01-20 | Intel Corporation | Process for integrating planar and non-planar CMOS transistors on a bulk substrate and article made thereby |
| US7485503B2 (en) | 2005-11-30 | 2009-02-03 | Intel Corporation | Dielectric interface for group III-V semiconductor device |
| JP2009518864A (ja) | 2005-12-05 | 2009-05-07 | ザ トラスティーズ オブ コロンビア ユニヴァーシティ イン ザ シティ オブ ニューヨーク | 膜を加工するためのシステム及び方法並びに薄膜 |
| US7396711B2 (en) | 2005-12-27 | 2008-07-08 | Intel Corporation | Method of fabricating a multi-cornered film |
| US7449373B2 (en) * | 2006-03-31 | 2008-11-11 | Intel Corporation | Method of ion implanting for tri-gate devices |
| US8143646B2 (en) | 2006-08-02 | 2012-03-27 | Intel Corporation | Stacking fault and twin blocking barrier for integrating III-V on Si |
| KR101362161B1 (ko) * | 2007-07-24 | 2014-02-13 | 엘지디스플레이 주식회사 | 박막 트랜지스터 및 그 제조 방법 |
| WO2009039482A1 (en) | 2007-09-21 | 2009-03-26 | The Trustees Of Columbia University In The City Of New York | Collections of laterally crystallized semiconductor islands for use in thin film transistors |
| WO2009042784A1 (en) * | 2007-09-25 | 2009-04-02 | The Trustees Of Columbia University In The City Of New York | Methods of producing high uniformity in thin film transistor devices fabricated on laterally crystallized thin films |
| WO2009067688A1 (en) | 2007-11-21 | 2009-05-28 | The Trustees Of Columbia University In The City Of New York | Systems and methods for preparing epitaxially textured polycrystalline films |
| CN101919058B (zh) | 2007-11-21 | 2014-01-01 | 纽约市哥伦比亚大学理事会 | 用于制备外延纹理厚膜的系统和方法 |
| WO2009111340A2 (en) | 2008-02-29 | 2009-09-11 | The Trustees Of Columbia University In The City Of New York | Flash lamp annealing crystallization for large area thin films |
| US8362566B2 (en) | 2008-06-23 | 2013-01-29 | Intel Corporation | Stress in trigate devices using complimentary gate fill materials |
| JP5627071B2 (ja) | 2008-09-01 | 2014-11-19 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| CN101714546B (zh) | 2008-10-03 | 2014-05-14 | 株式会社半导体能源研究所 | 显示装置及其制造方法 |
| EP2172977A1 (en) * | 2008-10-03 | 2010-04-07 | Semiconductor Energy Laboratory Co., Ltd. | Display device |
| KR20160113329A (ko) | 2008-10-03 | 2016-09-28 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 표시장치 |
| JP5361651B2 (ja) | 2008-10-22 | 2013-12-04 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| KR101667909B1 (ko) * | 2008-10-24 | 2016-10-28 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체장치의 제조방법 |
| US8741702B2 (en) * | 2008-10-24 | 2014-06-03 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing semiconductor device |
| US8106400B2 (en) | 2008-10-24 | 2012-01-31 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing the same |
| EP2180518B1 (en) * | 2008-10-24 | 2018-04-25 | Semiconductor Energy Laboratory Co, Ltd. | Method for manufacturing semiconductor device |
| KR101310473B1 (ko) | 2008-10-24 | 2013-09-24 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 |
| WO2010047288A1 (en) * | 2008-10-24 | 2010-04-29 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing semiconductordevice |
| KR101432764B1 (ko) * | 2008-11-13 | 2014-08-21 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체장치의 제조방법 |
| CN102232239A (zh) | 2008-11-14 | 2011-11-02 | 纽约市哥伦比亚大学理事会 | 用于薄膜结晶的系统和方法 |
| KR102556313B1 (ko) | 2008-11-21 | 2023-07-18 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 표시 장치 |
| US8119463B2 (en) | 2008-12-05 | 2012-02-21 | Electronics And Telecommunications Research Institute | Method of manufacturing thin film transistor and thin film transistor substrate |
| KR101782176B1 (ko) | 2009-07-18 | 2017-09-26 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 및 반도체 장치의 제조 방법 |
| KR102221207B1 (ko) | 2009-09-04 | 2021-03-03 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 발광 장치 및 발광 장치를 제작하기 위한 방법 |
| WO2011034012A1 (en) * | 2009-09-16 | 2011-03-24 | Semiconductor Energy Laboratory Co., Ltd. | Logic circuit, light emitting device, semiconductor device, and electronic device |
| US9087696B2 (en) | 2009-11-03 | 2015-07-21 | The Trustees Of Columbia University In The City Of New York | Systems and methods for non-periodic pulse partial melt film processing |
| US8440581B2 (en) | 2009-11-24 | 2013-05-14 | The Trustees Of Columbia University In The City Of New York | Systems and methods for non-periodic pulse sequential lateral solidification |
| US9646831B2 (en) | 2009-11-03 | 2017-05-09 | The Trustees Of Columbia University In The City Of New York | Advanced excimer laser annealing for thin films |
| JP2012244088A (ja) * | 2011-05-24 | 2012-12-10 | Nippon Telegr & Teleph Corp <Ntt> | 電界効果トランジスタおよびその製造方法 |
| JP2013084333A (ja) | 2011-09-28 | 2013-05-09 | Semiconductor Energy Lab Co Ltd | シフトレジスタ回路 |
| US8837222B2 (en) | 2011-10-26 | 2014-09-16 | Micron Technology, Inc. | Methods and apparatuses including a select transistor having a body region including monocrystalline semiconductor material and/or at least a portion of its gate located in a substrate |
| TWI569446B (zh) | 2011-12-23 | 2017-02-01 | 半導體能源研究所股份有限公司 | 半導體元件、半導體元件的製造方法、及包含半導體元件的半導體裝置 |
| CN107482055B (zh) * | 2017-08-28 | 2023-12-01 | 京东方科技集团股份有限公司 | 薄膜晶体管、薄膜晶体管制备方法和阵列基板 |
| US11653488B2 (en) | 2020-05-07 | 2023-05-16 | Micron Technology, Inc. | Apparatuses including transistors, and related methods, memory devices, and electronic systems |
| CN116207132B (zh) * | 2022-01-14 | 2024-03-15 | 北京超弦存储器研究院 | 薄膜晶体管及其制备方法 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57133677A (en) * | 1981-02-12 | 1982-08-18 | Mitsubishi Electric Corp | Semiconductor integrated circuit device |
| JPH0750785B2 (ja) * | 1983-10-27 | 1995-05-31 | 工業技術院長 | 電界効果トランジスタにおける短チャネル効果の抑制方法 |
| JPH0750786B2 (ja) * | 1984-12-19 | 1995-05-31 | セイコーエプソン株式会社 | 薄膜トランジスタ |
| JPS62179160A (ja) * | 1986-01-31 | 1987-08-06 | Nec Corp | Ｍｉｓ型半導体装置の製造方法 |
| JPS62287662A (ja) * | 1986-06-06 | 1987-12-14 | Fujitsu Ltd | 半導体記憶装置 |
| US5140391A (en) * | 1987-08-24 | 1992-08-18 | Sony Corporation | Thin film MOS transistor having pair of gate electrodes opposing across semiconductor layer |
| JPH0214578A (ja) * | 1988-07-01 | 1990-01-18 | Fujitsu Ltd | 半導体装置 |
-
1993
- 1993-02-17 JP JP5027830A patent/JP2572003B2/ja not_active Expired - Lifetime
- 1993-03-30 US US08/040,016 patent/US5338959A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5338959A (en) | 1994-08-16 |
| JPH0685256A (ja) | 1994-03-25 |
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