JPH0566031B2 - - Google Patents
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- JPH0566031B2 JPH0566031B2 JP12462383A JP12462383A JPH0566031B2 JP H0566031 B2 JPH0566031 B2 JP H0566031B2 JP 12462383 A JP12462383 A JP 12462383A JP 12462383 A JP12462383 A JP 12462383A JP H0566031 B2 JPH0566031 B2 JP H0566031B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明は、絶縁性ゲートの金属−誘電体膜−半
導体（MOS）型トランジスタに関し、特にgmの
高いMOSトランジスタに関する。
導体（MOS）型トランジスタに関し、特にgmの
高いMOSトランジスタに関する。
金属−酸化物−半導体構造トランジスタはその
高い入力インピーダンスのためにLSIの基本素子
として広く使用されている。その構造を第１図に
示す概念図を使つて説明する。一導電型の半導体
基体１の表面の離れた２ケ所に第二導電型の部分
２，３を設け、部分２，３の中間の表面上に絶縁
膜４、例えばSiの酸化物もしくは窒化物を挾んで
ゲート５、例えば金属、金属シリサイド、多結晶
半導体を形成し、第二導電型の部分２，３すなわ
ちソース・ドレインおよびゲート５から電極６，
７，８を取り出す。このトランジスタのソース・
ドレイン間電圧VDにドレイン電流IDが比例する
VDの領域ではIDは簡単に IDＷ／ＬμCo（VG−VT）VD と表わされる。ここでＷ，Ｌは夫々チヤネル巾と
長さ、μはキヤリア移動度、Coは絶縁物の容量、
VG，VTはゲート電圧とそのしきい値である。ゲ
ートに電圧を印加することにより第二導電型のキ
ヤリアを表面に誘起せしめて伝導状態にするが絶
縁物を介するため前述のように入力インピーダン
スが高い。このため入力電力は容量性のもののみ
となる。このような特徴を有するMOSトランジ
スタであるがこのような従来構造では次の問題が
ある。その一つはMOSトランジスタはバイポー
ラトランジスタと異り、得られる電流が少いこと
である。或はコンダクタンスgmが小さい。上式
でこのgm gm≡2ID／2VG＝Ｗ／ＬCoμVD を大きくするためにチヤネル巾Ｗを大に、チヤネ
ル長Ｌを小にし、更にゲート絶縁膜を薄くして
Coを大きくする。このためＷが大きくなる結果
素子占領面積が大きくなる。他の問題はチヤネル
部分以外の表面９等に、ゲート電圧に無関係に電
流が流れることである。このためオフ状態とオン
状態の電流の差が小さくなる等である。
高い入力インピーダンスのためにLSIの基本素子
として広く使用されている。その構造を第１図に
示す概念図を使つて説明する。一導電型の半導体
基体１の表面の離れた２ケ所に第二導電型の部分
２，３を設け、部分２，３の中間の表面上に絶縁
膜４、例えばSiの酸化物もしくは窒化物を挾んで
ゲート５、例えば金属、金属シリサイド、多結晶
半導体を形成し、第二導電型の部分２，３すなわ
ちソース・ドレインおよびゲート５から電極６，
７，８を取り出す。このトランジスタのソース・
ドレイン間電圧VDにドレイン電流IDが比例する
VDの領域ではIDは簡単に IDＷ／ＬμCo（VG−VT）VD と表わされる。ここでＷ，Ｌは夫々チヤネル巾と
長さ、μはキヤリア移動度、Coは絶縁物の容量、
VG，VTはゲート電圧とそのしきい値である。ゲ
ートに電圧を印加することにより第二導電型のキ
ヤリアを表面に誘起せしめて伝導状態にするが絶
縁物を介するため前述のように入力インピーダン
スが高い。このため入力電力は容量性のもののみ
となる。このような特徴を有するMOSトランジ
スタであるがこのような従来構造では次の問題が
ある。その一つはMOSトランジスタはバイポー
ラトランジスタと異り、得られる電流が少いこと
である。或はコンダクタンスgmが小さい。上式
でこのgm gm≡2ID／2VG＝Ｗ／ＬCoμVD を大きくするためにチヤネル巾Ｗを大に、チヤネ
ル長Ｌを小にし、更にゲート絶縁膜を薄くして
Coを大きくする。このためＷが大きくなる結果
素子占領面積が大きくなる。他の問題はチヤネル
部分以外の表面９等に、ゲート電圧に無関係に電
流が流れることである。このためオフ状態とオン
状態の電流の差が小さくなる等である。
この発明は上述した従来のMOSトランジスタ
の欠点を改良したもので、二次元的に同一の大き
さであつても得られる電流が大きく、又チヤネル
以外の領域（フイールド）にゲート電圧に無関係
に電流を流さしめぬようにしたMOSトランジス
タを提供することを目的とする。
の欠点を改良したもので、二次元的に同一の大き
さであつても得られる電流が大きく、又チヤネル
以外の領域（フイールド）にゲート電圧に無関係
に電流を流さしめぬようにしたMOSトランジス
タを提供することを目的とする。
本発明のMOSトランジスタは柱状又は錐状の
半導体基体の第１及び第２の部分にソース・ドレ
インを形成し、このソース・ドレイン間に柱体又
は錐体を１周して囲む如く、絶縁膜を介してゲー
トを形成したMOSトランジスタである。柱状又
は錐状の半導体基体としては、例えば平行な矩形
の半導体単結晶板、角度をなす台形状、三角形状
単結晶板、基板に垂直に形成された円柱、角柱、
円錐、角錐、角台形の半導体基体である。
半導体基体の第１及び第２の部分にソース・ドレ
インを形成し、このソース・ドレイン間に柱体又
は錐体を１周して囲む如く、絶縁膜を介してゲー
トを形成したMOSトランジスタである。柱状又
は錐状の半導体基体としては、例えば平行な矩形
の半導体単結晶板、角度をなす台形状、三角形状
単結晶板、基板に垂直に形成された円柱、角柱、
円錐、角錐、角台形の半導体基体である。
例えば一導電型の矩形の薄膜半導体単結晶板の
一組の対向する２辺側に第二導電型領域を形成
し、この隔離した２領域の中間部に単結晶板の側
面すべてを取巻いてゲート絶縁膜とゲート材料を
形成するこのトランジスタのチヤネル長Ｌは二つ
の第二導電型領域の間隔に等しいが、チヤネル巾
Ｗは矩形の巾の二倍（表チヤネルと裏チヤネル）
および僅かではあるが半導体薄膜厚さの二倍分が
加わり、従来の二次元的MOSトランジスタのチ
ヤネル巾の２倍となる。この結果トランスコンダ
クタンスは当然２倍となる。本発明トランジスタ
の第二の効果はフイールド部のないことである。
すなわちソースからドレインに達する半導体表面
にはすべて誘電体絶縁膜を介してゲートが存在す
る。従つてゲートで制御出来ないリーク電流は存
在しない。
一組の対向する２辺側に第二導電型領域を形成
し、この隔離した２領域の中間部に単結晶板の側
面すべてを取巻いてゲート絶縁膜とゲート材料を
形成するこのトランジスタのチヤネル長Ｌは二つ
の第二導電型領域の間隔に等しいが、チヤネル巾
Ｗは矩形の巾の二倍（表チヤネルと裏チヤネル）
および僅かではあるが半導体薄膜厚さの二倍分が
加わり、従来の二次元的MOSトランジスタのチ
ヤネル巾の２倍となる。この結果トランスコンダ
クタンスは当然２倍となる。本発明トランジスタ
の第二の効果はフイールド部のないことである。
すなわちソースからドレインに達する半導体表面
にはすべて誘電体絶縁膜を介してゲートが存在す
る。従つてゲートで制御出来ないリーク電流は存
在しない。
本発明半導体装置の一実施例の製造工程を、第
２図ａ〜ｄのチヤネル長方向の断面図、及び第３
図ａ〜ｄのチヤネル幅方向の断面図で示す。絶縁
物４の上にゲート長の巾のMp帯状膜５を堆積し、
この周辺を平坦化してMp表面と外部絶縁物の表
面を略同一高さに仕上げる。次にMOSのゲート
誘電体絶縁膜SiO2をMp上に堆積し（第２図ａ及
び第３図ａ）、次に多結晶Si１０を6000Å堆積し、
電子ビーム或いはレーザービームアニールにより
大粒径多結晶或いは単結晶化を行なう（第２図ｂ
及び第３図ｂ）。次に酸化或は堆積により表側チ
ヤネルの為、ゲートSiO2１４を形成する。次に
RIE等により、ソース・チヤネル・ドレインの半
導体島をエツチして作る。これにより下部のMp
５が露出する。次に酸素を含有したMp５′を堆積
し高温でアニールする。このときMp中の酸素は
界面側に拡散し板状半導体１０側面のMpと接触
した半導体Si１０をSiO2１４に変化せしめるの
で側面にMOS構造が形成される。次にゲート部
以外のMpをエツチングし、ソース・ドレイン部
１５，１６を露出する。P+（リン）１１を高加速
エネルギーでイオン注入し、ソース・ドレイン部
を表面から裏面までn+化する（第２図ｃ及び第
３図ｃ）。予め半導体基板にアクセプタ不純物を
ドープしておくことにより、ソース・ドレイン・
ゲートより電極６，７，８をとり、ｎチヤネルト
ランジスタが製作される（第２図ｄ及び第３図
ｄ）。第４図は作製された半導体装置の斜視図で
ある。同一形状のソース・チヤネル・ドレインを
持ち、上部のみにゲートを有するｎチヤネルトラ
ンジスタを形成し比較した所、同一ドレイン電
圧、ゲート電圧で本発明のトランジスタでは2.0
倍のドレイン電流が得られた。これはトランスコ
ンダクタンスが２倍であることを意味し、表、裏
にチヤネルが存在する効果である。本発明の上記
のトランジスタ（チヤネル長5μm）のVD＝5V、
VG＝−5Vでのリーク電流は10-14A／μm以下で
あつた。一方表面のみにゲートを有する同一形状
ｎチヤネルトランジスタでは同一条件で
10-12A／μmもの大きさであつた。
２図ａ〜ｄのチヤネル長方向の断面図、及び第３
図ａ〜ｄのチヤネル幅方向の断面図で示す。絶縁
物４の上にゲート長の巾のMp帯状膜５を堆積し、
この周辺を平坦化してMp表面と外部絶縁物の表
面を略同一高さに仕上げる。次にMOSのゲート
誘電体絶縁膜SiO2をMp上に堆積し（第２図ａ及
び第３図ａ）、次に多結晶Si１０を6000Å堆積し、
電子ビーム或いはレーザービームアニールにより
大粒径多結晶或いは単結晶化を行なう（第２図ｂ
及び第３図ｂ）。次に酸化或は堆積により表側チ
ヤネルの為、ゲートSiO2１４を形成する。次に
RIE等により、ソース・チヤネル・ドレインの半
導体島をエツチして作る。これにより下部のMp
５が露出する。次に酸素を含有したMp５′を堆積
し高温でアニールする。このときMp中の酸素は
界面側に拡散し板状半導体１０側面のMpと接触
した半導体Si１０をSiO2１４に変化せしめるの
で側面にMOS構造が形成される。次にゲート部
以外のMpをエツチングし、ソース・ドレイン部
１５，１６を露出する。P+（リン）１１を高加速
エネルギーでイオン注入し、ソース・ドレイン部
を表面から裏面までn+化する（第２図ｃ及び第
３図ｃ）。予め半導体基板にアクセプタ不純物を
ドープしておくことにより、ソース・ドレイン・
ゲートより電極６，７，８をとり、ｎチヤネルト
ランジスタが製作される（第２図ｄ及び第３図
ｄ）。第４図は作製された半導体装置の斜視図で
ある。同一形状のソース・チヤネル・ドレインを
持ち、上部のみにゲートを有するｎチヤネルトラ
ンジスタを形成し比較した所、同一ドレイン電
圧、ゲート電圧で本発明のトランジスタでは2.0
倍のドレイン電流が得られた。これはトランスコ
ンダクタンスが２倍であることを意味し、表、裏
にチヤネルが存在する効果である。本発明の上記
のトランジスタ（チヤネル長5μm）のVD＝5V、
VG＝−5Vでのリーク電流は10-14A／μm以下で
あつた。一方表面のみにゲートを有する同一形状
ｎチヤネルトランジスタでは同一条件で
10-12A／μmもの大きさであつた。
尚チヤネル部とソース・ドレインが異る導電型
である例を示したがチヤネル部もソース・ドレイ
ンと同一導電型のn-である場合、Ｅ／Ｄインバ
ータの負荷トランジスタとして使用する。本発明
の場合は同一の伝導率を得るのに1/2の巾で良い
ことが容易に判る。
である例を示したがチヤネル部もソース・ドレイ
ンと同一導電型のn-である場合、Ｅ／Ｄインバ
ータの負荷トランジスタとして使用する。本発明
の場合は同一の伝導率を得るのに1/2の巾で良い
ことが容易に判る。
このように本発明は従来MOSトランジスタの
面積を半減せしめ、且電流リークを大巾に減少せ
しめた新構造の素子を提供するものと言える。
面積を半減せしめ、且電流リークを大巾に減少せ
しめた新構造の素子を提供するものと言える。
半導体板は、矩形状、台形、三角形状でも良
い。又、最近のビームアニール技術や、微細加工
技術により数μm高さの角柱、円柱、角錐（第５
図）、円錐状半導体を容易に得ることが可能であ
る。このような柱に側面を取り巻いてゲート絶縁
膜およびゲートを形成、これを挾んでソース・ド
レインを上下に形成することも可能である。この
ようなMOSトランジスタは素子を立体的に集積
する場合その集積度を向上させることが出来る。
い。又、最近のビームアニール技術や、微細加工
技術により数μm高さの角柱、円柱、角錐（第５
図）、円錐状半導体を容易に得ることが可能であ
る。このような柱に側面を取り巻いてゲート絶縁
膜およびゲートを形成、これを挾んでソース・ド
レインを上下に形成することも可能である。この
ようなMOSトランジスタは素子を立体的に集積
する場合その集積度を向上させることが出来る。
Mpゲートを用い自己整合的に、半導体周囲に
酸化膜とMpゲートを構成する方法で説明したが、
自己整合的でなくても製作することが出来る。半
導体板側面の酸化膜厚が上下面の酸化膜厚と異る
可能性があるがそれは前述の本発明の効果を損う
ものではない。
酸化膜とMpゲートを構成する方法で説明したが、
自己整合的でなくても製作することが出来る。半
導体板側面の酸化膜厚が上下面の酸化膜厚と異る
可能性があるがそれは前述の本発明の効果を損う
ものではない。
第１図は従来のMOSトランジスタの斜視図、
第２図、第３図は本発明半導体装置の一実施例の
製造工程を示す断面図、第４図は本発明の一実施
例の斜視図、第５図は本発明の他の実施例の斜視
図である。 ４，１４……ゲート絶縁膜、５，５′……モリ
ブデン・ゲート電極、１０……多結晶シリコン
層、１５，１６……ソース・ドレイン部。
第２図、第３図は本発明半導体装置の一実施例の
製造工程を示す断面図、第４図は本発明の一実施
例の斜視図、第５図は本発明の他の実施例の斜視
図である。 ４，１４……ゲート絶縁膜、５，５′……モリ
ブデン・ゲート電極、１０……多結晶シリコン
層、１５，１６……ソース・ドレイン部。
Claims (1)
- １ 柱状又は錐状の半導体基体の軸方向に離間し
てソース及びドレインが設けられ、このソース、
ドレイン間の前記半導体基体側面を軸方向のまわ
りに１周して囲む如く、絶縁膜を介して導電性ゲ
ートが形成されてなる事を特徴とする半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12462383A JPS6017964A (ja) | 1983-07-11 | 1983-07-11 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12462383A JPS6017964A (ja) | 1983-07-11 | 1983-07-11 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6017964A JPS6017964A (ja) | 1985-01-29 |
| JPH0566031B2 true JPH0566031B2 (ja) | 1993-09-20 |
Family
ID=14889998
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12462383A Granted JPS6017964A (ja) | 1983-07-11 | 1983-07-11 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6017964A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60107861A (ja) * | 1983-11-16 | 1985-06-13 | Nippon Precision Saakitsutsu Kk | Ｍｏｓ型半導体装置 |
| JPH069245B2 (ja) * | 1987-07-23 | 1994-02-02 | 工業技術院長 | 電界効果型半導体装置 |
| JPH0666470B2 (ja) * | 1992-01-21 | 1994-08-24 | 日本プレシジョン・サーキッツ株式会社 | Ｍｉｓ型半導体装置 |
| WO2007110940A1 (ja) * | 2006-03-29 | 2007-10-04 | Fujitsu Limited | 半導体装置及びその製造方法 |
| US10134893B2 (en) * | 2017-02-22 | 2018-11-20 | International Business Machines Corporation | Fabrication of a vertical field effect transistor device with a modified vertical fin geometry |
-
1983
- 1983-07-11 JP JP12462383A patent/JPS6017964A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6017964A (ja) | 1985-01-29 |
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