JPH0666470B2 - Ｍｉｓ型半導体装置 - Google Patents
Ｍｉｓ型半導体装置Info
- Publication number
- JPH0666470B2 JPH0666470B2 JP4008263A JP826392A JPH0666470B2 JP H0666470 B2 JPH0666470 B2 JP H0666470B2 JP 4008263 A JP4008263 A JP 4008263A JP 826392 A JP826392 A JP 826392A JP H0666470 B2 JPH0666470 B2 JP H0666470B2
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- JP
- Japan
- Prior art keywords
- region
- insulating film
- semiconductor device
- gate electrode
- silicon substrate
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- Expired - Lifetime
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- Thin Film Transistor (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Description
【０００１】
【産業上の利用分野】本発明はＭＩＳ（ＭＯＳ）型半導
体装置に関する。
体装置に関する。
【０００２】
【従来の技術】従来のＭＩＳ（ＭＯＳ）型半導体装置に
おいて、ゲ―ト電極はゲ―ト絶縁膜の上に面状に設けら
れている。
おいて、ゲ―ト電極はゲ―ト絶縁膜の上に面状に設けら
れている。
【０００３】
【発明が解決しようとする課題】ところで、ＭＩＳ（Ｍ
ＯＳ）型半導体装置において、速度を速くするには、チ
ャネル部分の長さＬを短くするか、チャネル部分の幅Ｗ
を広くとるかすればよいことが知られている。しかし、
チャネルの長さＬをあまり小さくすると、ソ―ス領域と
ドレイン領域とが近接しすぎてパンチスル―がおき、い
わゆるショ―トチャネル効果が生じるおそれがある。し
たがって、Ｌを小さくすることについては制約がある。
他方、チャネルの幅Ｗを大きくすると、一つのトランジ
スタの占める割合が大きくなり、高集積化の要請に反す
ることになる。
ＯＳ）型半導体装置において、速度を速くするには、チ
ャネル部分の長さＬを短くするか、チャネル部分の幅Ｗ
を広くとるかすればよいことが知られている。しかし、
チャネルの長さＬをあまり小さくすると、ソ―ス領域と
ドレイン領域とが近接しすぎてパンチスル―がおき、い
わゆるショ―トチャネル効果が生じるおそれがある。し
たがって、Ｌを小さくすることについては制約がある。
他方、チャネルの幅Ｗを大きくすると、一つのトランジ
スタの占める割合が大きくなり、高集積化の要請に反す
ることになる。
【０００４】本発明の目的は、高速化および高集積化が
可能なＭＩＳ（ＭＯＳ）型半導体装置を提供することで
ある。
可能なＭＩＳ（ＭＯＳ）型半導体装置を提供することで
ある。
【０００５】
【課題を解決するための手段】本発明におけるＭＩＳ型
半導体装置は、第１領域とこの第１領域の両側に設けら
れこの第１領域よりも浅い第２領域とからなる凹部を設
けた半導体基板と、上記第１領域に対応して設けられた
筒状のゲ―ト電極と、上記筒状のゲ―ト電極の筒内の上
記第１領域から筒外の上記第２領域にわたって設けられ
筒内をチャネル領域とし筒外をソース領域およびドレイ
ン領域とした半導体物質層と、上記筒状のゲート電極と
上記半導体物質層との間に設けられた筒状のゲート絶縁
膜とを有する。
半導体装置は、第１領域とこの第１領域の両側に設けら
れこの第１領域よりも浅い第２領域とからなる凹部を設
けた半導体基板と、上記第１領域に対応して設けられた
筒状のゲ―ト電極と、上記筒状のゲ―ト電極の筒内の上
記第１領域から筒外の上記第２領域にわたって設けられ
筒内をチャネル領域とし筒外をソース領域およびドレイ
ン領域とした半導体物質層と、上記筒状のゲート電極と
上記半導体物質層との間に設けられた筒状のゲート絶縁
膜とを有する。
【０００６】
【実施例】図１に示すように、シリコン基板１に２段に
凹部２を形成する。深さは、１段めのステップが基板面
から約０．５μ、２段めのステップが１段めのステップ
から０．２〜０．３μである。
凹部２を形成する。深さは、１段めのステップが基板面
から約０．５μ、２段めのステップが１段めのステップ
から０．２〜０．３μである。
【０００７】このような凹部２を設けたシリコン基板１
の表面に絶縁膜３を形成する。絶縁膜３の形成方法は、
熱酸化により表面に酸化膜ＳｉＯ2 を形成する等の方法
による（図２（Ａ）、図２（Ｂ））。
の表面に絶縁膜３を形成する。絶縁膜３の形成方法は、
熱酸化により表面に酸化膜ＳｉＯ2 を形成する等の方法
による（図２（Ａ）、図２（Ｂ））。
【０００８】ついで、上部凹部２に電極膜４を設ける。
この電極膜４は対向位置に立上り部５、６を有する断面
Ｕ字状のもので、材料としてはモリブデンシリサイドな
どを用いてスパッタリングにて形成する。上記電極膜上
に絶縁膜７を設ける（図３（Ａ）、図３（Ｂ））。な
お、立上り部５、６の上面には絶縁膜は設けられていな
いが、この段階ではここも絶縁膜で被覆しておいて後で
この部分を除くようにしてもよい。
この電極膜４は対向位置に立上り部５、６を有する断面
Ｕ字状のもので、材料としてはモリブデンシリサイドな
どを用いてスパッタリングにて形成する。上記電極膜上
に絶縁膜７を設ける（図３（Ａ）、図３（Ｂ））。な
お、立上り部５、６の上面には絶縁膜は設けられていな
いが、この段階ではここも絶縁膜で被覆しておいて後で
この部分を除くようにしてもよい。
【０００９】つぎに、上記絶縁膜７で被覆した電極膜４
の凹部およびその両側にわたって半導体物質層８を形成
する。具体的にはシリコンの単結晶をエピタキシャル成
長させて形成する。この半導体物質層８の上に上記絶縁
膜７の立上り部５、６の内側の部分と連続させて絶縁膜
９を設け、上記絶縁膜７と絶縁膜９とは筒状のゲ―ト絶
縁膜１０となる（図４（Ａ）、図４（Ｂ））。
の凹部およびその両側にわたって半導体物質層８を形成
する。具体的にはシリコンの単結晶をエピタキシャル成
長させて形成する。この半導体物質層８の上に上記絶縁
膜７の立上り部５、６の内側の部分と連続させて絶縁膜
９を設け、上記絶縁膜７と絶縁膜９とは筒状のゲ―ト絶
縁膜１０となる（図４（Ａ）、図４（Ｂ））。
【００１０】この絶縁膜９の上に電極膜１１を設ける。
これは上記の電極膜４と同じ材料のもので、例えばモリ
ブデンシリサイドをスパッタリングにて設ける。その
際、電極膜１１は上記電極膜４の立上り部５、６と連続
させて形成する。したがって、電極膜４と電極膜１１と
は筒状のゲ―ト電極１２を形成することになる（図５
（Ａ）、図５（Ｂ））。
これは上記の電極膜４と同じ材料のもので、例えばモリ
ブデンシリサイドをスパッタリングにて設ける。その
際、電極膜１１は上記電極膜４の立上り部５、６と連続
させて形成する。したがって、電極膜４と電極膜１１と
は筒状のゲ―ト電極１２を形成することになる（図５
（Ａ）、図５（Ｂ））。
【００１１】上記電極膜１１の表面を絶縁膜１３にて被
覆する。そして、この絶縁膜１３をマスクとして利用し
て、上記筒状のゲ―ト電極１２の開口部の外側の半導体
物質層８にイオンを打込んで、ソ―ス領域１４およびド
レイン領域１５をつくる（図６（Ａ）、図６（Ｂ））。
覆する。そして、この絶縁膜１３をマスクとして利用し
て、上記筒状のゲ―ト電極１２の開口部の外側の半導体
物質層８にイオンを打込んで、ソ―ス領域１４およびド
レイン領域１５をつくる（図６（Ａ）、図６（Ｂ））。
【００１２】この上に絶縁膜１６、アルミ配線１７、Ｐ
ＳＧ保護膜１８を設けて、ＭＯＳ型半導体装置を完成す
る（図７（Ａ）、図７（Ｂ））。
ＳＧ保護膜１８を設けて、ＭＯＳ型半導体装置を完成す
る（図７（Ａ）、図７（Ｂ））。
【００１３】このように、ゲ―ト電極１２は筒状に形成
され、筒状部内の半導体物質部分はチャネルとして作用
することになる。
され、筒状部内の半導体物質部分はチャネルとして作用
することになる。
【００１４】なお、上述の実施例において、半導体物質
層８を形成した際凹凸が生じた場合、これを平坦になら
すようにする。また、ソ―ス領域１４およびドレイン領
域１５を形成する際、イオン打込み法のほか熱拡散を用
いてもよい。
層８を形成した際凹凸が生じた場合、これを平坦になら
すようにする。また、ソ―ス領域１４およびドレイン領
域１５を形成する際、イオン打込み法のほか熱拡散を用
いてもよい。
【００１５】
【発明の効果】本発明におけるＭＩＳ（ＭＯＳ）型半導
体装置では、半導体基板に設けた凹部の第１領域に対応
して筒状のゲート電極を設け、ゲート電極の筒内から筒
外にわたって上記凹部に半導体物質層を設け、筒状のゲ
ート電極と半導体物質層との間に筒状のゲート絶縁膜を
設けたので、高速化および高集積化が可能となる。
体装置では、半導体基板に設けた凹部の第１領域に対応
して筒状のゲート電極を設け、ゲート電極の筒内から筒
外にわたって上記凹部に半導体物質層を設け、筒状のゲ
ート電極と半導体物質層との間に筒状のゲート絶縁膜を
設けたので、高速化および高集積化が可能となる。
【図１】本発明の実施例であり、凹部を形成したシリコ
ン基板の要部斜視図である。
ン基板の要部斜視図である。
【図２】図２（Ａ）は図１のシリコン基板をＡ−Ａ線で
見た状態での製造工程説明図であり、図２（Ｂ）は図１
のシリコン基板をＢ−Ｂ線で見た状態での製造工程説明
図である。
見た状態での製造工程説明図であり、図２（Ｂ）は図１
のシリコン基板をＢ−Ｂ線で見た状態での製造工程説明
図である。
【図３】図３（Ａ）は図１のシリコン基板をＡ−Ａ線で
見た状態での製造工程説明図であり、図３（Ｂ）は図１
のシリコン基板をＢ−Ｂ線で見た状態での製造工程説明
図である。
見た状態での製造工程説明図であり、図３（Ｂ）は図１
のシリコン基板をＢ−Ｂ線で見た状態での製造工程説明
図である。
【図４】図４（Ａ）は図１のシリコン基板をＡ−Ａ線で
見た状態での製造工程説明図であり、図４（Ｂ）は図１
のシリコン基板をＢ−Ｂ線で見た状態での製造工程説明
図である。
見た状態での製造工程説明図であり、図４（Ｂ）は図１
のシリコン基板をＢ−Ｂ線で見た状態での製造工程説明
図である。
【図５】図５（Ａ）は図１のシリコン基板をＡ−Ａ線で
見た状態での製造工程説明図であり、図５（Ｂ）は図１
のシリコン基板をＢ−Ｂ線で見た状態での製造工程説明
図である。
見た状態での製造工程説明図であり、図５（Ｂ）は図１
のシリコン基板をＢ−Ｂ線で見た状態での製造工程説明
図である。
【図６】図６（Ａ）は図１のシリコン基板をＡ−Ａ線で
見た状態での製造工程説明図であり、図６（Ｂ）は図１
のシリコン基板をＢ−Ｂ線で見た状態での製造工程説明
図である。
見た状態での製造工程説明図であり、図６（Ｂ）は図１
のシリコン基板をＢ−Ｂ線で見た状態での製造工程説明
図である。
【図７】図７（Ａ）は図１のシリコン基板をＡ−Ａ線で
見た状態での製造工程説明図であり、図７（Ｂ）は図１
のシリコン基板をＢ−Ｂ線で見た状態での製造工程説明
図である。
見た状態での製造工程説明図であり、図７（Ｂ）は図１
のシリコン基板をＢ−Ｂ線で見た状態での製造工程説明
図である。
１……シリコン基板 ２……凹部 ８……半導体物質層 １０……ゲ―ト絶縁膜 １２……ゲ―ト電極 １４……ソ―ス領域 １５……ドレイン領域
Claims (1)
- 【請求項１】 第１領域とこの第１領域の両側に設けら
れこの第１領域よりも浅い第２領域とからなる凹部を設
けた半導体基板と、 上記第１領域に対応して設けられた筒状のゲ―ト電極
と、 上記筒状のゲ―ト電極の筒内の上記第１領域から筒外の
上記第２領域にわたって設けられ筒内をチャネル領域と
し筒外をソース領域およびドレイン領域とした半導体物
質層と、 上記筒状のゲート電極と上記半導体物質層との間に設け
られた筒状のゲート絶縁膜と を有するＭＩＳ型半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4008263A JPH0666470B2 (ja) | 1992-01-21 | 1992-01-21 | Ｍｉｓ型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4008263A JPH0666470B2 (ja) | 1992-01-21 | 1992-01-21 | Ｍｉｓ型半導体装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21567683A Division JPS60107862A (ja) | 1983-11-16 | 1983-11-16 | Ｍｉｓ型半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05235337A JPH05235337A (ja) | 1993-09-10 |
| JPH0666470B2 true JPH0666470B2 (ja) | 1994-08-24 |
Family
ID=11688271
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4008263A Expired - Lifetime JPH0666470B2 (ja) | 1992-01-21 | 1992-01-21 | Ｍｉｓ型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0666470B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4000087B2 (ja) | 2003-05-07 | 2007-10-31 | 株式会社東芝 | 半導体装置およびその製造方法 |
| JP4755245B2 (ja) * | 2006-03-29 | 2011-08-24 | 富士通セミコンダクター株式会社 | 半導体装置の製造方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6017964A (ja) * | 1983-07-11 | 1985-01-29 | Toshiba Corp | 半導体装置 |
-
1992
- 1992-01-21 JP JP4008263A patent/JPH0666470B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05235337A (ja) | 1993-09-10 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19950202 |