JPH04254333A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH04254333A JPH04254333A JP3009595A JP959591A JPH04254333A JP H04254333 A JPH04254333 A JP H04254333A JP 3009595 A JP3009595 A JP 3009595A JP 959591 A JP959591 A JP 959591A JP H04254333 A JPH04254333 A JP H04254333A
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Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Junction Field-Effect Transistors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、ＩＣ、ＬＳＩ等の半導
体装置、より詳しくは、ソース領域およびドレイン領域
のそれぞれにゲート電極の近くに低濃度ドープ部分を有
するＬＤＤ（ｌｉｇｈｔｌｙ ｄｏｐｅｄ ｄｒａｉｎ
）構造の半導体装置の製造方法に関する。
体装置、より詳しくは、ソース領域およびドレイン領域
のそれぞれにゲート電極の近くに低濃度ドープ部分を有
するＬＤＤ（ｌｉｇｈｔｌｙ ｄｏｐｅｄ ｄｒａｉｎ
）構造の半導体装置の製造方法に関する。
【０００２】
【従来の技術】近年のコンピュータ、通信の高度化に伴
い、これらに使用される半導体装置の高集積化、素子サ
イズ縮小化、高機能化、低価格化が求められている。動
作速度の向上、ゲート容量の低減、素子サイズ縮小など
の点からＦＥＴのゲート長が短縮されており、他方、シ
ョートチャンネル効果が大きくなってしまうので、ＬＤ
Ｄ構造半導体装置が採用されている。
い、これらに使用される半導体装置の高集積化、素子サ
イズ縮小化、高機能化、低価格化が求められている。動
作速度の向上、ゲート容量の低減、素子サイズ縮小など
の点からＦＥＴのゲート長が短縮されており、他方、シ
ョートチャンネル効果が大きくなってしまうので、ＬＤ
Ｄ構造半導体装置が採用されている。
【０００３】このＬＤＤ半導体装置の製造が、一般的に
は、図７（ａ）〜（ｄ）に示すようなサイドウォール形
成方式でなされている。この製造方法をＧａＡｓのＭＥ
ＳＦＥＴ（ｍｅｔａｌ ｓｅｍｉｃｏｎｄｕｃｔｏｒ
ｆｉｅｌｄ ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ）
の場合で、図７（ａ）〜（ｄ）を参照して説明する。先
ず、図７（ａ）に示すように、半絶縁性ＧａＡｓ基板１
にｎチャンネルとなるｎ型領域２をシリコンイオン（Ｓ
ｉ＋ ） のイオン注入で形成し、基板１の上にＷＳｉ
ゲート電極３を形成する。次に、レジストパターン４を
基板１上に形成して、これとゲート電極とをマスクにし
てＳｉ＋ のイオン注入でソース領域およびドレイン領
域のサイズに低濃度ドープ（ｎ’ ） 領域５および６
を形成する。
は、図７（ａ）〜（ｄ）に示すようなサイドウォール形
成方式でなされている。この製造方法をＧａＡｓのＭＥ
ＳＦＥＴ（ｍｅｔａｌ ｓｅｍｉｃｏｎｄｕｃｔｏｒ
ｆｉｅｌｄ ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ）
の場合で、図７（ａ）〜（ｄ）を参照して説明する。先
ず、図７（ａ）に示すように、半絶縁性ＧａＡｓ基板１
にｎチャンネルとなるｎ型領域２をシリコンイオン（Ｓ
ｉ＋ ） のイオン注入で形成し、基板１の上にＷＳｉ
ゲート電極３を形成する。次に、レジストパターン４を
基板１上に形成して、これとゲート電極とをマスクにし
てＳｉ＋ のイオン注入でソース領域およびドレイン領
域のサイズに低濃度ドープ（ｎ’ ） 領域５および６
を形成する。
【０００４】次に、図７（ｂ）に示すように、全面に二
酸化珪素（ＳｉＯ２）層７をＣＶＤ法によって形成する
。このＳｉＯ２ 層７をリアクティブイオンエッチング
（ＲＩＥ）法によって異方性に、基板１が表出するまで
、エッチングして、ゲート電極３の側面のみにＳｉＯ２
サイドウォール７Ａ（図７（ｃ））として残す。再度
レジストパターン８を、図７（ｃ）に示すように、基板
１上に形成し、これとゲート電極３およびサイドウォー
ル７ＡとをマスクにしてＳｉ＋ のイオン注入でソース
領域およびドレイン領域の高濃度ドープ（ｎ＋ ） 域
９および１０を形成する。このようにしてＳｉＯ２ サ
イドウォール７Ａの下には低濃度ドープ（ｎ’ ） 域
５Ａおよび６Ａがそのまま存在し、高濃度ドープ（ｎ＋
） 域９および１０と一体となってソース領域１３お
よびドレイン領域１４を構成する。
酸化珪素（ＳｉＯ２）層７をＣＶＤ法によって形成する
。このＳｉＯ２ 層７をリアクティブイオンエッチング
（ＲＩＥ）法によって異方性に、基板１が表出するまで
、エッチングして、ゲート電極３の側面のみにＳｉＯ２
サイドウォール７Ａ（図７（ｃ））として残す。再度
レジストパターン８を、図７（ｃ）に示すように、基板
１上に形成し、これとゲート電極３およびサイドウォー
ル７ＡとをマスクにしてＳｉ＋ のイオン注入でソース
領域およびドレイン領域の高濃度ドープ（ｎ＋ ） 域
９および１０を形成する。このようにしてＳｉＯ２ サ
イドウォール７Ａの下には低濃度ドープ（ｎ’ ） 域
５Ａおよび６Ａがそのまま存在し、高濃度ドープ（ｎ＋
） 域９および１０と一体となってソース領域１３お
よびドレイン領域１４を構成する。
【０００５】そして、図７（ｄ）に示すように、レジス
トパターン８を除去し、続いてＳｉＯ２ サイドウォー
ル７Ａをエッチング除去する。それから絶縁保護膜（図
示せず）を全面的に形成し、コンタクトホールを開け、
所定の配線（図示せず）を形成してＦＥＴが得られる。
トパターン８を除去し、続いてＳｉＯ２ サイドウォー
ル７Ａをエッチング除去する。それから絶縁保護膜（図
示せず）を全面的に形成し、コンタクトホールを開け、
所定の配線（図示せず）を形成してＦＥＴが得られる。
【０００６】
【発明が解決しようとする課題】上述した製造方法では
、ＳｉＯ２ 堆積およびＲＩＥ工程が必要であり、ゲー
ト電極側面へのサイドウォール形成の再現性が良くなく
、ＦＥＴ特性のバラツキが大きいとの問題がある。そこ
で、本発明の目的は、サイドウォール方式を用いること
なく、特性バラツキの小さいＬＤＤ構造半導体装置を製
造する方法を提供することである。
、ＳｉＯ２ 堆積およびＲＩＥ工程が必要であり、ゲー
ト電極側面へのサイドウォール形成の再現性が良くなく
、ＦＥＴ特性のバラツキが大きいとの問題がある。そこ
で、本発明の目的は、サイドウォール方式を用いること
なく、特性バラツキの小さいＬＤＤ構造半導体装置を製
造する方法を提供することである。
【０００７】
【課題を解決するための手段】上述の目的が、半導体基
板の上に形成したゲート電極をマスクに利用して低濃度
ソース領域および低濃度ドレイン領域をイオン注入法に
より同時に形成し、そして、イオン注入方向を傾けてゲ
ート電極および前記半導体基板の上に形成した注入マス
クをマスクとして注入イオンを注入することでソース領
域高濃度部分およびドレイン領域高濃度部分のそれぞれ
を順次形成することを特徴とする半導体装置の製造方法
によって達成される。
板の上に形成したゲート電極をマスクに利用して低濃度
ソース領域および低濃度ドレイン領域をイオン注入法に
より同時に形成し、そして、イオン注入方向を傾けてゲ
ート電極および前記半導体基板の上に形成した注入マス
クをマスクとして注入イオンを注入することでソース領
域高濃度部分およびドレイン領域高濃度部分のそれぞれ
を順次形成することを特徴とする半導体装置の製造方法
によって達成される。
【０００８】
【作用】本発明では、ソース領域およびドレイン領域の
高濃度部分（ドープ域）を形成するときに、斜めイオン
注入で（半導体基板に対してのイオン注入角度を傾けて
）先に形成した低濃度ソース領域または低濃度ドレイン
領域のゲート電極隣接する部分をゲート電極の陰にして
、ここにはイオンが注入されないようにし、同時に注入
マスクを別途形成しておいて低濃度ドレイン領域または
低濃度ソース領域をその陰にしてここにもイオンが注入
されないようにする。
高濃度部分（ドープ域）を形成するときに、斜めイオン
注入で（半導体基板に対してのイオン注入角度を傾けて
）先に形成した低濃度ソース領域または低濃度ドレイン
領域のゲート電極隣接する部分をゲート電極の陰にして
、ここにはイオンが注入されないようにし、同時に注入
マスクを別途形成しておいて低濃度ドレイン領域または
低濃度ソース領域をその陰にしてここにもイオンが注入
されないようにする。
【０００９】ゲート電極の陰の長さ（低濃度ドープ域の
長さ）を考慮して、ゲート電極の高さおよびイオン注入
角度を、さらに、ゲート電極長および先に形成した低濃
度ソース領域（または低濃度ドレイン領域）の長さをも
考慮して、注入マスクの高さおよびイオン注入角度を適
宜選定する。注入マスクがレジストパターン、レジスト
層とその上の金属薄層とからなる２層構造パターンおよ
び二酸化珪素、窒化珪素などの絶縁物パターンのいずれ
かでなるのが好ましい。特に、金属薄層を有する２層構
造パターンの注入マスクが、所定サイズの開口を高精度
に形成できかつ注入イオンを確実に止める（遮蔽する）
ので、望ましい。
長さ）を考慮して、ゲート電極の高さおよびイオン注入
角度を、さらに、ゲート電極長および先に形成した低濃
度ソース領域（または低濃度ドレイン領域）の長さをも
考慮して、注入マスクの高さおよびイオン注入角度を適
宜選定する。注入マスクがレジストパターン、レジスト
層とその上の金属薄層とからなる２層構造パターンおよ
び二酸化珪素、窒化珪素などの絶縁物パターンのいずれ
かでなるのが好ましい。特に、金属薄層を有する２層構
造パターンの注入マスクが、所定サイズの開口を高精度
に形成できかつ注入イオンを確実に止める（遮蔽する）
ので、望ましい。
【００１０】
【実施例】以下、添付図面を参照して、本発明の実施態
様例によって本発明を詳細に説明する。図１〜図６に、
本発明き方法にしたがってＬＤＤ構造半導体装置を製造
する工程を説明する半導体装置の部分断面を示す。この
場合には、化合物半導体のＧａＡｓ半絶縁性基板を用い
たＭＥＳＦＥＴの製造で説明する。
様例によって本発明を詳細に説明する。図１〜図６に、
本発明き方法にしたがってＬＤＤ構造半導体装置を製造
する工程を説明する半導体装置の部分断面を示す。この
場合には、化合物半導体のＧａＡｓ半絶縁性基板を用い
たＭＥＳＦＥＴの製造で説明する。
【００１１】先ず、図１に示すように、半絶縁性ＧａＡ
ｓ基板２１に従来通りにシリコンイオン（Ｓｉ＋ ）
をイオン注入してｎチャンネルとなるｎ型領域２２を形
成し、その領域２２の上にＷＳｉゲート電極２３を形成
する。例えば、イオン注入の条件は注入エネルギーが３
０ＫｅＶ でドーズ量が２×１０１２ｃｍ−２であり、
ゲート電極２３はその高さｈが０．５μｍで、幅ｗが０
．５μｍである。
ｓ基板２１に従来通りにシリコンイオン（Ｓｉ＋ ）
をイオン注入してｎチャンネルとなるｎ型領域２２を形
成し、その領域２２の上にＷＳｉゲート電極２３を形成
する。例えば、イオン注入の条件は注入エネルギーが３
０ＫｅＶ でドーズ量が２×１０１２ｃｍ−２であり、
ゲート電極２３はその高さｈが０．５μｍで、幅ｗが０
．５μｍである。
【００１２】次に、図２に示すように、ＷＳｉゲート電
極２３を覆って基板２１の全面に（第１）レジスト層２
４を塗布形成し、その上に金属薄膜２５を蒸着で形成し
、さらにその上に（第２）レジスト層２６を塗布形成す
る。例えば、レジスト層２４の厚さを３．９μｍとし、
金属薄膜２５を金（Ａｕ）で厚さ０．１μｍ（１００ｎ
ｍ）とし、レジスト層２６の厚さを１μｍとする。金の
金属薄膜２５であるならば、その厚さは、０．１〜０．
２μｍで良い。レジスト層２６を露光・現像して、ゲー
ト電極とソース・ドレイン領域とを合わせた所定サイズ
の開口２７を開ける（レジストパターンニング工程）。 このレジストパターン層２６をマスクとして、金属薄膜
２５を選択エッチングする。そして、全面露光によって
開口２７にて表出しているレジスト層２４を露光し、現
像して、図３に示すように、開口（例えば、開口幅Ｗが
４μｍ）２８を開ける。この工程で、同時にレジストパ
ターン層２６をも除去される。レジストパターン層２４
とその上のパターン金属薄膜２５とで注入マスク３０を
構成している。この時のイオン注入の条件は、例えば、
注入エネルギーが６０ＫｅＶ でドーズ量が５×１０１
２ｃｍ−２である。
極２３を覆って基板２１の全面に（第１）レジスト層２
４を塗布形成し、その上に金属薄膜２５を蒸着で形成し
、さらにその上に（第２）レジスト層２６を塗布形成す
る。例えば、レジスト層２４の厚さを３．９μｍとし、
金属薄膜２５を金（Ａｕ）で厚さ０．１μｍ（１００ｎ
ｍ）とし、レジスト層２６の厚さを１μｍとする。金の
金属薄膜２５であるならば、その厚さは、０．１〜０．
２μｍで良い。レジスト層２６を露光・現像して、ゲー
ト電極とソース・ドレイン領域とを合わせた所定サイズ
の開口２７を開ける（レジストパターンニング工程）。 このレジストパターン層２６をマスクとして、金属薄膜
２５を選択エッチングする。そして、全面露光によって
開口２７にて表出しているレジスト層２４を露光し、現
像して、図３に示すように、開口（例えば、開口幅Ｗが
４μｍ）２８を開ける。この工程で、同時にレジストパ
ターン層２６をも除去される。レジストパターン層２４
とその上のパターン金属薄膜２５とで注入マスク３０を
構成している。この時のイオン注入の条件は、例えば、
注入エネルギーが６０ＫｅＶ でドーズ量が５×１０１
２ｃｍ−２である。
【００１３】そして、図３に示すように、注入マスク３
０およびゲート電極をマスクにして、従来通りに基板２
１に垂直な方向でＳｉ＋ をイオン注入してソース領域
およびドレイン領域のサイズに低濃度ドープ（ｎ’ ）
領域３１および３２を形成する。次に、図４に示すよ
うに、斜めイオン注入にてソース領域の高濃度ドープ（
ｎ＋ ） 域３３形成するために、イオン注入装置内で
ＧａＡｓ基板２１を傾けてイオン注入方向と基板との注
入角度α（例えば、６０．３度±３度）とする。この場
合に、パターン金属薄膜２５の端部の陰がゲート電極２
３の中央に相当し、注入角度の許容値（３度）の範囲内
にあれば、この陰がゲート電極２３（幅ｗ＝０．５μｍ
）から外れることはない。このようにして注入マスク３
０によってドレイン領域の低濃度ドープ（ｎ’ ） 領
域３２にＳｉ＋ イオンが入るのを防止する。さらに、
ゲート電極２３によって長さｄ（この場合に、０．２９
μｍ＝０．５／ｔａｎ ６０．３°）の低濃度ドープ域
３１ＡにはＳｉ＋ イオンが入るのを防止され、その先
の低濃度ドープ（ｎ’ ）領域３１部分に高濃度にＳｉ
＋ イオンが打ち込まれて、ソース領域高濃度ドープ（
ｎ＋ ） 域３３を形成する。この高濃度イオン注入の
条件は、例えば、注入エネルギーが１００ＫｅＶ でド
ーズ量が２×１０１３ｃｍ−２である。このようにして
ゲート電極２３の陰の低濃度ドープ域３１Ａがそのまま
存在し、高濃度ドープ（ｎ＋ ）域３３と一体となって
ソース領域３４を構成する。
０およびゲート電極をマスクにして、従来通りに基板２
１に垂直な方向でＳｉ＋ をイオン注入してソース領域
およびドレイン領域のサイズに低濃度ドープ（ｎ’ ）
領域３１および３２を形成する。次に、図４に示すよ
うに、斜めイオン注入にてソース領域の高濃度ドープ（
ｎ＋ ） 域３３形成するために、イオン注入装置内で
ＧａＡｓ基板２１を傾けてイオン注入方向と基板との注
入角度α（例えば、６０．３度±３度）とする。この場
合に、パターン金属薄膜２５の端部の陰がゲート電極２
３の中央に相当し、注入角度の許容値（３度）の範囲内
にあれば、この陰がゲート電極２３（幅ｗ＝０．５μｍ
）から外れることはない。このようにして注入マスク３
０によってドレイン領域の低濃度ドープ（ｎ’ ） 領
域３２にＳｉ＋ イオンが入るのを防止する。さらに、
ゲート電極２３によって長さｄ（この場合に、０．２９
μｍ＝０．５／ｔａｎ ６０．３°）の低濃度ドープ域
３１ＡにはＳｉ＋ イオンが入るのを防止され、その先
の低濃度ドープ（ｎ’ ）領域３１部分に高濃度にＳｉ
＋ イオンが打ち込まれて、ソース領域高濃度ドープ（
ｎ＋ ） 域３３を形成する。この高濃度イオン注入の
条件は、例えば、注入エネルギーが１００ＫｅＶ でド
ーズ量が２×１０１３ｃｍ−２である。このようにして
ゲート電極２３の陰の低濃度ドープ域３１Ａがそのまま
存在し、高濃度ドープ（ｎ＋ ）域３３と一体となって
ソース領域３４を構成する。
【００１４】続いて、図５に示すように、斜めイオン注
入にてドレイン領域の高濃度ドープ（ｎ＋ ） 域３５
形成するために、イオン注入装置内でＧａＡｓ基板２１
を傾けてイオン注入方向と基板との注入角度を図４の場
合と同じ角度（例えば、６０．３度±３度）にし、同じ
イオン注入条件にして、Ｓｉ＋ イオンをドレイン領域
の低濃度ドープ（ｎ’ ） 領域３２のみに打ち込む。 このようにしてゲート電極２３の陰の低濃度ドープ域３
２Ａがそのまま存在し、高濃度ドープ（ｎ＋ ） 域３
５と一体となってドレイン領域３６を構成する。
入にてドレイン領域の高濃度ドープ（ｎ＋ ） 域３５
形成するために、イオン注入装置内でＧａＡｓ基板２１
を傾けてイオン注入方向と基板との注入角度を図４の場
合と同じ角度（例えば、６０．３度±３度）にし、同じ
イオン注入条件にして、Ｓｉ＋ イオンをドレイン領域
の低濃度ドープ（ｎ’ ） 領域３２のみに打ち込む。 このようにしてゲート電極２３の陰の低濃度ドープ域３
２Ａがそのまま存在し、高濃度ドープ（ｎ＋ ） 域３
５と一体となってドレイン領域３６を構成する。
【００１５】そして、図６に示すように、注入マスク３
０を除去する。それから絶縁保護膜（図示せず）を全面
的に形成し、コンタクトホールを開け、所定の配線（図
示せず）を形成してＬＤＤ構造ＭＥＳＦＥＴが得られる
。上述の実施例は一例であって、適宜公知の材料および
やり方を採用することができる。例えば、注入マスクを
レジスト層と金属薄膜との２層構造にしたが、レジスト
層単独でも可能であり、二酸化珪素（ＳｉＯ２ ）、窒
化珪素（ＳｉＮＸ ）などの絶縁物単独であっても良い
。 さらに、ＢＰ（ｂｕｒｒｉｅｄ ｐ−ｌａｙｅｒ）−Ｌ
ＤＤ構造のＭＥＳＦＥＴに、シリコン基板のＬＤＤ構造
ＭＯＳＦＥＴにも本発明を適用することができる。
０を除去する。それから絶縁保護膜（図示せず）を全面
的に形成し、コンタクトホールを開け、所定の配線（図
示せず）を形成してＬＤＤ構造ＭＥＳＦＥＴが得られる
。上述の実施例は一例であって、適宜公知の材料および
やり方を採用することができる。例えば、注入マスクを
レジスト層と金属薄膜との２層構造にしたが、レジスト
層単独でも可能であり、二酸化珪素（ＳｉＯ２ ）、窒
化珪素（ＳｉＮＸ ）などの絶縁物単独であっても良い
。 さらに、ＢＰ（ｂｕｒｒｉｅｄ ｐ−ｌａｙｅｒ）−Ｌ
ＤＤ構造のＭＥＳＦＥＴに、シリコン基板のＬＤＤ構造
ＭＯＳＦＥＴにも本発明を適用することができる。
【００１６】
【発明の効果】以上説明したように、本発明に係る半導
体装置の製造方法では注入マスクを一回形成すれば２回
のイオン注入に利用することができ、しかもＳｉＯ２
サイドウォール形成が無いので、従来の場合よりも工程
数が少なくなっており、かつＬＤＤ構造の精度と再現性
とが向上する。したがって、ＦＥＴ特性のバラツキも小
さくでき、集積回路としての特性向上および信頼性向上
が図れる。
体装置の製造方法では注入マスクを一回形成すれば２回
のイオン注入に利用することができ、しかもＳｉＯ２
サイドウォール形成が無いので、従来の場合よりも工程
数が少なくなっており、かつＬＤＤ構造の精度と再現性
とが向上する。したがって、ＦＥＴ特性のバラツキも小
さくでき、集積回路としての特性向上および信頼性向上
が図れる。
【図１】本発明にしたがってＬＤＤ構造半導体装置を製
造する過程（ゲート電極形成工程）での半導体装置の部
分断面図である。
造する過程（ゲート電極形成工程）での半導体装置の部
分断面図である。
【図２】本発明にしたがってＬＤＤ構造半導体装置を製
造する過程（第２レジスト層のパターニング工程）での
半導体装置の部分断面図である。
造する過程（第２レジスト層のパターニング工程）での
半導体装置の部分断面図である。
【図３】本発明にしたがってＬＤＤ構造半導体装置を製
造する過程（低濃度ドープのイオン注入工程）での半導
体装置の部分断面図である。
造する過程（低濃度ドープのイオン注入工程）での半導
体装置の部分断面図である。
【図４】本発明にしたがってＬＤＤ構造半導体装置を製
造する過程（ソース領域での高濃度ドープのイオン注入
工程）での半導体装置の部分断面図である。
造する過程（ソース領域での高濃度ドープのイオン注入
工程）での半導体装置の部分断面図である。
【図５】本発明にしたがってＬＤＤ構造半導体装置を製
造する過程（ドレイン領域での高濃度ドープのイオン注
入工程）での半導体装置の部分断面図である。
造する過程（ドレイン領域での高濃度ドープのイオン注
入工程）での半導体装置の部分断面図である。
【図６】本発明にしたがってＬＤＤ構造半導体装置を製
造する過程（注入マスク除去工程）での半導体装置の部
分断面図である。
造する過程（注入マスク除去工程）での半導体装置の部
分断面図である。
【図７】（ａ）〜（ｄ）は従来のＬＤＤ構造半導体装置
を製造する過程を説明する半導体装置の部分断面図であ
る。
を製造する過程を説明する半導体装置の部分断面図であ
る。
２１…半導体基板
２３…ゲート電極
２４…レジスト層
２５…金属薄膜
２８…開口
３０…注入マスク
３１、３２…低濃度ドープ（ｎ’ ） 領域３１Ａ、３
２Ａ…低濃度ドープ域 ３３、３５…高濃度ドープ（ｎ＋ ） 域３４…ソース
領域 ３６…ドレイン領域 α…注入角度
２Ａ…低濃度ドープ域 ３３、３５…高濃度ドープ（ｎ＋ ） 域３４…ソース
領域 ３６…ドレイン領域 α…注入角度
Claims (4)
- 【請求項１】 半導体基板（２１）の上に形成したゲ
ート電極（２３）をマスクに利用して低濃度ソース領域
（３１）および低濃度ドレイン領域（３２）をイオン注
入法により同時に形成し、そして、イオン注入方向を傾
けて前記ゲート電極（２３）および前記半導体基板（２
１）の上に形成した注入マスク（３０）をマスクとして
注入イオンを注入することでソース領域高濃度部分（３
３）およびドレイン領域高濃度部分（３５）のそれぞれ
を順次形成することを特徴とする半導体装置の製造方法
。 - 【請求項２】 前記注入マスク（３０）がレジストパ
ターンであることを特徴とする請求項１記載の製造方法
。 - 【請求項３】 前記注入マスク（３０）がレジスト層
（２４）とその上の金属層（２５）とからなる２層構造
パターンであることを特徴とする請求項１記載の製造方
法。 - 【請求項４】 前記注入マスク（３０）が二酸化珪素
、窒化珪素などの絶縁物パターンであることを特徴とす
る請求項１記載の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3009595A JPH04254333A (ja) | 1991-01-30 | 1991-01-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3009595A JPH04254333A (ja) | 1991-01-30 | 1991-01-30 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04254333A true JPH04254333A (ja) | 1992-09-09 |
Family
ID=11724684
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3009595A Withdrawn JPH04254333A (ja) | 1991-01-30 | 1991-01-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04254333A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005260052A (ja) * | 2004-03-12 | 2005-09-22 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
-
1991
- 1991-01-30 JP JP3009595A patent/JPH04254333A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005260052A (ja) * | 2004-03-12 | 2005-09-22 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980514 |