JP2003124475A - ダブルバーティカルチャネル薄膜トランジスタのｃｍｏｓ装置及びその製造方法 - Google Patents
ダブルバーティカルチャネル薄膜トランジスタのｃｍｏｓ装置及びその製造方法Info
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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Abstract
(57)【要約】
【課題】ダブルバーティカルチャネル薄膜トランジスタ
のＣＭＯＳの簡易な製造方法を提供する。 【解決手段】基板１０上に形成されたゲート層２０を第
一絶縁層３０で被覆し、第一絶縁層上に半導体層４０を
形成する。半導体層４０を選択的にマスクしてドープす
ることにより、第一及び第二ドープ区４２ａ、４２ｂ、
４４ａ、４４ｂ、第一及び第二チャネル４６、及びイン
トリンシック区５４を形成する。第一、第二ドープ区、
第一、第二チャネル及びイントリンシック区の表面に第
二絶縁層を形成する。露出した第一ドープ区及び第二ド
ープ区の表面に金属層を形成する。得られるＣＭＯＳは
デュアルゲートとオフセット構造を備える故、チャネル
長さを極微細のレベルまで縮減可能であるため、素子の
効能は大幅に向上する。
のＣＭＯＳの簡易な製造方法を提供する。 【解決手段】基板１０上に形成されたゲート層２０を第
一絶縁層３０で被覆し、第一絶縁層上に半導体層４０を
形成する。半導体層４０を選択的にマスクしてドープす
ることにより、第一及び第二ドープ区４２ａ、４２ｂ、
４４ａ、４４ｂ、第一及び第二チャネル４６、及びイン
トリンシック区５４を形成する。第一、第二ドープ区、
第一、第二チャネル及びイントリンシック区の表面に第
二絶縁層を形成する。露出した第一ドープ区及び第二ド
ープ区の表面に金属層を形成する。得られるＣＭＯＳは
デュアルゲートとオフセット構造を備える故、チャネル
長さを極微細のレベルまで縮減可能であるため、素子の
効能は大幅に向上する。
Description
【０００１】
【発明の属する技術分野】本発明は、ＣＭＯＳ（相補型
金属酸化物半導体) 装置とＣＭＯＳ装置の製造方法に関
するものであって、特に、ダブルバーティカルチャネル
（double vertical channel）の薄膜トランジスタ（thi
n film transistor）ＤＶＣ ＴＦＴのＣＭＯＳ装置と、
その製造方法に関するものである。
金属酸化物半導体) 装置とＣＭＯＳ装置の製造方法に関
するものであって、特に、ダブルバーティカルチャネル
（double vertical channel）の薄膜トランジスタ（thi
n film transistor）ＤＶＣ ＴＦＴのＣＭＯＳ装置と、
その製造方法に関するものである。
【０００２】
【従来の技術】公知技術において、ＣＭＯＳ回路は高い
キャリア移動度（carrier mobility）を得るため、回路
をシリコン単結晶基板上に製作する方式を採用してい
る。しかし、公知のポリシリコン薄膜トランジスタが構
成するＣＭＯＳ回路において、回路の速度は,結晶粒界
移動の拡散（scattering）に起因するポリシリコンＭＯ
ＳＦＥＴチャネルの中で、低い有効移動度の制限を受け
る。水素保護層により拡散を最少化しても、長時間に渡
り偏圧を加えた後、ＯＦＦ電流は依然として高い。これ
により、電流を増加させる一般的な方法は、チャネル幅
を増加させる方式を採用しているが、チャネル幅の増加
では、漏電も増えるため、素子の効能を低下させる。
キャリア移動度（carrier mobility）を得るため、回路
をシリコン単結晶基板上に製作する方式を採用してい
る。しかし、公知のポリシリコン薄膜トランジスタが構
成するＣＭＯＳ回路において、回路の速度は,結晶粒界
移動の拡散（scattering）に起因するポリシリコンＭＯ
ＳＦＥＴチャネルの中で、低い有効移動度の制限を受け
る。水素保護層により拡散を最少化しても、長時間に渡
り偏圧を加えた後、ＯＦＦ電流は依然として高い。これ
により、電流を増加させる一般的な方法は、チャネル幅
を増加させる方式を採用しているが、チャネル幅の増加
では、漏電も増えるため、素子の効能を低下させる。
【０００３】一方、公知のＣＭＯＳ装置の製造工程は非
常に煩雑である故、生産コストも高く、ＣＭＯＳの製造
工程を効果的に減らすことが、業界での研究の重点とな
っている。
常に煩雑である故、生産コストも高く、ＣＭＯＳの製造
工程を効果的に減らすことが、業界での研究の重点とな
っている。
【０００４】
【発明が解決しようとする課題】本発明はダブルバーテ
ィカルチャネル薄膜トランジスタのＣＭＯＳ装置の製造
方法を提供することを目的とする。
ィカルチャネル薄膜トランジスタのＣＭＯＳ装置の製造
方法を提供することを目的とする。
【０００５】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明の一態様のダブルバーティカルチャネル薄
膜トランジスタのＣＭＯＳ装置の製造方法は、基板表面
にゲート層を形成する工程と、前記ゲート層及び前記基
板表面に第一絶縁層を形成する工程と、前記第一絶縁層
の表面に、第一区域と第二区域とそれらの中間に位置す
る中間区域とを有する半導体層を形成する工程と、前記
第一区域表面に第一マスクを形成すると共に、Ｎ+をド
ープして、前記第二区域に第一ドープ区と第二チャネル
とを区画する工程と、前記第一マスクを除去する工程
と、前記第二区域表面に第二マスクを形成すると共に、
Ｐ+をドープして、前記第一区域に第二ドープ区と第一
チャネルを区画し、かつ、前記中間区においてイントリ
ンシック区を区画する工程と、前記第二マスクを除去す
る工程と、前記第一ドープ区、前記第二ドープ区、前記
第一チャネル、前記第二チャネル及び前記イントリンシ
ック区の表面に第二絶縁層を形成する工程と、前記基板
両側において、少なくとも一部の前記第一ドープ区及び
前記第二ドープ区を露出させる工程と、前記露出した第
一ドープ区及び第二ドープ区の表面に金属層を形成する
工程とを含む。
めに、本発明の一態様のダブルバーティカルチャネル薄
膜トランジスタのＣＭＯＳ装置の製造方法は、基板表面
にゲート層を形成する工程と、前記ゲート層及び前記基
板表面に第一絶縁層を形成する工程と、前記第一絶縁層
の表面に、第一区域と第二区域とそれらの中間に位置す
る中間区域とを有する半導体層を形成する工程と、前記
第一区域表面に第一マスクを形成すると共に、Ｎ+をド
ープして、前記第二区域に第一ドープ区と第二チャネル
とを区画する工程と、前記第一マスクを除去する工程
と、前記第二区域表面に第二マスクを形成すると共に、
Ｐ+をドープして、前記第一区域に第二ドープ区と第一
チャネルを区画し、かつ、前記中間区においてイントリ
ンシック区を区画する工程と、前記第二マスクを除去す
る工程と、前記第一ドープ区、前記第二ドープ区、前記
第一チャネル、前記第二チャネル及び前記イントリンシ
ック区の表面に第二絶縁層を形成する工程と、前記基板
両側において、少なくとも一部の前記第一ドープ区及び
前記第二ドープ区を露出させる工程と、前記露出した第
一ドープ区及び第二ドープ区の表面に金属層を形成する
工程とを含む。
【０００６】本発明の別の態様のダブルバーティカルチ
ャネル薄膜トランジスタのＣＭＯＳ装置の製造方法は基
板表面にゲート層を形成する工程と、前記ゲート層及び
前記基板表面に第一絶縁層を形成する工程と、前記第一
絶縁層表面に第一区域と第二区域とそれらの中間に位置
する中間区域とを有する半導体層を形成する工程と、前
記第一区域表面に第一マスクを形成すると共に、Ｎ+を
ドープして、前記第二区域に第一ドープ区と第二チャネ
ルとを区画する工程と、前記第一マスクを除去する工程
と、前記第二区域表面に第二マスクを形成すると共に、
Ｐ+をドープして、前記第一区域に第二ドープ区と第一
チャネルとを区画し、かつ、前記中間区にイントリンシ
ック区を区画する工程と、前記第二マスクを除去する工
程と、前記第一チャネル及び第二チャネルを被覆する第
二絶縁層を形成する工程と、前記第一ドープ区、前記第
二ドープ区及び前記イントリンシック区の表面に金属層
を形成する工程とを含む。
ャネル薄膜トランジスタのＣＭＯＳ装置の製造方法は基
板表面にゲート層を形成する工程と、前記ゲート層及び
前記基板表面に第一絶縁層を形成する工程と、前記第一
絶縁層表面に第一区域と第二区域とそれらの中間に位置
する中間区域とを有する半導体層を形成する工程と、前
記第一区域表面に第一マスクを形成すると共に、Ｎ+を
ドープして、前記第二区域に第一ドープ区と第二チャネ
ルとを区画する工程と、前記第一マスクを除去する工程
と、前記第二区域表面に第二マスクを形成すると共に、
Ｐ+をドープして、前記第一区域に第二ドープ区と第一
チャネルとを区画し、かつ、前記中間区にイントリンシ
ック区を区画する工程と、前記第二マスクを除去する工
程と、前記第一チャネル及び第二チャネルを被覆する第
二絶縁層を形成する工程と、前記第一ドープ区、前記第
二ドープ区及び前記イントリンシック区の表面に金属層
を形成する工程とを含む。
【０００７】本発明はまた、ダブルバーティカルチャネ
ル薄膜トランジスタのＣＭＯＳ装置を提供する。そのＭ
ＯＳ装置は、基板と、前記基板表面に形成され、平面部
及び二つの直立側辺部を含む表面を有するゲート層と、
前記ゲート層及び前記基板表面に形成される第一絶縁層
と、前記第一絶縁層表面に設けられた半導体層から形成
され、前記二つの直立側辺部に対応する位置において前
記第一絶縁層の表面に設けられたチャネルと、前記各チ
ャネルの端部に配置された第一ドープ区及び第二ドープ
区と、前記平面部に対応する位置において前記第一ドー
プ区と前記第二ドープ区との間に設けられたイントリン
シック区と、前記半導体層の表面に形成された第二絶縁
層と、前記半導体層の露出した表面に形成される金属層
とを有する。
ル薄膜トランジスタのＣＭＯＳ装置を提供する。そのＭ
ＯＳ装置は、基板と、前記基板表面に形成され、平面部
及び二つの直立側辺部を含む表面を有するゲート層と、
前記ゲート層及び前記基板表面に形成される第一絶縁層
と、前記第一絶縁層表面に設けられた半導体層から形成
され、前記二つの直立側辺部に対応する位置において前
記第一絶縁層の表面に設けられたチャネルと、前記各チ
ャネルの端部に配置された第一ドープ区及び第二ドープ
区と、前記平面部に対応する位置において前記第一ドー
プ区と前記第二ドープ区との間に設けられたイントリン
シック区と、前記半導体層の表面に形成された第二絶縁
層と、前記半導体層の露出した表面に形成される金属層
とを有する。
【０００８】本発明は更に、基板と、前記基板表面に形
成され、平面部及び二つの直立側辺部を含む表面を有す
るゲート層と、前記ゲート層及び前記基板表面に形成さ
れる第一絶縁層と、前記第一絶縁層表面に設けられた半
導体層から形成され、前記二つの直立側辺部表面に対応
する位置において前記第一絶縁層の表面に設けられたチ
ャネルと、前記各チャネルの端部に配置された第一ドー
プ区及び第二ドープ区と、前記平面部に対応する位置に
おいて前記第一ドープ区と前記第二ドープ区との間に設
けられたイントリンシック区と、前記チャネルを被覆す
る第二絶縁層と、前記半導体層の表面において、前記第
二絶縁層に被覆されない位置に形成される金属層とを含
むダブルバーティカルチャネル薄膜トランジスタのＣＭ
ＯＳ装置を提供する。
成され、平面部及び二つの直立側辺部を含む表面を有す
るゲート層と、前記ゲート層及び前記基板表面に形成さ
れる第一絶縁層と、前記第一絶縁層表面に設けられた半
導体層から形成され、前記二つの直立側辺部表面に対応
する位置において前記第一絶縁層の表面に設けられたチ
ャネルと、前記各チャネルの端部に配置された第一ドー
プ区及び第二ドープ区と、前記平面部に対応する位置に
おいて前記第一ドープ区と前記第二ドープ区との間に設
けられたイントリンシック区と、前記チャネルを被覆す
る第二絶縁層と、前記半導体層の表面において、前記第
二絶縁層に被覆されない位置に形成される金属層とを含
むダブルバーティカルチャネル薄膜トランジスタのＣＭ
ＯＳ装置を提供する。
【０００９】
【発明の実施の形態】上述した本発明の目的、特徴、及
び長所をより一層明瞭にするため、以下に本発明の好ま
しい実施の形態を挙げ、図を参照にしながらさらに詳し
く説明する。
び長所をより一層明瞭にするため、以下に本発明の好ま
しい実施の形態を挙げ、図を参照にしながらさらに詳し
く説明する。
【００１０】（第一実施例）図１〜図６は本発明の第一
実施例によるダブルバーティカルチャネル薄膜トランジ
スタのＣＭＯＳ装置の製造工程を示す図である。
実施例によるダブルバーティカルチャネル薄膜トランジ
スタのＣＭＯＳ装置の製造工程を示す図である。
【００１１】先ず、図１で示されるように、用意された
基板１０の表面にゲート層２０が形成される。ゲート層
２０は、例えば、ＡＰＣＶＤ法、ＬＰＣＶＤ法、ＰＥＣ
ＶＤ法、スパッタリング（sputtering）又は電子銃蒸着
（ｅ−gun evaporation）等の方法によって沈着形成さ
れ、その材質はドープポリシリコン、ドープアモルファ
スシリコン、遷移金属、金属シリサイド、金属のポリサ
イド（polycide）、アルミニウム、アルミニウム合金、
銅などである。
基板１０の表面にゲート層２０が形成される。ゲート層
２０は、例えば、ＡＰＣＶＤ法、ＬＰＣＶＤ法、ＰＥＣ
ＶＤ法、スパッタリング（sputtering）又は電子銃蒸着
（ｅ−gun evaporation）等の方法によって沈着形成さ
れ、その材質はドープポリシリコン、ドープアモルファ
スシリコン、遷移金属、金属シリサイド、金属のポリサ
イド（polycide）、アルミニウム、アルミニウム合金、
銅などである。
【００１２】図２で示されるように、基板１０及びゲー
ト層２０の表面に絶縁層３０が形成される。絶縁層３０
は、例えば、ＡＰＣＶＤ法、ＬＰＣＶＤ法、ＰＥＣＶＤ
法、スパッタリング又は電子銃蒸着等の方法によって蒸
着形成され、その材質は窒化物、酸化物、オキシナイト
ライド（oxynitride）である。
ト層２０の表面に絶縁層３０が形成される。絶縁層３０
は、例えば、ＡＰＣＶＤ法、ＬＰＣＶＤ法、ＰＥＣＶＤ
法、スパッタリング又は電子銃蒸着等の方法によって蒸
着形成され、その材質は窒化物、酸化物、オキシナイト
ライド（oxynitride）である。
【００１３】図３で示されるように、基板１０及びゲー
ト層２０の表面に半導体層４０が形成される。半導体層
４０は、例えば、ＡＰＣＶＤ法、ＬＰＣＶＤ法、ＰＥＣ
ＶＤ法、スパッタリング又は電子銃蒸着等の方法によっ
て蒸着形成され、その材質は単結晶シリコン、ポリシリ
コン、アモルファスシリコン、シリコン−ゲルマニウム
などの半導体材料である。
ト層２０の表面に半導体層４０が形成される。半導体層
４０は、例えば、ＡＰＣＶＤ法、ＬＰＣＶＤ法、ＰＥＣ
ＶＤ法、スパッタリング又は電子銃蒸着等の方法によっ
て蒸着形成され、その材質は単結晶シリコン、ポリシリ
コン、アモルファスシリコン、シリコン−ゲルマニウム
などの半導体材料である。
【００１４】次に、図４で示されるように、区域Ｉにお
ける半導体層４０の表面にマスク５０が形成されると共
に、Ｎ+ドープ処理を施して、Ｎ+ドープ区４２とチャネ
ル４６を区画し、その後、マスク５０を除去する。続い
て、図５で示されるように、マスク５２を半導体層４０
の区域II表面に形成すると共に、Ｐ+ドープ工程を施し
て、Ｐ+ドープ区４４とチャネル４６を区域Ｉに区画す
るとともに、区域IIIにイントリンシック（intrinsic）
区５４を区画し、その後、マスク５２を除去する。イン
トリンシック区５４は好ましくは電気的に中和された領
域であり、擬似真性半導体区とみなすことができる。こ
こで、２つのチャネル４６はダブルバーティカルチャネ
ルであり、各チャネル４６の寸法（長さ）はゲート層２
０の寸法（厚さ）により決定される。これにより、公知
の露光の物理的制限を受けず、チャネル４６の長さを極
微細のレベルまで縮減し、素子の効能を大幅に向上させ
ることができる。
ける半導体層４０の表面にマスク５０が形成されると共
に、Ｎ+ドープ処理を施して、Ｎ+ドープ区４２とチャネ
ル４６を区画し、その後、マスク５０を除去する。続い
て、図５で示されるように、マスク５２を半導体層４０
の区域II表面に形成すると共に、Ｐ+ドープ工程を施し
て、Ｐ+ドープ区４４とチャネル４６を区域Ｉに区画す
るとともに、区域IIIにイントリンシック（intrinsic）
区５４を区画し、その後、マスク５２を除去する。イン
トリンシック区５４は好ましくは電気的に中和された領
域であり、擬似真性半導体区とみなすことができる。こ
こで、２つのチャネル４６はダブルバーティカルチャネ
ルであり、各チャネル４６の寸法（長さ）はゲート層２
０の寸法（厚さ）により決定される。これにより、公知
の露光の物理的制限を受けず、チャネル４６の長さを極
微細のレベルまで縮減し、素子の効能を大幅に向上させ
ることができる。
【００１５】図６で示されるように、Ｎ+ドープ区４２
は、左側のチャネル４６の両側にＮ+ソース４２ａ及び
Ｎ+ドレイン４２ｂとなり、Ｐ+ドープ区４４は右側のチ
ャネル４６の両側にＰ+ソース４４ａ及びＰ+ドレイン４
４ｂとなる。続いて、絶縁層６０をＮ+ドレイン４２ｂ
及びＰ+ソース４４ａ、チャネル４６及びイントリンシ
ック区５４の表面に形成すると共に、基板１０の両側の
Ｎ+ソース４２ａ及びＰ+ドレイン４４ｂを露出させ、最
後に、金属層７０を露出した前記Ｎ+ソース４２ａ及び
Ｐ+ドレイン４４ｂの表面に形成する。絶縁層６０は、
例えば、ＬＰＣＶＤ法、スパッタリング又は電子銃蒸着
等の方法によって蒸着形成され、その材質はアルミニウ
ム、アルミニウム−シリコン合金、金属シリサイド、金
属のポリサイドなどである。
は、左側のチャネル４６の両側にＮ+ソース４２ａ及び
Ｎ+ドレイン４２ｂとなり、Ｐ+ドープ区４４は右側のチ
ャネル４６の両側にＰ+ソース４４ａ及びＰ+ドレイン４
４ｂとなる。続いて、絶縁層６０をＮ+ドレイン４２ｂ
及びＰ+ソース４４ａ、チャネル４６及びイントリンシ
ック区５４の表面に形成すると共に、基板１０の両側の
Ｎ+ソース４２ａ及びＰ+ドレイン４４ｂを露出させ、最
後に、金属層７０を露出した前記Ｎ+ソース４２ａ及び
Ｐ+ドレイン４４ｂの表面に形成する。絶縁層６０は、
例えば、ＬＰＣＶＤ法、スパッタリング又は電子銃蒸着
等の方法によって蒸着形成され、その材質はアルミニウ
ム、アルミニウム−シリコン合金、金属シリサイド、金
属のポリサイドなどである。
【００１６】本発明の第一実施例による製造方法は、公
知の煩雑なＣＭＯＳ装置の製造工程を大幅に簡略化し、
単一のトランジスタを形成するだけで完成する。これに
より、ＣＭＯＳの製造工程及び素子面積は大幅に縮減さ
れ、生産コストを抑えることができる。
知の煩雑なＣＭＯＳ装置の製造工程を大幅に簡略化し、
単一のトランジスタを形成するだけで完成する。これに
より、ＣＭＯＳの製造工程及び素子面積は大幅に縮減さ
れ、生産コストを抑えることができる。
【００１７】本発明の第一実施例による製造方法で製造
されたダブルバーティカルチャネル薄膜トランジスタの
ＣＭＯＳ装置は、基板１０と、基板１０の表面に形成さ
れ、平面部と二つの直立側辺部とを含む表面を有するゲ
ート層２０と、前記ゲート層２０及び基板１０を覆うゲ
ート絶縁層３０とを有する。ゲート絶縁層３０を覆うよ
うに形成された半導体層４０を選択的にマスクしてドー
プすることにより、第一ドープ区４２及び第二ドープ区
４４が形成され、これと同時に、前記二つの直立側辺部
に対応する位置において、前記ゲート絶縁層３０の表面
にそれぞれ２つのチャネル４６が設けられる。言い換え
ると、２つのチャネル４６の両端には第一ドープ区４２
及び第二ドープ区４４が設けられる。ゲート層２０の平
面部において、前記第一ドープ区４２と前記第二ドープ
区４４との間にイントリンシック区５４が形成される。
すなわち、第一ドープ区４２、第二ドープ区４４、２つ
のチャネル４６、イントリンシック区５４は半導体層４
０から形成される。ＣＭＯＳ装置は、少なくとも一部の
半導体層４０を露出させるように半導体層４０上に形成
される絶縁体層６０と、前記露出した半導体層４０の表
面に形成された金属層７０とを有する。
されたダブルバーティカルチャネル薄膜トランジスタの
ＣＭＯＳ装置は、基板１０と、基板１０の表面に形成さ
れ、平面部と二つの直立側辺部とを含む表面を有するゲ
ート層２０と、前記ゲート層２０及び基板１０を覆うゲ
ート絶縁層３０とを有する。ゲート絶縁層３０を覆うよ
うに形成された半導体層４０を選択的にマスクしてドー
プすることにより、第一ドープ区４２及び第二ドープ区
４４が形成され、これと同時に、前記二つの直立側辺部
に対応する位置において、前記ゲート絶縁層３０の表面
にそれぞれ２つのチャネル４６が設けられる。言い換え
ると、２つのチャネル４６の両端には第一ドープ区４２
及び第二ドープ区４４が設けられる。ゲート層２０の平
面部において、前記第一ドープ区４２と前記第二ドープ
区４４との間にイントリンシック区５４が形成される。
すなわち、第一ドープ区４２、第二ドープ区４４、２つ
のチャネル４６、イントリンシック区５４は半導体層４
０から形成される。ＣＭＯＳ装置は、少なくとも一部の
半導体層４０を露出させるように半導体層４０上に形成
される絶縁体層６０と、前記露出した半導体層４０の表
面に形成された金属層７０とを有する。
【００１８】本実施例の製造方法により得られるＣＭＯ
Ｓ装置はデュアルゲート（dual gate）とオフセット（o
ffset）構造を備えることにより、効果的に漏電を防ぐ
ことが出来る。
Ｓ装置はデュアルゲート（dual gate）とオフセット（o
ffset）構造を備えることにより、効果的に漏電を防ぐ
ことが出来る。
【００１９】本実施例ＣＭＯＳ装置は、ダブルバーティ
カルチャネルを備えており、チャネルの長さはゲート層
の厚さにより決定される。したがって、公知の露光の物
理的制限を受けず、チャネル長さを極微細（deep−subm
icrometer）のレベルまで縮減し、素子の効能を大幅に
向上させることができる。
カルチャネルを備えており、チャネルの長さはゲート層
の厚さにより決定される。したがって、公知の露光の物
理的制限を受けず、チャネル長さを極微細（deep−subm
icrometer）のレベルまで縮減し、素子の効能を大幅に
向上させることができる。
【００２０】（第二実施例）第二実施例のダブルバーテ
ィカルチャネル薄膜トランジスタのＣＭＯＳ装置の製造
方法は、大筋で前記第一実施例と同じであるが、最後の
絶縁層及び金属層の形式が異なる。以下に相違点につい
て説明する。
ィカルチャネル薄膜トランジスタのＣＭＯＳ装置の製造
方法は、大筋で前記第一実施例と同じであるが、最後の
絶縁層及び金属層の形式が異なる。以下に相違点につい
て説明する。
【００２１】図７を参照すると、チャネル４６を被覆す
る絶縁層６２を形成する。絶縁層６２は、ＡＰＣＶＤ
法、ＬＰＣＶＤ法、ＰＥＣＶＤ法、スパッタリング又は
電子銃蒸着等の方法によって蒸着形成され、その材質は
例えば窒化物、酸化物、オキシナイトライドである。続
いて、Ｎ+ソース４２ａ、Ｎ+ドレイン４２ｂ、イントリ
ンシック区５４、Ｐ+ソース４４ａ、Ｐ+ドレイン４４ｂ
の表面に金属層７０を形成する。言い換えると、Ｎ+ド
レイン４２ｂ、イントリンシック区５４、Ｐ+ソース４
４ａの上面には、絶縁層６２は形成されない。金属層７
０はＬＰＣＶＤ法、スパッタリング法或いは電子銃蒸着
法などの方法により蒸着形成することが出来、その材質
は、アルミニウム、アルミニウム−シリコン合金、金属
シリサイドなどである。
る絶縁層６２を形成する。絶縁層６２は、ＡＰＣＶＤ
法、ＬＰＣＶＤ法、ＰＥＣＶＤ法、スパッタリング又は
電子銃蒸着等の方法によって蒸着形成され、その材質は
例えば窒化物、酸化物、オキシナイトライドである。続
いて、Ｎ+ソース４２ａ、Ｎ+ドレイン４２ｂ、イントリ
ンシック区５４、Ｐ+ソース４４ａ、Ｐ+ドレイン４４ｂ
の表面に金属層７０を形成する。言い換えると、Ｎ+ド
レイン４２ｂ、イントリンシック区５４、Ｐ+ソース４
４ａの上面には、絶縁層６２は形成されない。金属層７
０はＬＰＣＶＤ法、スパッタリング法或いは電子銃蒸着
法などの方法により蒸着形成することが出来、その材質
は、アルミニウム、アルミニウム−シリコン合金、金属
シリサイドなどである。
【００２２】本発明の第二実施例による製造方法で得ら
れるダブルバーティカルチャネル薄膜トランジスタのＣ
ＭＯＳ装置は、基板１０表面に形成され、表面に平面部
及び二つの直立側辺部を有するゲート層２０と、前記基
板１０表面に形成されるゲート絶縁層３０と、前記ゲー
ト絶縁層３０表面に形成され、前記二つの直立側辺部表
面にチャネル４６をそれぞれ備えると共に、前記チャネ
ル両端がそれぞれ第一ドープ区及び第二ドープ区を設置
し、前記平面部表面に前記第一ドープ区４２と前記第二
ドープ区４４との間に挟まれたイントリンシック区５４
を設置する半導体層４０と、前記チャネル４６の表面に
形成されると共に、前記チャネル４６を被覆する絶縁層
６２と、前記絶縁層６２に被覆されない半導体層４０表
面に形成される金属層７０と、からなる。本発明の第二
実施例によれば第一実施例と同様の利点が得られる。
れるダブルバーティカルチャネル薄膜トランジスタのＣ
ＭＯＳ装置は、基板１０表面に形成され、表面に平面部
及び二つの直立側辺部を有するゲート層２０と、前記基
板１０表面に形成されるゲート絶縁層３０と、前記ゲー
ト絶縁層３０表面に形成され、前記二つの直立側辺部表
面にチャネル４６をそれぞれ備えると共に、前記チャネ
ル両端がそれぞれ第一ドープ区及び第二ドープ区を設置
し、前記平面部表面に前記第一ドープ区４２と前記第二
ドープ区４４との間に挟まれたイントリンシック区５４
を設置する半導体層４０と、前記チャネル４６の表面に
形成されると共に、前記チャネル４６を被覆する絶縁層
６２と、前記絶縁層６２に被覆されない半導体層４０表
面に形成される金属層７０と、からなる。本発明の第二
実施例によれば第一実施例と同様の利点が得られる。
【００２３】
【発明の効果】ＣＭＯＳ装置の製造工程が簡潔化され
る。
る。
【図１】本発明の第一実施例によるダブルバーティカル
チャネル薄膜トランジスタのＣＭＯＳ製造工程を示す図
である。
チャネル薄膜トランジスタのＣＭＯＳ製造工程を示す図
である。
【図２】図１に続くＣＭＯＳ製造工程を示す図である。
【図３】図２に続くＣＭＯＳ製造工程を示す図である。
【図４】図３に続くＣＭＯＳ製造工程を示す図である。
【図５】図４に続くＣＭＯＳ製造工程を示す図である。
【図６】図５に続くＣＭＯＳ製造工程を示す図である。
【図７】本発明の第二実施例によるダブルバーティカル
チャネル薄膜トランジスタのＣＭＯＳ製造工程を示す図
である。
チャネル薄膜トランジスタのＣＭＯＳ製造工程を示す図
である。
１０…基板、２０…ゲート、３０…ゲート絶縁層、４０
…半導体層、４２…Ｎ +ドープ区、４２ａ…Ｎ+ソース、
４２ｂ…Ｎ+ドレイン、４４…Ｐ+ドープ区、４４ａ…Ｎ
+ソース、４４ｂ…Ｎ+ドレイン、４６…チャネル、５
０、５２…マスク、５４…イントリンシック区、６０、
６２…絶縁層、７０…金属層。
…半導体層、４２…Ｎ +ドープ区、４２ａ…Ｎ+ソース、
４２ｂ…Ｎ+ドレイン、４４…Ｐ+ドープ区、４４ａ…Ｎ
+ソース、４４ｂ…Ｎ+ドレイン、４６…チャネル、５
０、５２…マスク、５４…イントリンシック区、６０、
６２…絶縁層、７０…金属層。
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０１Ｌ 27/08 ３２１Ｎ
Ｆターム(参考） 5F048 AA08 AA09 AC04 BB04 BB05
BB06 BB09 BB11 BB12 BC03
BD07 BF02 BF03 BF06 CB07
5F110 AA16 BB04 CC09 EE01 EE02
EE03 EE04 EE05 EE06 EE08
EE09 EE43 EE44 EE45 FF02
FF03 FF04 FF27 FF28 FF29
FF30 FF32 GG01 GG02 GG13
GG15 GG42 GG43 GG44 GG45
GG47 HK01 HK03 HK05 HK06
HK32 HK33 HK37 HM14 NN02
NN12 NN22 NN23 NN24 NN33
NN34 NN35
Claims (24)
- 【請求項１】ダブルバーティカルチャネル薄膜トランジ
スタのＣＭＯＳ装置の製造方法であって、 基板表面にゲート層を形成する工程と、 前記ゲート層及び前記基板表面に第一絶縁層を形成する
工程と、 前記第一絶縁層の表面に、第一区域と第二区域とそれら
の中間に位置する中間区域とを有する半導体層を形成す
る工程と、 前記第一区域表面に第一マスクを形成すると共に、Ｎ+
をドープして、前記第二区域に第一ドープ区と第二チャ
ネルとを区画する工程と、 前記第一マスクを除去する工程と、 前記第二区域表面に第二マスクを形成すると共に、Ｐ+
をドープして、前記第一区域に第二ドープ区と第一チャ
ネルを区画し、かつ、前記中間区においてイントリンシ
ック区を区画する工程と、 前記第二マスクを除去する工程と、 前記第一ドープ区、前記第二ドープ区、前記第一チャネ
ル、前記第二チャネル及び前記イントリンシック区の表
面に第二絶縁層を形成する工程と、 前記基板両側において、少なくとも一部の前記第一ドー
プ区及び前記第二ドープ区を露出させる工程と、 前記露出した第一ドープ区及び第二ドープ区の表面に金
属層を形成する工程と、からなることを特徴とする製造
方法。 - 【請求項２】前記ゲート層は、ドープポリシリコン層、
ドープアモルファスシリコン層、遷移金属層、金属シリ
サイト層、金属のポリサイド層、アルミニウム層、アル
ミニウム合金層、及び銅層の少なくとも一つであること
を特徴とする請求項１に記載の製造方法。 - 【請求項３】前記第一絶縁層は、窒化物層、酸化物層、
及びオキシナイトライド層の少なくとも一つであること
を特徴とする請求項１に記載の製造方法。 - 【請求項４】前記半導体層は、単結晶層、ポリシリコン
層、アモルファスシリコン層、及びシリコン−ゲルマニ
ウム層の少なくとも一つであることを特徴とする請求項
１に記載の製造方法。 - 【請求項５】前記第二絶縁層は窒化物、酸化物、及びオ
キシナイトライド層の少なくとも一つであることを特徴
とする請求項１に記載の製造方法。 - 【請求項６】前記金属層は、アルミニウム層、アルミニ
ウム−シリコン合金層、金属シリサイド層、及び金属の
ポリサイド層の少なくとも一つであることを特徴とする
請求項１に記載の製造方法。 - 【請求項７】ダブルバーティカルチャネル薄膜トランジ
スタのＣＭＯＳ装置の製造方法であって、 基板表面にゲート層を形成する工程と、 前記ゲート層及び前記基板表面に第一絶縁層を形成する
工程と、 前記第一絶縁層表面に第一区域と第二区域とそれらの中
間に位置する中間区域とを有する半導体層を形成する工
程と、 前記第一区域表面に第一マスクを形成すると共に、Ｎ+
をドープして、前記第二区域に第一ドープ区と第二チャ
ネルとを区画する工程と、 前記第一マスクを除去する工程と、 前記第二区域表面に第二マスクを形成すると共に、Ｐ+
をドープして、前記第一区域に第二ドープ区と第一チャ
ネルとを区画し、かつ、前記中間区にイントリンシック
区を区画する工程と、 前記第二マスクを除去する工程と、 前記第一チャネル及び第二チャネルを被覆する第二絶縁
層を形成する工程と、 前記第一ドープ区、前記第二ドープ区及び前記イントリ
ンシック区の表面に金属層を形成する工程と、からなる
ことを特徴とする製造方法。 - 【請求項８】前記ゲート層は、ドープポリシリコン層、
ドープアモルファスシリコン層、遷移金属層、金属シリ
サイト層、金属のポリサイド層、アルミニウム層、アル
ミニウム合金層、及び銅層の少なくとも一つであること
を特徴とする請求項７に記載の製造方法。 - 【請求項９】前記第一絶縁層は、窒化物層、酸化物層、
及びオキシナイトライド層の少なくとも一つであること
を特徴とする請求項７に記載の製造方法。 - 【請求項１０】前記半導体層は、単結晶層、ポリシリコ
ン層、アモルファスシリコン層、及びシリコン−ゲルマ
ニウム層の少なくとも一つであることを特徴とする請求
項７に記載の製造方法。 - 【請求項１１】前記第二絶縁層は窒化物、酸化物、及び
オキシナイトライド層の少なくとも一つであることを特
徴とする請求項７に記載の製造方法。 - 【請求項１２】前記金属層は、アルミニウム層、アルミ
ニウム−シリコン合金層、金属シリサイド層、及び金属
のポリサイド層の少なくとも一つであることを特徴とす
る請求項７に記載の製造方法。 - 【請求項１３】ダブルバーティカルチャネル薄膜トラン
ジスタのＣＭＯＳ装置であって、 基板と、 前記基板表面に形成され、平面部及び二つの直立側辺部
を含む表面を有するゲート層と、 前記ゲート層及び前記基板表面に形成される第一絶縁層
と、 前記第一絶縁層表面に設けられた半導体層から形成さ
れ、前記二つの直立側辺部に対応する位置において前記
第一絶縁層の表面に設けられたチャネルと、 前記各チャネルの端部に配置された第一ドープ区及び第
二ドープ区と、 前記平面部に対応する位置において前記第一ドープ区と
前記第二ドープ区との間に設けられたイントリンシック
区と、 前記半導体層の表面に形成された第二絶縁層と、 前記半導体層の露出した表面に形成される金属層と、か
らなることを特徴とするＣＭＯＳ装置。 - 【請求項１４】前記ゲート層は、ドープポリシリコン
層、ドープアモルファスシリコン層、遷移金属層、金属
シリサイト層、金属のポリサイド層、アルミニウム層、
アルミニウム合金層、及び銅層の少なくとも一つである
ことを特徴とする請求項１３に記載のＣＭＯＳ装置。 - 【請求項１５】前記第一絶縁層は、窒化物層、酸化物
層、及びオキシナイトライド層の少なくとも一つである
ことを特徴とする請求項１３に記載のＣＭＯＳ装置。 - 【請求項１６】前記半導体層は、単結晶層、ポリシリコ
ン層、アモルファスシリコン層、及びシリコン−ゲルマ
ニウム層の少なくとも一つであることを特徴とする請求
項１３に記載のＣＭＯＳ装置。 - 【請求項１７】前記第二絶縁層は窒化物、酸化物、オキ
シナイトライド層からなる群より選ばれる少なくとも一
つことを特徴とする請求項１３に記載のＣＭＯＳ装置。 - 【請求項１８】前記金属層は、アルミニウム層、アルミ
ニウム−シリコン合金層、金属シリサイド層、及び金属
のポリサイド層の少なくとも一つであることを特徴とす
る請求項１３に記載のＣＭＯＳ装置。 - 【請求項１９】ダブルバーティカルチャネル薄膜トラン
ジスタのＣＭＯＳ装置であって、 基板と、 前記基板表面に形成され、平面部及び二つの直立側辺部
を含む表面を有するゲート層と、 前記ゲート層及び前記基板表面に形成される第一絶縁層
と、 前記第一絶縁層表面に設けられた半導体層から形成さ
れ、前記二つの直立側辺部表面に対応する位置において
前記第一絶縁層の表面に設けられたチャネルと、 前記各チャネルの端部に配置された第一ドープ区及び第
二ドープ区と、 前記平面部に対応する位置において前記第一ドープ区と
前記第二ドープ区との間に設けられたイントリンシック
区と、 前記チャネルを被覆する第二絶縁層と、 前記半導体層の表面において、前記第二絶縁層に被覆さ
れない位置に形成される金属層と、からなることを特徴
とするＣＭＯＳ装置。 - 【請求項２０】前記ゲート層は、ドープポリシリコン
層、ドープアモルファスシリコン層、遷移金属層、金属
シリサイト層、金属のポリサイド層、アルミニウム層、
アルミニウム合金層、及び銅層の少なくとも一つである
ことを特徴とする請求項１９に記載のＣＭＯＳ装置。 - 【請求項２１】前記第一絶縁層は、窒化物層、酸化物
層、及びオキシナイトライド層の少なくとも一つである
ことを特徴とする請求項１９に記載のＣＭＯＳ装置。 - 【請求項２２】前記半導体層は、単結晶層、ポリシリコ
ン層、アモルファスシリコン層、及びシリコン−ゲルマ
ニウム層の少なくとも一つであることを特徴とする請求
項１９に記載のＣＭＯＳ装置。 - 【請求項２３】前記第二絶縁層は窒化物、酸化物、及び
オキシナイトライド層の少なくとも一つであることを特
徴とする請求項１９に記載のＣＭＯＳ装置。 - 【請求項２４】前記金属層は、アルミニウム層、アルミ
ニウム−シリコン合金層、金属シリサイド層、及び金属
のポリサイド層の少なくとも一つであることを特徴とす
る請求項１９に記載のＣＭＯＳ装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW90124400 | 2001-10-03 | ||
| TW090124400A TW535293B (en) | 2001-10-03 | 2001-10-03 | Structure of and method for producing double vertical channel thin film transistor (DVC TFT) CMOS |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003124475A true JP2003124475A (ja) | 2003-04-25 |
Family
ID=21679421
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001381085A Pending JP2003124475A (ja) | 2001-10-03 | 2001-12-14 | ダブルバーティカルチャネル薄膜トランジスタのｃｍｏｓ装置及びその製造方法 |
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| Country | Link |
|---|---|
| US (2) | US6670230B2 (ja) |
| JP (1) | JP2003124475A (ja) |
| TW (1) | TW535293B (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010192477A (ja) * | 2009-02-13 | 2010-09-02 | Ricoh Co Ltd | 縦型論理素子 |
| JP2013254859A (ja) * | 2012-06-07 | 2013-12-19 | Denso Corp | 縦型トランジスタ |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6906344B2 (en) | 2001-05-24 | 2005-06-14 | Semiconductor Energy Laboratory Co., Ltd. | Thin film transistor with plural channels and corresponding plural overlapping electrodes |
| US7381595B2 (en) * | 2004-03-15 | 2008-06-03 | Sharp Laboratories Of America, Inc. | High-density plasma oxidation for enhanced gate oxide performance |
| US7532184B2 (en) * | 2003-04-17 | 2009-05-12 | Samsung Mobile Display Co., Ltd. | Flat panel display with improved white balance |
| US7355249B2 (en) * | 2005-04-28 | 2008-04-08 | International Business Machines Corporation | Silicon-on-insulator based radiation detection device and method |
| KR100720474B1 (ko) * | 2005-06-17 | 2007-05-22 | 동부일렉트로닉스 주식회사 | 씨모스 이미지 센서 및 그 제조방법 |
| TWI300251B (en) * | 2006-07-14 | 2008-08-21 | Ind Tech Res Inst | Manufacturing method of vertical thin film transistor |
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