JP2013254859A - 縦型トランジスタ - Google Patents

Abstract

【課題】断線し難く、かつ配線も容易に行え、寄生容量を低下させることで高速応答性の低下を抑制することも可能とする。
【解決手段】ゲート電極２を断面Ｕ字状に構成し、リブ３の底面と基板１との間およびリブ３の側面にのみ形成した構造とする。これにより、ゲート電極２のうち頂部電極層７と対向する部分においては、ゲート電極２と頂部電極層７との間の距離を離すことができ、寄生容量を低減することが可能となる。また、ゲート電極２を底部電極層６と対向する位置に配置していないため、ゲート電極２と底部電極６との間の寄生容量をほぼ無くすことができる。このため、大電流密度が得られるし、高速応答性の低下も抑制できる。さらに、ゲート電極２の断面積も大きくなり、線幅が細くならないようにできるため、断線する可能性を低下させることが可能となり、配線も容易に行うことが可能となって、容易に素子形成を行うことが可能となる。
【選択図】図１

Description

本発明は、有機半導体材料などで構成される半導体薄膜を用いて形成される縦型トランジスタに関するもので、有機ＥＬ（エレクトロルミネッセンス）などの駆動用トランジスタに適用すると好適である。

従来、有機半導体材料などで構成される半導体薄膜を用いた縦型トランジスタとして特許文献１に示されるものがある。この従来の縦型トランジスタは、次のような構造とされている。具体的には、複数の凸部（リブ）が表面に形成された絶縁基板の上に導電層で構成されるゲート電極と絶縁層および半導体層が順に成膜され、半導体層のうち絶縁基板の凹部内に形成された部分が除去されている。この除去された部分に底部電極層が形成されていると共に、絶縁基板の凸部の上面に頂部電極層が形成されている。

このような構造では、頂部電極層と底部電極層のうちの一方をソース電極、他方をドレイン電極として、ゲート電極に対して所定の電圧を印加すると、半導体層のうちソース電極とドレイン電極の間に位置する部分においてチャネル領域が形成される。これにより、チャネル領域を通じてソース−ドレイン間、つまり絶縁基板に形成された凸部の側面において電流を流すことができる。

国際公開第２００９／１３３８９１号パンフレット

上記したような縦型トランジスタは、薄膜を積層することで構成されることから、凸部の高さや薄膜の厚みなどに応じてチャネル長を設定でき、容易に短チャネル構造を構成することが可能である。このため、縦型トランジスタは、横型トランジスタと比較して、大電流密度、高速応答性が得られるというメリットがある。

しかしながら、上記した特許文献１のような構造の縦型トランジスタの場合、絶縁基板の表面、つまり凸部の側面および上面から凹部の底面に至るまでゲート電極が形成された構造となっている。このため、ゲート電極とソース電極もしくはドレイン電極との間に寄生容量が発生し、その結果、高速応答性が損なわれてしまうという問題が発生する。その解決策として、凸部の側面にのみゲート電極を形成することも提案されている。ところが、凸部の側面にのみ形成されたゲート電極はその膜厚分しかなくなることから、線幅が細くなり、断線する可能性が高く、配線も困難になるため、安定的に素子形成することが困難となる。

本発明は上記点に鑑みて、断線し難く、かつ配線も容易に行え、寄生容量を低下させることで高速応答性の低下を抑制することも可能な縦型トランジスタを提供することを目的とする。

上記目的を達成するため、請求項１に記載の発明では、リブ（３）の底面と基板（１）の間およびリブの側面のみにゲート電極（２）を形成し、リブの表面およびゲート電極のうち、リブの側面に形成された部分の表面と基板のうちリブおよびゲート電極が形成されていない部分の表面に絶縁膜（４）を形成すると共に、絶縁膜のうち少なくともリブの側面と対向する部分の上に形成された部分の表面に半導体層（５）を形成し、基板のうちリブおよびゲート電極が形成された部分を凸部とし、リブおよびゲート電極が形成されていない部分を凹部として、凹部の底面において半導体層と接するように形成された底部電極層（６）および凸部の上面において半導体層と接するように頂部電極層（７）とを形成することを特徴としている。

このように、リブの底面と基板との間およびリブの側面にのみゲート電極を形成した構造としている。このため、ゲート電極のうち頂部電極層と対向する部分においては、ゲート電極と頂部電極層との間の距離を離すことができ、寄生容量を低減することが可能となる。また、ゲート電極を底部電極層と対向する位置に配置していないため、ゲート電極と底部電極との間の寄生容量をほぼ無くすことができる。このように構成された縦型トランジスタによれば、横型トランジスタと比較して、大電流密度が得られるのに加えて、寄生容量を低下させられることで高速応答性の低下を抑制することも可能となる。

また、このような構造の縦型トランジスタでは、リブの側面のみでなくリブの底面にもゲート電極が形成され、ゲート電極のうちリブの両側面に配置された部分がリブの底面に形成された部分によって連結された構造となっている。このため、ゲート電極の断面積も大きくなり、線幅が細くならないようにできる。したがって、断線する可能性を低下させることが可能となり、配線も容易に行うことが可能となって、容易に素子形成を行うことが可能となる。

このような構造は、請求項２に示すように、基板のうちリブおよびゲート電極が形成された部分を凸部とし、リブおよびゲート電極が形成されていない部分を凹部として、凹部の底面において絶縁膜上に底部電極層を形成すると共に、凸部の上面において絶縁膜上に頂部電極層（７）を形成し、絶縁膜のうち少なくともリブの側面と対向する部分の上において、底部電極層および頂部電極層と接するように半導体層（５）を形成した構造の縦型トランジスタについても適用できる。

請求項６に記載の発明では、頂部電極層の上にＥＬ素子形成材料（３０）が備えられていると共に、該ＥＬ素子形成材料の上にＥＬ素子上部電極（３１）が備えられ、頂部電極層を陽極、ＥＬ素子上部電極を陰極とするＥＬ素子が構成され、該ＥＬ素子が組み込まれていることを特徴としている。

このように、ＥＬ素子を組み込んだ構造の縦型トランジスタとすることもできる。このような構造とする場合、縦型トランジスタの面積を大きくしたとしてもＥＬ素子の配置スペースが犠牲になることはない。このため、縦型トランジスタの面積を大きくしても開口率が低下することを防止でき、縦型トランジスタに大電流を流すことが可能となって、より大電流密度、高速応答性を向上させることが可能となる。

なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係の一例を示すものである。

本発明の第１実施形態にかかる縦型トランジスタの断面図である。 図１に示す縦型トランジスタの製造工程を示した断面図である。 本発明の第２実施形態にかかる縦型トランジスタの断面図である。 本発明の第３実施形態にかかる縦型トランジスタの断面図である。 図４に示す縦型トランジスタのレイアウト図である。 本発明の第４実施形態にかかる縦型トランジスタの断面図である。 図６に示す縦型トランジスタにて構成されるＣＭＯＳの回路図である。 本発明の第５実施形態にかかる縦型トランジスタの製造工程を示した断面図である。 本発明の第６実施形態にかかる縦型トランジスタの断面図である。 １画素分のＥＬ駆動回路を示した回路図である。 他の実施形態で説明するリブ３の斜視レイアウト図である。 他の実施形態で説明するリブ３の両角部が丸まった形状とされた縦型トランジスタの断面図である。

以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。

（第１実施形態）
本発明の第１実施形態にかかる縦型トランジスタの構造について、図を参照して説明する。この縦型トランジスタは、例えばＥＬ素子の駆動回路に備えられるトランジスタなどに適用される。

本実施形態の縦型トランジスタは、図１に示される構造によって構成されている。具体的には、ガラスなどの絶縁性基板によって構成される基板１の上に、断面Ｕ字状に形成された導電層としてＡｕとＣｒとが順に積層されたゲート電極２が形成されており、このゲート電極２内にＳｉＯ_xなどの絶縁材料で構成されたリブ３が形成されている。すなわち、リブ３の底面と基板１との間およびリブ３の側面にゲート電極２が形成された構造とされている。これらゲート電極２およびリブ３は、複数個が例えば等間隔に並べられて配置されており、これらの間においては基板１の表面がゲート電極２やリブ３によって覆われておらず露出させられている。このため、ゲート電極２およびリブ３が形成された位置は凸部、これらが形成されていない位置は凹部となっている。

基板１の表面やゲート電極２およびリブ３の表面にはＳｉＯ₂やアルミナもしくは有機材料などの絶縁材料によって構成された絶縁膜４が形成されている。また、絶縁膜４の上に、有機半導体材料にて構成された有機半導体層５が備えられている。そして、有機半導体層５のうち凹部の底面、つまり有機半導体層５のうち基板１上においてゲート電極２およびリブ３が形成されていない位置に配置された部分の上に、有機半導体層５と接するようにＡｕなどの電極材料で構成された底部電極層６が形成されている。さらに、有機半導体層５のうち凸部の上面、つまり有機半導体層５のうち基板１上においてゲート電極２およびリブ３が形成されている位置に配置された部分の上に、有機半導体層５と接するようにＡｕなどの電極材料で構成された頂部電極層７が形成されている。そして、このような構造により、本実施形態にかかる縦型トランジスタが構成されている。

このように構成された縦型トランジスタでは、底部電極層６と頂部電極層７のうちの一方がソース電極、他方がドレイン電極を構成する。この縦型トランジスタは、ゲート電極２に対して所定の電圧が印加されると、有機半導体層５のうちソース電極とドレイン電極の間に位置する部分においてチャネル領域を形成する。これにより、チャネル領域を通じてソース−ドレイン間、つまりリブ３の側面において電流を流すという動作を行う。

このような縦型トランジスタは、薄膜を積層することで構成されることから、リブ３の高さや絶縁膜４の厚みなどに応じてチャネル長を設定でき、容易に短チャネル構造を構成することが可能である。

さらに、本実施形態の縦型トランジスタの場合、ゲート電極２を断面Ｕ字状に構成し、リブ３の底面と基板１との間およびリブ３の側面にのみ形成した構造としている。このため、ゲート電極２のうち頂部電極層７と対向する部分においては、ゲート電極２と頂部電極層７との間の距離を離すことができ、寄生容量を低減することが可能となる。また、ゲート電極２を底部電極層６と対向する位置に配置していないため、ゲート電極２と底部電極６との間の寄生容量をほぼ無くすことができる。

このため、本実施形態の縦型トランジスタによれば、横型トランジスタと比較して、大電流密度が得られるのに加えて、寄生容量を低下させられることで高速応答性の低下を抑制することも可能となる。

また、本実施形態の縦型トランジスタでは、リブ３の側面のみでなくリブ３の底面にもゲート電極２が形成され、ゲート電極２のうちリブ３の両側面に配置された部分がリブ３の底面に形成された部分によって連結された構造となっている。

このため、ゲート電極２の断面積も大きくなり、線幅が細くならないようにできる。したがって、断線する可能性を低下させることが可能となり、配線も容易に行うことが可能となって、容易に素子形成を行うことが可能となる。

続いて、本実施形態にかかる縦型トランジスタの製造方法について、図２に示す各製造工程を示した断面図を用いて説明する。

まず、図２（ａ）に示すように、ガラスなどの絶縁性基板によって構成される基板１を用意し、その上に例えば等間隔に並んだ犠牲層となる突起部１０を形成する。例えば、基板１の表面にＡｌＯ_xなどを成膜したのち、これをフォトエッチング工程にてパターニングすることによって突起部１０を形成する。

次に、図２（ｂ）に示すように、突起状部１０の表面および側面や基板１のうちの露出部分にゲート電極２を構成する導電層１１を成膜する。このとき、基板１との密着性を得たいため、ＣｒとＡｕを順に成膜するようにしている。

その後、図２（ｃ）に示すように、導電層１１の表面にＳｉＯ_xなどで構成される埋込層１２を配置し、突起状部１０によって構成される導体層１１の表面の凹部が埋め込まれるように、例えば凹凸が平坦化されるまで埋込層１２を配置する。例えば、ＣＶＤ、原子層堆積（ＡＬＤ）法などによって埋込層１２を形成することができる。

さらに、図２（ｄ）に示すように、テープ式研磨や化学機械研磨（ＣＭＰ）などによって埋込層１２の表面から研磨を行い、少なくとも突起部１０の上部において導体層１１を除去して突起部１０の上部を露出させる。そして、突起部１０を構成する材料（例えばＡｌＯ_x）と埋込層１２を構成する材料（例えばＳｉＯ_x）との間で選択性が得られるエッチング液、例えば燐酸、硝酸、酢酸からなる混酸などによる選択エッチングにより、突起部１０を除去する。これにより、導体層１１が断面Ｕ字状に残ってゲート電極２が構成されると共に、ゲート電極２の内側に埋込層１２が残ることでリブ３が構成される。

この後の工程については従来と同様であるため図示しないが、絶縁膜４を成膜したのち、絶縁膜４の上に有機半導体層５を成膜し、さらに底部電極層６および頂部電極層７を構成するための電極材料をスパッタ法やシャドウマスクを用いた真空蒸着法などによって成膜する。この時、チャネルとなる部分に電極材料が成膜されるのを防ぐ目的で、斜方蒸着そして、フォトエッチング工程を経て電極材料をパターニングすることで、底部電極層６および頂部電極層７を形成し、図１に示した本実施形態にかかる縦型トランジスタが製造される。

以上説明したように、本実施形態にかかる縦型トランジスタによれば、縦型トランジスタと比較して、大電流密度が得られるのに加えて、寄生容量を低下させられることで高速応答性の低下を抑制することも可能となる。また、ゲート電極２の断面積も大きくなり、線幅が細くならないようにできるため、断線する可能性を低下させることが可能となり、配線も容易に行うことが可能となって、容易に素子形成を行うことが可能となる。

（第２実施形態）
本発明の第２実施形態について説明する。本実施形態の縦型トランジスタは、第１実施形態に対して有機半導体層５と底部電極層６および頂部電極層７の構成を変更したものであり、その他に関しては第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。

図３に示すように、本実施形態にかかる縦型トランジスタでは、絶縁膜４のうち凹部の底面、つまり絶縁膜４のうち基板１上においてゲート電極２およびリブ３が形成されていない位置に配置された部分の上に底部電極層６が形成されている。また、絶縁膜４のうち凸部の上面、つまり絶縁膜４のうち基板１上においてゲート電極２およびリブ３が形成されている位置に配置された部分の上に頂部電極層７が形成されている。そして、これら底部電極層６および頂部電極層７の表面を含めて、少なくともリブ３の側面に位置する絶縁膜４の表面を覆うように有機半導体材料にて構成された有機半導体層５が備えられている。このような構造により、本実施形態にかかる縦型トランジスタが構成されている。

このような構成の縦型トランジスタにおいても、ゲート電極２を断面Ｕ字状に形成していると共に、ゲート電極２の中にリブ３が配置された構造、つまりリブ３の底面と基板１との間およびリブ３の側面にゲート電極２を形成した構造としている。このため、第１実施形態と同様の効果を得ることが可能となる。

（第３実施形態）
本発明の第３実施形態について説明する。本実施形態の縦型トランジスタは、第１実施形態に対してゲート電極２の構成を変更したものであり、その他に関しては第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。

図４に示すように、本実施形態にかかる縦型トランジスタでは、各ゲート電極２を基板１の表面のうちリブ３が形成されていない部分に形成された導体材料からなる補助電極２ａによって接続した構造としている。このように、リブ３が形成されていない位置に補助電極２ａを形成することで、各リブ３の周囲に形成されたゲート電極２が補助電極２ａを介して電気的に接続された状態となる。このため、よりゲート電極２の断線が生じ難くなるようにできる。

ただし、補助電極２ａは、底部電極層６と対向配置された状態になることから、補助電極２ａと底部電極層６との間に寄生容量を形成することになる。したがって、図５に示すように、ライン状に延設された底部電極層６や上部電極層７およびゲート電極２の長手方向に対して交差する方向、例えば垂直方向に延設された細い線状のレイアウトによって補助電極２ａを構成するのが好ましい。

（第４実施形態）
本発明の第４実施形態について説明する。本実施形態の縦型トランジスタは、第１実施形態の構造によってＣＭＯＳを構成したものであり、その他に関しては第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。

図６に示すように、本実施形態にかかる縦型トランジスタでは、リブ３の両側面に配置された有機半導体層５のうちの一方と他方を異なる導電型で構成している。例えば、図６に示したように、リブ３の両側面のうちの一方において有機半導体層５をｐ型半導体層５ａ、他方において有機半導体層５をｎ型半導体層５ｂにて構成している。そして、リブ３の両側に位置する各底部電極層６を異なる電極として用いる。これにより、図７に示すようにＮｃｈＭＯＳＦＥＴとＰｃｈＭＯＳＦＥＴとが直列接続された回路構成のＣＭＯＳを構成することができる。

このように、第１実施形態と同様の構造の縦型トランジスタを用いてＣＭＯＳを構成することもできる。例えば、縦型トランジスタに備えられる有機半導体層５の導電型を制御する際のイオン注入を異なるマスクを用いて行い、順にｐ型半導体層５ａとｎ型半導体層５ｂを形成することで、本実施形態にかかるＣＭＯＳを構成する縦型トランジスタを形成できる。このような構造の縦型トランジスタによっても、第１実施形態と同様の効果を得ることができる。

（第５実施形態）
本発明の第５実施形態について説明する。本実施形態は、第１実施形態に対して縦型トランジスタの製造方法を変更したものであり、その他に関しては第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。

本実施形態にかかる縦型トランジスタの製造方法について、図８に示す各製造工程を示した断面図を用いて説明する。

まず、図８（ａ）に示すように、母材２０を用意し、その上に接着剤２１を成膜する。そして、図８（ｂ）に示すように、接着剤２１の表面上にＳｉＯ_xなどで構成されるリブ３を形成する。例えばリブ３を構成するための絶縁層を成膜したのち、これをフォトエッチング工程にてパターニングすることでリブ３を所望位置に形成する。

次に、図８（ｃ）に示すように、リブ３の表面および側面にゲート電極２を形成する。例えば、リブ３の表面および側面に自己組織化単分子膜（ＳＡＭ）を形成しておき、無電解メッキ処理を行うことによってリブ３の表面および側面にのみゲート電極２が形成されるようにすることができる。

この後、図８（ｄ）に示すように、基板１を用意し、リブ３の表面および側面にゲート電極２を形成した母材２０を裏返してゲート電極２が基板１と接触するように密着させる。これに対して熱処理などを行うと、図８（ｅ）に示すように接着剤２１が融解されて母材２０からリブ３およびゲート電極２が剥がれ、基板１に密着した状態で残ることで、断面Ｕ字状のゲート電極２およびその中にリブ３が配置された構造を基板１に対して転写したものができる。

この後の工程については従来と同様であるため図示しないが、絶縁膜４を成膜したのち、絶縁膜４の上に有機半導体層５を成膜し、さらに底部電極層６および頂部電極層７を構成するための電極材料をスパッタや蒸着などによって成膜する。そして、フォトエッチング工程を経て電極材料をパターニングすることで、底部電極層６および頂部電極層７を形成し、図１に示した縦型トランジスタが製造される。

以上説明したように、本実施形態で説明した製造方法によって縦型トランジスタを製造することもできる。なお、図８（ｅ）では接着剤２１の材料が部分的に残った図としてるが、接着剤２１が部分的に残っていても構わないことを示したに過ぎず、勿論、接着剤２１が完全に除去されていても構わない。

（第６実施形態）
本発明の第６実施形態について説明する。本実施形態では、第１実施形態に示した縦型トランジスタに対してＥＬ素子を組み込んだ構造としたものであり、その他に関しては第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。

図９に示すように、本実施形態では、頂部電極層７の上にＥＬ素子形成材料３０を配置すると共に、ＥＬ素子形成材料３０の上にＥＬ素子上部電極３１を配置した構造としている。このように、縦型トランジスタをＥＬ素子が組み込まれた構造とすることもできる。

例えば、ＥＬ駆動回路は、図１０に示すようにダイオード素子として表される有機ＥＬ４０に接続された第１トランジスタ４１と、データ線に接続される第２トランジスタ４２およびキャパシタ４３とを備えた構成とされる。そして、例えば第１トランジスタ４１のドレインに対して有機ＥＬ４０が接続されると共に、第１トランジスタのゲート電極に対して第２トランジスタのソースが接続され、第１トランジスタ４１のゲート−ソース間にキャパシタ４３が接続される。

このような構成において、第２トランジスタ４２のゲート電極に選択パルスが入力されると、第２トランジスタ４２を通じてデータ線よりデータ信号が第１トランジスタ４１のゲート電極に入力される。これにより、選択された有機ＥＬ４０については電源ラインを通じて駆動電圧が印加されて発光する。

本実施形態のようなＥＬ素子が組み込まれた縦型トランジスタは、例えば図１０に示す回路構成における有機ＥＬ４０を第１トランジスタ４１に組み込んだものとして適用される。すなわち、ＥＬ素子が組み込まれた縦型トランジスタの縦型トランジスタ部分については第１トランジスタ４１を構成しており、ＥＬ素子については有機ＥＬ４０を構成している。そして、第１トランジスタ４１については第１実施形態で説明した動作を行い、有機ＥＬ４０については縦型トランジスタにおける頂部電極層６を陽極とし、ＥＬ素子上部電極３１を陰極として所定電圧以上の電圧が印加されることで発光するという動作を行う。

このように、ＥＬ素子を組み込んだ構造の縦型トランジスタとすることもできる。ＥＬ素子と縦型トランジスタとを同じ基板上に形成することも可能であるが、ＥＬ素子と縦型トランジスタとを別々の位置に配置することが一般的である。その場合、縦型トランジスタの配置スペースによってＥＬ素子の配置スペースが制限され、１画素中における開口率、つまり１つの有機ＥＬ４０が発光する面積比率が縦型トランジスタの配置スペースの犠牲になって小さくなる。特に、縦型トランジスタに大電流を流すには移動度を高くする必要があり、移動度を高くするには縦型トランジスタの面積を大きくする必要があるが、縦型トランジスタの面積を大きくするほど開口率が低下してしまう。これに対して、本実施形態のように有機ＥＬ４０を構成するＥＬ素子が縦型トランジスタと上下に重ねて配置されるようにできれば、縦型トランジスタの面積を大きくしたとしてもＥＬ素子の配置スペースが犠牲になることはない。このため、縦型トランジスタの面積を大きくしても開口率が低下することを防止でき、縦型トランジスタに大電流を流すことが可能となって、より大電流密度、高速応答性を向上させることが可能となる。

（他の実施形態）
上記各実施形態では、縦型トランジスタに備えられるチャネル領域形成用の半導体層として有機半導体層５を用いる場合について説明したが、無機酸化物半導体にて構成することもできる。

また、上記第６実施形態では、第１実施形態の構造の縦型トランジスタに対してＥＬ素子を組み込んだ構造としているが、第２〜第４実施形態に示した構造の縦型トランジスタに組み込むこともできる。

また、図１１（ａ）に示すように、上記各実施形態では各リブ３を直線状にレイアウトしたストライプ状としたが、図１１（ｂ）に示すようにリブ３を膜状部材に対して多数の開口３ａを有した構造とすることもできる。その場合、リブ３の側面とは開口３ａの内壁面のことを意味することになる。

また、上記各実施形態では、リブ３を断面四角形状として図示してあるが、図１２に示すようにリブ３の底面、つまり基板１側の面においてリブ３の両角部が丸まった構造とされていても良い。このような形状となるようにすれば、ゲート電極２がリブ３の角部において薄くなることを抑制でき、よりゲート電極２の断線を抑制することが可能となる。なお、このような構造は、例えば図２（ａ）に示した突起部１０をパターニングする際のフォトエッチング工程においてウェットエッチングを導入することで突起部１０の除去されたスペース、つまりリブ３が配置される部分において突起部１０が部分的に丸まった状態で残るようにすればよい。また、図８（ａ）に示したリブ３を形成する際のフォトエッチング工程においてウェットエッチングを導入することでリブ３の角部が丸まるようにしても良い。

また、絶縁性基板としてガラスなどによって形成された基板１を例に挙げたが、少なくとも縦型トランジスタが構成される側の表層が絶縁体とされた基板であれば良い。

１ 基板
２ ゲート電極
３ リブ
４ 絶縁膜
５ 有機半導体層
６ 底部電極層
７ 頂部電極層
１０ 突起部
１１ 導電層
１２ 埋込層
４０ 有機ＥＬ

Claims (6)

1. 少なくとも表層が絶縁体とされた基板（１）と、
   前記基板（１）の上に形成され、絶縁体にて構成され、側面および底面を有するリブ（３）と、
   前記リブの底面と前記基板の間および前記リブの側面のみに形成されたゲート電極（２）と、
   前記リブの表面および前記ゲート電極のうち前記リブの側面に形成された部分の表面と前記基板のうち前記リブおよび前記ゲート電極が形成されていない部分の表面に形成された絶縁膜（４）と、
   前記絶縁膜のうち、少なくとも前記リブの側面と対向する部分の上に形成された部分の表面に形成された半導体層（５）と、
   前記基板のうち前記リブおよび前記ゲート電極が形成された部分を凸部とし、前記リブおよび前記ゲート電極が形成されていない部分を凹部として、前記凹部の底面において前記半導体層と接するように形成された底部電極層（６）および前記凸部の上面において前記半導体層と接するように形成された頂部電極層（７）と、を有し、
   前記底部電極層と前記頂部電極層のうちのいずれか一方をソース電極とし、他方をドレイン電極としていることを特徴とする縦型トランジスタ。
2. 少なくとも表層が絶縁体とされた基板（１）と、
   前記基板（１）の上に形成された絶縁体にて構成され、側面および底面を有するリブ（３）と、
   前記リブの底面と前記基板の間および前記リブの側面のみに形成されたゲート電極（２）と、
   前記リブの表面および前記ゲート電極のうち前記リブの側面に形成された部分の表面と前記基板のうち前記リブおよび前記ゲート電極が形成されていない部分の表面に形成された絶縁膜（４）と、
   前記基板のうち前記リブおよび前記ゲート電極が形成された部分を凸部とし、前記リブおよび前記ゲート電極が形成されていない部分を凹部として、前記凹部の底面において前記絶縁膜上に形成された底部電極層（６）および前記凸部の上面において前記絶縁膜上に形成された頂部電極層（７）と、
   前記絶縁膜のうち少なくとも前記リブの側面と対向する部分の上において、前記底部電極層および前記頂部電極層と接するように形成された半導体層（５）と、を有し、
   前記底部電極層と前記頂部電極層のうちのいずれか一方をソース電極とし、他方をドレイン電極としていることを特徴とする縦型トランジスタ。
3. 前記リブおよび前記ゲート電極は複数並んで配置されており、
   前記基板と前記絶縁膜との間に、複数並んで配置された前記ゲート電極を接続する導体材料にて構成された補助電極（２ａ）が備えられていることを特徴とする請求項１または２に記載の縦型トランジスタ。
4. 前記リブは複数本がライン状にレイアウトされた構造、もしくは多数の開口（３ａ）が形成された膜状部材にて構成されていることを特徴とする請求項１または２に記載の縦型トランジスタ。
5. 前記リブの両側面に位置する前記半導体層のうち一方がｐ型半導体層（５ａ）、他方がｎ型半導体層（５ｂ）にて構成され、
   前記リブの両側に位置する前記底部電極層（６）が異なる電極とされることでＮｃｈＭＯＳＦＥＴとＰｃｈＭＯＳＦＥＴとを有するＣＭＯＳが構成されていることを特徴とする請求項１または２に記載の縦型トランジスタ。
6. 前記頂部電極層の上にＥＬ素子形成材料（３０）が備えられていると共に、該ＥＬ素子形成材料の上にＥＬ素子上部電極（３１）が備えられ、
   前記頂部電極層を陽極、前記ＥＬ素子上部電極を陰極とするＥＬ素子が構成され、該ＥＬ素子が組み込まれていることを特徴とする請求項１ないし４のいずれか１つに記載の縦型トランジスタ。

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