CN108364956B - 一种显示基板及其制造方法、显示器件 - Google Patents

一种显示基板及其制造方法、显示器件 Download PDF

Info

Publication number
CN108364956B
CN108364956B CN201810055228.9A CN201810055228A CN108364956B CN 108364956 B CN108364956 B CN 108364956B CN 201810055228 A CN201810055228 A CN 201810055228A CN 108364956 B CN108364956 B CN 108364956B
Authority
CN
China
Prior art keywords
layer
substrate
insulating layer
gate insulating
conductive
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201810055228.9A
Other languages
English (en)
Other versions
CN108364956A (zh
Inventor
秦旭
张露
韩珍珍
胡思明
朱晖
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kunshan Govisionox Optoelectronics Co Ltd
Original Assignee
Kunshan Govisionox Optoelectronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Kunshan Govisionox Optoelectronics Co Ltd filed Critical Kunshan Govisionox Optoelectronics Co Ltd
Priority to CN201810055228.9A priority Critical patent/CN108364956B/zh
Publication of CN108364956A publication Critical patent/CN108364956A/zh
Application granted granted Critical
Publication of CN108364956B publication Critical patent/CN108364956B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1237—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a different composition, shape, layout or thickness of the gate insulator in different devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)
  • Electroluminescent Light Sources (AREA)

Abstract

本发明提供一种显示基板及其制造方法、显示器件。本发明提供的显示基板，所述第二导电层、第二栅绝缘层、第一栅绝缘层以及半导体层形成驱动晶体管。驱动晶体管与半导体层之间除了第一栅绝缘层外还具有第二栅绝缘层，相对于现有技术有效增加了驱动晶体管的栅绝缘层的厚度，进而有效降低了驱动晶体管的工作电流。

Description

一种显示基板及其制造方法、显示器件
技术领域
本发明涉及显示技术领域，尤其涉及一种显示基板及其制造方法、显示器件。
背景技术
随着显示技术的不断发展，各种显示器件的像素密度(PPI)不断升高。与此同时，像素单元版图面积越来越小，像素单元内的单元发光器件所需驱动电流越来越小，即为单元发光器件供电的的驱动晶体管(TFT)的工作电流越来越小。但是，像素单元面积的不断减小，这会使得驱动TFT的工作电流越来越大，所以也会限制像素PPI的提高。
发明内容
本发明的目的是为了解决上述问题，降低驱动晶体管工作电流，提供一种显示基板及其制造方法。
本发明还提供一种显示器件。
为实现上述目的，本发明采用以下技术方案：
一种显示基板，包括：
基底；
半导体层，形成于所述基板上表面，包括沟道区与导电区，所述沟道区包括驱动沟道；
第一栅绝缘层，形成于所述半导体层以及未被半导体层覆盖的基底上表面；
第一导电层，形成于所述第一栅绝缘层上表面，且其正投影与所述沟道区有重叠部分；
第二栅绝缘层，形成于所述第一导电层以及未被第一导电层覆盖的第一栅绝缘层上表面；
第二导电层，形成于所述第二栅绝缘层上表面，且其正投影与所述驱动沟道有重叠部分；
所述第二导电层、第二栅绝缘层、第一栅绝缘层以及半导体层形成驱动晶体管，所述驱动沟道为所述驱动晶体管的导电沟道。
上述显示基板还包括：
介质绝缘层，形成于所述第二导电层以及未被第二导电层覆盖的第二栅绝缘层上表面；
第三导电层，形成于所述介质绝缘层上表面，且其正投影与所述第二导电层有重叠部分；
所述第三导电层、介质绝缘层以及第二导电层形成存储电容，所述存储电容的第一基板金属为所述驱动晶体管的栅极金属。
进一步地，所述第二导电层包括第一电容区，所述第一电容区的正投影与所述第一导电层无重叠部分，且所述第一电容区与第一导电层的最短间距小于3μm。
进一步地，所述第二导电层包括第一电容区，所述第一电容区的正投影与所述第一导电层有重叠部分。
进一步地，所述第二导电层还包括与所述第一电容区连接的第一非电容区，所述第一非电容区上表面形成栅极通孔。
进一步地，所述第三导电层包括相互绝缘的第二基板区与第二非基板区，所述第二基板区包括正投影与所述第一电容区重叠的第二电容区。
进一步地，所述第二非基板区与所述第一非电容区通过所述导电区电性连接。
上述显示基板的制造方法，包括如下步骤：
提供一基底，并且在所述基底上表面形成半导体层；
在所述半导体层以及未被半导体层覆盖的基底上表面形成第一栅绝缘层，且在所述第一栅绝缘层上表面形成第一导电层，所述第一导电层正投影与所述半导体层有重叠部分；
在所述第一导电层以及未被第一导电层覆盖的第一栅绝缘层上表面形成第二栅绝缘层，且在所述第二栅绝缘层上表面形成第二导电层，所述第二导电层正投影与与所述第一导电层正投影无重叠的部分半导体层有重叠部分；
以第一导电层以及第二导电层为掩膜对半导体层进行掺杂，形成导电区。
一种显示器件，包括若干单元发光器件，还包括上述显示基板，所述显示基板为各单元发光器件供电。
与现有技术相比，本发明提供的显示基板，所述第二导电层、第二栅绝缘层、第一栅绝缘层以及半导体层形成驱动晶体管。驱动晶体管与半导体层之间除了第一栅绝缘层外还具有第二栅绝缘层，相对于现有技术有效增加了驱动晶体管的栅绝缘层的厚度，进而有效降低了驱动晶体管的工作电流。
附图说明
此处所说明的附图用来提供对本发明的进一步理解，构成本发明的一部分，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：
图1为本发明实施例提供的显示基板的平面示意图；
图2为图1所示显示基板沿A-A’方向剖面示意图；
图3-图8为本发明实施例提供的显示基板制造过程中平面示意图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚，下面将结合本发明具体实施例及相应的附图对本发明技术方案进行清楚、完整地描述。显然，所描述的实施例仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本发明所提到的方向用语，例如“上”、“下”、“前”、“后”、“左”、“右”、“内”、“外”、“侧面”等，仅是参考附加图式的方向。因此，使用的方向用语是用以说明及理解本发明，而非用以限制本发明。为了理解和便于描述，附图中示出的每个组件的尺寸和厚度是任意示出的，但是本发明不限于此。
将理解的是，当例如层、板的组件被称作“在“另一组件“上”时，所述组件可以直接在所述另一组件上，或者也可以存在中间组件。另外，在说明书中，除非明确地描述为相反的，否则词语“包括”将被理解为意指包括所述组件，但是不排除任何其它组件。
以下结合附图，详细说明本发明较佳实施例提供的技术方案。
本实施例提供一种显示器件，包括：若干单元发光器件(未图示)以及为各单元发光器件供电的显示基板。
本实施例显示器件是一种有机发光显示器件，其单元发光器件包括阳极、有机层以及阴极。有机层包括依次层叠设置在阳极上的空穴注入层、空穴传输层、有机发光层、电子传输层、电子注入层。阴极设置于电子注入层上表面。阳极与阴极分别为有机层提供空穴与电子。电子空穴对在有机发光层复合产生激子，激子由激发态跃迁到基态，释放能量，发光相应颜色的光。当然本发明显示器件不以本实施例为限制，其也可为其他形式的显示器件。
如图1以及图2所示，在本实施例中，显示基板包括：基底100、半导体层200、第一栅绝缘层310、第一导电层400、第二栅绝缘层320、第二导电层500、用于形成电容的介质绝缘层600、第三导电层700、层间绝缘层810、钝化绝缘层820、第四导电层900、绝缘平坦化层1000。
基底100可以为硅基底等，基底100之上还可以形成缓冲层(图2所示，位于基底100和半导体层200之间，但未标号)，减少基底100上表面的半导体层200中的缺陷数量，提高半导体层200结晶质量。
半导体层200形成于基底100上表面。在本实施例中，半导体层200材料为低温多晶硅(LTPS)。由于多晶硅的分子结构排列状况是整齐而有方向性的，与非晶硅杂乱的排列方式不同，因此电子可以以较高的速度移动，因此，以低温多晶硅作为半导体层形成的晶体管速度较快。当然本发明半导体层200也可为其他类型半导体，这里不做限制。半导体层200包括沟道区210、导电区220。
第一栅绝缘层310形成于半导体层200以及未被半导体层200覆盖的缓冲层上表面，第一栅绝缘层310材料可为氮化硅(SiNx)或者氧化硅(SiO2)等。
第一导电层400形成于第一栅绝缘层310上表面。第一导电层400包括若干第一走线401。具体地，在本实施例中，第一导电层400包括三条横向延伸的第一走线401以及由位于中间位置的第一走线401向纵向延伸的一条第一走线401。第一导电层400正投影与半导体层200有重叠部分，以便形成开关晶体管。具体地，本实施例的四条第一走线401与半导体层200均有重叠部分。各第一走线401正投影与半导体层200部分重叠部分为各开关晶体管的栅极。当然，本发明其他实施例中，第一走线401条数以及分布方式也可与本发明不同，本发明对此不做限制。
参考图2，第二栅绝缘层320形成于第一导电层400以及未被第一导电层400覆盖的第一栅绝缘层310上表面。第二栅绝缘层320与第一绝缘层310共同起到栅绝缘层的作用。栅绝缘层的厚度影响相关薄膜晶体管的驱动电流。
第二导电层500形成于第二栅绝缘层320上表面。第二导电层500正投影与半导体层200有重叠部分，以便形成驱动晶体管。本实施例的显示基板在形成过程中，以第二导电层500以及第一导电层400同时作为掩膜对半导体层200进行离子掺杂，形成了7T1C的驱动电路结构，这里T即薄膜晶体管、C即存储电容。当然本发明其他实施例中，形成的驱动电路结构不一定是7T1C的结构，本领域技术人员根据需要，可以将驱动电路结构设计为6T1C、7T2C、9T3C或其他驱动电路结构，本发明不以此为限制。
参考图1或图4，半导体层200的与第一导电层400以及第二导电层500的正投影重叠的部分由于在离子掺杂时被第一导电层400以及第二导电层500遮盖，因此并未被掺杂或掺杂程度较轻，而是形成了各薄膜晶体管的导电沟道，即沟道区。本实施例中，第二导电层500作为驱动晶体管的栅极金属，被第二导电层500遮盖的部分半导体层200，即与第二导电层500的正投影重叠的部分半导体层200为驱动晶体管的导电沟道，即驱动沟道。未被第一导电层400以及第二导电层500遮盖的部分半导体层进行了重掺杂，形成了导电区，导电区具有用来形成各薄膜晶体管的源极、漏极以及用作导电线的作用。所以，半导体层200包括沟道区与导电区，沟道区包括驱动沟道。
根据LTPS-TFT开态电流Ids的计算公式，Ids＝μ*Cox*W/L*[(Vgs-IdsR-Vth-1/2(Vds-2IdsR))](Vds-2IdsR)，由此可知：开态电流Ids和TFT器件的宽长比正相关，第二导电层500作为栅极金属，相比于现有技术中使用第一导电层400作为栅极金属的技术方案来说，第二导电层500的设计宽度远超第一导电层400的设计宽度，因而降低了W/L，有助于降低器件的开态电流，使本实施例的技术方案更适于应用在驱动电流较低的高PPI显示设备上。
另外，本实施例技术方案，第一栅极绝缘层和第二栅极绝缘层相当于提高了栅极绝缘层的整体厚度，因而通过厚度影响栅压作用下受感应的载流子数量，所以栅极绝缘层的厚度增加也会使驱动电流减小。
由于第二导电层500与半导体层200之间除了第一栅绝缘层310外还具有第二栅绝缘层320，第二导电层500、第二栅绝缘层320、第一栅绝缘层310以及半导体层200形成驱动晶体管。本发明实施例中，包括第一导电层400的各开关晶体管的栅绝缘层(即第一栅绝缘层310)维持显示面板各开关晶体管的性能不变，同时，有效增加了驱动晶体管的栅绝缘层(包括第一栅绝缘层310和第二栅绝缘层320)的厚度，进而有效降低了驱动晶体管的工作电流，有利于提高显示器件的像素密度，进而进一步提高显示质量。
本实施例第二导电层500同时还作为存储电容的第一基板，即存储电容的第一基板金属为驱动晶体管的栅极金属，有效地实现存储电容与驱动晶体管的栅极的电性连接。
现有技术中，存储电容的第一基板金属(即驱动晶体管的栅极金属)与开关晶体管的栅极金属均在第一导电层400形成。由于存储电容的第一基板金属与晶体管的栅极金属同层形成，因此，为了防止存储电容的第一基板与第一导电层400的各第一走线间发生短路，存储电容的第一基板设置在各第一走线之间的区域，即第一基板的正投影与各第一走线必须无重叠部分，并且，第一基板的正投影与各第一走线的最短间距通常要设置在3μm以上的安全距离。这严重限制了第一基板的面积，影响存储电容容值的大小，影响显示器件性能，尤其在像素密度提高，像素单元版图面积越来越小的背景下，存储电容容值的降低，最终会影响驱动晶体管的的栅极电压的保持，从而严重影响显示。因此，现有存储电容结构，不利于显示器件像素密度的提高。
本发明实施例由于存储电容的第一基板金属(即驱动晶体管的栅极金属)与开关晶体管的栅极金属分别在第二导电层500与第一导电层400中形成。所以，存储电容的第一基板不受第一导电层400的各第一走线的限制，因此其面积可根据需求进行扩大设置，进而有效提高存储电容容值，有利于显示器件像素密度的提高。
在本实施例中，参考图1、图5，第二导电层500具体包括第一电容区501以及连接第一电容区501的非电容区502。第一电容区501为形成存储电容的有效区域。本实施例为了防止寄生电容产生而影响器件性能，设置第一电容区501的正投影与第一导电层400无重叠部分，但是本发明实施例第一电容区501与第一导电层400非同层形成，二者之间具有第二栅绝缘层320，因此二者之间无需设置安全距离。本实施例设置第一电容区501与第一导电层400的最短间距小于3μm，进而同样可以相对现有技术有效提高第一电容区501面积，进而有效提高存储电容容值，由此在单个像素面积减小的高PPI产品当中，仍能够保持电容容值不变，甚至增加，从而有利于提高显示设备的分辨率和显示效果。
当然本发明不以本实施例作为限制，其他实施例中，第一电容区501的正投影也可以与第一导电层400有重叠部分，进而进一步提高存储电容容值。
同时，本实施例第一非电容区502与第一电容区501连接，第一非电容区502上表面形成栅极通孔a。本实施例相对于现有技术电容区需预留栅极通孔a，进一步提高了电容区的面积，进而有效提高存储电容容值，有利于像素密度的提高。
参考图2，介质绝缘层600形成于第二导电层500以及未被第二导电层500覆盖的第二栅绝缘层320上表面。介质绝缘层600用作存储电容两基板之间的绝缘电介质，使得存储电容两基板在加上电压后，可存储电荷。介质绝缘层600的介电常数影响存储电容的容值。第三导电层700形成于介质绝缘层600上表面，其正投影与第二导电层500有重叠部分。并结合图1和图7，第三导电层700包括相互绝缘的第二基板区701与第二非基板区702。第二基板区702包括正投影与第二导电层500的第一电容区重叠的第二电容区，由此第二电容区、介质绝缘层600、第一电容区共同形成存储电容。本实施例第二基板区还包括正投影与第一电容区无重叠部分的第二非电容区，第二非电容区位于第二电容区的两端且与第二电容区连接。但是，本发明不以此作为限制，第二基板区也可以不包括第二非电容区，即第二基板区还可以包括不形成存储电容的部分。
参考图2，层间绝缘层810形成于第三导电层700以及未被第三导电层700覆盖的介质绝缘层600上表面。钝化绝缘层820形成于层间绝缘层810上表面。层间绝缘层810以及钝化绝缘层820共同起到绝缘钝化作用。贯穿层间绝缘层810以及钝化绝缘层820形成进行打孔工艺，形成电性连接所用导电通孔。
第四导电层900形成于钝化绝缘层820上表面。第四导电层900用于通过各导电通孔实现与下层各导电层(例如第三导电层、第二导电层等)的电性连接。
参考图8，第四导电层900包括相互绝缘的若干第二走线901以及若干金属导电部902。本实施例中，第二走线901包括纵向延伸的一条数据线以及纵向延伸的一条电源线。
参见图1，第二导电层500的第一非电容区502上表面形成栅极通孔a，栅极通孔a附近的半导体层200的导电区上表面形成第一连接孔b，一金属导电部902通过栅极通孔a以及第一连接孔b电性连接第一非电容区502与半导体层200的导电区。
参考图7，同时，第三导电层700的第二非基板区702上表面形成第二连接孔c，第二连接孔附近的半导体层200的导电区上表面形成第三连接孔d，另一金属导电部902通过第二连接孔c以及第三连接孔d电性连接第二非基板区702与半导体层200的导电区。进而将第二非基板区702与第一非电容区502通过半导体层200的导电区电性连接。第一非电容区与第一电容区连接，进而使得第二非基板区通过第一非电容区为驱动晶体管的栅极(即存储电容的第一基板)供电。当然本发明也可通过其他方式为为驱动晶体管的栅极(即存储电容的第一基板)供电，而并不限于本实施例的实施方式。
第三导电层700的第二基板区上表面形成第四连接孔e，一第二走线701(电源线)通过第四连接孔e与第二基板区电性连接，为存储电容第二基板提供一固定电压。此时，通过调节施加在第二非基板区上的电压大小进而调整存储电容第一基板上的电压大小，进而改变存储电容容值，进而调整施加在驱动晶体管的栅极电压的大小，适应像素单元不同的亮度需求。
参考图2，绝缘平坦化层1000形成于第四导电层900以及未被第四导电层覆盖的钝化绝缘层上表面。绝缘平坦化层1000上表面形成单元发光器件，进而形成本发明显示器件。
本实施例中第一导电层、第二导电层、第三导电层、第四导电层材料均为金属材料，但是本发明不以此为限制，其他实施例中，第一导电层、第二导电层、第三导电层、第四导电层的材料还可以选择合金、金属材料的氮化物、金属材料的氧化物、金属材料的氮氧化物等其他导电材料，本发明对此不作限制。
参考图3至图8，本实施例还提供一种显示基板的制造方法，包括如下步骤：
步骤一、提供一基底100，并且在基底上表面形成半导体层200，参考图3。
步骤二、在半导体层200以及未被半导体层200覆盖的基底上表面形成第一栅绝缘层310，且在第一栅绝缘层310上表面形成第一导电层400，第一导电层400正投影与半导体层200有重叠部分，参考图4。
本实施例中，第一导电层400包括三条横向延伸的第一走线401以及由位于中间位置的第一走线401向纵向延伸的一条第一走线401。第一导电层400正投影与半导体层200有重叠部分，以便形成开关晶体管。
步骤三、在第一导电层400以及未被第一导电层400覆盖的第一栅绝缘层310上表面形成第二栅绝缘层320，且在第二栅绝缘层320上表面形成第二导电层500，第二导电层500正投影与与第一导电层400正投影无重叠的部分半导体层200有重叠部分，参考图5。
第二导电层正投影与与第一导电层正投影无重叠的部分半导体层有重叠部分，以便形成导电沟道与开关晶体管不同的驱动晶体管。
第二导电层500具体形成过程包括：
形成正投影与第一导电层500无重叠部分的第一电容区501，同时形成与第一电容区501连接的第一非电容区502，第一电容区501与第一导电层400的最短间距小于3μm。
步骤四、以第一导电层400以及第二导电层500为掩膜对半导体层200进行掺杂，形成导电区。
在离子掺杂时，半导体层200的与第一导电层400以及第二导电层500的正投影重叠的部分由于被第一导电层400以及第二导电层500遮盖，因此并未被掺杂，而是形成了各薄膜晶体管的导电沟道，即沟道区。未被第一导电层400以及第二导电层500遮盖的部分半导体层进行了重掺杂，形成了导电区。本实施例中，第二导电层500、第二栅绝缘层320、第一栅绝缘层310以及半导体层200形成驱动晶体管。第二导电层500作为驱动晶体管的栅极金属，与第二导电层500的正投影重叠的部分半导体层200为驱动晶体管的导电沟道，即驱动沟道。导电区具有用来形成各薄膜晶体管的源极、漏极以及用作导电线的作用。
步骤五、在第二导电层500以及未被第二导电层500覆盖的第二栅绝缘层320上表面形成介质绝缘层600，且在介质绝缘层600上表面形成第三导电层700，参考图6。
第三导电层700包括相互绝缘的第二基板区701与第二非基板区702。第二基板区702包括正投影与第二导电层500的第一电容区501重叠的第二电容区，还包括正投影与第一电容区501无重叠部分的第二非电容区。第二电容区、介质绝缘层600、第一电容区共同形成存储电容。
步骤六、第三导电层700以及未被第三导电层700覆盖的介质绝缘层600上表面形成层间绝缘层810。在层间绝缘层810上表面形成钝化绝缘层820，并进行打孔工艺，贯通至下层各导电层的导电通孔，参考图7。
导电通孔包括前面所提述的栅极通孔a、第一连接孔b、第二连接孔c、第三连接孔d、第四连接孔e。
步骤七、在钝化绝缘层820上表面形成第四导电层900，参考图8。
第四导电层900用于通过各导电通孔实现与下层各导电层(例如第三导电层、第二导电层等)的电性连接。
本实施例中，第四导电层900包括相互绝缘的若干第二走线901以及若干金属导电部902。第二走线901包括纵向延伸的一条数据线以及纵向延伸的一条电源线。各金属导电部通过各导电通孔电性连接各导电层。
步骤八、在第四导电层900以及未被第四导电层覆盖的钝化绝缘层上表面形成绝缘平坦化层1000。
本发明显示基板在形成第四导电层900之后形成绝缘平坦化层1000，绝缘平坦化层1000上表面形成单元发光器件，进而形成本发明显示器件。
综上，本发明实施例提供的显示基板，第二导电层500、第二栅绝缘层320、第一栅绝缘层310以及半导体层200形成驱动晶体管。驱动晶体管与半导体层之间除了第一栅绝缘层310外还具有第二栅绝缘层320，相对于现有技术有效增加了驱动晶体管的栅绝缘层的厚度，进而有效降低了驱动晶体管的工作电流。
以上的具体实例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (6)

1.一种显示基板，其特征在于，包括：
基底；
半导体层，形成于所述基板上表面，包括沟道区与导电区，所述沟道区包括驱动沟道；
第一栅绝缘层，形成于所述半导体层以及未被半导体层覆盖的基底上表面；
第一导电层，形成于所述第一栅绝缘层上表面，且其正投影与所述沟道区有重叠部分；
第二栅绝缘层，形成于所述第一导电层以及未被第一导电层覆盖的第一栅绝缘层上表面；
第二导电层，形成于所述第二栅绝缘层上表面，且其正投影与所述驱动沟道有重叠部分；
所述第二导电层、第二栅绝缘层、第一栅绝缘层以及半导体层形成驱动晶体管，所述驱动沟道为所述驱动晶体管的导电沟道；
介质绝缘层，形成于所述第二导电层以及未被第二导电层覆盖的第二栅绝缘层上表面；
第三导电层，形成于所述介质绝缘层上表面，且其正投影与所述第二导电层有重叠部分；
所述第三导电层、介质绝缘层以及第二导电层形成存储电容，所述存储电容的第一基板金属为所述驱动晶体管的栅极金属，所述第二导电层作为所述存储电容的第一基板金属；
所述第二导电层包括第一电容区以及与所述第一电容区连接的第一非电容区，所述第三导电层包括第二非基板区以及与所述第二非基板区相互绝缘的第二基板区，所述第二基板区包括正投影与所述第一电容区重叠的第二电容区，所述第二非基板区与所述第一非电容区通过所述导电区电性连接，其中，
所述第二电容区、所述介质绝缘层以及所述第一电容区共同形成所述存储电容。
2.根据权利要求1所述的显示基板，其特征在于，所述第一电容区的正投影与所述第一导电层无重叠部分，且所述第一电容区与第一导电层的最短间距小于3μm。
3.根据权利要求1所述的显示基板，其特征在于，所述第一电容区的正投影与所述第一导电层有重叠部分。
4.根据权利要求1所述的显示基板，其特征在于，所述第一非电容区上表面形成栅极通孔。
5.根据权利要求1-4任一项所述的显示基板的制造方法，其特征在于，包括如下步骤：
提供一基底，并且在所述基底上表面形成半导体层；
在所述半导体层以及未被半导体层覆盖的基底上表面形成第一栅绝缘层，且在所述第一栅绝缘层上表面形成第一导电层，所述第一导电层正投影与所述半导体层有重叠部分；
在所述第一导电层以及未被第一导电层覆盖的第一栅绝缘层上表面形成第二栅绝缘层，且在所述第二栅绝缘层上表面形成第二导电层，所述第二导电层正投影与所述第一导电层正投影无重叠的部分半导体层有重叠部分；
以第一导电层以及第二导电层共同作为掩膜对半导体层进行掺杂，形成导电区。
6.一种显示器件，包括若干单元发光器件，其特征在于，还包括若干如权利要求1-4任一项所述的显示基板，所述显示基板为各单元发光器件供电。
CN201810055228.9A 2018-01-19 2018-01-19 一种显示基板及其制造方法、显示器件 Active CN108364956B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201810055228.9A CN108364956B (zh) 2018-01-19 2018-01-19 一种显示基板及其制造方法、显示器件

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201810055228.9A CN108364956B (zh) 2018-01-19 2018-01-19 一种显示基板及其制造方法、显示器件

Publications (2)

Publication Number Publication Date
CN108364956A CN108364956A (zh) 2018-08-03
CN108364956B true CN108364956B (zh) 2021-05-18

Family

ID=63006424

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201810055228.9A Active CN108364956B (zh) 2018-01-19 2018-01-19 一种显示基板及其制造方法、显示器件

Country Status (1)

Country Link
CN (1) CN108364956B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20220336676A1 (en) * 2020-09-18 2022-10-20 Chengdu Boe Optoelectronics Technology Co.,Ltd. Display substrate, display panel and display device

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140118232A1 (en) * 2012-10-26 2014-05-01 Samsung Display Co., Ltd. Organic light emitting diode display and method of manufacturing the same
US20150108438A1 (en) * 2013-10-22 2015-04-23 Samsung Display Co., Ltd. Organic light-emitting display apparatus
CN104576651A (zh) * 2013-10-16 2015-04-29 昆山国显光电有限公司 一种阵列基板及其制备方法
CN106098726A (zh) * 2015-04-30 2016-11-09 三星显示有限公司 有机发光显示设备和制造有机发光显示设备的方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140118232A1 (en) * 2012-10-26 2014-05-01 Samsung Display Co., Ltd. Organic light emitting diode display and method of manufacturing the same
CN104576651A (zh) * 2013-10-16 2015-04-29 昆山国显光电有限公司 一种阵列基板及其制备方法
US20150108438A1 (en) * 2013-10-22 2015-04-23 Samsung Display Co., Ltd. Organic light-emitting display apparatus
CN106098726A (zh) * 2015-04-30 2016-11-09 三星显示有限公司 有机发光显示设备和制造有机发光显示设备的方法

Also Published As

Publication number Publication date
CN108364956A (zh) 2018-08-03

Similar Documents

Publication Publication Date Title
US11264443B2 (en) Display substrate with light shielding layer and manufacturing method thereof, and display panel
US6724149B2 (en) Emissive display device and electroluminescence display device with uniform luminance
TWI425634B (zh) 有機發光顯示裝置及其製造方法
CN107731858A (zh) 一种阵列基板、其制作方法及显示面板
JP6125155B2 (ja) 半導体装置およびそれを備える平板表示装置
CN109326624B (zh) 像素电路、其制造方法及显示装置
US8652885B2 (en) Method of fabricating thin film transistor
CN104347677A (zh) 有机发光二极管显示器及其制造方法
JP4640690B2 (ja) アクティブマトリクス有機ｅｌ表示装置の製造方法
CN112259610B (zh) 阵列基板及显示面板
KR101619158B1 (ko) 박막 트랜지스터 기판 및 그를 이용한 유기 발광장치
JP2007189218A (ja) トランジスタとそのトランジスタの製造方法及びこれを適用する有機発光ディスプレイ
US20170278974A1 (en) Thin film transistor
US20210057482A1 (en) Display apparatus
KR100728129B1 (ko) 유기 발광 표시 장치 및 그 제조 방법
EP3742509B1 (en) Display panel
CN108364956B (zh) 一种显示基板及其制造方法、显示器件
CN102664187A (zh) 有机发光二极管显示器及其制造方法
KR100699990B1 (ko) 능동 구동 유기 전계 발광 소자 및 그 제조 방법
JP5627682B2 (ja) 有機ｅｌ表示装置
KR20170078394A (ko) 표시장치용 어레이기판 및 그 제조방법
CN108346668B (zh) 一种显示基板及其制造方法、显示器件
KR20160053383A (ko) 박막 트랜지스터 어레이 기판 및 이를 구비하는 유기전계발광 표시장치
KR20160039092A (ko) 평판 표시장치용 박막 트랜지스터 기판 및 그 제조 방법
JP2004272293A (ja) 電気光学装置

Legal Events

Date Code Title Description
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant