KR20120056678A - 유기 발광 표시 장치 및 그 제조 방법 - Google Patents

유기 발광 표시 장치 및 그 제조 방법 Download PDF

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Abstract

유기 발광 표시 장치 및 그 제조 방법에서, 본 발명의 실시예에 따른 유기 발광 표시 장치는 기판과, 상기 기판 상에 형성되며 제1 캐패시터 전극을 포함하는 반도체층 패턴과, 상기 반도체층 패턴을 덮는 게이트 절연막과, 상기 게이트 절연막 위에 형성되며 적어도 일부가 상기 제1 캐패시터 전극과 중첩된 제2 캐패시터 전극을 포함하는 제1 도전막 패턴과, 상기 제2 캐패시터 전극의 일부를 드러내는 캐패시터 개구부를 가지고 상기 제2 캐패시터 전극을 덮는 층간 절연막, 그리고 상기 층간 절연막 위에 형성된 제2 도전막 패턴을 포함한다. 상기 캐패시터 개구부는 상기 제2 캐패시터 전극과 나란하며 중첩된 제1 가로 측벽과, 상기 제2 캐패시터 전극과 나란하며 비중첩된 제2 가로 측벽, 그리고 상기 제1 가로 측벽과 상기 제2 가로 측벽을 연결하며 상기 제1 캐패시터 전극과 중첩된 세로 측벽을 포함한다.

Description

유기 발광 표시 장치 및 그 제조 방법{ORGANIC LIGHT EMITTING DISPLAY DEVICE AND METHOD FOR MANUFACTURING THE SAME}
본 발명의 실시예는 반도체층을 캐패시터의 일 전극으로 사용하는 유기 발광 표시 장치 및 그 제조 방법에 관한 것이다.
유기 발광 표시 장치(organic light emitting diode display)는 경량 박형이 가능할 뿐만 아니라, 광시야각, 빠른 응답 속도, 그리고 상대적으로 적은 소비 전력 등의 장점으로 인하여 차세대 디스플레이로서 주목받고 있다.
유기 발광 표시 장치는 박막 트랜지스터, 유기 발광 소자, 및 캐패시터를 포함한다. 여기서, 캐패시터는 양 전극들을 모두 금속층으로 만들어 사용할 수 있으며, 일 전극은 금속층으로 만들고 다른 일 전극은 반도체층으로 만들어 사용할 수도 있다.
한편, 반도체층을 캐패시터의 일 전극으로 사용할 때에는, 전도성을 향상시키기 위해 반도체층에 불순물을 도핑하는 경우가 많았다. 하지만, 제조 공정의 한계로 인해 불순물이 캐패시터의 일 전극으로 사용되는 반도체층 일부에 도핑되지 않으면 유기 발광 표시 장치의 전체적인 특성이 불량해지는 문제점이 있다.
본 발명의 실시예는 캐패시터의 일 전극으로 사용되는 반도체층의 일 영역에 불순물이 도핑되지 않음으로 야기되는 불량의 발생을 억제한 유기 발광 표시 장치를 제공한다.
또한, 상기한 유기 발광 표시 장치의 제조 방법을 제공한다.
본 발명의 실시예에 따르면, 유기 발광 표시 장치는 기판과, 상기 기판 상에 형성되며 제1 캐패시터 전극을 포함하는 반도체층 패턴과, 상기 반도체층 패턴을 덮는 게이트 절연막과, 상기 게이트 절연막 위에 형성되며 적어도 일부가 상기 제1 캐패시터 전극과 중첩된 제2 캐패시터 전극을 포함하는 제1 도전막 패턴과, 상기 제2 캐패시터 전극의 일부를 드러내는 캐패시터 개구부를 가지고 상기 제2 캐패시터 전극을 덮는 층간 절연막, 그리고 상기 층간 절연막 위에 형성된 제2 도전막 패턴을 포함한다. 상기 캐패시터 개구부는 상기 제2 캐패시터 전극과 나란하며 중첩된 제1 가로 측벽과, 상기 제2 캐패시터 전극과 나란하며 비중첩된 제2 가로 측벽, 그리고 상기 제1 가로 측벽과 상기 제2 가로 측벽을 연결하며 상기 제1 캐패시터 전극과 중첩된 세로 측벽을 포함한다.
상기 캐패시터 개구부의 상기 세로 측벽과 중첩된 상기 제1 캐패시터 전극은 불순물이 도핑된 반도체층일 수 있다.
또한, 본 발명의 다른 실시예에 따르면, 유기 발광 표시 장치는 기판과, 상기 기판 상에 형성되며 제1 캐패시터 전극을 포함하는 반도체층 패턴과, 상기 반도체층 패턴을 덮는 게이트 절연막과, 상기 게이트 절연막 위에 형성되며 적어도 일부가 상기 제1 캐패시터 전극과 중첩된 제2 캐패시터 전극을 포함하는 제1 도전막 패턴과, 상기 제2 캐패시터 전극의 일부를 드러내는 캐패시터 개구부와 상기 제2 캐패시터 전극 및 상기 제1 캐패시터 전극과 모두 중첩되며 상기 캐패시터 개구부와 이웃하면서 상기 제2 캐패시터 전극의 일부를 드러내는 하나 이상의 도핑홀을 가지고 상기 제2 캐패시터 전극을 덮는 층간 절연막, 그리고 상기 층간 절연막 위에 형성된 제2 도전막 패턴을 포함한다.
상기 하나 이상의 도핑홀과 중첩된 상기 제1 캐패시터 전극은 불순물이 도핑된 반도체층일 수 있다.
상기한 유기 발광 표시 장치에서, 상기 제1 도전막 패턴의 일부 영역은 단일한 투명 도전막으로 형성되고, 다른 일부 영역은 투명 도전막과 상기 투명 도전막 위에 적층된 복수의 금속막들로 형성될 수 있다.
상기 캐패시터 개구부는 식각 공정을 통해 형성되며, 상기 식각 공정은 불산(HF)을 포함하는 용액을 이용한 세정 공정을 포함할 수 있다.
상기 복수의 금속막들 중 최상층을 제외한 하나 이상의 금속막은 상기 최상층보다 상대적으로 상기 불산 용액에 대한 침식이 잘 발생할 수 있다.
상기 복수의 금속막들 중 최상층을 제외한 하나 이상의 금속막은 알루미늄을 포함할 수 있다.
상기 캐패시터 개구부에 의해 드러난 상기 제1 도전막 패턴의 상기 제2 캐패시터 전극의 적어도 일부는 상기 단일한 투명 도전막으로 형성될 수 있다.
상기 단일한 투명 도전막으로 형성된 상기 제2 캐패시터 전극과 중첩된 상기 제1 캐패시터 전극에는 불순물이 도핑될 수 있다.
또한, 본 발명의 실시예에 따르면, 유기 발광 표시 장치 제조 방법은 기판을 마련하는 단계와, 상기 기판 상에 제1 캐패시터 전극을 포함하는 반도체층 패턴을 형성하는 단계와, 상기 반도체층 패턴을 덮는 게이트 절연막을 형성하는 단계와, 상기 게이트 절연막 위에 적어도 일부가 상기 제1 캐패시터 전극과 중첩된 제2 캐패시터 전극 중간체를 포함하는 제1 도전막 패턴 중간체를 형성하는 단계와, 상기 제2 캐패시터 전극 중간체의 일부를 드러내는 캐패시터 개구부를 가지고 상기 제1 도전막 패턴 중간체를 덮는 층간 절연막을 형성하는 단계, 그리고 상기 층간 절연막 위에 제2 도전막 패턴을 형성하면서 상기 제1 도전막 패턴 중간체를 부분 식각하여 제1 도전막 패턴을 완성하는 단계를 포함한다. 상기 캐패시터 개구부는 상기 제2 캐패시터 전극과 나란하며 중첩된 제1 가로 측벽과, 상기 제2 캐패시터 전극과 나란하며 비중첩된 제2 가로 측벽, 그리고 상기 제1 가로 측벽과 상기 제2 가로 측벽을 연결하며 상기 제1 캐패시터 전극과 중첩된 세로 측벽을 포함한다.
상기 캐패시터 개구부의 상기 세로 측벽과 중첩된 상기 제1 캐패시터 전극에는 불순물이 도핑될 수 있다.
또한, 본 발명의 다른 실시예에 따르면, 유기 발광 표시 장치 제조 방법은 기판을 마련하는 단계와, 상기 기판 상에 제1 캐패시터 전극을 포함하는 반도체층 패턴을 형성하는 단계와, 상기 반도체층 패턴을 덮는 게이트 절연막을 형성하는 단계와, 상기 게이트 절연막 위에 적어도 일부가 상기 제1 캐패시터 전극과 중첩된 제2 캐패시터 전극 중간체를 포함하는 제1 도전막 패턴 중간체를 형성하는 단계와, 상기 제2 캐패시터 전극 중간체의 일부를 드러내는 캐패시터 개구부와 상기 제2 캐패시터 전극 중간체 및 상기 제1 캐패시터 전극과 모두 중첩되며 상기 캐패시터 개구부와 이웃하면서 상기 제2 캐패시터 전극 중간체의 다른 일부를 드러내는 하나 이상의 도핑홀을 가지고 상기 제1 도전막 패턴을 덮는 층간 절연막을 형성하는 단계, 그리고 상기 층간 절연막 위에 제2 도전막 패턴을 형성하면서 상기 제1 도전막 패턴 중간체를 부분 식각하여 제1 도전막 패턴을 완성하는 단계를 포함한다.
상기 하나 이상의 도핑홀을 통해 상기 제1 캐패시터 전극에 불순물을 도핑하는 단계를 더 포함할 수 있다.
상기한 유기 발광 표시 장치 제조 방법에서, 상기 제1 도전막 패턴의 일부 영역은 단일한 투명 도전막으로 형성되고, 다른 일부 영역은 투명 도전막과 상기 투명 도전막 위에 적층된 복수의 금속막들로 형성될 수 있다.
상기 캐패시터 개구부는 식각 공정을 통해 형성되며, 상기 식각 공정은 불산(HF)을 포함하는 용액을 이용한 세정 공정을 포함할 수 있다.
상기 복수의 금속막들 중 최상층을 제외한 하나 이상의 금속막은 상기 최상층보다 상대적으로 상기 불산 용액에 대한 침식이 잘 발생할 수 있다.
상기 복수의 금속막들 중 최상층을 제외한 하나 이상의 금속막은 알루미늄을 포함할 수 있다.
상기 캐패시터 개구부에 의해 드러난 상기 제1 도전막 패턴의 상기 제2 캐패시터 전극의 적어도 일부는 상기 단일한 투명 도전막으로 형성될 수 있다.
상기 단일한 투명 도전막으로 형성된 상기 제2 캐패시터 전극과 중첩된 상기 제1 캐패시터 전극에는 불순물이 도핑될 수 있다.
본 발명의 실시예에 따르면, 유기 발광 표시 장치는 캐패시터의 일 전극으로 사용되는 반도체층의 일 영역에 불순물이 도핑되지 않음으로 야기되는 불량의 발생을 억제한다.
또한, 상기한 유기 발광 표시 장치의 제조 방법을 제공한다.
도 1 내지 도 17은 본 발명의 제1 실시예에 따른 유기 발광 표시 장치의 제조 과정을 순차적으로 나타낸 배치도들 및 단면도들이다.
도 18 내지 도 23은 본 발명의 제2 실시예에 따른 유기 발광 표시 장치의 제조 과정을 순차적으로 나타낸 배치도들 및 단면도들이다.
이하, 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
또한, 명세서 전체를 통하여 동일 또는 유사한 구성 요소에 대해서는 동일한 참조 부호를 붙이도록 한다. 그리고 여러 실시예들에 있어서, 제1 실시예 이외의 실시예들에서는 제1 실시예와 다른 구성을 중심으로 설명한다.
또한, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다. 도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 그리고 도면에서, 설명의 편의를 위해, 일부 층 및 영역의 두께를 과장되게 나타내었다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 또는 "상에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다.
이하, 도 1 내지 도 17을 참조하여, 본 발명의 제1 실시예에 따른 유기 발광 표시 장치(101) 및 그 제조 방법을 설명한다.
먼저, 본 발명의 제1 실시예에 따른 유기 발광 표시 장치(101)의 제조 방법을 적층 순서에 따라 제1 박막 트랜지스터(10), 제2 박막 트랜지스터(20), 및 캐패시터(80)를 중심으로 설명한다. 특히, 캐패시터(80)의 양 전극이 교차되는 일 영역을 중심으로 자세히 설명하다.
도 1 및 도 2에 도시한 바와 같이, 기판(111) 상에 버퍼층(120)이 형성된다.
기판(111)은 유리, 석영, 세라믹, 및 플라스틱 등으로 이루어진 투명한 절연성 기판으로 형성된다. 그러나 본 발명의 일 실시예가 이에 한정되는 것은 아니다. 또한, 기판(111)이 플라스틱 등으로 만들어질 경우 플렉서블(flexible)한 기판으로 형성될 수도 있다.
버퍼층(120)은 화학적 기상 증착(chemical vapor deposition)법 또는 물리적 기상 증착(physical vapor deposition)법과 같이 해당 기술 분야의 종사자에게 공지된 다양한 방법들을 이용하여 산화규소막 및 질화규소막 등과 같은 절연막들을 하나 이상 포함하는 단층 또는 복층 구조로 형성된다.
버퍼층(120)은 기판(111)에서 발생하는 수분 또는 불순물의 확산 및 침투를 방지하고, 표면을 평탄화하며, 반도체층을 형성하기 위한 결정화 공정에서 열의 전달 속도를 조절하여 결정화가 잘 이루어질 수 있도록 돕는 역할을 한다.
한편, 버퍼층(120)은 기판(111)의 종류 및 공정 조건에 따라 생략될 수도 있다.
다음, 버퍼층(120) 상에 반도체층 패턴(131, 132, 138)을 형성한다. 반도체층 패턴(131, 132, 138)은 복수의 액티브층들(131, 132) 및 제1 캐패시터 전극(138)을 포함한다. 반도체층 패턴(131, 132, 138)은 다결정 규소막으로 형성된다. 다결정 규소막은 비정질 규소막을 형성한 후 이를 결정화시키는 방법으로 형성될 수 있다. 비정질 규소막을 결정화시키는 방법으로는 해당 기술 분야의 종사자에 공지된 다양한 방법들을 사용할 수 있다.
그리고 반도체층 패턴(131, 132, 138)을 덮는 게이트 절연막(140)을 형성한다. 게이트 절연막(140)은 테트라에톡시실란(tetra ethyl ortho silicate, TEOS), 질화규소(SiNx), 및 산화규소(SiO2) 등과 같이 해당 기술 분야의 종사자에게 공지된 다양한 절연 물질 중 하나 이상을 포함하여 형성된다.
다음, 도 3 및 도 4에 도시한 바와 같이, 제1 도전막 패턴 중간체(1510, 1520, 1530, 1540, 1570, 1580, 7100)를 형성한다. 제1 도전막 패턴 중간체(1510, 1520, 1530, 1540, 1570, 1580, 7100)는 제2 캐패시터 전극 중간체(1580)를 포함한다. 제2 캐패시터 전극 중간체(1580)는 투명 도전막(1581)과, 투명 도전막(1581) 위에 적층된 복수의 금속막들(1582, 1583, 1584)을 포함한다. 그리고 제2 캐패시터 전극 중간체(1580) 이외의 다른 제1 도전막 패턴 중간체(1510, 1520, 1530, 1540, 1570, 7100)도 기본적으로 제2 캐피시터 전극 중간체(1580)와 같은 다층 구조를 갖는다.
또한, 제2 캐패시터 전극 중간체(1580)의 복수의 금속막들(1582, 1583, 1584) 중 최상층(1584)을 제외한 하나 이상의 금속막(1583)은 최상층(1584)보다 상대적으로 불산(HF) 용액에 대한 침식이 잘 발생하는 금속으로 만들어진다. 일례로, 복수의 금속막들(1584)은 최상층을 제외한 하나 이상의 금속막(1583)이 알루미늄을 포함하다. 구체적으로, 복수의 금속막들(1582, 1583, 1584)은 몰리브덴(Mo)/알루미늄(Al)/몰리브덴(Mo)이 적층된 구조를 가질 수 있다.
다음, 도 5에 도시한 바와 같이, 제1 도전막 패턴 중간체(1510, 1520, 1530, 1540, 1570, 1580)를 덮는 층간 절연막(160)을 형성한다. 그리고 도 6에 도시한 바와 같이, 층간 절연막(160)을 일부 식각하여 제2 캐패시터 전극 중간체(1580)의 일부를 드러내는 캐패시터 개구부(168)를 형성한다. 이때, 제1 도전막 패턴 중간체(1510, 1520, 1530, 1540, 1570, 1580, 7100)는 화소 전극 중간체(7100)도 포함하며, 화소 전극 중간체(7100)의 전부 또는 일부를 드러내는 개구부도 캐패시터 개구부(168)와 함께 형성될 수 있다.
캐패시터 개구부(168)는, 도 7에 도시한 바와 같이, 제2 캐패시터 전극(158)과 나란하며 중첩된 제1 가로 측벽(1681)과 제2 캐패시터 전극(158)과 나란하며 비중첩된 제2 가로 측벽(1682), 그리고 제1 가로 측벽(1681)과 제2 가로 측벽(1682)을 연결하며 제1 캐패시터 전극(138)과 중첩된 세로 측벽(1685)을 포함한다.
또한, 캐패시터 개구부(168)를 형성하는 식각 공정은 불산(HF)을 포함하는 용액을 이용한 세정 공정을 포함한다.
따라서, 도 8 및 도 9에 도시한 바와 같이, 층간 절연막(160)의 캐패시터 개구부(168)를 통해 측면이 드러난 제2 캐패시터 전극 중간체(1580)에는 언더컷(undercut)(1589)이 발생된다. 이는 제2 캐패시터 전극 중간체(1580)를 구성하는 복수의 금속막(1582, 1583, 1584)들 중 최상층(1584)을 제외한 하나 이상의 금속막(1583)이 불산 용액에 의해 침식되기 때문이다. 이러한 언더컷(1589)은 제2 캐패시터 전극 중간체(1580)과 나란하며 비중첩된 제2 가로 측벽(1682)과 대향하는 제2 캐패시터 전극 중간체(1580)의 측면에 발생된다.
다음, 도 10 및 도 11에 도시한 바와 같이, 제1 도전막 패턴 중간체(1510, 1520, 1530, 1540, 1570, 1580, 7100) 및 층간 절연막(160) 위에 제2 도전막 패턴을 형성하기 위한 도전층(1700)을 형성한다. 여기서, 도전층(1700)은 금속막을 포함한다. 이때, 도전층(1700)은 층간 절연막(160)의 캐패시터 개구부(168)로 인해 발생된 단차로 인하여 일부가 끊어지게 형성될 수 있다.
다음, 도 12 및 도 13에 도시한 바와 같이, 전술한 도전층(1700) 위에 감광막(800)을 도포한다. 그리고 도 14 및 도 15에 도시한 바와 같이, 감광막(800)을 패터닝하여 감광막 패턴(801)을 형성한 후, 감광막 패턴(801)을 이용한 사진 식각 공정을 통해 제1 도전막 패턴(151, 152, 153, 154, 157, 158, 710) 및 제2 도전막 패턴(171, 173, 174, 176, 177)을 형성한다. 즉, 제2 도전막 패턴(171, 173, 174, 176, 177)을 형성하면서 제1 도전막 패턴 중간체(1510, 1520, 1530, 1540, 1570, 1580, 7100)를 부분 식각하여 제1 도전막 패턴(151, 152, 153, 154, 157, 158, 710)도 함께 완성한다. 부분 식각되는 제1 도전막 패턴 중간체(1510, 1520, 1530, 1540, 1570, 1580, 7100)는 제2 캐패시터 전극 중간체(158)와 화소 전극 중간체(710) 등을 들수 있다.
도 16 및 도 17에 도시한 바와 같이, 제1 도전막 패턴(151, 152, 153, 154, 157, 158, 710)은 게이트 라인(151), 캐패시터 라인(153), 소스 전극(154, 155), 제2 캐패시터 전극(158), 및 화소 전극(710)을 포함한다.
또한, 제2 도전막 패턴(171, 173, 174, 176, 177)은 데이터 라인(171), 소스 전극(173, 174), 및 드레인 전극(176, 177)을 포함한다. 도 14 및 도 15의 참조부호 178은 드레인 전극(177)에서 연장된 연장부이다.
그리고 제2 캐패시터 전극(158)은, 앞서 도 14 및 도 15에 도시한 바와 같이, 캐패시터 개구부(168)를 통해 드러난 대부분이 단일한 투명 도전막(1581)으로 형성된다. 즉, 투명 도전막(1581) 위에 형성되었던 복수의 금속층들(1582, 1583, 1584)은 제2 도전막 패턴(171, 173, 174, 176, 177)을 형성하는 과정에서 함께 제거된다.
이와 같이, 캐패시터 개구부(168)를 통해 드러난 제2 캐패시터 전극(158)은 단일한 투명 도전막으로 형성되어야 하지만, 도 14 및 도 15에 도시한 바와 같이,제2 캐패시터 전극(158)의 일부 측면이 언더컷되면서 형성된 공간으로 감광 물질이 유입되어 제2 캐패시터 전극(158)의 일부 영역에 불필요하게 투명 도전막(1581) 위에 금속막(1582)이 잔존하게 된다.
다음, 제1 캐패시터 전극(138)에 불순물을 도핑한다. 분술문을 P형 또는 N형 불순물일 수 있다. 불순물로는 해당 기술 분야의 종사자에게 공지된 다양한 소재가 사용될 수 있다.
불순물은 캐패시터 개구부(168)를 통해 드러나며 단일한 투명 도전막(1581)으로 형성된 제2 캐패시터 전극(158)을 투과해 제1 캐패시터 전극(138)에 도핑된다.
한편, 전술한 바와 같이, 캐패시터 개구부(168)를 통해 드러나지만 투명 도전막(1581) 위에 금속막(1582)이 잔존하는 일부 제2 캐패시터 전극(158)은 불순물이 투과하는 것을 방해한다.
따라서, 도 17에 도시한 바와 같이, 제1 캐패시터 전극(138)은 금속막이 잔존하는 제2 캐패시터 전극(158)에 의해 불순물의 도핑이 방해되는 제1 비도핑 영역(NP1)을 갖는다. 제1 비도핑 영역(NP1)은, 앞서 설명한 캐패시터 개구부(168)의 제2 가로 측벽(1682)과 대향한다.
또한, 제1 캐패시터 전극(138)은 캐패시터 개구부(168)의 제1 가로 측벽(1681)과 대향하며 층간 절연막(160)과 중첩된 제2 비도핑 영역(NP2)도 갖는다. 제2 비도핑 영역(NP2)은 층간 절연막(160)에 덮혀 제2 캐패시터 전극(158)의 복수의 금속막들(1582, 1583, 1584)이 제거되지 않으므로, 불순물이 도핑되지 않는다.
이와 같이, 제1 캐패시터 전극(138)은 제1 비도핑 영역(NP1)과 제2 비도핑 영역(NP2)으로 인해 저항이 높은 영역을 갖는다. 하지만, 캐패시터 개구부(168)의 세로 측벽(1685)에 대응하는 제1 캐패시터 전극(138)에는 불순물이 도핑된다. 따라서, 제1 캐패시터 전극(138)은 제1 비도핑 영역(NP1)과 제2 비도핑 영역(NP2) 사이에 불순물이 도핑되어 상대적으로 낮은 저항을 갖는 전기의 이동 통로를 확보할 수 있게 된다.
반면, 캐패시터 개구부(168)가 제1 가로 측벽(1681) 단독으로 형성되거나 제2 가로 측벽(1682) 단독으로 형성될 경우 비도핑 영역이 제1 캐패시터 전극(138)을 가로지르게 되어 저항 증가에 따른 회로 구동이 불량해 진다.
하지만, 본 발명의 제1 실시예와 같이, 캐패시터 개구부(168)가 제1 가로 측벽(1681)과 제2 가로 측벽(1682)을 각각 형성하고 제1 캐패시터 전극(138) 상에서 세로 측벽(1685)으로 이들을 이어주는 구조를 가짐으로서, 비도핑 영역들(NP1, NP2) 사이에 도핑 영역을 확보하여 전기의 이동 통로를 효과적으로 확보할 수 있다.
또한, 화소 전극(710)은 제2 캐패시터 전극(158)의 일부 영역과 같이 단일한 투명 도전막으로 형성될 수 있다.
다음, 도시하지는 않았으나, 제2 도전막 패턴(171, 173, 174, 176, 177) 위에 화소 정의막을 형성한다. 화소 정의막은 화소 전극(710)을 드러내는 화소 개구부(181)를 갖는다. 그리고 화소 정의막 위에 유기 발광층 및 공통 전극을 차례로 형성하여 유기 발광 소자를 형성한다.
유기 발광층은 저분자 또는 고분자 유기물이 사용될 수 있다. 유기 발광층은 발광층을 중심으로 화소 전극(710)의 방향으로 홀 수송층(hole transport layer: HTL) 및 홀 주입층(hole injection layer: HIL) 등이 적층되고, 공통 전극(미도시) 방향으로 전자 수송층(electron transport layer: ETL) 및 전자 주입층(electron injection layer: EIL) 등이 적층된다. 이외에도 필요에 따라 다양한 층들이 적층될 수 있다.
또한, 본 발명의 제1 실시예에 따른 유기 발광 표시 장치(101)는 화소 전극(710)을 애노드 전극으로 사용하고, 공통 전극(미도시)을 캐소드 전극으로 사용한다. 하지만, 본 발명의 제1 실시예가 전술한 바에 한정되는 것은 아니며, 화소 전극(710)과 공통 전극(미도시)의 극성은 반대로 적용될 수도 있다.
또한, 본 발명의 제1 실시예에서, 공통 전극(미도시)는 반사 물질을 포함하는 소재로 만들어진다. 즉, 유기 발광 표시 장치(101)는 배면 발광형 구조를 갖는다. 구체적으로, 공통 전극(미도시)은 Al, Ag, Mg, Li, Ca, LiF/Ca, 또는 LiF/Al으로 만들어질 수 있다.
또한, 도시하지는 않았으나, 유기 발광 표시 장치(101)는 유기 발광층(미도시)에 외부의 수분이나 산소 등이 침투하는 것을 방지하기 위한 위한 밀봉 부재를 더 포함할 수 있다.
상기한 바와 같은 제조 방법에 의해 제조된 본 발명의 제1 실시예에 따른 유기 발광 표시 장치(101)는 캐패시터(80)의 제1 캐패시터 전극(138)에서 불순물이 도핑되지 않은 영역으로 인해 회로 구동이 불량해지는 것을 억제한다.
이하, 도 18 내지 도 23을 참조하여, 본 발명의 제2 실시예에 따른 유기 발광 표시 장치(102) 및 그 제조 방법을 설명한다.
제1 도전막 패턴 중간체(1510, 1520, 1530, 1540, 1570, 1580, 7100)를 형성하는 단계까지는 제1 실시예와 동일하다.
도 18 및 도 19에 도시한 바와 같이, 제1 도전막 패턴 중간체(1510, 1520, 1530, 1540, 1570, 1580, 7100)를 덮는 층간 절연막(160)을 형성한다. 그리고 층간 절연막(160)을 일부 식각하여 제2 캐패시터 전극 중간체(1580)의 일부를 드러내는 캐패시터 개구부(168) 및 하나 이상의 도핑홀(1688)을 형성한다.
도핑홀(1688)은 제2 캐패시터 전극 중간체(1580) 및 제1 캐패시터 전극(138)과 모두 중첩되며 캐패시터 개구부(168)와 이웃한 곳에 위치한다.
또한, 캐패시터 개구부(168)를 형성하는 식각 공정은 불산(HF)을 포함하는 용액을 이용한 세정 공정을 포함한다.
따라서, 도 20에 도시한 바와 같이, 층간 절연막(160)의 캐패시터 개구부(168)를 통해 측면이 드러난 제2 캐패시터 전극 중간체(1580)에는 언더컷(undercut)(1589)이 발생된다. 이는 제2 캐패시터 전극 중간체(1580)를 구성하는 복수의 금속막들(1582, 1583, 1584) 중 최상층(1584)을 제외한 하나 이상의 금속막(1583)이 불산 용액에 의해 침식되기 때문이다.
다음, 도 21에 도시한 바와 같이, 제1 도전막 패턴 중간체(1510, 1520, 1530, 1540, 1570, 1580, 7100) 및 층간 절연막(160) 위에 제2 도전막 패턴(171, 173, 174, 176, 177)을 형성하기 위한 도전층(1700)을 형성하고, 그 위에 감광막(800)을 도포한다.
그리고 도 22에 도시한 바와 같이, 감광막(800)을 패터닝하여 감광막 패턴(801)을 형성한 후, 감광막 패턴(801)을 이용한 사진 식각 공정을 통해 제1 도전막 패턴 (151, 152, 153, 154, 157, 158, 710) 및 제2 도전막 패턴(171, 173, 174, 176, 177)을 형성한다. 즉, 제2 도전막 패턴(171, 173, 174, 176, 177)을 형성하면서 제1 도전막 패턴 중간체(1510, 1520, 1530, 1540, 1570, 1580, 7100)를 부분 식각하여 제1 도전막 패턴(151, 152, 153, 154, 157, 158, 710)도 함께 완성한다. 부분 식각되는 제1 도전막 패턴 중간체(1510, 1520, 1530, 1540, 1570, 1580, 7100)는 제2 캐패시터 전극 중간체(158)와 화소 전극 중간체(710) 등을 들수 있다.
도 23에 도시한 바와 같이, 제1 도전막 패턴(151, 152, 153, 154, 157, 158, 710)은 게이트 라인(151), 캐패시터 라인(153), 소스 전극(154, 155), 제2 캐패시터 전극(158), 및 화소 전극(710)을 포함한다.
또한, 제2 도전막 패턴(171, 173, 174, 176, 177)은 데이터 라인(171), 소스 전극(173, 174), 및 드레인 전극(176, 177)을 포함한다. 도 22의 참조부호 178은 드레인 전극(177)에서 연장된 연장부이다.
그리고 제2 캐패시터 전극(158)은, 앞서 도 22에 도시한 바와 같이, 캐패시터 개구부(168)를 통해 드러난 대부분이 단일한 투명 도전막(1581)으로 형성된다. 즉, 투명 도전막(1581) 위에 형성되었던 복수의 금속층들(1582, 1583, 1584)은 제2 도전막 패턴(171, 173, 174, 176, 177)을 형성하는 과정에서 함께 제거된다.
이와 같이, 캐패시터 개구부(168)를 통해 드러난 제2 캐패시터 전극(158)은 단일한 투명 도전막으로 형성되어야 하지만, 도 14 및 도 15에 도시한 바와 같이,제2 캐패시터 전극(158)의 일부 측면이 언더컷되면서 형성된 공간으로 감광 물질이 유입되어 제2 캐패시터 전극(158)의 일부 영역에 불필요하게 투명 도전막(1581) 위에 금속막(1582)이 잔존하게 된다.
또한, 층간 절연막(160)에 덮히면서 제1 캐패시터 전극(138)과 제2 캐패시터 전극(158)이 서로 중첩된 영역에는 도핑홀(1688)에 의해 제2 캐패시터 전극(158)의 복수의 금속막들(1582, 1583, 1584)이 제거되어 단일한 투명 도전막(1581)이 남게 된다.
다음, 제1 캐패시터 전극(138)에 불순물을 도핑한다. 분술문을 P형 또는 N형 불순물일 수 있다. 불순물로는 해당 기술 분야의 종사자에게 공지된 다양한 소재가 사용될 수 있다.
불순물은 캐패시터 개구부(168) 및 도핑홀(1688)을 통해 드러나며 단일한 투명 도전막(1581)으로 형성된 제2 캐패시터 전극(158)을 투과해 제1 캐패시터 전극(138)에 도핑된다.
한편, 전술한 바와 같이, 캐패시터 개구부(168)를 통해 드러나지만 투명 도전막(1581) 위에 금속막(1582)이 잔존하는 일부 제2 캐패시터 전극(158)은 불순물이 투과하는 것을 방해한다.그러나 도핑홀(1688)이 형성된 영역은 도핑홀(1688)로 인해 투명 도전막(1581) 위의 금속막(1582)이 제거되므로 불순물이 원할하게 제2 캐패시터 전극(158)를 투과하여 제1 캐패시터 전극(138)에 도핑될 수 있다.
그리고 도핑홀(1688)과 캐패시터 개구부(168) 사이의 상대적으로 미소한 공간에는 금속막(1582, 1583, 1584)이 잔존하여 불순물의 도핑을 방해할 수 있다. 하지만, 불순물은 소정의 거리만큼 측면 방향으로 확산(lateral straggling)되므로 도핑홀(1688)과 캐패시터 개구부(168) 사이의 상대적으로 미소한 갭(gap)은 불순물이 충분히 확산될 수 있다.
따라서, 제1 캐패시터 전극(138)은 불순물이 도핑되지 않아 저항이 높은 영역으로 인해 회로 구동이 불량해지는 것을 억제할 수 있다. 즉, 제1 캐패시터 전극(138)은 비도핑된 영역에 의해 단절되지 않고 전기의 이동 통로를 효과적으로 확보할 수 있다.
이후, 제1 실시예와 동일한 방법으로 화소 정의막(미도시), 유기 발광층(미도시), 공통 전극(미도시) 및 밀봉 부재(미도시) 등을 형성하여, 도 23에 도시한 바와 같은 본 발명의 제2 실시예에 따른 유기 발광 표시 장치(102)를 형성한다.
상기한 바와 같은 제조 방법에 의해 제조된 본 발명의 제2 실시예에 따른 유기 발광 표시 장치(102)는 캐패시터(80)의 제1 캐패시터 전극(138)에서 불순물이 도핑되지 않은 영역으로 인해 회로 구동이 불량해지는 것을 억제한다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
10, 20: 박막 트랜지스터 80: 캐패시터
101, 102: 유기 발광 표시 장치 111: 기판
120: 버퍼층 138: 제1 캐패시터 전극
140: 게이트 절연막 158: 제2 캐패시터 전극
160: 층간 절연막 168: 캐패시터 개구부

Claims (20)

  1. 기판;
    상기 기판 상에 형성되며 제1 캐패시터 전극을 포함하는 반도체층 패턴;
    상기 반도체층 패턴을 덮는 게이트 절연막;
    상기 게이트 절연막 위에 형성되며 적어도 일부가 상기 제1 캐패시터 전극과 중첩된 제2 캐패시터 전극을 포함하는 제1 도전막 패턴;
    상기 제2 캐패시터 전극의 일부를 드러내는 캐패시터 개구부를 가지고 상기 제2 캐패시터 전극을 덮는 층간 절연막; 및
    상기 층간 절연막 위에 형성된 제2 도전막 패턴
    을 포함하며,
    상기 캐패시터 개구부는 상기 제2 캐패시터 전극과 나란하며 중첩된 제1 가로 측벽과, 상기 제2 캐패시터 전극과 나란하며 비중첩된 제2 가로 측벽, 그리고 상기 제1 가로 측벽과 상기 제2 가로 측벽을 연결하며 상기 제1 캐패시터 전극과 중첩된 세로 측벽을 포함하는 유기 발광 표시 장치.
  2. 제1항에서,
    상기 캐패시터 개구부의 상기 세로 측벽과 중첩된 상기 제1 캐패시터 전극은 불순물이 도핑된 반도체층인 유기 발광 표시 장치.
  3. 기판;
    상기 기판 상에 형성되며 제1 캐패시터 전극을 포함하는 반도체층 패턴;
    상기 반도체층 패턴을 덮는 게이트 절연막;
    상기 게이트 절연막 위에 형성되며 적어도 일부가 상기 제1 캐패시터 전극과 중첩된 제2 캐패시터 전극을 포함하는 제1 도전막 패턴;
    상기 제2 캐패시터 전극의 일부를 드러내는 캐패시터 개구부와, 상기 제2 캐패시터 전극 및 상기 제1 캐패시터 전극과 모두 중첩되며 상기 캐패시터 개구부와 이웃하면서 상기 제2 캐패시터 전극의 일부를 드러내는 하나 이상의 도핑홀을 가지고 상기 제2 캐패시터 전극을 덮는 층간 절연막; 및
    상기 층간 절연막 위에 형성된 제2 도전막 패턴
    을 포함하는 유기 발광 표시 장치.
  4. 제3항에서,
    상기 하나 이상의 도핑홀과 중첩된 상기 제1 캐패시터 전극은 불순물이 도핑된 반도체층인 유기 발광 표시 장치.
  5. 제1항 내지 제4항 중 어느 한 항에서,
    상기 제1 도전막 패턴의 일부 영역은 단일한 투명 도전막으로 형성되고, 다른 일부 영역은 투명 도전막과 상기 투명 도전막 위에 적층된 복수의 금속막들로 형성된 유기 발광 표시 장치.
  6. 제5항에서,
    상기 캐패시터 개구부는 식각 공정을 통해 형성되며,
    상기 식각 공정은 불산(HF)을 포함하는 용액을 이용한 세정 공정을 포함하는 유기 발광 표시 장치.
  7. 제6항에서,
    상기 복수의 금속막들 중 최상층을 제외한 하나 이상의 금속막은 상기 최상층보다 상대적으로 상기 불산 용액에 대한 침식이 잘 발생하는 유기 발광 표시 장치.
  8. 제6항에서,
    상기 복수의 금속막들 중 최상층을 제외한 하나 이상의 금속막은 알루미늄을 포함하는 유기 발광 표시 장치.
  9. 제5항에서,
    상기 캐패시터 개구부에 의해 드러난 상기 제1 도전막 패턴의 상기 제2 캐패시터 전극의 적어도 일부는 상기 단일한 투명 도전막으로 형성된 유기 발광 표시 장치.
  10. 제9항에서,
    상기 단일한 투명 도전막으로 형성된 상기 제2 캐패시터 전극과 중첩된 상기 제1 캐패시터 전극에는 불순물이 도핑된 유기 발광 표시 장치.
  11. 기판을 마련하는 단계;
    상기 기판 상에 제1 캐패시터 전극을 포함하는 반도체층 패턴을 형성하는 단계;
    상기 반도체층 패턴을 덮는 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막 위에 적어도 일부가 상기 제1 캐패시터 전극과 중첩된 제2 캐패시터 전극 중간체를 포함하는 제1 도전막 패턴 중간체를 형성하는 단계;
    상기 제2 캐패시터 전극 중간체의 일부를 드러내는 캐패시터 개구부를 가지고 상기 제1 도전막 패턴 중간체를 덮는 층간 절연막을 형성하는 단계; 및
    상기 층간 절연막 위에 제2 도전막 패턴을 형성하면서 상기 제1 도전막 패턴 중간체를 부분 식각하여 제1 도전막 패턴을 완성하는 단계
    를 포함하며,
    상기 캐패시터 개구부는 상기 제2 캐패시터 전극과 나란하며 중첩된 제1 가로 측벽과, 상기 제2 캐패시터 전극과 나란하며 비중첩된 제2 가로 측벽, 그리고 상기 제1 가로 측벽과 상기 제2 가로 측벽을 연결하며 상기 제1 캐패시터 전극과 중첩된 세로 측벽을 포함하는 유기 발광 표시 장치 제조 방법.
  12. 제11항에서,
    상기 캐패시터 개구부의 상기 세로 측벽과 중첩된 상기 제1 캐패시터 전극에는 불순물이 도핑되는 유기 발광 표시 장치 제조 방법.
  13. 기판을 마련하는 단계;
    상기 기판 상에 제1 캐패시터 전극을 포함하는 반도체층 패턴을 형성하는 단계;
    상기 반도체층 패턴을 덮는 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막 위에 적어도 일부가 상기 제1 캐패시터 전극과 중첩된 제2 캐패시터 전극 중간체를 포함하는 제1 도전막 패턴 중간체를 형성하는 단계;
    상기 제2 캐패시터 전극 중간체의 일부를 드러내는 캐패시터 개구부와, 상기 제2 캐패시터 전극 중간체 및 상기 제1 캐패시터 전극과 모두 중첩되며 상기 캐패시터 개구부와 이웃하면서 상기 제2 캐패시터 전극 중간체의 다른 일부를 드러내는 하나 이상의 도핑홀을 가지고 상기 제1 도전막 패턴을 덮는 층간 절연막을 형성하는 단계; 및
    상기 층간 절연막 위에 제2 도전막 패턴을 형성하면서 상기 제1 도전막 패턴 중간체를 부분 식각하여 제1 도전막 패턴을 완성하는 단계
    를 포함하는 유기 발광 표시 장치 제조 방법.
  14. 제13항에서,
    상기 하나 이상의 도핑홀을 통해 상기 제1 캐패시터 전극에 불순물을 도핑하는 단계를 더 포함하는 유기 발광 표시 장치 제조 방법.
  15. 제11항 내지 제14항 중 어느 한 항에서,
    상기 제1 도전막 패턴의 일부 영역은 단일한 투명 도전막으로 형성되고, 다른 일부 영역은 투명 도전막과 상기 투명 도전막 위에 적층된 복수의 금속막들로 형성되는 유기 발광 표시 장치 제조 방법.
  16. 제15항에서,
    상기 캐패시터 개구부는 식각 공정을 통해 형성되며,
    상기 식각 공정은 불산(HF)을 포함하는 용액을 이용한 세정 공정을 포함하는 유기 발광 표시 장치 제조 방법.
  17. 제16항에서,
    상기 복수의 금속막들 중 최상층을 제외한 하나 이상의 금속막은 상기 최상층보다 상대적으로 상기 불산 용액에 대한 침식이 잘 발생하는 유기 발광 표시 장치 제조 방법.
  18. 제16항에서,
    상기 복수의 금속막들 중 최상층을 제외한 하나 이상의 금속막은 알루미늄을 포함하는 유기 발광 표시 장치 제조 방법.
  19. 제5항에서,
    상기 캐패시터 개구부에 의해 드러난 상기 제1 도전막 패턴의 상기 제2 캐패시터 전극의 적어도 일부는 상기 단일한 투명 도전막으로 형성되는 유기 발광 표시 장치 제조 방법.
  20. 제9항에서,
    상기 단일한 투명 도전막으로 형성된 상기 제2 캐패시터 전극과 중첩된 상기 제1 캐패시터 전극에는 불순물이 도핑되는 유기 발광 표시 장치 제조 방법.
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