KR20050096541A - 돌출부를 갖는 네거티브 홀 구조, 그것의 형성 방법 및그것을 포함하는 ｆｅｄ 캐소드 부 - Google Patents

돌출부를 갖는 네거티브 홀 구조, 그것의 형성 방법 및그것을 포함하는 ｆｅｄ 캐소드 부 Download PDF

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Abstract

본 발명에 의하여 캐소드 전극, 절연층, 및 금속 게이트층을 적층하고 절연층 및 금속 게이트층을 에칭하여 형성된 네거티브 홀에 있어서, 상기 절연층이 에칭 속도가 큰 하부 절연층 및 상기 하부 절연층 위에 형성된, 에칭 속도가 작은 하부 절연층으로 구성되고; 상기 네거티브 홀의 내면 주연부를 따라 하부 절연층 및 상부 절연층의 경계선 상에 돌출부가 형성된 것을 특징으로 하는 네거티브 홀, 상기 네거티브 홀의 형성 방법 및 상기 네거티브 홀을 포함하는 FED용 캐소드 부의 구조가 제공된다.
상기와 같은 본 발명에 따른 캐소드 구조에 의해 캐소드와 게이트간의 저항 값을 확보하여 아킹을 방지하고 신호의 왜곡을 방지할 수 있다.

Description

돌출부를 갖는 네거티브 홀 구조, 그것의 형성 방법 및 그것을 포함하는 ＦＥＤ 캐소드 부{Negative hole structure having protruded portion, method for forming the same and FED cathode part comprising the same}
본 발명은 평판 표시장치의 일종인 전계 방출형 표시 장치(FED:Field Emission Display)의 새로운 네거티브 홀 구조 및 그의 형성 방법에 관한 것이다. 보다 상세하게는, 탄소 나노 튜브(CNT:Carbon Nanotube)를 캐소드(에미터)로 사용하는 상부 게이트형 FED에 있어서, 게이트와 에미터간의 저항값을 확보하고 캐소드(에미터)와 게이트간의 아킹(arcing)을 방지하기 위해 절연층의 네거티브 홀에 돌출 구조를 갖는 캐소드부 구조 및 그의 형성 방법에 관한 것이다.
FED는 진공 중에서 캐소드와 게이트간에 형성된 전기장에 의해 캐소드로부터 방출된 전자가 애노드부의 형광막을 때려 형광체가 발광하는 것을 이용하는 평판 표시 장치로서 캐소드와 게이트의 배열 방식에 따라서 애노드를 기준으로 게이트가 캐소드에 비해 위쪽에 위치한 상부 게이트 형(top gate) 또는 노말 게이트형(normal gate)과 애노드를 기준으로 게이트가 캐소드의 아래쪽에 위치한 하부 게이트형(under gate)으로 구분된다.
그리고, 캐소드(에미터)는 금속 팁형과 CNT형, 기타 다른 형태일 수 있다.
종래의 대표적인 상부 게이트형 FED 캐소드부는 도 1에 도시한 바와 같이 기판(1) 위에 ITO(Indium Tin Oxide) 층(2)이 형성되어 있으며, 그 위에 절연층(3)과 게이트(4)가 순차적으로 형성되어 있고, 절연층(3)과 게이트(4)의 중간에 형성된 네거티브 홀(5)의 중앙부에는 캐소드가 형성되어 있다. 여기서 종래의 절연층(3)과 게이트(4)에 형성된 홀의 벽면은 직선형의 수직 또는 경사면 구조를 가지고 있다. 그리고, FED의 캐소드부는 기판(1) 위에 ITO 층(2), 절연층(3) 및 게이트(4)를 형성한 후 홀(5)을 형성한 후 CNT를 주입하고 현상, 소성 및 CNT 활성화(activation) 공정을 거쳐 캐소드를 형성한다. 그런데, CNT 소성 공정에서 CNT 페이스트(paste)가 60% 이상 수축하게 되는 바, 홀의 내벽에 경사가 있는 경우 벽면에 부착된 CNT 잔사가 활성화 공정에서 효율적으로 제거되지 않고 남게 되며, 이 잔사는 캐소드와 게이트간의 저항 감소를 초래하게 되며, 게이트와 캐소드간의 아킹(arcing) 및 입력 신호를 왜곡시키는 원인이 된다.
한편, 한국특허공개 제1998-022876호(오리온전기주식회사)에는 절연층의 두께를 증가시킬 수 있고, 강한 전기장을 가해줄 수 있는 V 자형 게이트를 갖는 FED 의 캐소드부 구조 및 그의 제조방법이 개시되어 있으나, 본 발명에서와는 달리 에미터가 CNT가 아닌 금속 팁이며, 절연층이 아닌 게이트가 하방으로 굴곡된 구조를 가지는 것이다.
또한, 한국 특허 공개 제2003-0080767(삼성 SDI 주식회사)에는 캐소드 전극의 표면적을 확대하고 고해상도 및 고휘도의 소자를 제조하기 위하여 실질적으로 수직에 가까운 단면 형상을 가진 네거티브 홀을 형성하는 방법을 개시하고 있다. 상기 개시 내용에 의하면, 식각 속도가 서로 다른 2층 이상의 복층 구조의 절연층을 형성하고, 상기 절연층을 식각한다. 그러나, 상기 문헌에는 본 발명에서와 같은 돌출 구조를 갖도록 절연층을 식각하는 것이 아니라 실질적으로 수직인 벽면을 갖는 홀을 형성하는 것을 목적으로 하며 본 발명에서와 같은 캐소드와 게이트간의 저항 값을 확보하여 아킹을 방지하고 신호의 왜곡을 방지한다는 목적 및 효과에 관해서는 언급이 없다.
한편, 미국 특허 제6,204,597호(특허권자:모토롤라, Inc.)에는 유전률이 다른 2가지 절연 물질로 구성된 절연층에 네거티브 홀을 형성함으로서 에미터에서 방출된 전자 빔을 집중(focusing)시키는 기술이 개시되어 있으나(도 1 참조), 본건 발명에서와 같은 돌출 구조를 개시하고 있지는 않으며 CNT 에미터를 사용하는 경우에 발생하는 CNT 잔사에 의해 발생하는 저항값 감소와 아킹 현상의 방지라는 목적에 대해서도 언급되어 있지 않다.
본 발명의 첫번째 목적은 상기한 바와 같이 캐소드와 게이트간의 저항 값을 확보하여 아킹을 방지하고 신호의 왜곡을 방지하기 위하여 캐소드 전극(ITO 층)과 게이트 사이의 절연층에 돌출부를 갖는 네거티브 홀 구조를 제공하는 것이다.
본 발명의 두번째 목적은 상기의 돌출부를 갖는 네거티브 홀의 형성 방법을 제공하는 것이다.
본 발명의 세번째 목적은 상기의 돌출부를 갖는 네거티브 홀을 포함하는 FED의 캐소드부 구조를 제공하는 것이다.
본 발명의 첫번째 목적에 따른, 돌출부를 갖는 네거티브 홀 구조는 캐소드 전극, 절연층, 및 금속 게이트층을 적층하고 절연층 및 금속 게이트층을 에칭하여 형성된 네거티브 홀에 있어서, 상기 절연층이 에칭 속도가 큰 하부 절연층 및 상기 하부 절연층 위에 형성되고 에칭 속도가 작은 하부 절연층으로 구성되며; 상기 네거티브 홀의 내면 주연부를 따라 하부 절연층 및 상부 절연층의 경계선 상에 돌출부가 형성된 것을 특징으로 한다.
상기 돌출부의 단면 형상은, 정점이 상부 절연층 및 하부 절연층의 경계면에 위치한 삼각형 형상이 바람직하다.
상기 돌출부의 정점의 위치는 상부 절연층 및 하부 절연층의 상대적인 두께를 조절함으로써 조절이 가능하며, 전체 절연층의 높이의 1/2 이상인 것이 바람직하다.
본 발명의 두번째 목적에 따른 돌출부를 갖는 네거티브 홀의 형성 방법은
기판 위에 캐소드 전극층, 절연층 및 게이트 층을 형성하고 패터닝 및 에칭 과정을 통해 네거티브 홀을 형성하는 방법에 있어서,
캐소드 전극층 위에 에칭 속도가 큰 하부 절연층을 형성하는 단계;
상기 하부 절연층 위에 에칭 속도가 작은 상부 절연층을 형성하는 단계; 및
상기 상부 및 하부 절연층을 단일의 에칭 액으로 에칭하는 단계를 포함하는 것을 특징으로 한다.
상기 본 발명의 두번째 목적에 따른 돌출부를 갖는 네거티브 홀의 형성 방법에서, 특별히 언급되지 않은 공정 순서 및 조건은 종래의 네거티브 홀 형성 방법과 동일하다.
상기 본 발명의 두번째 목적에 따른 돌출부를 갖는 네거티브 홀의 형성 방법에서, 돌출부의 정점의 위치는 상부 절연층 및 하부 절연층의 상대적인 두께를 조절함으로써 조절이 가능하며, 상기 돌출부의 정점의 위치를 절연층의 높이의 1/2 이상으로 조절하기 위하여 하부 절연층의 두께가 상부 절연층의 두께보다 더 두껍게 형성하는 것이 바람직하다.
상기 본 발명의 두번째 목적에 따른 돌출부를 갖는 네거티브 홀의 형성 방법에서, 상부 및 하부 절연층의 에칭 속도는 기본 재료가 동일한 상부 및 하부 각 절연층에 다른 종류의 첨가물을 첨가하거나 동종의 첨가물의 첨가량을 다르게 하거나, 상부 및 하부 절연층의 재료를 서로 달리 함으로써 조절할 수도 있다.
상기 본 발명의 두번째 목적에 따른 돌출부를 갖는 네거티브 홀의 형성 방법에서, 에칭액은 본 발명이 속하는 기술 분야에서 통상적으로 이용되는 에칭 액을 사용할 수 있지만, 상부 절연 층 및 하부 절연층의 재질에 따라 적절하게 선택될 수 있다. 예를 들어, 물:불산:질산의 혼합 용액, 바람직하게는 10 내지 40:1:1의 중량비로 혼합한 혼합 용액 등이 사용될 수 있다. 또한, 상기 에칭 용액에는 에칭 특성을 조절하거나 변경하기 위한 소량의 첨가제들이 추가로 포함될 수 있다.
세번째 목적에 따른 FED 캐소드부의 구조는 기판; 상기 기판 위에 형성된 캐소드 전극; 상기 캐소드 전극 위에 형성된 하부 절연층; 상기 하부 절연층 위에 형성된 상부 절연층; 상기 상부 절연층 위에 형성된 게이트층; 상기 게이트 및 상부 절연층과 하부 절연층을 관통하며, 상부 절연층과 하부 절연층의 경계선상에 정점을 갖는 삼각형 단면 형상의 돌출부가 내주연을 따라 형성된 네거티브 홀; 및 상기 네거티브 홀 내에, 상기 캐소드 전극 위에 형성된 캐소드를 포함한다.
상기 정점의 위치는 전체 절연층의 높이의 1/2 이상인 것이 바람직하다.
상기 캐소드 전극의 재질은 ITO 이며, 상기 캐소드는 CNT 에미터인 것이 바람직하다.
이하에서 본 발명을 더욱 상세히 설명한다.
본 발명의 첫번째 목적에 따른 돌출부를 갖는 네거티브 홀 구조는 도 2에 도시한 바와 절연층(23)이 상부 절연층(25) 및 하부 절연층(24)으로 이루어져 있으며, 네거티브 홀(27)의 내면 주연부를 따라 상부 절연층(25)과 하부 절연층(24)의 경계 지점(28)에 돌출부(29)가 형성되어 있다. 따라서, 상부 절연층(25) 및 하부 절연층(24)의 두께를 조절함으로서 상기 돌출부(29)의 위치를 조절할 수 있다. 예를 들어, 전체 절연층(23)의 두께가 15㎛인 경우, 상부 절연층(25) 및 하부 절연층(24)의 두께를 각각 7.5㎛로 함으로써 돌출부(29)를 절연층(23)의 중간에 형성시킬 수 있다. 그러나, 바람직하게는 돌출부(29)의 정점은 절연층(23)의 전체 두께의 1/2 이상의 높이에 위치하는 것이 바람직하다.
또한, 주어진 절연층(23)에 대한 에칭액의 식각 속도를 조절함으로서 상기 돌출부(29)의 높이, 즉, 돌출부의 정점(꼭지점)의 높이를 조절할 수 있다.
본 발명의 첫번째 목적에 따른 돌출부를 갖는 네거티브 홀을 형성하기 위해서는 하부 절연층의 에칭 속도가 상부 절연층의 에칭 속도에 비해 커야 한다. 상부 및 하부 절연층의 에칭 속도를 조절하기 위해서는 기본 재료가 동일한 상부 및 하부 각 층에 다른 첨가물을 첨가하거나 동일한 첨가물의 첨가량을 다르게 하거나, 상부 및 하부 절연층의 재료를 서로 달리 할 수도 있다. 예를 들어, 절연층의 기본 재료로서의 실리콘 옥사이드에 한 층에는 PbO를, 다른 층에는 TiO2를 첨가하거나, 절연층의 기본 재료로서의 실리콘 옥사이드에 각각 TiO2를 서로 다른 양으로 첨가하거나, 절연 물질로서 한 층은 실리콘 나이트라이드를, 다른 층은 실리콘 옥사이드를 사용함으로서 상부 절연층 및 하부 절연층의 식각 속도를 달리하여 본 발명의 첫번째 목적에 따른 돌출부를 갖는 네거티브 홀을 제작할 수 있다. 상기 상부 및 하부 절연층의 조합은 에칭액의 종류 및 조성에 따라 달라질 수 있으며, 에칭 속도를 조절하기 위해 첨가되는 첨가물의 종류 및 양은 에칭 액의 종류에 따라 적절한 에칭 속도를 유지하기 위한 양으로 결정될 수 있다.
그러나, 상기 절연층은 2층으로 한정되는 것은 아니며, 3 층 이상의 복수의 층일 수도 있다.
도 3a 내지 도 3i에 도시된 바와 같이, CNT(carbon Nanotube)를 전자 방출원(emitter)으로 이용하는 FED(Field Emission Display)를 제조하는 방법은 유리와 같은 기판 위에 캐소드 전극층, 예를 들어, ITO(Indium Tin Oxide)층을 형성하고(도 3a 참조) ITO 층을 패터닝(patterning)한 후(도 3b 참조) 그 위에 절연층을 형성하고(도 3c 참조) 그 위에 게이트 층을 형성한 후(도 3d 참조) 에칭 홀을 패터닝하고(도 3e 참조) 절연층을 에칭하여 네거티브 홀을 형성한 후(도 3f 참조) 상기 네거티브 홀 위에 남아있는 게이트 금속을 제거하고(도 3g 참조) 게이트를 패터닝 및 에칭하여 게이트를 형성한 다음(도 3h 참조) CNT 페이스트를 도포하고 노광, 현상, 소성 및 활성화 과정(도 3i 참조)을 거쳐 CNT 에미터를 형성하여 하판을 완성하고 상판과 접합하고 진공으로 하여 제조된다.
본 발명의 두번째 목적에 따른 네거티브 홀의 형성 방법은 상기 FED 제조 방법에서 절연층을 형성하는 단계에서 단일층이 아니라 특정 에칭 액에 대해 에칭 속도가 다른 두가지 절연층을 형성하는 것을 하나의 특징으로 한다. 위에서 설명한 바와 같이 두 층은 첨가제의 양이나 종류 또는 절연 기본 재료의 종류가 다른 층으로서 하부 절연층이 상부 절연층에 비해 에칭 속도가 커야 한다. 또한, 하부 절연층의 두께는 상부 절연층에 비해 같거나 두꺼워야 한다.
절연층은 에칭 속도가 다른 각각의 절연 페이스트(paste)를 순차적으로 스퍼터링(sputtering), 스크린 프린팅(screen printing) 등의 통상적인 방법에 의하여 도포하고 건조 및 소성하여 각각의 절연층을 형성한다.
절연층의 형성 조건, 예를 들어, 도포 조건, 도포량, 건조 온도 및 시간과 분위기, 소성 온도 및 시간과 소성 분위기 등은 통상의 절차에 따른다.
본 발명의 두번째 목적에 따른 네거티브 홀의 형성 방법의 다른 특징은 상기와 같이 에칭 속도가 다른 두 종류의 절연층을 단일의 에칭 액으로 에칭하는 데 있다. 에칭 액은 절연층을 구성하는 절연 재료의 종류와 첨가물의 종류 및 첨가량과 그 절연 재료에 대한 에칭 속도에 따라 결정되지만, 예를 들어, 이에 한정되는 것은 아니지만, 물:불산:질산을 10 내지 40:1:1의 중량비로 혼합한 것을 사용할 수 있다. 에칭액에는 이들 성분 이외에도 에칭 특성을 조절하거나 변경하기 위한 소량의 첨가제들이 추가로 포함될 수 있다.
에칭액의 에칭 속도는 절연 층을 에칭하는 데 20초 이상 소요되는 속도가 바람직하다. 예를 들어, 절연층의 두께가 15㎛인 경우 에칭액의 평균 에칭 속도는 0.75㎛/s 이하인 것이 바람직하다. 에칭 속도가 이보다 빠를 경우에는 에칭 공정의 조절이 곤란한 문제가 생길 수 있다.
에칭 공정은 통상의 공정 조건에 따라 침지(dipping) 또는 스프레이 방식으로 진행된다.
실시예
이하에서 실시예를 통하여 본 발명을 더욱 상세히 설명한다. 그러나, 본 발명이 이 실시예에 의하여 한정되는 것으로 해석되어서는 아니 된다.
실시예 1
절연 재료로서 SiO2 에 PbO 50중량% 및 TiO2 4중량%를 첨가하여 상부 절연층용 절연 페이스트를 통상의 방법에 따라 제조하였다. 위의 조성에서 TiO2 함량을 2중량%로 바꾸고 동일한 방법에 의하여 하부 절연층용 절연 페이스트를 제조하였다.
유리 기판 위에 ITO 층을 패터닝한 후 상기에서 제조한 하부 절연층용 절연 페이스트를 스크린 프린팅하여 평균 10㎛ 두께로 도포하고 건조한 후 그 위에 상기에서 제조한 상부 절연층용 절연 페이스트를 스퍼터링하여 평균 5㎛ 두께로 도포하고 건조하였다. 건조가 완료된 후 소성하였다. 그 위에 Cr 금속을 스퍼터링하여 게이트 층을 형성한 다음 에칭 홀을 패터닝하고 물:불산:질산을 20:1:1의 중량비로 혼합하여 제조한 에칭액에 위 기판을 실온에서 25초간 침지하여 절연층을 에칭하여 돌출부를 갖는 본 발명에 따른 네거티브 홀을 형성하였다. 이렇게 형성한 홀의 단면 SEM 사진을 도 4a 에 나타내었다.
도 4a를 보면, 상부 절연층 및 하부 절연층의 경계면을 정점으로 하여 네거티브 홀의 내면 주연부를 따라 돌출부가 형성됨을 알 수 있다.
그 후 게이트를 패터닝한 다음 CNT 페이스트를 도포하고 건조시킨 후 후면 노광법에 의해 상기에서 제조한 홀 내부에 CNT 에미터를 형성하고 활성화 시켜 FED 소자의 하판을 제작하였다. 이렇게 제작한 전계 방출 소자 128개의 게이트 및 캐소드 단자를 각각 병렬 연결하여 게이트와 캐소드 간의 저항값을 측정하였으며 하기 표 1에 요약하여 나타내었다.
실시예 2
하부 절연층을 SiO2 에 PbO 60 중량%를 혼합한 절연 페이스트로 형성하고 상부 절연층을 SiO2 에 PbO 50중량%를 혼합한 절연 페이스트로 형성하였으며, 물:불산:질산을 10:1:1의 중량비로 혼합한 에칭액을 사용한 것을 제외하고는 실시예 1과 동일한 과정을 실시하였다.
이 실시예에서 얻은 홀의 단면 SEM 사진을 도 4b에 나타내었으며, 실시예 1에서와 동일한 방식에 의해 측정한 게이트와 캐소드간의 저항값을 표 1에 나타내었다.
도 4b를 보면, 상부 절연층 및 하부 절연층의 경계면을 정점으로 하여 네거티브 홀의 내면 주연부를 따라 돌출부가 형성됨을 알 수 있다.
비교 실시예 1
절연층을 SiO2 페이스트로 형성하고 물:불산:질산을 40:1:1의 비율로 혼합한 애칭액을 사용한 것을 제외하고는 실시예 1과 동일한 과정을 실시하였다.
이 실시예에서 얻은 홀의 단면 SEM 사진을 도 4c에 나타내었으며, 실시예 1에서와 동일한 방식에 의해 측정한 게이트와 캐소드간의 저항값을 표 1에 나타내었다.
도 4c를 보면, 단일의 절연층을 에칭하여 네거티브 홀을 형성하는 경우 돌출부가 없는 수직벽이 형성됨을 알 수 있다.
실시예 번호 저항 값 비고
실시예 1 420 ㏁ 비교 실시예 1의 12 배
실시예 2 470 ㏁ 비교 실시예 1의 13.4배
비교 실시예 1 35 ㏀
상기 실시예들을 통해 다음의 사실들을 알 수 있다.
먼저, 본 발명의 두번째 목적에 따른 네거티브 홀 형성 방법에 의하여 상부 절연층 및 하부 절연층의 경계면을 정점으로 하여 네거티브 홀의 내면 주연부를 따라 돌출부가 형성된 네거티브 홀을 형성할 수 있고 이러한 구조의 네거티브 홀로부터 이후의 CNT 에미터의 소성 및 활성화 과정을 포함하는 에미터 형성 공정에서 CNT 네거티브 홀 벽에 부착된 CNT 잔사를 효율적으로 제거함으로서 캐소드와 게이트 간의 저항 값을 확보하고, 이에 의하여 캐소드와 게이트 간의 아킹을 방지할 수 있으며 캐소드와 게이트 간의 신호 왜곡 현상을 방지할 수 있어 더욱 우수한 전계 방출 표시 장치를 제조할 수 있게 된다.
본 발명에 의하여 ITO 층과 게이트 사이의 절연층에 형성되는 네거티브 홀에 돌출 구조를 갖는 캐소드부 구조 및 그의 형성 방법이 제공된다. 이와 같은 본 발명에 따른 캐소드 구조에 의해 캐소드와 게이트간의 저항 값을 확보하여 아킹을 방지하고 신호의 왜곡을 방지할 수 있다.
도 1은 종래의 네거티브 홀 구조를 가지는 전계 방출 소자의 구조를 모식적으로 나타낸 도면이다.
도 2는 본 발명에 따른 돌출부를 갖는 네거티브 홀 구조로 이루어진 전계 방출 소자의 캐소드부 구조를 모식적으로 나타낸 도면이다.
도 3a 내지 도 3i는 본 발명에 따른 돌출부를 갖는 네거티브 홀 구조로 이루어진 전계 방출 소자를 제작하는 과정을 모식적으로 나타낸 도면이다.
도 4a 및 도 4b는 본 발명에 따른 돌출부를 갖는 네거티브 홀 구조 형성 방법에 따라 만들어진 네거티브 홀의 단면을 보여주는 SEM 사진이다.
도 4c는 종래의 네거티브 홀 구조 형성 방법에 따라 만들어진 네거티브 홀의 단면을 보여주는 SEM 사진이다.

Claims (12)

  1. 캐소드 전극, 절연층, 및 금속 게이트층을 적층하고 절연층 및 금속 게이트층을 에칭하여 형성된 네거티브 홀에 있어서, 상기 절연층이 에칭 속도가 큰 하부 절연층 및 상기 하부 절연층 위에 형성되고 에칭 속도가 작은 하부 절연층으로 구성되며; 상기 네거티브 홀의 내면 주연부를 따라 하부 절연층 및 상부 절연층의 경계선 상에 돌출부가 형성된 것을 특징으로 하는 네거티브 홀.
  2. 제1항에 있어서, 상기 돌출부의 단면 형상은, 정점이 상부 절연층 및 하부 절연층의 경계면에 위치한 삼각형 형상인 것을 특징으로 하는 네거티브 홀.
  3. 제2항에 있어서, 상기 정점이 전체 절연층 높이의 1/2 이상인 곳에 위치하는 것을 특징으로 하는 네거티브 홀.
  4. 기판 위에 캐소드 전극층, 절연층 및 게이트 층을 형성하고 패터닝 및 에칭 과정을 통해 네거티브 홀을 형성하는 방법에 있어서,
    캐소드 전극층 위에 에칭 속도가 큰 하부 절연층을 형성하는 단계;
    상기 하부 절연층 위에 에칭 속도가 작은 상부 절연층을 형성하는 단계; 및
    상기 상부 및 하부 절연층을 단일의 에칭 액으로 에칭하는 단계를 포함하는 것을 특징으로 하여 돌출부를 갖는 네거티브 홀을 형성하는 방법.
  5. 제4항에 있어서, 돌출부의 정점의 위치는 상부 절연층 및 하부 절연층의 상대적인 두께를 조절함으로써 조절하는 것을 특징으로 하여 돌출부를 갖는 네거티브 홀을 형성하는 방법.
  6. 제5항에 있어서, 하부 절연층의 두께를 상부 절연층의 두께보다 더 두껍게 형성함으로서 상기 돌출부의 정점의 위치를 절연층의 높이의 1/2 이상으로 조절하는 것을 특징으로 하여 돌출부를 갖는 네거티브 홀을 형성하는 방법.
  7. 제4항에 있어서, 상부 절연층 및 하부 절연층의 에칭 속도를 기본 재료가 동일한 상부 및 하부 각 절연층에 다른 종류의 첨가물을 첨가하거나 동종의 첨가물의 첨가량을 다르게 하거나, 상부 및 하부 절연층의 재료를 서로 달리 함으로써 조절하는 것을 특징으로 하여 돌출부를 갖는 네거티브 홀을 형성하는 방법.
  8. 제7항에 있어서, 상부 절연층 및 하부 절연층의 재료가 한 층에는 실리콘 옥사이드에 PbO를 첨가하고 다른 층에는 TiO2를 첨가한 것이거나, 실리콘 옥사이드에 각각 TiO2를 서로 다른 양으로 첨가한 것이거나, 한 층은 실리콘 나이트라이드이고, 다른 층은 실리콘 옥사이드인 것을 특징으로 하여 돌출부를 갖는 네거티브 홀을 형성하는 방법.
  9. 제4항에 있어서, 상기 에칭 액이 물:불산:질산이 10 내지 40:1:1의 중량비로 혼합된 혼합 용액임을 특징으로 하여 돌출부를 갖는 네거티브 홀을 형성하는 방법.
  10. 기판; 상기 기판 위에 형성된 캐소드 전극; 상기 캐소드 전극 위에 형성된 하부 절연층; 상기 하부 절연층 위에 형성된 상부 절연층; 상기 상부 절연층 위에 형성된 게이트층; 상기 게이트 및 상부 절연층과 하부 절연층을 관통하며, 상부 절연층과 하부 절연층의 경계선상에 정점을 갖는 삼각형 단면 형상의 돌출부가 내주연을 따라 형성된 네거티브 홀; 및 상기 네거티브 홀 내에, 상기 캐소드 전극 위에 형성된 캐소드를 포함함을 특징으로 하는 FED용 캐소드 부.
  11. 제10항에 있어서, 상기 정점은 전체 절연층 높이의 1/2 이상인 곳에 위치하는 것을 특징으로 하는 FED용 캐소드 부.
  12. 제11항에 있어서, 상기 캐소드 전극의 재질은 ITO 이며, 상기 캐소드는 CNT 에미터인 것을 특징으로 하는 FED용 캐소드 부.
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