WO2009133891A1 - 縦型電界効果トランジスタ - Google Patents

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WO2009133891A1
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field effect
effect transistor
gate
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竹谷純一
宇野真由美
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国立大学法人大阪大学
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    • H10K10/462—Insulated gate field-effect transistors [IGFETs]
    • H10K10/491—Vertical transistors, e.g. vertical carbon nanotube field effect transistors [CNT-FETs]

Definitions

  • a semiconductor channel portion is extended between a source electrode and a drain electrode arranged in a pair of surface regions facing each other, and a conduction channel formed in the semiconductor channel portion is controlled by an electric field applied from the gate electrode.
  • the present invention relates to a vertical field effect transistor.
  • a vertical transistor is known as a field effect transistor capable of flowing a large current and realizing a high operation speed.
  • An example of the vertical transistor is shown in FIG. 10 (see, for example, cited document 1).
  • FIG. 10 is a cross-sectional view of a conventional vertical transistor.
  • This vertical transistor has a structure in which a drain electrode 31, a carrier moving layer 32, and a source electrode 33 are stacked on a substrate 30.
  • a gate electrode 35 is provided on the side of the carrier moving layer 32 with an insulating film 34 interposed therebetween.
  • a conduction channel formed in the carrier moving layer 32 is controlled by a control voltage applied to the gate electrode 35.
  • Such a vertical transistor has a structure in which a current flows in the vertical direction of the conductive layer, unlike a structure in which a current flows in the horizontal direction of the conductive layer in the case of a horizontal field effect transistor such as a conventional MOS transistor. Accordingly, the moving distance of the carrier can be shortened. That is, the channel length that is the current path of the transistor can be shortened to the thickness of the carrier moving layer 32. For this reason, even if a semiconductor having a low carrier mobility is used for the carrier moving layer 32, the FET has a high switching speed and a large on-state output current value.
  • the structure of the vertical transistor can be easily manufactured using a simple vapor deposition method or the like.
  • a plurality of lithography processes are required to form the source electrode, the channel, the drain electrode, and the gate electrode, whereas in this vertical transistor structure, the source electrode, the carrier moving layer (organic semiconductor) This is because the layer) and the drain electrode layer are sequentially laminated on the substrate.
  • the vertical transistor Since the vertical transistor has such characteristics, for example, it is more suitable as a control element (sometimes referred to as a switching element) for a light emitting layer such as an organic EL layer that requires high-speed response than a horizontal transistor. It is thought that
  • the above-described conventional vertical transistor improves the on-current value obtained compared to the horizontal transistor, it cannot be said that the on-state resistance value is sufficiently low, and there is a limit to the increase of the on-current amount. Therefore, for example, as an organic transistor for switching of all organic EL display pixels, it is difficult to obtain a sufficiently high on-off ratio necessary for high contrast.
  • An object of the present invention is to solve the above-described conventional problems, and to provide a vertical field effect transistor capable of increasing an on-state current amount and obtaining a high on-off ratio.
  • a vertical field effect transistor includes a source electrode and a drain electrode respectively disposed in a pair of opposed surface regions as elements forming a single field effect transistor element structure.
  • a plurality of semiconductor channel portions disposed between the pair of surface regions, each extending from the source electrode to the drain electrode, and a gate insulating portion disposed in contact with the plurality of semiconductor channel portions.
  • a gate electrode disposed in contact with the gate insulating portion and collectively applying an electric field to the plurality of semiconductor channel portions through the gate insulating portion, and when a gate voltage is applied to the gate electrode
  • an electric conduction path is collectively formed in each of the plurality of semiconductor channel portions by an electric field acting through the gate insulating portion.
  • the vertical field effect transistor having the above-described configuration, since the electric conduction path is formed in each of the plurality of semiconductor channel portions, it is possible to increase the cross-sectional area of the electric conduction path, thereby easily increasing the current amount. And a high on-off ratio can be obtained.
  • FIG. 1A is a plan view of the same vertical field effect transistor shown in a cross section along the line A1-A1 in FIG. 1A.
  • Sectional drawing of the vertical field effect transistor in Embodiment 2 is a plan view of the same vertical field effect transistor shown in a cross section along line B1-B1 in FIG.
  • Sectional drawing of the vertical field effect transistor in Embodiment 3 is a plan view of the same vertical field effect transistor shown in a cross section taken along line C1-C1 in FIG.
  • FIG. 4A Sectional drawing which shows the other structure of the cross section along the DD line
  • the perspective view which shows the process after the process of FIG. 5A of the manufacturing method The perspective view which shows the process after the process of FIG. 5B of the manufacturing method
  • the vertical field effect transistor of the present invention can take the following aspects based on the above configuration.
  • the gate insulating part can be made of an electrolyte.
  • an electrolyte for the gate insulating portion, an electric field can be easily applied to the semiconductor.
  • the gate insulating part is configured by a combination of a dielectric and an electrolyte, and when a gate voltage is applied to the gate electrode, an electric field acting through the electrolyte collectively causes each of the plurality of semiconductor channel parts.
  • An electric conduction path may be formed.
  • the gate electrode includes a plurality of distributed gate electrodes arranged in a distributed manner between the plurality of semiconductor channel portions, and when a gate voltage is applied to the gate electrode, the gate electrode An electric conduction path can be formed collectively in each of the plurality of semiconductor channel portions by an electric field acting through the electrolyte.
  • the gate insulating part is made of a dielectric
  • the gate electrode includes a plurality of distributed gate electrodes arranged in correspondence with each of the semiconductor channel parts, and a gate voltage is applied to the gate electrode.
  • an electric conduction path can be collectively formed in each of the plurality of semiconductor channel portions by an electric field acting via the dielectric from each of the distributed gate electrodes.
  • the gate insulating portion is interposed between the plurality of semiconductor channel portions to electrically isolate the semiconductor channel portions from each other.
  • the semiconductor channel part can be formed by molecular material growth by self-organization.
  • the plurality of semiconductor channel portions extending from the source electrode to the drain electrode are preferably formed using a substrate having an uneven surface (uneven substrate) as follows.
  • an insulating substrate having an uneven surface formed by a plurality of convex portions and concave portions between the convex portions is provided, and the gate electrode is provided on the uneven surface of the insulating substrate.
  • the gate insulating portion is formed by an insulating layer provided on the surface of the conductive layer, and the semiconductor channel portion is at least in the top region and the side wall surface region of the convex portion.
  • a semiconductor layer provided on the surface of the insulating layer continuously, and one of the source electrode and the drain electrode is in contact with the semiconductor layer on the surface of the insulating layer in each of the recesses.
  • a plurality of electrode layers provided on the top region in contact with the semiconductor layer definitive is connected can be configured which is formed by the top electrode layer serving as an integral electrode.
  • an insulating substrate having a concavo-convex surface formed by a plurality of convex portions and concave portions between the convex portions is provided, and the semiconductor channel portion is at least a top region of the convex portion.
  • a semiconductor layer provided on the surface of the insulating layer continuously over the side wall surface region, and one of the source electrode and the drain electrode is formed on the surface of the insulating layer in each of the recesses.
  • a plurality of electrode layers provided in contact with the semiconductor layer are connected to form a bottom electrode layer that functions as an integral electrode, and the other of the source electrode and the drain electrode is formed in a top region of each of the convex portions.
  • a plurality of electrode layers provided in contact with the semiconductor layer are connected to form a top electrode layer that functions as an integral electrode
  • the gate insulating portion includes at least Formed by an electrolyte layer provided in contact with the semiconductor layer formed on the surface of the side wall surface region of the convex portion, and the gate electrode is formed by an electrode for an electrolyte layer provided in contact with the electrolyte layer It can be set as the formed structure.
  • a conductive substrate having a concavo-convex surface formed by a plurality of convex portions and concave portions between the convex portions is provided, and the gate electrode is formed by the conductive substrate.
  • the gate insulating part is formed by an insulating layer provided on the concavo-convex surface of the conductive substrate, and the semiconductor channel part continuously extends over at least the top region and the side wall surface region of the convex part.
  • the electrode layer is connected to form a bottom electrode layer that functions as an integral electrode, and the other of the source electrode and the drain electrode is formed in the top region of each of the convex portions. It is connected to the plurality of electrode layers provided in contact with the conductive layer can be configured which is formed by the top electrode layer serving as an integral electrode.
  • the insulating substrate is preferably formed of a flexible material.
  • the insulating substrate is preferably formed of a resin.
  • the semiconductor layer is formed on at least a part of the surface of the concave portion continuously from the side wall surface region of the convex portion.
  • the top electrode layer and the bottom electrode layer are preferably formed on the upper surface of the semiconductor layer.
  • a comb shape comprising a plurality of streak-like protrusions arranged in parallel to each other on the surface of the substrate and a connecting part for connecting them at one end.
  • a raised region is provided, each of the streaky projections forms the convex portion, and each of a plurality of gaps between the streaky projections forms the concave portion, and the comb of the comb-shaped raised region
  • a bottom connection electrode portion that connects the plurality of bottom electrode layers formed for each of the plurality of recesses is formed in a region facing the tip of the tooth of the tooth, and in the region of the connection portion of the comb-shaped ridge region, It can be set as the structure in which the top connection electrode part which connects several top electrode layers was formed.
  • H / W ⁇ 0.3 is satisfied, where W is the width of the streak protrusion in the surface direction of the substrate and H is the height of the streak protrusion from the surface of the recess.
  • a plurality of island-shaped projections spaced from each other are provided on the surface of the substrate, and each of the island-shaped projections forms the plurality of projections.
  • the gap between the island-shaped protrusions may form the recess.
  • the semiconductor channel portion can be configured by an organic semiconductor.
  • a transistor array device can be configured by arranging a plurality of vertical field effect transistors having any of the above-described configurations.
  • FIG. 1A is a cross-sectional view of a vertical field effect transistor according to Embodiment 1
  • FIG. 1B is a plan view showing a cross section taken along line A1-A1 in FIG. 1A.
  • 1A shows a cross section taken along line A2-A2 in FIG. 1B.
  • FIG. 1A and 1B show elements forming a single vertical field effect transistor element structure.
  • the source electrode 1 and the drain electrode 2 are respectively disposed in a pair of surface regions facing each other.
  • a plurality of semiconductor channel portions 3 extending from the source electrode 1 to the drain electrode 2 are provided between the source electrode 1 and the drain electrode 2. That is, a group of semiconductor channel portions 3 is formed.
  • the semiconductor channel portion 3 is two-dimensionally arranged in a region in the plane of the source electrode 1 and the drain electrode 2.
  • the electrolyte 4 is interposed between the plurality of semiconductor channel portions 3 and functions as a gate insulating portion.
  • the electrolyte 4 electrically separates the plurality of semiconductor channel portions 3 from each other.
  • a gate electrode 5 is provided in contact with the electrolyte 4 which is a gate insulating portion.
  • the gate electrode 5 is disposed adjacent to the side of the semiconductor channel portion 3 and can apply an electric field to the plurality of semiconductor channel portions 3 collectively via the electrolyte 4.
  • an electric conduction path is collectively formed in each of the plurality of semiconductor channel portions 3. It is formed.
  • a gate voltage of about 0.5 V is applied, an electric double layer is formed near the surface of the electrolyte 4 in contact with the semiconductor channel portion 3. Due to the electric field effect due to the electric field applied to the electric double layer, a charge responsible for electric conductivity appears on the surface of the semiconductor channel portion 3 in contact with the electrolyte 2.
  • the electric double layer it is possible to apply a high electric field to the semiconductor channel portion 3 even with a small gate voltage, and accordingly, more carriers can be injected.
  • the conductivity can be controlled collectively for a plurality of electrical conduction paths.
  • an electric conduction path in each of the plurality of semiconductor channel portions 3, it is possible to substantially reduce electric power compared with a vertical field effect transistor having a conventional structure having only a single semiconductor channel portion in a single element.
  • the cross-sectional area of the conduction path is remarkably increased, and the amount of current flowing between the source electrode 1 and the drain electrode 2 can be greatly increased. Further, the current density in the region between the source electrode 1 and the drain electrode 2 is increased as compared with the conventional example.
  • an organic semiconductor such as a high molecular organic semiconductor, a low molecular organic semiconductor, or an organic semiconductor crystal, an inorganic semiconductor, an organic crystal, a charge transfer complex, a charge transfer complex crystal, a carbon nanotube, or the like is used. Can do.
  • polythiophene polymers such as poly-3-hexylthiophene (P3HT) and polybisdodecylthiophenylthienothiophene (pBTTT) can be used.
  • Low molecular organic semiconductors include (1) oligoacene molecules such as pentacene, tetracene and anthracene, (2) oligoacene derivative molecules such as rubrene, tetramethylpentacene, tetrachloropentacene, diphenylpentacene and TIPS pentacene, and (3) sexithiophene.
  • silicon, germanium, gallium arsenide, cadmium selenium, IGZO (indium gallium zinc oxide), IZO (indium zinc oxide), indium oxide, nickel oxide, zinc oxide, or the like can be used.
  • TTF TCNQ
  • BEDT-TTF TNQ
  • BEDT-TTF TNQ
  • BEDT-TTF 2I3, (BEDT-TTF) 2Cl3, etc.
  • the semiconductor channel portion 3 is preferably formed with a pitch of the order of several tens of nm to several hundreds of ⁇ m, it can be manufactured by the following method, for example.
  • a method is used in which a fine columnar structure for holding a semiconductor is produced and the semiconductor is attached to the surface of the columnar structure.
  • a fine structure such as a thick film resist (epoxy resin, acrylic resin, etc.), PDMS (polydimethylsiloxane), nanoimprint, alumina anodization, or the like can be used.
  • a spin coatable polymer such as the aforementioned P3HT (poly-3-hexylthiophene) can be used.
  • the crystal of the semiconductor channel portion 3 may be formed on the surface or the gap of the columnar structure.
  • a method of molding the semiconductor channel portion 3 using a stamp with a fine structure, a sacrificial material, or the like can be used.
  • the stamp material the same materials as those for the thick film resist, PDMS, nanoimprint substrate and the like described above can be used.
  • the structure of the semiconductor channel part 3 can be manufactured by pressing the stamp against the solution of the semiconductor channel part 3 to cure the material of the semiconductor channel part 3 and then removing the stamp.
  • the semiconductor channel portion 3 As yet another method of manufacturing the semiconductor channel portion 3, a method of forming a fine structure by self-organization of a semiconductor material can be used.
  • the semiconductor channel portion 3 is fabricated by material growth by self-organization such as electric field growth or nanowire fabrication, and the gate insulating portion is formed in contact with the semiconductor channel portion 3.
  • a material of the semiconductor channel portion 3 a material capable of material growth such as carbon nanotube or Si nanowire is used.
  • an ionic liquid As the electrolyte, an ionic liquid, an ionic liquid gel, a polymer electrolyte, a liquid electrolyte, a gel electrolyte, or the like can be used.
  • an ionic liquid As the electrolyte 4, an ionic liquid, an ionic liquid gel, a polymer electrolyte, a liquid electrolyte, a gel electrolyte, or the like can be used.
  • an ionic liquid As the electrolyte 4, an ionic liquid has a low viscosity and can be expected to have a high-speed response.
  • a sufficiently large current can be passed only by applying a low switching voltage (a voltage between the gate electrode, the source electrode and the drain electrode) to the gate electrode. Therefore, power consumption of the field effect transistor can be reduced.
  • the ionic liquid electrolyte exhibits a high capacitance even at a high frequency. That is, when an ionic liquid electrolyte is used for the gate insulating portion, it is possible to obtain a high frequency response by utilizing the high ionic conductivity inherent in the ionic liquid electrolyte.
  • the ionic liquid electrolyte is a liquid having a low viscosity at room temperature, it can be easily distributed in the space between the plurality of semiconductor channel portions 3 arranged two-dimensionally.
  • the adhesion between the surface of the organic semiconductor material is improved and the carrier mobility is high.
  • the carrier mobility can be 10 ⁇ 3 cm 2 / Vs.
  • a plurality of columnar structures are formed between the source electrode 1 and the drain electrode 2 by using a thick film resist made of an epoxy resin.
  • an epoxy resin for this purpose, for example, “SU-8”, “KMPR” manufactured by Kayaku Microchem Corporation can be used.
  • an ionic liquid electrolyte is filled around the columnar structure where the semiconductor layer is formed between the source electrode 1 and the drain electrode 2. Further, the vertical field effect transistor is completed by disposing the gate electrode 5 in contact with the electrolyte 4 (ionic liquid electrolyte) and not in contact with the source electrode 1, the drain electrode 2, and the P3HT semiconductor layer.
  • ⁇ is the mobility of the semiconductor
  • ne is the amount of charge accumulated per unit area at the interface between the semiconductor and the gate insulator, and is equal to the product of the electric double layer capacity of the ionic liquid electrolyte and the gate voltage.
  • ⁇ is a surface conductivity normalized to a square
  • ⁇ channel is a conductivity per channel formed of one semiconductor.
  • the number of semiconductors per 1 cm 2 is N.
  • the mobility ⁇ 10 ⁇ 1 cm 2 / Vs can be obtained with good reproducibility only when a thin film of some low molecular weight materials such as pentacene is formed by vacuum deposition. Since a polymer material can be easily formed by coating, it can be produced much more easily than a low molecular organic thin film by a vacuum deposition method, but it is difficult to obtain a mobility of 10 ⁇ 1 cm 2 / Vs with good reproducibility.
  • a polymer material having a mobility of about 10 ⁇ 3 cm 2 / Vs can obtain a sufficient amount of current as a control element for the light emitting layer of the organic EL display. It is possible. Therefore, a polymer material that is easier to manufacture can be used as a transistor for controlling the light emitting layer of an organic EL display.
  • Table 1 shows the result of comparing the characteristics of a planar field effect transistor using a conventional organic semiconductor and the vertical field effect transistor of the first embodiment.
  • a low molecular film by vacuum deposition is used as the semiconductor, and in this embodiment, P3HT is used as the semiconductor.
  • any of the source electrode, the drain electrode, and the P3HT semiconductor is effective to cover any of the source electrode, the drain electrode, and the P3HT semiconductor with a self-assembled monomolecular film or a polymer insulating film.
  • the amount of current on state plus -1V a negative gate voltage determined from the experimental results, when comparing the residual current of the off state without adding a gate voltage Vg, 10 4 times the off state in the on state The amount of current is obtained.
  • This on-off ratio is much larger than the on-off ratio of the conventional vertical transistor.
  • the gate insulating part can also be constituted by a combination of an electrolyte and a dielectric. Even in such a case, when a gate voltage is applied to the gate electrode, an electric conduction path can be easily formed in each of the plurality of semiconductor channel portions by an electric field acting through the electrolyte.
  • FIG. 2A is a cross-sectional view of the vertical field effect transistor according to Embodiment 2
  • FIG. 2B is a plan view showing a cross section taken along line B1-B1 in FIG. 2A.
  • 2A shows a cross section taken along line B2-B2 in FIG. 2B.
  • the same elements as those of the vertical field effect transistor according to the first exemplary embodiment illustrated in FIG. 1A are denoted by the same reference numerals, and description thereof is not repeated.
  • a dielectric 6 is used as a gate insulator.
  • the gate electrode is composed of a main gate electrode 7 and a plurality of distributed gate electrodes 7 a arranged in a distributed manner between the plurality of semiconductor channel portions 3. As shown in FIG. 2B, the gate terminal electrode 7 and the distributed gate electrode 7a are electrically connected by a gate connecting portion 7b.
  • the feature of the present embodiment is that, unlike the first embodiment, a dielectric is used instead of an electrolyte for the gate insulating portion.
  • a dielectric is used instead of an electrolyte for the gate insulating portion.
  • An electric field can be appropriately applied to each of the semiconductor channel portions 3 by the distributed gate electrode 7 a provided adjacent to each of the semiconductor channel portions 3.
  • an effect equivalent to that obtained when an electrolyte is used for the gate insulating portion can be obtained.
  • the configuration in which a plurality of distributed gate electrodes 7a as described above are provided may be applied when an electrolyte is used for the gate insulating portion as in the first embodiment. That is, when a gate voltage is applied to the gate electrode 7, an electric conduction path is formed collectively in each of the plurality of semiconductor channel portions 3 by an electric field that acts from each of the dispersed gate electrodes 7 a via the electrolyte. Is easily obtained. Thereby, the high-speed response can be further improved.
  • FIG. 3A is a cross-sectional view of the vertical field effect transistor according to Embodiment 3
  • FIG. 3B is a plan view showing a cross section taken along line C1-C1 in FIG. 3A.
  • 3A shows a cross section taken along line C2-C2 in FIG. 3B.
  • the same elements as those of the vertical field effect transistor according to the first exemplary embodiment illustrated in FIG. 1A are denoted by the same reference numerals, and description thereof is not repeated.
  • a feature of this embodiment is that a plurality of semiconductors 8 are formed by molecular material growth by self-organization. According to this configuration, the semiconductor 8 having a small cross-sectional area can be formed with high density. Thereby, it becomes easy to obtain a high current density with respect to the area of the source electrode 1.
  • FIG. 4A is a perspective view of a vertical field effect transistor according to Embodiment 4, and FIG. 4B is a cross-sectional view taken along line DD in FIG. 4A.
  • the configuration of the vertical field-effect transistor according to the second embodiment shown in FIGS. 2A and 2B is made more specific.
  • the insulating substrate 10 has a concavo-convex surface formed by a plurality of convex portions 10a and concave portions 10b between the convex portions 10a.
  • the plurality of convex portions 10 a are formed as a plurality of streak-like projections arranged in parallel to each other on the surface of the insulating substrate 10.
  • the plurality of convex portions 10a are connected at one end by a connecting portion 10c, and a comb-shaped raised region is formed by the convex portion 10a and the connecting portion 10c.
  • a conductive layer 11 is provided on the uneven surface of the insulating substrate 10 to form a gate electrode.
  • the conductive layer 11 is provided over all the surfaces of the top region, the side wall surface region, and the concave portion 10b of the convex portion 10a.
  • An insulating layer 12 is provided on the surface of the conductive layer 11 to form a gate insulating portion.
  • the insulating layer 12 is also provided over all the surfaces of the top region, the side wall surface region, and the recessed portion 10b of the convex portion 10a.
  • the semiconductor layer 13 is provided on the surface of the insulating layer 12 continuously over the top region and the side wall surface region of the convex portion 10a.
  • the semiconductor layer 13 is not formed on the surface of the insulating layer 12 in the region of the recess 10b.
  • a semiconductor channel portion is formed by the semiconductor layer 13.
  • a bottom electrode layer 14a is provided on the insulating layer 12 in each of the recesses 10b in contact with the semiconductor layer 13. Further, a bottom connection electrode portion 14b is formed in a region facing the tip of the comb teeth (convex portion 10a) in the comb-shaped raised region. The bottom connection electrode portion 14b electrically connects a plurality of bottom electrode layers 14a formed for each recess 10b. Thereby, the plurality of bottom electrode layers 14a function as an integral electrode, and form a source electrode or a drain electrode.
  • a top electrode layer 15a is provided in contact with the semiconductor layer 13 in the top region of each of the convex portions 10a. Moreover, the top connection electrode part 15b is formed in the area
  • the vertical field effect transistor having the above configuration operates in the same manner as shown in FIGS. 2A and 2B. That is, when a gate voltage is applied to the conductive layer 11, an electric field acts on the semiconductor layer 13 through the insulating layer 12 from the conductive layer 11 provided in the side wall surface region of each protrusion 10 a. Thereby, an electric conduction path is formed in each of the plurality of semiconductor layers 13. As a result, it is possible to control the conductivity based on the electric field effect due to the voltage applied to the conductive layer 11 collectively for a plurality of electrical conduction paths. By forming an electric conduction path in each of the plurality of semiconductor layers 13, the cross-sectional area of the substantial electric conduction path is remarkably increased, and the amount of current flowing between the source electrode and the drain electrode is greatly increased. Is possible.
  • the material of the insulating substrate 10 in this embodiment is not particularly limited, but a flexible insulating material, for example, a resin material such as an epoxy resin can be used. Thereby, it is suitable for constructing a driving transistor such as an organic EL display.
  • the semiconductor layer 13 only needs to be provided continuously over at least the top region and the side wall surface region of the convex portion 10a.
  • the semiconductor layer 13 may be formed as shown in FIG. 4C or 4D.
  • FIG. 4C shows an example in which the semiconductor layer 13 is formed on a part of the surface of the concave portion 10b continuously from the side wall surface region of the convex portion 10a.
  • FIG. 4D shows an example in which the semiconductor layer 13 is formed on the entire surface of the recess 10b.
  • FIG. 4B shows an example in which the bottom electrode layer 14a and the top electrode layer 15a are disposed on the top surface of the semiconductor layer 13, but a configuration in which the bottom electrode layer 14a and the top electrode layer 15a are disposed below the semiconductor layer 13 may be employed. That is, the bottom electrode layer 14a and the top electrode layer 15a may be formed on the surface of the insulating layer 12, and the semiconductor layer 13 may be formed thereon.
  • FIGS. 5A to 5E showing perspective views of the respective steps.
  • a comb-shaped ridge including a surface of an insulating substrate 10 made of, for example, an epoxy resin, a concavo-convex surface made up of a plurality of parallel convex portions 10a and concave portions 10b, and a connecting portion 10c Form a region. Any known method may be used to form the uneven surface.
  • a conductive layer 11 and an insulating layer 12 are sequentially formed over the entire surface of the insulating substrate 10.
  • the conductive layer 11 is composed of a laminated film of a Ti film and a Pt film, for example.
  • the film is formed by sequentially sputtering Ti and Pt.
  • the conductive layer 11 can be formed on the entire surface of the concavo-convex surface composed of the convex portions 10a and the concave portions 10b.
  • the insulating layer 12 a parylene film is formed by vapor deposition, for example. Thereby, the insulating layer 12 is formed on the entire surface of the conductive layer 11.
  • the semiconductor layer 13 is formed by obliquely depositing an organic semiconductor material from the lateral direction of the convex portion 10a, that is, the direction orthogonal to the longitudinal direction. Thereby, the semiconductor layer 13 is formed continuously over at least the top region and the side wall surface region of the convex portion 10a.
  • a bottom electrode layer 14a, a bottom connection electrode portion 14b, a top electrode layer 15a, and a top connection electrode portion 15b are formed by forming an Au film 16 by vacuum deposition.
  • the Au film 16 is not formed on the side surface of the convex portion 10a by performing vapor deposition strictly in the direction perpendicular to the surface of the insulating substrate 10, and the bottom electrode layer 14a, the bottom connection electrode portion 14b, and the top electrode layer. 15a and the top connection electrode portion 15b are formed to be electrically separated. Therefore, the bottom electrode layer 14a, the bottom connection electrode portion 14b, the top electrode layer 15a, and the top connection electrode portion 15b can be formed by a single deposition process.
  • FIG. 6 shows the results of measuring the transfer characteristics of the vertical field effect transistor produced on the flexible substrate (epoxy resin) in the fourth embodiment produced by the process as described above.
  • the horizontal axis represents the gate voltage Vg (V)
  • the vertical axis represents the drain ID current ( ⁇ A)
  • a sufficiently large current amount of about 1 A / cm 2 and a sufficiently large ON-OFF ratio of about 10 6 are obtained. Further, this performance was not impaired even when it was repeatedly bent 10 times or more in the lateral direction of FIG. 4C (bending radius 1 cm).
  • Table 2 shows the result of comparing the characteristics of a planar field effect transistor using a conventional organic semiconductor and the vertical field effect transistor of the fourth embodiment. Table 2 also shows the characteristics of the vertical field effect transistor having the structure shown in Embodiment 6 (FIG. 8) described later.
  • the convex part 10a is not restricted to a streak-like protrusion, It can also be formed as a several island-like protrusion part provided mutually spaced apart on the surface of the insulating substrate 10. FIG. In that case, the gap between the island-shaped protrusions forms a recess.
  • FIG. 7 is a cross-sectional view of a vertical field effect transistor according to the fifth embodiment.
  • This embodiment is an example of a configuration using an insulating substrate having a concavo-convex surface as in the fourth embodiment, and the overall structure is the same as that in the fourth embodiment shown in a perspective view in FIG. 4A. It is the same.
  • FIG. 7 shows a cross-sectional structure corresponding to the position along the line DD in FIG. 4A.
  • the principle of operation is the same as in Embodiment 1 shown in FIGS. 1A and 1B, and an electrolyte is used as the gate insulating portion.
  • the same elements as those of the vertical field effect transistor according to Embodiment 4 shown in FIGS. 4A and 4B are denoted by the same reference numerals, and the description is simplified.
  • the semiconductor layer 13 is directly provided on the uneven surface of the insulating substrate 10 to form a semiconductor channel portion.
  • a bottom electrode layer 14a is provided on the upper surface of the semiconductor layer 13 in each of the recesses 10b. Further, similarly to FIG. 4A, a bottom connection electrode portion 14b is formed in a region facing the tip of the convex portion 10a of the comb-shaped raised region. Accordingly, the plurality of bottom electrode layers 14a function as an integrated electrode, and form a source electrode or a drain electrode.
  • a top electrode layer 15 a is provided on the upper surface of the semiconductor layer 13 in the top region of each of the convex portions 10 a. Similarly to FIG. 4A, a top connection electrode portion 15b that connects the plurality of top electrode layers 15a is formed in the region of the connection portion 10c. Therefore, the plurality of top electrode layers 15a function as an integrated electrode, and form a drain electrode or a source electrode.
  • An electrolyte layer 17 is provided so as to cover the above-described elements formed on the uneven surface of the insulating substrate 10 to form a gate insulating portion.
  • An electrolyte layer electrode 18 is provided in contact with the electrolyte layer 17 to form a gate electrode.
  • the vertical field effect transistor having the above configuration operates in the same manner as shown in FIGS. 1A and 1B. That is, when a gate voltage is applied to the electrolyte layer electrode 18, an electric double layer is formed near the surface of the electrolyte layer 17 in contact with the semiconductor layer 13. It is easy to apply a high electric field to the semiconductor layer 13 by the electric field effect due to the electric field applied to the electric double layer. Thus, based on the electric field effect by the gate voltage applied to the electrolyte layer electrode 18, the conductivity can be controlled collectively for a plurality of electrical conduction paths.
  • the semiconductor layer 13 and the electrolyte layer 17 the same material as that shown in Embodiment Mode 1 can be used. Moreover, the semiconductor layer 13 should just be formed continuously over the top area
  • FIG. 8 is a cross-sectional view of a vertical field effect transistor according to the sixth embodiment.
  • the overall structure is the same as that in the fourth embodiment shown in a perspective view in FIG. 4A.
  • FIG. 8 shows a cross-sectional structure corresponding to the position along the line DD in FIG. 4A.
  • the same elements as those of the vertical field effect transistor according to Embodiment 4 shown in FIGS. 4A and 4B are denoted by the same reference numerals, and the description is simplified.
  • a conductive substrate 18 having an uneven surface is used instead of the insulating substrate 10 in the fourth embodiment.
  • the conductive substrate 18 has an uneven surface formed by a plurality of protrusions 18a and recesses 18b between the protrusions 18a.
  • a gate electrode is formed by the conductive substrate 18.
  • An insulating layer 19 is provided on the uneven surface of the conductive substrate 18 to form a gate insulating portion.
  • the semiconductor layer 13 is provided on the surface of the insulating layer 19 continuously over at least the top region and the side wall surface region of the convex portion 18a to form a semiconductor channel portion.
  • a bottom electrode layer 14a is provided on the upper surface of the semiconductor layer 13 in each of the recesses 10b. Further, similarly to FIG. 4A, a bottom connection electrode portion 14b is formed in a region facing the tip of the convex portion 10a of the comb-shaped raised region. Accordingly, the plurality of bottom electrode layers 14a function as an integrated electrode, and form a source electrode or a drain electrode.
  • a top electrode layer 15 a is provided on the upper surface of the semiconductor layer 13 in the top region of each of the convex portions 10 a. Similarly to FIG. 4A, a top connection electrode portion 15b that connects the plurality of top electrode layers 15a is formed in the region of the connection portion 10c. Therefore, the plurality of top electrode layers 15a function as an integrated electrode, and form a drain electrode or a source electrode.
  • the vertical field effect transistor having the above configuration operates in the same manner as shown in FIGS. 2A and 2B. That is, when a gate voltage is applied to the conductive substrate 18, an electric field acts on the semiconductor layer 13 from each convex portion 10 a via the insulating layer 19. Thereby, an electric conduction path is formed in each of the plurality of semiconductor layers 13. As a result, it is possible to control the conductivity based on the electric field effect caused by the voltage applied to the conductive substrate 18 collectively for a plurality of electrical conduction paths. By forming an electric conduction path in each of the plurality of semiconductor layers 13, the cross-sectional area of the substantial electric conduction path is remarkably increased, and the amount of current flowing between the source electrode and the drain electrode is greatly increased. Is possible.
  • FIG. 9 is a perspective view showing a part of the vertical field effect transistor array device according to the seventh embodiment.
  • a transistor array device is configured by arranging a large number of vertical FET elements 20 having a structure as shown in any of the above-described embodiments.
  • Such an array structure can be used, for example, for driving an organic EL element in an organic EL display.
  • the illustration of the organic EL element is omitted in FIG. 9 and the wiring is only conceptually shown, which is different from the actual structure.
  • a pixel is provided at each intersection of a plurality of power supply lines 21 and data lines 22 arranged in a matrix, and a vertical FET element 20 is arranged and connected for each organic EL element of each pixel (not shown).
  • each of the vertical FET elements 20 of the unit element has a comb-shaped raised region having a large number of stripe-like convex portions 10a arranged in parallel as shown in FIG. 4A.
  • the power supply line 21 is connected to a drain electrode 23 formed on the upper surface of the convex portion 10a. Further, although not shown, the data line 22 is connected to the gate electrode via a selection FET element. The source electrode of the vertical FET element 20 is connected to the organic EL element. Display data is supplied to the gate electrode of the vertical FET element 20 of the pixel selected by the selection FET element, and a current corresponding thereto is supplied to the organic EL element.
  • the vertical field effect transistor of the present invention as a transistor that supplies a drive current to at least the organic EL element, an organic EL display that exhibits a good display contrast can be obtained.
  • the vertical field effect transistor of the present invention can obtain a large current and a high on-off ratio, and is useful for an all organic EL display, an ultra-thin display, a flexible display, a high-density logic operation element, and the like.

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Abstract

　単一の電界効果トランジスタ素子構造を形成する要素として、互いに対向する対の面領域に各々配置されたソース電極１及びドレイン電極２と、対の面領域の間に配置され、各々がソース電極からドレイン電極に亘って延在する複数の半導体チャンネル部３と、複数の半導体チャンネル部に接して配置されたゲート絶縁部４と、ゲート絶縁部に接して配置され、ゲート絶縁部を介して複数の半導体チャンネル部に対して一括して電界を作用させるゲート電極５とを備え、ゲート電極にゲート電圧を印加したときに、ゲート絶縁部を介して作用する電界により複数の半導体チャンネル部の各々に一括して電気伝導経路が形成される。複数の半導体チャンネル部の各々に電気伝導経路が形成され、電流量を容易に増大させることが可能である。しかも、漏れ電流が低減して、高いオン－オフ比が得られる。

Description

縦型電界効果トランジスタ
　本発明は、互いに対向する対の面領域に配置されたソース電極とドレイン電極の間に半導体チャンネル部を延在させて、半導体チャンネル部に形成される伝導チャンネルをゲート電極から印加する電界により制御する縦型電界効果トランジスタに関する。
　大電流を流すことが可能で、高い動作速度の実現が可能な電界効果型トランジスタとして、縦型トランジスタが知られている。縦型トランジスタの一例を、図１０に示す（例えば引用文献１を参照）。図１０は、従来例の縦型トランジスタの断面図である。
　この縦型トランジスタは、基板３０上に、ドレイン電極３１、キャリヤ移動層３２、ソース電極３３が積層された構造を有する。キャリヤ移動層３２の側部（サイド）には、絶縁膜３４を介してゲート電極３５が設けられている。ゲート電極３５に印加する制御電圧により、キャリヤ移動層３２中に形成される伝導チャンネルが制御される。
　このような縦型トランジスタは、従来のＭＯＳトランジスタなどの横型電界効果型トランジスタの場合の、伝導層の水平方向に電流を流す構造と異なり、伝導層の垂直方向に電流を流す構造である。従って、キャリヤの移動距離を短くすることができる。すなわち、トランジスタの電流経路であるチャネル長を、キャリヤ移動層３２の厚さ程度に短くすることが可能である。このため、キャリヤ移動層３２にキャリヤ移動度の低い半導体を用いても、スイッチング速度が大きく、またオン状態の出力電流値の大きいＦＥＴとなる。
　また、上記縦型トランジスタの構造であれば、単純な蒸着法等を用いて容易に作製することができる。従来のＦＥＴではソース電極、チャネル、ドレイン電極、ゲート電極を形成するために複数回のリソグラフィー工程が必要であったのに対して、この縦型トランジスタ構造では、ソース電極、キャリヤ移動層（有機半導体層）、ドレイン電極層が基板上に順に積層されているからである。
　縦型トランジスタはこのような特徴を有しているため、例えば、高速応答性を要求される有機ＥＬ層などの発光層の制御素子（スイッチング素子と呼ぶ場合もある）として、横型トランジスタよりも適しているものと考えられている。
特開２００３－２８２８８４号公報
　上記従来の縦型トランジスタは、横型のトランジスタに対して、得られるオン電流値は向上するものの、オン状態の抵抗値が十分に低くなるとは言えず、オン電流量の増大には限界がある。そのため、例えば、全有機ＥＬディスプレイ画素のスイッチング用の有機トランジスタとしては、高いコントラストのために必要なオン－オフ比を十分に高く得ることが困難であった。
　本発明は、上記従来の課題を解決して、オン時の電流量を増大させ、また、高いオン－オフ比を得ることが可能な縦型電界効果トランジスタを提供することを目的とする。
　上記課題を解決するために、本発明の縦型電界効果トランジスタは、単一の電界効果トランジスタ素子構造を形成する要素として、互いに対向する対の面領域に各々配置されたソース電極及びドレイン電極と、前記対の面領域の間に配置され、各々が前記ソース電極から前記ドレイン電極に亘って延在する複数の半導体チャンネル部と、前記複数の半導体チャンネル部に接して配置されたゲート絶縁部と、前記ゲート絶縁部に接して配置され、前記ゲート絶縁部を介して前記複数の半導体チャンネル部に対して一括して電界を作用させるゲート電極とを備え、前記ゲート電極にゲート電圧を印加したときに、前記ゲート絶縁部を介して作用する電界により前記複数の半導体チャンネル部の各々に一括して電気伝導経路が形成されることを特徴とする。
　上記構成の縦型電界効果トランジスタによれば、複数の半導体チャンネル部の各々に電気伝導経路が形成されることにより、電気伝導経路の断面積を大きく取ることができるので、電流量を容易に増大させることができ、高いオン－オフ比を得ることができる。
　以上のような効果により、例えば、全有機ＥＬディスプレイ画素の駆動に用いた場合、スイッチング効率を格段に高めることができる。
実施の形態１における縦型電界効果トランジスタの断面図 図１ＡにおけるＡ１－Ａ１線に沿った断面で示した同縦型電界効果トランジスタの平面図 実施の形態２における縦型電界効果トランジスタの断面図 図２ＡにおけるＢ１－Ｂ１線に沿った断面で示した同縦型電界効果トランジスタの平面図 実施の形態３における縦型電界効果トランジスタの断面図 図３ＡにおけるＣ１－Ｃ１線に沿った断面で示した同縦型電界効果トランジスタの平面図 実施の形態４における縦型電界効果トランジスタの斜視図 図４ＡにおけるＤ－Ｄ線に沿った断面の構造を示す断面図 図４ＡにおけるＤ－Ｄ線に沿った断面の他の構造を示す断面図 図４ＡにおけるＤ－Ｄ線に沿った断面の更に他の構造を示す断面図 実施の形態４における縦型電界効果トランジスタの製造方法の工程を示す斜視図 同製造方法の図５Ａの工程の後の工程を示す斜視図 同製造方法の図５Ｂの工程の後の工程を示す斜視図 同製造方法の図５Ｃの工程の後の工程を示す斜視図 実施の形態４における縦型電界効果トランジスタの伝達特性を示す図 実施の形態５における縦型電界効果トランジスタの断面図 実施の形態６における縦型電界効果トランジスタの断面図 実施の形態７における縦型電界効果トランジスタアレイ装置の一部を示す斜視図 従来例の縦型トランジスタの断面図
　本発明の縦型電界効果トランジスタは、上記構成を基本として、以下のような態様を取ることができる。
　すなわち、前記ゲート絶縁部を電解質により構成することができる。ゲート絶縁部に電解質を用いることにより、半導体に対して容易に電界を作用させることができる。また、前記電解質としてイオン液体電解質を用いることが好ましい。それにより、特に高速応答性を向上させることが可能である。
　また、前記ゲート絶縁部が誘電体と電解質の組み合わせにより構成され、前記ゲート電極にゲート電圧を印加したときに、前記電解質を介して作用する電界により前記複数の半導体チャンネル部の各々に一括して電気伝導経路が形成される構成とすることができる。
　また、前記ゲート電極は、前記複数の半導体チャンネル部の間に分散して配置された複数の分散ゲート電極を含み、前記ゲート電極にゲート電圧を印加したときに、前記分散ゲート電極の各々から前記電解質を介して作用する電界により、前記複数の半導体チャンネル部の各々に一括して電気伝導経路が形成される構成とすることができる。
　また、前記ゲート絶縁部が誘電体により構成され、前記ゲート電極は、前記半導体チャンネル部の各々に対応させて分散して配置された複数の分散ゲート電極を含み、前記ゲート電極にゲート電圧を印加したときに、各々の前記分散ゲート電極から前記誘電体を介して作用する電界により、前記複数の半導体チャンネル部の各々に一括して電気伝導経路が形成される構成とすることができる。
　また、前記ゲート絶縁部は、前記複数の半導体チャンネル部の間に介在し、前記半導体チャンネル部の相互間を電気的に分離している構成とすることが好ましい。
　また、前記半導体チャンネル部は、自己組織化による分子材料成長により形成することができる。
　上記基本構成における、ソース電極からドレイン電極に亘って延在する複数の半導体チャンネル部は、以下のように、凹凸表面を有する基板（凹凸基板）を用いて形成されていることが好ましい。
　すなわち、凹凸基板を用いた第１の構成として、複数の凸部及び前記凸部間の凹部により形成された凹凸表面を有する絶縁基板を備え、前記ゲート電極は、前記絶縁基板の前記凹凸表面上に設けられた導電層により形成され、前記ゲート絶縁部は、前記導電層の表面上に設けられた絶縁層により形成され、前記半導体チャンネル部は、少なくとも前記凸部の頂部領域及び側壁面領域に亘って連続して前記絶縁層の表面上に設けられた半導体層により形成され、前記ソース電極及び前記ドレイン電極の一方は、前記凹部の各々における前記絶縁層の表面上に前記半導体層と接触させて設けられた複数の電極層が接続されて一体の電極として機能する底部電極層により形成され、前記ソース電極及び前記ドレイン電極の他方は、前記凸部の各々における頂部領域に前記半導体層と接触させて設けられた複数の電極層が接続されて一体の電極として機能する頂部電極層により形成された構成とすることができる。
　また、凹凸基板を用いた第２の構成として、複数の凸部及び前記凸部間の凹部により形成された凹凸表面を有する絶縁基板を備え、前記半導体チャンネル部は、少なくとも前記凸部の頂部領域及び側壁面領域に亘って連続して前記絶縁層の表面上に設けられた半導体層により形成され、前記ソース電極及び前記ドレイン電極の一方は、前記凹部の各々における前記絶縁層の表面上に前記半導体層と接触させて設けられた複数の電極層が接続されて一体の電極として機能する底部電極層により形成され、前記ソース電極及び前記ドレイン電極の他方は、前記凸部の各々における頂部領域に前記半導体層と接触させて設けられた複数の電極層が接続されて一体の電極として機能する頂部電極層により形成され、前記ゲート絶縁部は、少なくとも前記凸部の側壁面領域の表面上に形成された前記半導体層に接触させて設けられた電解質層により形成され、前記ゲート電極は、前記電解質層と接触して設けられた電解質層用電極により形成された構成とすることができる。
　また、凹凸基板を用いた第３の構成として、複数の凸部及び前記凸部間の凹部により形成された凹凸表面を有する導電性基板を備え、前記ゲート電極は、前記導電性基板により形成され、前記ゲート絶縁部は、前記導電性基板の前記凹凸表面上に設けられた絶縁層により形成され、前記半導体チャンネル部は、少なくとも前記凸部の頂部領域及び側壁面領域に亘って連続して前記絶縁層の表面上に設けられた半導体層により形成され、前記ソース電極及び前記ドレイン電極の一方は、前記凹部の各々における前記絶縁層の表面上に前記半導体層と接触させて設けられた複数の電極層が接続されて一体の電極として機能する底部電極層により形成され、前記ソース電極及び前記ドレイン電極の他方は、前記凸部の各々における頂部領域に前記半導体層と接触させて設けられた複数の電極層が接続されて一体の電極として機能する頂部電極層により形成された構成とすることができる。
　また、上記凹凸基板を用いたいずれかの構成において、前記絶縁基板が可撓性を有する材質により形成されることが好ましい。特に、前記絶縁基板が樹脂により形成されることが好ましい。
　また、上記凹凸基板を用いたいずれかの構成において、前記半導体層が前記凸部の側壁面領域から連続して前記凹部の表面上の少なくとも一部にも形成されることが好ましい。
　また、前記頂部電極層および前記底部電極層が前記半導体層の上面に形成されることが好ましい。
　また、上記凹凸基板を用いたいずれかの構成において、前記基板の面上に互いに平行に配列された複数本の筋状突起部とそれらを一方の端部で連結する連結部とからなる櫛型隆起領域が設けられて、前記筋状突起部の各々が前記凸部を形成し、前記筋状突起部の相互間の複数の間隙の各々が前記凹部を形成し、前記櫛型隆起領域の櫛の歯の先端に対向する領域に、複数の前記凹部毎に形成された複数の前記底部電極層を連結する底部連結電極部が形成され、前記櫛型隆起領域の前記連結部の領域に、前記複数の頂部電極層を連結する頂部連結電極部が形成された構成とすることができる。
　この場合、前記基板の面方向における前記筋状突起部の幅をＷ、前記筋状突起部同士の間隔をＳとすると、Ｓ／Ｗ≦１０の条件を満たすことが好ましい。
　前記基板の面方向における前記筋状突起部の幅をＷ、前記筋状突起部の前記凹部表面からの高さをＨとすると、Ｈ／Ｗ≧０．３の条件を満たすことが好ましい。
　また、上記凹凸基板を用いたいずれかの構成において、前記基板の面上に互いに離間した複数の島状突起部が設けられて、前記島状突起部の各々が前記複数の凸部を形成し、前記島状突起部の相互間の間隙が前記凹部を形成する構成とすることができる。
　上記いずれかの構成において、前記半導体チャンネル部は、有機半導体により構成することができる。
　また、上記いずれかの構成の縦型電界効果トランジスタを複数個配列して、トランジスタアレイ装置を構成することができる。
　以下、本発明の実施形態について、図面を参照しながら説明する。
　（実施の形態１）
　図１Ａは、実施の形態１における縦型電界効果トランジスタの断面図、図１Ｂは、図１ＡにおけるＡ１－Ａ１線に沿った断面で示した平面図である。なお、図１Ａは、図１ＢにおけるＡ２－Ａ２線に沿った断面を示す。
　図１Ａ及び図１Ｂは、単一の縦型電界効果トランジスタ素子構造を形成する要素を示したものである。ソース電極１とドレイン電極２は、互いに対向する対の面領域に各々配置されている。ソース電極１とドレイン電極２の間には、ソース電極１からドレイン電極２に亘って延在する複数の半導体チャンネル部３が設けられている。すなわち、半導体チャンネル部３の群が形成されている。図１Ｂに示すように、半導体チャンネル部３は、ソース電極１及びドレイン電極２の面内の領域に２次元的に配置されている。
　複数の半導体チャンネル部３の間には電解質４が介在し、ゲート絶縁部として機能する。また、電解質４は、複数の半導体チャンネル部３を相互に電気的に分離している。ゲート絶縁部である電解質４に接して、ゲート電極５が設けられている。ゲート電極５は、半導体チャンネル部３の側方に隣接して配置され、電解質４を介して複数の半導体チャンネル部３に対して一括して電界を作用させることができる。
　すなわち、ソース電極１またはドレイン電極２とゲート電極５の間にゲート電圧が印加され、半導体チャンネル部３に電界が作用したときに、複数の半導体チャンネル部３の各々に一括して電気伝導経路が形成される。例えば、０．５Ｖ程度のゲート電圧を加えると、電解質４の半導体チャンネル部３に接する表面付近に、電気二重層が形成される。電気二重層にかかる電界による電界効果によって、半導体チャンネル部３の電解質２に接する表面に電気伝導性を担う電荷が現れる。電気二重層を利用することによって、小さいゲート電圧でも、半導体チャンネル部３に高い電界をかけることが可能になり、それに伴ってより多くのキャリアの注入が可能になる。
　このように、ゲート電極５に印加する電圧による電界効果に基づき、複数の電気伝導経路について一括して伝導度を制御することができる。複数の半導体チャンネル部３の各々に電気伝導経路が形成されることにより、単一の素子内に単一の半導体チャンネル部しか持たない従来構造の縦型電界効果トランジスタと比べて、実質的な電気伝導経路の断面積が格段に増大し、ソース電極１とドレイン電極２の間を流れる電流量を大幅に増大させることが可能である。また、ソース電極１とドレイン電極２の間の領域における電流密度が、従来例に比べて増大する。
　上記構成において、半導体チャンネル部３としては、高分子有機半導体、低分子有機半導体、有機半導体結晶等の有機半導体、無機半導体、有機結晶、電荷移動錯体、電荷移動錯体結晶、カーボンナノチューブ等を用いることができる。
　高分子有機半導体としては、ポリ３ヘキシルチオフェン（Ｐ３ＨＴ）、ポリビスドデシルチオフェニルチエノチオフェン（ｐＢＴＴＴ）などのポリチオフェン高分子等を用いることができる。
　低分子有機半導体としては、（１）ペンタセン、テトラセン、アントラセン、などオリゴアセン分子、（２）ルブレン、テトラメチルペンタセン、テトラクロロペンタセン、ジフェニルペンタセン、ＴＩＰＳペンタセンなどのオリゴアセン誘導体分子、（３）セクシチオフェンなどオリゴチオフェン分子及びその誘導体分子、（４）ＴＣＮＱ（７，７，８，８－テトラシアノキノジメタン）及びその誘導体分子、（５）ＴＴＦ（１，４，５，８－テトラチアフルバレン）及びその誘導体分子、（６）ペリレン及びその誘導体分子、（７）ピレン及びその誘導体分子、（８）Ｃ６０などフラーレン分子及びその誘導体分子、（９）フタロシアニン及び銅フタロシアニンなどのメタルフタロシアニン分子及びその誘導体分子、（１０）ポルフィリン及び亜鉛ポルフィリンや鉄ポルフィリンなどのメタルポルフィリン分子及びその誘導体分子、（１１）ＢＥＤＴ－ＴＴＦ（ビスエチレンジチオテトラチオフルバレン）及びその誘導体分子、（１２）ＤＮＴＴ（ジナフトチエノチオフェン）及びその誘導体分子、（１３）ＢＴＢＴ（ベンゾチエノベンゾチオフェン）及びその誘導体分子、等を用いることができる。
　無機半導体としては、シリコン、ゲルマニウム、ガリウムヒ素、カドミウムセレン、ＩＧＺＯ（インジウムガリウム亜鉛酸化物）、ＩＺＯ（インジウム亜鉛酸化物）、酸化インジウム、酸化ニッケル、酸化亜鉛等を用いることができる。
　電荷移動錯体としては、（ＴＴＦ）（ＴＣＮＱ）、（ＢＥＤＴ－ＴＴＦ）（ＴＣＮＱ）、（ＢＥＤＴ－ＴＴＦ）２Ｉ３、（ＢＥＤＴ－ＴＴＦ）２Ｃｌ３等を用いることができる。
　半導体チャンネル部３は、数１０ｎｍ～数１００μｍオーダーのピッチで形成されることが好ましいので、例えば、以下のような方法により作製することができる。
　すなわち、半導体を保持するための微細な柱状構造を作製し、柱状構造の表面に半導体を付着させる方法を用いる。柱状構造としては厚膜レジスト（エポキシ樹脂、アクリル樹脂等）、ＰＤＭＳ（ポリジメチルシロキサン）、ナノインプリント、アルミナ陽極酸化等により作製したナノ構造体等の微細な構造体を用いることができる。半導体材料として、既述のＰ３ＨＴ（ポリ－３－ヘキシルチオフェン）等の、スピンコート可能なポリマーを用いることができる。または、柱状構造の表面或いは間隙に半導体チャンネル部３の結晶を作製してもよい。
　或いは、半導体チャンネル部３の別の作製方法として、微細構造を作製したスタンプや犠牲材料等を用いて半導体チャンネル部３を成型する方法をとることができる。スタンプの材料としては、既述の厚膜レジスト、ＰＤＭＳ、ナノインプリント基板等と同じ材料を用いることができる。半導体チャンネル部３の溶液にスタンプを押し当て、半導体チャンネル部３の材料を硬化させた後、スタンプを取り去ることによって半導体チャンネル部３の構造を作製することができる。
　半導体チャンネル部３の更に別の作製方法として、半導体材料の自己組織化により微細構造を形成する方法を用いることができる。この場合は、電界成長法やナノワイヤ作製等の自己組織化による材料成長により半導体チャンネル部３を作製し、半導体チャンネル部３に接してゲート絶縁部を形成する。半導体チャンネル部３の材料としては、カーボンナノチューブや、Ｓｉナノワイヤなど材料成長が可能なものを用いる。
　また、電解質としては、イオン液体、イオン液体ゲル、ポリマー電解質、液体電解質、ゲル状電解質などを使用できる。特に、電解質４としてイオン液体を用いることが望ましい。イオン液体は、粘度が低く、高速応答が期待できる。
　すなわち、イオン液体電解質をゲート絶縁部に用いると、低いスイッチング電圧（ゲート電極とソース電極及びドレイン電極の間の電圧）をゲート電極に印加するだけで、充分に大きな電流を流す事ができる。したがって、電界効果トランジスタの消費電力を低減することができる。
　また、イオン液体電解質の性質を用いることで、高い周波数応答性、高いイオン伝導度を実現することができる。イオン液体電解質は、高い周波数でも高い静電容量を示す。すなわち、ゲート絶縁部にイオン液体電解質を用いると、イオン液体電解質が本来有する高いイオン伝導度を利用することで、高い周波数応答性を得ることが可能になる。
　また、イオン液体電解質は、室温では粘度の低い液体であるため、２次元的に配列された複数の半導体チャンネル部３の間の空間に、容易に分布させることが可能である。また、有機半導体材料の表面との間の密着性がよくなり、キャリア移動度が高い。特にイオン液体電解質として、ＥＭＩ（ＣＦ３ＳＯ２）２Ｎを用いた場合、キャリア移動度を１０－３ｃｍ２／Ｖｓとすることができる。
　ここで、本実施の形態における、イオン液体電解質を用いた縦型電界効果トランジスタを作製する方法の一例について説明する。半導体チャンネル部３として、有機半導体であるＰ３ＨＴすなわちポリ３ヘキシルチオフェンを用い、電解質４として、イオン液体電解質であるＥＭＩ（ＣＦ３ＳＯ２）２Ｎを用いた場合を示す。
　まず、ソース電極１とドレイン電極２の間に、エポキシ樹脂からなる厚膜レジストによって、複数の柱状構造を形成する。このためのエポキシ樹脂としては、例えば、「化薬マイクロケム」社の「ＳＵ－８」、「ＫＭＰＲ」等を用いることができる。
　次に、ソース電極１とドレイン電極２の間の、複数の柱状構造が形成された領域の内部に、Ｐ３ＨＴをトルエン或いはクロロホルムに溶解した溶液を流し込み、乾燥させることによって、エポキシ樹脂の柱状構造の各々の周囲にＰ３ＨＴ半導体層を形成する。
　次に、ソース電極１とドレイン電極２の間の、半導体層が形成された柱状構造の周囲にイオン液体電解質を充填する。更に、ゲート電極５を、電解質４（イオン液体電解質）に接し、ソース電極１とドレイン電極２とＰ３ＨＴ半導体層には接しないように配置することによって、縦型電界効果トランジスタを完成させる。
　このようにして作製された縦型電界効果トランジスタにおいて、ゲート電圧Ｖｇを負に加えていくに従って、正の伝導性電荷がＰ３ＨＴ有機半導体に次第に蓄積し、ソース電極１とドレイン電極２の間に流れる電流の測定値が増大していく電界効果が現れる。ゲート電圧に対してソース電極１とドレイン電極２の間に流れる電流の測定値が増大していく際の増加率からキャリアの移動度μを求めると、約１０－３ｃｍ２／Ｖｓであった。
　例えば、有機ＥＬディスプレイの発光層の制御素子として設けられるトランジスタの場合、５０μｍ×５０μｍ程度の大きさの１ピクセル当り１μＡ程度の電流量を得ることが要求される。電流密度に換算すると、４０ｍＡ／ｃｍ２となる。この電流量を得るためには、従来の有機半導体の電界効果トランジスタの場合、Ｖｄ＝１０Ｖ程度必要である。
　これに対して、本実施の形態の縦型電界効果トランジスタの場合に得られる電流量について、以下に概算する。
　まず、μ＝１０－３ｃｍ２／Ｖｓ、ｎｅ＝６μＦ／ｃｍ２×１Ｖ＝６μＣ／ｃｍ２とすれば、σ＝ｎｅ・μ＝６×１０－９Ｓである。半導体が円筒形で半径と高さが同じであれば、σｃｈａｎｎｅｌ＝σ×２π＝３８×１０－９／ｃｈａｎｎｅｌとなる。
　μは半導体の移動度、ｎｅは半導体とゲート絶縁体の界面において単位面積あたりに蓄積される電荷量であって、イオン液体電解質の電気二重層容量とゲート電圧の積に等しい。σは、正方形に規格化された面伝導度、σｃｈａｎｎｅｌは、半導体１個で形成されるチャンネルあたりの伝導度である。
　ここで、１ｃｍ２当りの半導体の個数をＮ個とする。半導体の断面直径φ＝５μｍの場合、半導体を５μｍ間隔で並べると、Ｎ＝１０００×１０００＝１０６／ｃｍ２であり、Ｎσｃｈａｎｎｅｌ＝３．８×１０－２Ｓ／ｃｍ２となる。Ｖｄ＝１Ｖとすると、Ｉｄ＝３８ｍＡ／ｃｍ２となる。
　以上のように、この縦型電界効果トランジスタによれば、Ｖｄ＝１Ｖの低電圧条件でも既に、有機ＥＬディスプレイの発光層の制御素子として設けられるトランジスタに要求される電流密度、４０ｍＡ／ｃｍ２と同等の特性が得られる。従って、Ｖｄ＝１０Ｖ程度を必要とする従来の有機半導体の電界効果トランジスタと比べて、トランジスタ素子の消費電力を大幅に低減し、高効率化が可能である。
　また、比較対象として従来例の有機半導体を用いた平面状電界効果トランジスタを検討すると、有機ＥＬディスプレイの発光層の制御素子として設けられる場合、移動度μ＝０．１～１ｃｍ２／Ｖｓ程度の材料を用いなければ、１ピクセル当り１μＡ程度の電流量を得ることが困難である。
　しかし、現在の有機材料において、再現性よく移動度μ＝１０－１ｃｍ２／Ｖｓを得られるのは、ペンタセンなどの一部の低分子材料を真空蒸着法によって薄膜形成する場合に限られる。高分子材料は、容易に塗布によって形成できるので、真空蒸着法による低分子有機薄膜よりもはるかに簡便に作製できるが、移動度１０－１ｃｍ２／Ｖｓを再現性よく得るのは難しい。
　これに対して、本実施の形態の縦型電界効果トランジスタの場合、移動度１０－３ｃｍ２／Ｖｓ程度の高分子材料でも、有機ＥＬディスプレイの発光層の制御素子として十分な電流量を得ることが可能である。従って、より作製が簡単な高分子材料を、有機ＥＬディスプレイの発光層の制御用トランジスタとして用いることができる。
　従来型の有機半導体を用いた平面状電界効果トランジスタと、本実施の形態１の縦型電界効果トランジスタの特性を比較した結果を、表１に示す。従来例の場合は半導体として真空蒸着による低分子膜が使用され、本実施の形態の場合は半導体としてＰ３ＨＴが使用された例である。電流密度は、Ｖｄ＝１Ｖ、Ｖｇ＝１Ｖの条件で測定した結果である。
Figure JPOXMLDOC01-appb-T000001
 　なお、上記構成の本実施の形態の縦型電界効果トランジスタにおいて、イオン液体が、ソース電極、ドレイン電極、及びＰ３ＨＴ半導体に直接接すると、ゲート電極とソース電極、ゲート電極とドレイン電極の間に漏れ電流が生じて、消費電力が増大してしまうことがある。
　この問題を低減するためには、ソース電極、ドレイン電極、Ｐ３ＨＴ半導体のいずれかを自己組織化単分子膜やポリマー絶縁膜などによって被覆することが有効である。
　また、φ＝２５０ｎｍの場合、直径が１／２０のサイズになるので、高さが１／５の１μｍであればｆｉｇｕｒｅ　ｏｆ　ｍｅｒｉｔは１００倍になる。その結果、Ｎ＝１０８／ｃｍ２、Ｎσｃｈａｎｎｅｌ＝３．８Ｓ／ｃｍ２となる。Ｖｄ＝１Ｖとすると、Ｉｄ＝３．８Ａ／ｃｍ２となる。
　このように、φ＝２５０ｎｍであれば、有機ＥＬディスプレイの発光層の制御素子として設けられるトランジスタに要求される電流密度、４０ｍＡ／ｃｍ２に対して、はるかに大きい電流密度が得られる。
　また、Ｖｄ＝０．１Ｖ、Ｖｇ＝０．１Ｖで、Ｉｄ＝４０ｍＡ／ｃｍ２程度となるので、同じ電流密度を得るためのドレイン電圧を大幅に小さくすることができる。従って、トランジスタ素子の消費電力を低減し、高効率化することができる。
　また、実験結果から求めた負のゲート電圧を－１Ｖ加えたオン状態の電流量と、ゲート電圧Ｖｇを加えないオフ状態の残留電流量を比較すると、オン状態ではオフ状態に対して１０４倍の電流量が得られている。このオン－オフ比は、従来例の縦型トランジスタのオン－オフ比と比べて、格段に大きい。
　なお、電解質と誘電体の組み合わせによりゲート絶縁部を構成することもできる。その場合でも、ゲート電極にゲート電圧を印加したときに、電解質を介して作用する電界により、複数の半導体チャンネル部の各々に容易に一括して電気伝導経路を形成することができる。
　（実施の形態２）
　図２Ａは、実施の形態２における縦型電界効果トランジスタの断面図、図２Ｂは、図２ＡにおけるＢ１－Ｂ１線に沿った断面で示した平面図である。なお、図２Ａは、図２ＢにおけるＢ２－Ｂ２線に沿った断面を示す。また、図１Ａに示した実施の形態１における縦型電界効果トランジスタと同一の要素については、同一の参照符号を付して、説明の繰り返しを省略する。
　本実施の形態では、実施の形態１においてゲート絶縁部として用いられた電解質４に代えて、ゲート絶縁体として誘電体６が用いられる。併せて、ゲート電極は、主ゲート電極７と、複数の半導体チャンネル部３の間に分散して配置された複数の分散ゲート電極７ａから構成される。図２Ｂに示すように、ゲート端子電極７と分散ゲート電極７ａの間は、ゲート連結部７ｂにより電気的に接続されている。
　この構成によれば、主ゲート電極７にゲート電圧を印加したときに、各々の分散ゲート電極７ａから誘電体６を介して半導体チャンネル部３に電界が作用し、それにより、複数の半導体チャンネル部３の各々に電気伝導経路が形成される。その結果、実施の形態１と同様、複数の電気伝導経路について一括して、主ゲート電極７に印加する電圧による電界効果に基づき伝導度を制御することが可能となる。複数の半導体チャンネル部３の各々に電気伝導経路が形成されることにより、実質的な電気伝導経路の断面積が格段に増大し、ソース電極１とドレイン電極２の間を流れる電流量を大幅に増大させることが可能である。また、ソース電極１とドレイン電極２の間の半導体チャンネル領域における電流密度が、従来例に比べて増大する。
　本実施の形態の特徴は、実施の形態１と異なり、ゲート絶縁部に電解質ではなく誘電体を用いることである。この場合、電解質の場合に得られるべき機能を補償する必要があり、そのために、複数の半導体チャンネル部３の間に分散して配置された複数の分散ゲート電極７ａを用いる。半導体チャンネル部３の各々に隣接して設けられた分散ゲート電極７ａにより、半導体チャンネル部３の各々に適切に電界を作用させることが可能になる。その結果、ゲート絶縁部に電解質を用いた場合と同等の効果を得ることができる。
　なお、上述のような複数の分散ゲート電極７ａを設ける構成は、実施の形態１のようにゲート絶縁部に電解質を用いた場合に適用してもよい。すなわち、ゲート電極７にゲート電圧を印加したときに、分散ゲート電極７ａの各々から電解質を介して作用する電界により、複数の半導体チャンネル部３の各々に一括して電気伝導経路が形成される効果が容易に得られる。それにより、高速応答性を更に向上させることができる。
　（実施の形態３）
　図３Ａは、実施の形態３における縦型電界効果トランジスタの断面図、図３Ｂは、図３ＡにおけるＣ１－Ｃ１線に沿った断面で示した平面図である。なお、図３Ａは、図３ＢにおけるＣ２－Ｃ２線に沿った断面を示す。また、図１Ａに示した実施の形態１における縦型電界効果トランジスタと同一の要素については、同一の参照符号を付して、説明の繰り返しを省略する。
　本実施の形態の特徴は、複数の半導体８が、自己組織化による分子材料成長により形成されたものであることである。この構成によれば、小断面積の半導体８を高密度に形成することが可能である。それにより、ソース電極１の面積に対して、高い電流密度を得ることが容易になる。
　例えば、φ＝２５０ｎｍ、高さが１／５の１μｍであれば、実施の形態１に示した計算例と同じく、Ｎ＝１０８／ｃｍ２、Ｎσｃｈａｎｎｅｌ＝３．８Ｓ／ｃｍ２となる。Ｖｄ＝１Ｖとすると、Ｉｄ＝３．８Ａ／ｃｍ２となる。
　このように、φ＝２５０ｎｍであれば、有機ＥＬディスプレイの発光層の制御素子として設けられるトランジスタに要求される電流密度、４０ｍＡ／ｃｍ２に対して、はるかに大きい電流密度が得られる。
　また、Ｖｄ＝０．１Ｖ、Ｖｇ＝０．１Ｖで、Ｉｄ＝４０ｍＡ／ｃｍ２程度となるので、同じ電流密度を得るためのドレイン電圧を大幅に小さくすることができる。従って、トランジスタ素子の消費電力を低減し、高効率化することができる。
　（実施の形態４）
　図４Ａは、実施の形態４における縦型電界効果トランジスタの斜視図、図４Ｂは、図４ＡにおけるＤ－Ｄ線に沿った断面図である。本実施の形態は、図２Ａ、図２Ｂに示した実施の形態２における縦型電界効果トランジスタの構成を、更に具体的にしたものである。実施の形態２の基本構成における、ソース電極１からドレイン電極２に亘って延在する複数の半導体チャンネル部３、ゲート絶縁部として機能する誘電体６、分散ゲート電極７ａ等を含む構造が、凹凸表面を有する絶縁基板１０を用いて形成される。
　絶縁基板１０は、複数の凸部１０ａ、及びそれら凸部１０ａ間の凹部１０ｂにより形成された凹凸表面を有する。複数の凸部１０ａは、絶縁基板１０の面上に互いに平行に配列された複数本の筋状突起部として形成されている。複数の凸部１０ａは、一方の端部で連結部１０ｃにより連結されて、凸部１０ａと連結部１０ｃにより櫛型隆起領域が形成されている。
　絶縁基板１０の凹凸表面上に導電層１１が設けられて、ゲート電極を形成している。導電層１１は、凸部１０ａの頂部領域、側壁面領域、及び凹部１０ｂの領域の全ての面に亘って設けられている。また、導電層１１の表面上に絶縁層１２が設けられて、ゲート絶縁部を形成している。絶縁層１２も、凸部１０ａの頂部領域、側壁面領域、及び凹部１０ｂの領域の全ての面に亘って設けられている。
　凸部１０ａの頂部領域及び側壁面領域に亘って連続して、絶縁層１２の表面上に半導体層１３が設けられている。凹部１０ｂの領域の絶縁層１２の表面には、半導体層１３が形成されていない。半導体層１３により、半導体チャンネル部が形成される。
　凹部１０ｂの各々における絶縁層１２の上部に、半導体層１３と接触させて底部電極層１４ａが設けられている。また、櫛型隆起領域の櫛の歯（凸部１０ａ）の先端に対向する領域に、底部連結電極部１４ｂが形成されている。底部連結電極部１４ｂは、凹部１０ｂ毎に形成された複数の底部電極層１４ａを電気的に接続する。それにより、複数の底部電極層１４ａは一体の電極として機能し、ソース電極またはドレイン電極を形成する。
　凸部１０ａの各々における頂部領域には、半導体層１３と接触させて頂部電極層１５ａが設けられている。また、連結部１０ｃの領域に、頂部連結電極部１５ｂが形成されている。頂部連結電極部１５ｂは、凸部１０ａ毎に形成された複数の頂部電極層１５ａを、電気的に互いに接続する。それにより、複数の頂部電極層１５ａは一体の電極として機能し、ドレイン電極またはソース電極を形成する。
　以上の構成を有する縦型電界効果トランジスタは、図２Ａ、図２Ｂに示したものと同様に動作する。すなわち、導電層１１にゲート電圧を印加したときに、各々の凸部１０ａの側壁面領域に設けられた導電層１１から絶縁層１２を介して半導体層１３に電界が作用する。それにより、複数の半導体層１３の各々に電気伝導経路が形成される。その結果、複数の電気伝導経路について一括して、導電層１１に印加する電圧による電界効果に基づき伝導度を制御することが可能となる。複数の半導体層１３の各々に電気伝導経路が形成されることにより、実質的な電気伝導経路の断面積が格段に増大し、ソース電極とドレイン電極の間を流れる電流量を大幅に増大させることが可能である。
　本実施の形態における絶縁基板１０としては、材質の制限は特にないが、可撓性を有する絶縁性材料、例えば、エポキシ樹脂等の樹脂材料を用いることができる。それにより、有機ＥＬディスプレイ等の駆動用のトランジスタを構成するのに好適である。
　なお、半導体層１３は図４Ｂに示すように、少なくとも凸部１０ａの頂部領域及び側壁面領域に亘って連続して設けられていればよいが、図４Ｃあるいは図４Ｄのようにすることもできる。図４Ｃは、凸部１０ａの側壁面領域から連続して凹部１０ｂの表面上の一部に半導体層１３が形成された例を示す。図４Ｄは、凹部１０ｂの表面上の全部に半導体層１３が形成された例を示す。
　また、図４Ｂには、底部電極層１４ａ及び頂部電極層１５ａが半導体層１３の上面に配置された例を示したが、半導体層１３の下部に配置された構成とすることもできる。すなわち、絶縁層１２の表面上に底部電極層１４ａ及び頂部電極層１５ａが形成され、その上部に半導体層１３が形成された構成としてもよい。
　以上の構成を有する縦型電界効果トランジスタにおいて、筋状突起部として形成された凸部１０ａの、絶縁基板１０の面方向における幅をＷ、凸部１０ａ同士の間隔をＳとするとき、Ｓ／Ｗ≦１０の条件を満たすように構成することが望ましい。それにより、単位表面積当りに十分な数の半導体チャンネル部が形成され、単位表面積当りで増幅される電流量として実用上十分な、1 Ａ／ｃｍ２以上が得られる。
　また、筋状突起部として形成された凸部１０ａの凹部１０ｂの表面からの高さをＨとするとき、Ｈ／Ｗ≧０．３の条件を満たすように構成することが望ましい。それにより、電界効果によって制御される電流のオン－オフ比として実用上十分な、１０５以上が得られる。
　次に、上記構成の縦型電界効果トランジスタの製造方法について、各工程の斜視図を示す図５Ａ～図５Ｅを参照して説明する。
　まず、図５Ａに示すように、例えばエポキシ樹脂からなる絶縁基板１０の表面に、互いに平行な複数の筋状の凸部１０ａ及び凹部１０ｂからなる凹凸表面、及び連結部１０ｃを含む、櫛型隆起領域を形成する。凹凸表面を形成するためには、周知のどのような方法を用いても良い。
　次に、図５Ｂに示すように、絶縁基板１０の全面に亘って、導電層１１及び絶縁層１２を順次形成する。但し、図５Ｂには図示の都合上、導電層１１及び絶縁層１２が一層にまとめて描かれている。導電層１１は、例えば、Ｔｉ膜とＰｔ膜の積層膜により構成する。例えば、ＴｉとＰｔを順次スパッタリングすることにより成膜する。２方向からスパッタリングを行なうことにより、凸部１０ａ及び凹部１０ｂからなる凹凸表面の全面に導電層１１を形成することができる。絶縁層１２としては、例えば蒸着によりパリレン膜を形成する。それにより、導電層１１上の全面に絶縁層１２が形成される。
　次に、図５Ｃに示すように、凸部１０ａの横方向、すなわち、長手方向に直交する方向から、有機半導体材料を斜め蒸着することにより、半導体層１３を形成する。それにより、少なくとも凸部１０ａの頂部領域及び側壁面領域に亘って連続して半導体層１３が形成される。
　次に、図５Ｄに示すように、真空蒸着によりＡｕ膜１６を成膜することにより、底部電極層１４ａ、底部連結電極部１４ｂ、頂部電極層１５ａ、及び頂部連結電極部１５ｂを形成する。絶縁基板１０の面に対して厳密に垂直方向の蒸着を行なうことにより、Ａｕ膜１６は、凸部１０ａの側面には形成されず、底部電極層１４ａ及び底部連結電極部１４ｂと、頂部電極層１５ａ及び頂部連結電極部１５ｂとは、電気的に分離して形成される。従って、底部電極層１４ａ、底部連結電極部１４ｂ、頂部電極層１５ａ、及び頂部連結電極部１５ｂを１回の蒸着工程により形成することができる。
　以上のような工程により作成された本実施の形態４におけるフレキシブル基板（エポキシ樹脂）上に作製した縦型電界効果トランジスタについて、その伝達特性を測定した結果を図６に示す。横軸はゲート電圧Ｖｇ（Ｖ）、縦軸はドレインＩＤ電流（μＡ）であり、リニアスケールによる曲線Ａ（左側縦軸参照）と、ログスケールによる曲線Ｂ（右側縦軸参照）を示す。図６に示されるように、１Ａ／ｃｍ２程度の十分大きな電流量と１０６程度の十分大きなＯＮ－ＯＦＦ比が得られている。また、この性能は、図４Ｃの横方向に１０回以上繰り返し屈曲しても（曲げ半径１ｃｍ）、損なわれることはなかった。
　また表２に、従来型の有機半導体を用いた平面状電界効果トランジスタと、本実施の形態４の縦型電界効果トランジスタの特性を比較した結果を示す。表２にはさらに、後述する実施の形態６（図８）に示す構成の縦型電界効果トランジスタの特性も示す。従来例、実施の形態４、６ともに、半導体として真空蒸着による低分子膜が使用された例である。電流密度は、Ｖｄ＝１０Ｖ、Ｖｇ＝２０Ｖの条件で測定した結果である。
Figure JPOXMLDOC01-appb-T000002
 　なお、凸部１０ａは、筋状の突起に限られず、絶縁基板１０の面上に互いに離間して設けられた複数の島状突起部として形成することもできる。その場合、島状突起部の相互間の間隙が凹部を形成する。
　（実施の形態５）
　図７は、実施の形態５における縦型電界効果トランジスタの断面図である。本実施の形態は、実施の形態４と同様に、凹凸表面を有する絶縁基板を用いた構成の例であり、全体的な構造は、図４Ａに斜視図で示した実施の形態４におけるものと同様である。図７は、図４ＡのＤ－Ｄ線に沿った位置に対応する断面構造を示す。但し、動作の原理は、図１Ａ、図１Ｂに示した実施の形態１と同様であり、ゲート絶縁部として電解質が用いられている。なお、図４Ａ、図４Ｂに示した実施の形態４における縦型電界効果トランジスタと同一の要素については、同一の参照符号を付して、説明の繰り返しを簡略化する。
　本実施の形態における縦型電界効果トランジスタでは、絶縁基板１０の凹凸面に直接半導体層１３が設けられて、半導体チャンネル部を形成している。
　凹部１０ｂの各々における半導体層１３の上面に、底部電極層１４ａが設けられている。また、図４Ａと同様に、櫛型隆起領域の凸部１０ａの先端に対向する領域に、底部連結電極部１４ｂが形成されている。従って、複数の底部電極層１４ａが一体の電極として機能し、ソース電極またはドレイン電極を形成する。
　凸部１０ａの各々における頂部領域では、半導体層１３の上面に頂部電極層１５ａが設けられている。また、図４Ａと同様に、連結部１０ｃの領域に、複数の頂部電極層１５ａを連結する頂部連結電極部１５ｂが形成されている。従って、複数の頂部電極層１５ａが一体の電極として機能し、ドレイン電極またはソース電極を形成する。
　絶縁基板１０の凹凸面上に形成された上記要素を覆って、電解質層１７が設けられて、ゲート絶縁部を形成している。電解質層１７と接触して電解質層用電極１８が設けられ、ゲート電極を形成している。
　以上の構成を有する縦型電界効果トランジスタは、図１Ａ、図１Ｂに示したものと同様に動作する。すなわち、電解質層用電極１８にゲート電圧を印加すると、電解質層１７の半導体層１３に接する表面付近に、電気二重層が形成される。電気二重層にかかる電界による電界効果によって、半導体層１３に高い電界をかけることが容易である。このように、電解質層用電極１８に印加するゲート電圧による電界効果に基づき、複数の電気伝導経路について一括して伝導度を制御することができる。
　なお、半導体層１３、電解質層１７としては、実施の形態１に示したものと同様の材質を用いることができる。また、半導体層１３は、少なくとも凸部１０ａの頂部領域及び側壁面領域に亘って連続して形成されればよく、凹部１０ｂには半導体層１３が形成されなくともよい。また、電解質層１７も、実際に半導体チャンネルを形成する部分として有効な、少なくとも凸部１０ａの側壁面領域の表面上に形成された半導体層１３に接触させて設けられればよい。
　（実施の形態６）
　図８は、実施の形態６における縦型電界効果トランジスタの断面図である。全体的な構造は、図４Ａに斜視図で示した実施の形態４におけるものと同様である。図８は、図４ＡのＤ－Ｄ線に沿った位置に対応する断面構造を示す。また、図４Ａ、図４Ｂに示した実施の形態４における縦型電界効果トランジスタと同一の要素については、同一の参照符号を付して、説明の繰り返しを簡略化する。
　本実施の形態においては、実施の形態４における絶縁基板１０に代えて、凹凸表面を有する導電性基板１８が用いられる。導電性基板１８は、複数の凸部１８ａ及び凸部１８ａ間の凹部１８ｂにより形成された凹凸表面を有する。
　導電性基板１８により、ゲート電極が形成される。導電性基板１８の凹凸表面上に絶縁層１９が設けられて、ゲート絶縁部を形成している。少なくとも凸部１８ａの頂部領域及び側壁面領域に亘って連続して、絶縁層１９の表面上に半導体層１３が設けられて、半導体チャンネル部を形成している。
　凹部１０ｂの各々における半導体層１３の上面に、底部電極層１４ａが設けられている。また、図４Ａと同様に、櫛型隆起領域の凸部１０ａの先端に対向する領域に、底部連結電極部１４ｂが形成されている。従って、複数の底部電極層１４ａが一体の電極として機能し、ソース電極またはドレイン電極を形成する。
　凸部１０ａの各々における頂部領域では、半導体層１３の上面に頂部電極層１５ａが設けられている。また、図４Ａと同様に、連結部１０ｃの領域に、複数の頂部電極層１５ａを連結する頂部連結電極部１５ｂが形成されている。従って、複数の頂部電極層１５ａが一体の電極として機能し、ドレイン電極またはソース電極を形成する。
　以上の構成を有する縦型電界効果トランジスタは、図２Ａ、図２Ｂに示したものと同様に動作する。すなわち、導電性基板１８にゲート電圧を印加したときに、各々の凸部１０ａから絶縁層１９を介して半導体層１３に電界が作用する。それにより、複数の半導体層１３の各々に電気伝導経路が形成される。その結果、複数の電気伝導経路について一括して、導電性基板１８に印加する電圧による電界効果に基づき伝導度を制御することが可能となる。複数の半導体層１３の各々に電気伝導経路が形成されることにより、実質的な電気伝導経路の断面積が格段に増大し、ソース電極とドレイン電極の間を流れる電流量を大幅に増大させることが可能である。
　（実施の形態７）
　図９は、実施の形態７における縦型電界効果トランジスタアレイ装置の一部を示す斜視図である。本実施の形態は、上述の各実施の形態のいずれかに示したような構造を有する縦型ＦＥＴ素子２０を多数配列して、トランジスタアレイ装置を構成したものである。このようなアレイ構造は、例えば、有機ＥＬディスプレイにおける有機ＥＬ素子の駆動に用いることができる。但し、図９には有機ＥＬ素子の図示は省略し、配線も概念的に示すのみであって、実際の構造とは異なる。
　マトリクス状に配列された複数本の電源ライン２１とデータライン２２の各交点に画素が設けられ、図示しないが各画素の有機ＥＬ素子毎に縦型ＦＥＴ素子２０が配置され、接続される。図９の例では、単位素子の縦型ＦＥＴ素子２０が各々、図４Ａに示したような、平行に配列された筋状の凸部１０ａを多数有する櫛型隆起領域を有する。
　電源ライン２１は、凸部１０ａの上面に形成されたドレイン電極２３に接続されている。また、データライン２２は、図示を省略するが、選択用ＦＥＴ素子を介してゲート電極に接続される。縦型ＦＥＴ素子２０のソース電極は、有機ＥＬ素子に接続される。表示用のデータが、選択用ＦＥＴ素子により選択された画素の縦型ＦＥＴ素子２０のゲート電極に供給され、それに応じた電流が有機ＥＬ素子に供給される。
　このように、少なくとも有機ＥＬ素子に対して駆動電流を供給するトランジスタとして、本発明の縦型電界効果トランジスタを用いることにより、良好な表示コントラストを発揮する有機ＥＬディスプレイが得られる。
　本発明の縦型電界効果トランジスタは、大電流及び高いオン－オフ比を得ることが可能であり、全有機ＥＬディスプレイ、超薄型ディスプレイ、フレキシブルディスプレイ、高密度論理演算素子等に有用である。
１　ソース電極
２　ドレイン電極
３、８　半導体チャンネル部
４　電解質
５　ゲート電極
６　誘電体
７　主ゲート電極
７ａ　分散ゲート電極
７ｂ　ゲート連結部
１０　絶縁基板
１０ａ　凸部
１０ｂ　凹部
１０ｃ　連結部
１１　導電層
１２　絶縁層
１３　半導体層
１４ａ　底部電極層
１４ｂ　底部連結電極部
１５ａ　頂部電極層
１５ｂ　頂部連結電極部
１６　Ａｕ膜
１７　電解質層
１８　導電性基板
１８ａ　凸部
１８ｂ　凹部
１９　絶縁層
２０　縦型ＦＥＴ素子
２１　電源ライン
２２　データライン
２３　ドレイン電極
３０　基板
３１　ソース電極
３２　ドレイン電極
３３　半導体
３４　ゲート電極
３５　キャリア

Claims (21)

  1. 　単一の電界効果トランジスタ素子構造を形成する要素として、
    　互いに対向する対の面領域に各々配置されたソース電極及びドレイン電極と、
    　前記対の面領域の間に配置され、各々が前記ソース電極から前記ドレイン電極に亘って延在する複数の半導体チャンネル部と、
    　前記複数の半導体チャンネル部に接して配置されたゲート絶縁部と、
    　前記ゲート絶縁部に接して配置され、前記ゲート絶縁部を介して前記複数の半導体チャンネル部に対して一括して電界を作用させるゲート電極とを備え、
    　前記ゲート電極にゲート電圧を印加したときに、前記ゲート絶縁部を介して作用する電界により前記複数の半導体チャンネル部の各々に一括して電気伝導経路が形成されることを特徴とする縦型電界効果トランジスタ。
  2. 　前記ゲート絶縁部が電解質により構成された請求項１に記載の縦型電界効果トランジスタ。
  3. 　前記電解質はイオン液体電解質である請求項２に記載の縦型電界効果トランジスタ。
  4. 　前記ゲート絶縁部が誘電体と電解質の組み合わせにより構成され、
    　前記ゲート電極にゲート電圧を印加したときに、前記電解質を介して作用する電界により前記複数の半導体チャンネル部の各々に一括して電気伝導経路が形成される請求項１に記載の縦型電界効果トランジスタ。
  5. 　前記ゲート電極は、前記複数の半導体チャンネル部の間に分散して配置された複数の分散ゲート電極を含み、
    　前記ゲート電極にゲート電圧を印加したときに、前記分散ゲート電極の各々から前記電解質を介して作用する電界により、前記複数の半導体チャンネル部の各々に一括して電気伝導経路が形成される請求項２に記載の縦型電界効果トランジスタ。
  6. 　前記ゲート絶縁部が誘電体により構成され、
    　前記ゲート電極は、前記半導体チャンネル部の各々に対応させて分散して配置された複数の分散ゲート電極を含み、
    　前記ゲート電極にゲート電圧を印加したときに、各々の前記分散ゲート電極から前記誘電体を介して作用する電界により、前記複数の半導体チャンネル部の各々に一括して電気伝導経路が形成される請求項１に記載の縦型電界効果トランジスタ。
  7. 　前記ゲート絶縁部は、前記複数の半導体チャンネル部の間に介在し、前記半導体チャンネル部の相互間を電気的に分離している請求項６に記載の縦型電界効果トランジスタ。
  8. 　前記半導体チャンネル部は、自己組織化による分子材料成長により形成されたものである請求項１に記載の縦型電界効果トランジスタ。
  9. 　複数の凸部及び前記凸部間の凹部により形成された凹凸表面を有する絶縁基板を備え、
    　前記ゲート電極は、前記絶縁基板の前記凹凸表面上に設けられた導電層により形成され、
    　前記ゲート絶縁部は、前記導電層の表面上に設けられた絶縁層により形成され、
    　前記半導体チャンネル部は、少なくとも前記凸部の頂部領域及び側壁面領域に亘って連続して前記絶縁層の表面上に設けられた半導体層により形成され、
    　前記ソース電極及び前記ドレイン電極の一方は、前記凹部の各々に前記半導体層と接触させて設けられ互いに接続されて一体の電極として機能する複数の底部電極層により形成され、
    　前記ソース電極及び前記ドレイン電極の他方は、前記凸部の各々における頂部領域に前記半導体層と接触させて設けられ互いに接続されて一体の電極として機能する複数の頂部電極層により形成された請求項１に記載の縦型電界効果トランジスタ。
  10. 　複数の凸部及び前記凸部間の凹部により形成された凹凸表面を有する絶縁基板を備え、
    　前記半導体チャンネル部は、少なくとも前記凸部の頂部領域及び側壁面領域に亘って連続して前記絶縁層の表面上に設けられた半導体層により形成され、
    　前記ソース電極及び前記ドレイン電極の一方は、前記凹部の各々に前記半導体層と接触させて設けられ互いに接続されて一体の電極として機能する複数の底部電極層により形成され、
    　前記ソース電極及び前記ドレイン電極の他方は、前記凸部の各々における頂部領域に前記半導体層と接触させて設けられ互いに接続されて一体の電極として機能する複数の頂部電極層により形成され
    　前記ゲート絶縁部は、少なくとも前記凸部の側壁面領域の表面上に形成された前記半導体層に接触させて設けられた電解質層により形成され、
    　前記ゲート電極は、前記電解質層と接触して設けられた電解質層用電極により形成された請求項１に記載の縦型電界効果トランジスタ。
  11. 　複数の凸部及び前記凸部間の凹部により形成された凹凸表面を有する導電性基板を備え、
    　前記ゲート電極は、前記導電性基板により形成され、
    　前記ゲート絶縁部は、前記導電性基板の前記凹凸表面上に設けられた絶縁層により形成され、
    　前記半導体チャンネル部は、少なくとも前記凸部の頂部領域及び側壁面領域に亘って連続して前記絶縁層の表面上に設けられた半導体層により形成され、
    　前記ソース電極及び前記ドレイン電極の一方は、前記凹部の各々に前記半導体層と接触させて設けられ互いに接続されて一体の電極として機能する複数の底部電極層により形成され、
    　前記ソース電極及び前記ドレイン電極の他方は、前記凸部の各々における頂部領域に前記半導体層と接触させて設けられ互いに接続されて一体の電極として機能する複数の頂部電極層により形成された請求項１に記載の縦型電界効果トランジスタ。
  12. 　前記絶縁基板が可撓性を有する材質により形成された請求項９または１０に記載の縦型電界効果トランジスタ。
  13. 　前記絶縁基板が樹脂により形成された請求項１２に記載の縦型電界効果トランジスタ。
  14. 　前記半導体層が前記凸部の側壁面領域から連続して前記凹部の表面上の少なくとも一部にも形成された請求項９～１１のいずれか１項に記載の縦型電界効果トランジスタ。
  15. 　前記頂部電極層および前記底部電極層が前記半導体層の上面に形成された請求項９～１１のいずれか１項に記載の縦型電界効果トランジスタ。
  16. 　前記基板の面上に互いに平行に配列された複数本の筋状突起部とそれらを一方の端部で連結する連結部とからなる櫛型隆起領域が設けられて、前記筋状突起部の各々が前記凸部を形成し、前記筋状突起部の相互間の複数の間隙の各々が前記凹部を形成し、
    　前記櫛型隆起領域の櫛の歯の先端に対向する領域に、複数の前記凹部毎に形成された複数の前記底部電極層を連結する底部連結電極部が形成され、
    　前記櫛型隆起領域の前記連結部の領域に、前記複数の頂部電極層を連結する頂部連結電極部が形成された請求項９～１１のいずれか１項に記載の縦型電界効果トランジスタ。
  17. 　前記基板の面方向における前記筋状突起部の幅をＷ、前記筋状突起部同士の間隔をＳとすると、Ｓ／Ｗ≦１０の条件を満たす請求項１６に記載の縦型電界効果トランジスタ。
  18. 　前記基板の面方向における前記筋状突起部の幅をＷ、前記筋状突起部の前記凹部表面からの高さをＨとすると、Ｈ／Ｗ≧０．３の条件を満たす請求項１６に記載の縦型電界効果トランジスタ。
  19. 　前記基板の面上に互いに離間した複数の島状突起部が設けられて、前記島状突起部の各々が前記複数の凸部を形成し、前記島状突起部の相互間の間隙が前記凹部を形成する請求項９～１１のいずれか１項に記載の縦型電界効果トランジスタ。
  20. 　前記半導体チャンネル部は、有機半導体により構成されている請求項１に記載の縦型電界効果トランジスタ。
  21. 　請求項１に記載の縦型電界効果トランジスタを複数個配列して構成されたトランジスタアレイ装置。
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