CN110137356A - 薄膜晶体管及其制作方法、电子装置 - Google Patents

薄膜晶体管及其制作方法、电子装置 Download PDF

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Abstract

一种薄膜晶体管及其制作方法、电子装置，该薄膜晶体管包括衬底基板、以及设置于所述衬底基板上的栅极、栅极绝缘层、有源层、第一极和第二极，所述有源层的材料是一维半导体纳米材料，所述有源层包括第一极区、第二极区、第一沟道区和第二沟道区；所述第一极区和所述第二极区分别与所述第一极和所述第二极接触，所述第一沟道区分别与所述第一极区和所述第二沟道区直接连接，所述第二沟道区位于所述第一沟道区与所述第二极区之间；所述第二沟道区为第一掺杂区，所述第二沟道区与所述第一沟道区对应的能级不同。该薄膜晶体管可以有效降低关态漏电流并提高开态电流。

Description

薄膜晶体管及其制作方法、电子装置
技术领域
本发明的实施例涉及一种薄膜晶体管及其制作方法、电子装置。
背景技术
薄膜晶体管(Thin-film Transistor,TFT)是一些电子装置的重要器件，例如，薄膜晶体管是有源显示装置中像素电路的开关元件。有源层是薄膜晶体管中的重要结构，其为半导体材料，能在栅极的调控下产生载流子而导通。近年来，一维半导体纳米材料以其优异的电学性能而被应用于薄膜晶体管中。
发明内容
本公开实施例提供一种薄膜晶体管，包括衬底基板、以及设置于所述衬底基板上的栅极、栅极绝缘层、有源层、第一极和第二极，所述有源层的材料是一维半导体纳米材料，所述有源层包括第一极区、第二极区、第一沟道区和第二沟道区；所述第一极区和所述第二极区分别与所述第一极和所述第二极接触，所述第一沟道区分别与所述第一极区和所述第二沟道区直接连接，所述第二沟道区位于所述第一沟道区与所述第二极区之间；所述第二沟道区为第一掺杂区，所述第二沟道区与所述第一沟道区对应的能级不同。
在一些示例中，所述有源层的材料包括碳纳米管材料或纳米线材料。
在一些示例中，所述薄膜晶体管为p型，所述第二沟道区的能级高于所述第一沟道区的对应的能级；或者，所述薄膜晶体管为n型，所述第二沟道区的能级低于所述第一沟道区的对应的能级。
在一些示例中，在所述薄膜晶体管为p型的情形，所述第一沟道区的材料为碳纳米管，所述第二沟道区的材料为由所述碳纳米管经六氯锑酸三乙基氧鎓(OA)或氧化钇掺杂得到的p型碳纳米管材料。
在一些示例中，所述栅极比所述有源层远离所述衬底基板；在垂直于所述衬底基板的方向上，所述栅极与所述第二极之间存在空隙，所述空隙暴露出所述有源层的所述第二沟道区。
在一些示例中，在垂直于所述衬底基板的方向上，所述栅极与所述第二沟道区重叠。
在一些示例中，所述第一极区和所述第二极区分别为第二掺杂区，所述第一极区和所述第二极区的掺杂浓度高于所述第二沟道区的掺杂浓度。
在一些示例中，所述第一极和所述第二极分别为源极和漏极。
本公开实施例还提供一种电子装置，包括上述薄膜晶体管。
本公开实施例还提供一种薄膜晶体管的制作方法，包括：在衬底基板上形成有源层、第一极、第二极、栅极绝缘层和栅极。形成有源层包括：形成一维半导体纳米材料层，并且所述一维半导体纳米材料层包括第一极区、第二极区、第一沟道区和第一待掺杂区，所述第一极和所述第二极分别与所述第一极区和所述第二极区接触，所述第一沟道区分别与所述第一极区和所述第一待掺杂区直接连接，所述第一待掺杂区位于所述第一沟道区与所述第二极区之间；对所述第一待掺杂区进行掺杂形成第二沟道区，所述第二沟道区与所述第一沟道区对应的能级不同。
在一些示例中，所述有源层的材料包括碳纳米管材料或纳米线材料。
在一些示例中，在所述衬底基板上形成所述有源层、所述第一极、所述第二极、所述栅极绝缘层和所述栅极包括：将所述有源层形成在所述衬底基板上，将所述栅极绝缘层形成在所述有源层上，将所述栅极形成于所述栅极绝缘层之上，在垂直于衬底基板的方向上，所述栅极与所述第一极重叠，并与所述第二极之间存在空隙，所述空隙暴露出所述第一待掺杂区。
在一些示例中，所述有源层的材料包括碳纳米管材料，对所述第一待掺杂区进行掺杂形成所述第二沟道区包括：在形成所述栅极后，用六氯锑酸三乙基氧鎓(OA)对所述第一待掺杂区进行掺杂。
在一些示例中，所述制作方法还包括：在形成所述栅极后，对所述第一待掺杂区进行掺杂之前，形成保护层覆盖所述薄膜晶体管，所述保护层暴露出所述第一待掺杂区。
在一些示例中，形成有源层还包括：去除所述一维半导体纳米材料层延伸出所述第一极和所述第二极以外的部分。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对实施例的附图作简单地介绍，显而易见地，下面描述中的附图仅仅涉及本发明的一些实施例，而非对本发明的限制。
图1A为本公开一些实施例提供的薄膜晶体管的示意图；
图1B为图1A沿剖面线I-I’的剖视图；
图2A-2C示出了掺杂对第一沟道区和第二沟道区能级调控的示意图；
图3A为本公开另一些实施例提供的薄膜晶体管的示意图；
图3B为本公开又一些实施例提供的薄膜晶体管的示意图；
图4示出了薄膜晶体管在第二沟道区掺杂前后的能带示意图；
图5为本公开一些实施例提供的电子装置的示意图；
图6A-6F为本公开一些实施例提供的薄膜晶体管的制作方法的步骤图；
图7示出了薄膜晶体管在第二沟道区掺杂前后的转移特性曲线。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例的附图，对本发明实施例的技术方案进行清楚、完整地描述。显然，所描述的实施例是本发明的一部分实施例，而不是全部的实施例。基于所描述的本发明的实施例，本领域普通技术人员在无需创造性劳动的前提下所获得的所有其他实施例，都属于本发明保护的范围。
除非另作定义，此处使用的技术术语或者科学术语应当为本发明所属领域内具有一般技能的人士所理解的通常意义。本公开中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。同样，“包括”或者“包含”等类似的词语意指出现所述词前面的元件或者物件涵盖出现在所述词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。“上”、“下”、“左”、“右”等仅用于表示相对位置关系，当被描述对象的绝对位置改变后，则所述相对位置关系也可能相应地改变。
一维半导体纳米材料是指在除长度之外的两个维度上为纳米尺度(例如为0.1nm-100nm)的半导体材料，例如包括碳纳米管和纳米线等。一维半导体纳米材料具有众多优点，如高迁移率、机械柔性、光透明性等，因此被认为可以用于制作高性能的微电子器件，例如基于一维半导体纳米材料的场效应晶体管以及应用该晶体管的4位加法器、显示驱动电路、可兼容的柔性电路和传感器等。该晶体管例如为绝缘栅场效应晶体管(MOSFET)，例如薄膜晶体管等。
例如，对于大规模集成电路而言，在高速和低功耗应用方面，晶体管需要具备较高的电流开关比和较低的关态电流。然而，由于碳纳米管的带隙较小，在关态下，晶体管的漏端的碳纳米管与金属电极之间的势垒变薄而容易出现电子隧穿。例如，微米尺寸的碳纳米薄膜晶体管的关态电流通常高于百纳安而且会出现双极性，高偏压下(1V)的开关比也会衰减至102以下，当使用高k和较薄的栅介质时，这种现象会表现得更加明显。基于渗流理论，碳纳米管薄膜晶体管的关态电流依赖于沟道长度，当沟道长度小于几微米时，关态电流更加难以抑制。
有一些研究者制备的碳纳米管薄膜晶体管表现出了高开关比的性能，但是在他们的工作中碳纳米管薄膜晶体管的尺寸通常较大(百微米以上)，或是测量时的源漏偏压很小(0.1V)，这些器件都不适用于实际电路应用。因此，碳纳米管薄膜晶体管的性能需要提升，且需要一种有效的方式来抑制器件的双极性和降低关态电流。
虽然有一些研究组利用双栅结构、反馈栅结构和化学掺杂方法等手段分别在单壁碳纳米管场效应晶体管上实现了抑制双极性的效果，但是这些方法制备工艺复杂，而且会降低器件的开态电流。
本公开实施例提供一种场效应晶体管，采用一维半导体纳米材料作为有源层，通过对有源层进行非对称掺杂而对一维半导体纳米材料的能级进行调控，成功提高了该场效应晶体管的性能。以下将以该一维半导体纳米材料为碳纳米管材料、该场效应晶体管为薄膜晶体管为例，对本公开实施例进行示例性说明。
需要说明的是，这里采用的薄膜晶体管的源极、漏极在结构上可以是对称的，所以其源极、漏极在结构上可以是没有区别的。在本公开的实施例中，为了区分晶体管除栅极之外的两极，直接描述了其中一极为第一极，另一极为第二极。
图1A为本公开一些实施例提供的薄膜晶体管的透视图，图1B为图1A沿剖面线I-I’的剖视图。结合参照图1A和图1B，薄膜晶体管20包括衬底基板100、以及设置于衬底基板100上的栅极21、栅极绝缘层22、有源层23、第一极24和第二极25。有源层的材料为碳纳米管材料，例如为单壁碳纳米管材料或双壁碳纳米管材料，具有半导体性。有源层23包括第一极区231、第二极区232、第一沟道区233和第二沟道区234，第二沟道区234为掺杂区，第二沟道区234与第一沟道区233的能级不同。例如，第二沟道区234的导带底Ec2与第一沟道区233的导带底Ec1不同；第二沟道区234的价带顶Ev2与第一沟道区233的价带顶Ev1不同。例如，第一极区231、第二极区232、第一沟道区233和第二沟道区234例如为一体的结构。
第一极区231和第二极区232分别与第一极24和第二极25接触，例如第一极区231和第二极区232分别与第一极24和第二极25形成欧姆接触；如图1B所示，第一极区231在衬底基板100上的正投影位于第一极24在衬底基板100上的正投影内，第二极区232在衬底基板100上的正投影位于第二极25在衬底基板100上的正投影内。第一沟道区233位于第一极区231和第二沟道区234之间，且分别与第一极区231和第二沟道区234直接连接；如图1B所示，第一沟道区233暴露于第一极24和第二极25，也即第一沟道区233在衬底基板100上的正投影位于第一极24和第二极25在衬底基板100上的正投影外。第二沟道区234位于第一沟道区233与第二极区232之间，例如与第一沟道区233和第二极区232直接连接；也即，本公开实施例提供的有源层为一种非对称掺杂结构。例如，如图1B所示，第二沟道区234暴露于第一极24和第二极25，也即第二沟道区234在衬底基板100上的正投影位于第一极24和第二极25在衬底基板100上的正投影外。
例如，第一沟道区233为薄膜晶体管20的受栅极调控的主沟道区，其长度大于第二沟道区234的长度。
该第二沟道区234例如为p型掺杂区或n型掺杂区。通过将第二沟道区设置为掺杂区，可以调控第二沟道区234和第一沟道区233之间的能级关系，进而实现对薄膜晶体管的电学特性的调节。
图2A-2C示出了掺杂对第一沟道区和第二沟道区能级调控的示意图。图2A示出了掺杂前第一沟道区和第二沟道区的能级图，图2B和图2C分别示出了对第二沟道区进行p型掺杂和n型掺杂后的第一沟道区和第二沟道区的能级图。如图2A所示，掺杂前，第一沟道区233和第二沟道区234由于材料相同，对应的能级相同。
如图2B所示，在对第二沟道区234进行p型掺杂后，由于第一沟道区233与第二沟道区234直接接触，第二沟道区234中的空穴向第一沟道区233中扩散，使得二者达到热平衡，也即达到统一的费米能级Ef。这种电荷的移动使得第二沟道区234的电势降低，第一沟道区233的电势升高，因此使得第二沟道区234的能级相对于第一沟道区233整体上移，并在第一沟道区233和第二沟道区234的接触区附近形成空间电荷区，从而形成如图2B所示的能级图。在空间电荷区，能带发生弯曲，这是空间电荷区电势发生变化的结构，由于能带弯曲，电子从势能低的第一沟道区233向势能高的第二沟道区234运动时，必须克服这一势垒；同理，空穴也必须克服势垒才能从第二沟道区234到达第一沟道区233。如图2B所示，第二沟道区234的导带底Ec2和价带顶Ev2分别高于第一沟道区233的导带底Ec1和价带顶Ev1。
图2C中的能级变化原理类似，此处不再赘述。如图所示，在第二沟道区234经过n型掺杂后，第二沟道区234的导带底Ec2和价带顶Ev2分别低于第一沟道区233的导带底Ec1和价带顶Ev1。
例如，第一沟道区233为本征碳纳米管半材料，第二沟道区234则为由本征碳纳米管半材料经过掺杂得到的n型半导体材料或p型半导体材料。
例如，本公开实施例中所采用的碳纳米管材料为半导体特性的碳纳米管材料，其手性指数(n，m)满足(n-m)/3的数值为非整数。但本公开实施例并不限定于特定手性的碳纳米管。
例如，第二沟道区234的材料为由碳纳米管经六氯锑酸三乙基氧鎓(C2H5)3O+SbCl6 -(OA)掺杂得到的p型碳纳米管材料。OA分子具有一定的氧化性，该分子可以吸附在碳纳米管表面，与碳纳米管之间发生电荷转移，导致碳纳米管能稳定地带上正电荷，从而实现p型掺杂。
在另一些示例中，第二沟道区234的材料也可以是碳纳米管经氧化钇掺杂得到的p型碳纳米管材料。例如可以通过在有源层对应第二沟道区234的上方形成氧化钇层来对有源层实现p型掺杂从而得到p型的第二沟道区234。
在再一些示例中，第二沟道区234的材料也可以是碳纳米管经氧化铝掺杂得到的n型碳纳米管材料。例如可以通过在有源层对应第二沟道区234的上方形成氧化铝层来对有源层实现n型掺杂从而得到n型的第二沟道区234。
例如，衬底基板100可以是柔性衬底，材料例如为聚酰亚胺(PI)、聚碳酸酯(PC)、聚乙二醇对苯二甲酸酯(PET)、聚乙烯(PE)、聚丙烯(PP)、聚砜(PSF)、聚甲基丙烯酸甲酯(PMMA)、三醋酸纤维素(TAC)、环烯烃聚合物(COP)和环烯烃共聚物(COC)等；衬底基板100也可以为硬质基底，例如玻璃衬底、硅基衬底等。
如图1A所示，为了防止硅衬底影响器件的特性，还可以在硅衬底上形成一层氧化硅薄膜，作为缓冲层。
例如，如图1A和1B所示，薄膜晶体管100为顶栅型结构，也即栅极21比有源层23更远离衬底基板100。然而，本公开实施例对于薄膜晶体管100的结构类型不作限制，在另一些示例中，薄膜晶体管100也可以是底栅型结构或其它结构。
例如，栅极21与第一极24在垂直于衬底基板100的方向上重叠，也即，该栅极21在该衬底基板100上的正投影与该第一极24在该衬底基板100上的正投影重叠，这使得第一沟道区233靠近第一极24的部分处于栅极调控下，有助于提高开态电流。
例如，栅极21与第二极25间隔设置，且在垂直于衬底基板100的方向上，栅极21与第二极25之间存在空隙，也即，该栅极21在该衬底基板100上的正投影与该第二极25在该衬底基板100上的正投影之间存在空隙；该空隙暴露出有源层23的第二沟道区234。
例如，如图1B所示，栅极绝缘层22与第二极25也间隔设置，在垂直于衬底基板100的方向上，栅极绝缘层22与第二极25之间也存在空隙，该空隙也暴露出该第二沟道区234。
在这种结构中，栅极21和栅极绝缘层22相对于第一极21和第二极22是非对称的，这是与器件的制作工艺所对应的。然而，本公开实施例并不限于此，在另一些示例中，如图3A所示，栅极21和栅极绝缘层22也可以相对于第一极24和第二极25是对称的；在垂直于衬底基板100的方向上，栅极21和第二极25重叠。在这种情形，第二沟道区234也处于栅极21的控制下，可以进一步提高开态电流。
例如，第一极24和第二极25位于有源层23远离衬底基板100的一侧，也即位于有源层23和栅极绝缘层22之间，这可以使得有源层23形成于一个相对平整的表面，从而可以降低有源层23的缺陷态。
例如，第一极24和第二极25分别为薄膜晶体管20的源极和漏极；相应地，第一极区231和第二极区232分别为源极接触区和漏极接触区。通过在第一沟道区233与漏极接触区之间设置掺杂的第二沟道区234，可以有效抑制晶体管的热载流子效应，降低关态漏电流；此外，相较于基于对称掺杂的有源层的薄膜晶体管，本公开实施例提供的薄膜晶体管还可以进一步提高开态电流，以下将结合图4进行具体说明。
图4示出了薄膜晶体管的第二沟道区在未掺杂和p型掺杂后、薄膜晶体管分别在关态(off state)和开态(on state)下的有源层的能带示意图。虚线上方对应的是未掺杂的薄膜晶体管，虚线下方对应的是掺杂后的薄膜晶体管。由于开态电流主要由多子(空穴)贡献，关态电流主要由少子(电子)贡献，以下将对两种状态进行相应分析。
在关态时，薄膜晶体管的栅极施加正电压，并且存在第一极(S)指向第二极(D)的电场。在漏极附近，在该栅压电场的作用下，能级向下偏移，而在漏极电场的作用下，能级向上偏移，对于未掺杂的第二沟道区234，这使得第二沟道区234与第二极25之间的肖特基势垒变薄，从而使得少子(电子)的遂穿变得容易，造成较大的关态电流甚至使得器件出现双极性。在第二沟道区进行p型掺杂的情形，结合图2B所示，由于在空间电荷区能带发生弯曲，因此肖特基势垒变得很厚，从而抑制了少子的遂穿，降低了关态漏电流，并且抑制了双极性。
在开态时，对于多子(空穴)，掺杂导致第二沟道区234与第二极25之间的肖特基势垒降低，从而提高了开态电流。
可以类似理解，在对有源层进行对称掺杂的情形，由于第一沟道区233在邻近第一极24的区域进行了掺杂，第一极24与第一沟道区233之间的肖特基势垒会增高，从而使得开态电流降低。因此，本公开实施例中提供的非对称掺杂有源层结构，在抑制关态漏电流的同时，还提高了开态电流，进一步提高了电流开关比。
类似地，也可以通过对第二沟道区234进行n型掺杂改善薄膜晶体管的性能，此处不再赘述，例如可以使用氧化铝对碳纳米管进行n型掺杂，例如可以通过在第二沟道区234上覆盖氧化铝层来对第二沟道区234进行n型掺杂。
例如，第一极24和第二极25为金属或金属合金材料，由于碳纳米管的一维特性，金属与半导体型碳纳米管接触时没有费米面钉扎效应，从而二者接触形成的肖特基(Schottky)势垒高度主要由碳纳米管和金属材料的功函数差决定。
例如，该金属的费米能级与碳纳米管的导带底或价带顶接近，差距例如不超过0.3eV。例如，对于n型薄膜晶体管，也即第二沟道区234为n型掺杂区的情形，该金属的费米能级与碳纳米管的导电底接近，从而有助于金属中的电子能顺利注入碳纳米管。
例如，对于p型薄膜晶体管，也即第二沟道区234为p型掺杂区的情形，该金属的费米能级与碳纳米管的价带顶接近，从而有助于金属中的空穴能顺利注入碳纳米管。例如，第一极24和第二极25的材料包括钯(Pd)。钯的功函数为5.1eV；碳纳米管的费米能级为4.5eV，直径1.5nm的单壁碳纳米管的能隙约0.6eV，因此碳纳米管的价带底约为4.8eV(绝对值)；也即，钯的费米能级接近且略低于碳纳米管的价带低。这有助于第一极24中的空穴在电场作用下直接注入到碳纳米管的价带，而形成良好的p型欧姆接触。
例如，第一极24和第二极25包括钛(Ti)和钯的层叠结构(Ti/Pd)，其中钛的厚度例如为0.1nm-0.8nm，位于钯和碳纳米管之间；钯的厚度例如为10nm-100nm。由于钛与碳纳米管的附着性较好，因此在钯与碳纳米管之间沉积薄层钛有助于提高电极与碳纳米管的附着性，且由于钛的厚度较低，不完全覆盖碳纳米管的表面，例如为分散附着于碳纳米管表面的颗粒，因此允许钯与碳纳米管直接接触从而形成良好的欧姆接触。例如，第一极24/第二极25还可以包括钛、钯、镍的层叠结构(Ti/Pd/Ni)，镍的厚度与钯接近(为相同数量级)，例如钛、钯、镍的厚度分别为0.3nm、40nm和30nm，由于钯比较昂贵，这种设置可以适当降低成本而不影响电极与碳纳米管之间的欧姆接触。
在另一些示例中，如图3B所示，还可以将与第一极24和第二极25接触的第一极区231和第二极区232进行掺杂而降低电极与有源层之间的接触电阻，也即第一极24和第二极25分别为第二掺杂区。例如由于工艺或者材料等原因，碳纳米管与第一极24和第二极25的接触界面形成了肖特基势垒，造成了较大的接触电阻；通过对有源层的第一极区231和第二极区232进行掺杂可以降低该肖特基势垒。
仍然以采用OA对碳纳米管进行掺杂为例，例如，以α表示碳纳米管上的六个碳原子组成的碳环(类似于苯环)，OA与碳纳米管之间发生的反应可以表示如下：
2α+3[(C2H5)3O+SbCl6 -]→2[α+·SbCl6 -]+3C2H5Cl+3(C2H5)2O+SbCl3；
其中，SbCl6 -容易吸附于金属(例如第一极24和第二极25)的表面而使得金属表面带负电荷，这导致金属的功函数增加，从而降低了金属与碳纳米管之间的肖特基势垒，降低了接触电阻。
例如，第二掺杂区的掺杂浓度高于第一掺杂区的掺杂浓度，也即第一极区231和第二极区232的掺杂浓度高于第二沟道区234的掺杂浓度。
本公开至少一实施例还提供一种电子装置，包括上述薄膜晶体管。例如，该电子装置为显示装置或图像采集装置等，显示装置可以为液晶显示装置、有机发光二极管显示装置或电子纸显示装置等。例如，该显示装置应用于手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。例如，该显示装置像素区的像素电路或者周边区的驱动电路包括薄膜晶体管20。
图5示出了本公开至少一实施例提供的一种电子装置200的示意图。例如该电子装置为液晶显示装置。该液晶显示装置包括多条栅线101和多条数据线102，这些栅线101和数据线102彼此交叉由此限定了阵列排布的多个像素(图5中仅具体示出了一个像素)，每个像素包括薄膜晶体管20和用于控制液晶的排列的像素电极120。薄膜晶体管20作为开关元件，控制着数据线102与像素电极120之间的信号传输。
薄膜晶体管20的栅极与栅线101电连接，第一极24和第二极25其中之一与数据线102电连接，另一个与像素电极120电连接。例如，该薄膜晶体管20的第一极24和第二极25分别为源极和漏极。例如，如图5所示，薄膜晶体管10的第一极24与数据线102电连接，第二极25与像素电极120电连接。
当栅线101接收扫描信号从而开启与该栅线101对应连接的一行薄膜晶体管20，数据线102上的数据就通过与该数据线对应连接的薄膜晶体管20写入像素电极120，液晶分子在像素电极120与公共电极(未示出)之间的电场作用下发生偏转从而实现显示操作。
在图5所示的实施例中，该薄膜晶体管20为底栅型结构，栅极21相对于第一极和第二极对称设置；然而本公开实施例不限于此，该薄膜晶体管20的栅极21也可以相对于第一极和第二极是不对称的，具体可参照前文对于薄膜晶体管20的描述，此处不再赘述。
本公开至少一实施例还提供一种上述薄膜晶体管的制作方法，该制作方法至少包括：在衬底基板上形成有源层、第一极、第二极、栅极绝缘层和栅极，形成有源层包括：形成一维半导体纳米材料层，并且所述一维半导体纳米材料层包括第一极区、第二极区、第一沟道区和第一待掺杂区，所述第一极和所述第二极分别与所述第一极区和所述第二极区接触，所述第一沟道区分别与所述第一极区和所述第一待掺杂区直接连接，所述第一待掺杂区位于所述第一沟道区与所述第二极区之间；对所述第一待掺杂区进行掺杂形成第二沟道区，所述第二沟道区与所述第一沟道区对应的能级不同。
图6A-6F为本公开实施例提供的一种薄膜晶体管的制作方法的步骤图，以下将结合图1A-1B和图6A-6F对该实施例提供的薄膜晶体管的制作方法进行示例性说明。该制作方法例如包括如下步骤S61-S65。
步骤S61：如图6A所示，在衬底基板100上形成一维半导体纳米材料层203，该一维半导体纳米材料层203包括第一极区231、第二极区232、第一沟道区233和第一待掺杂区204；第一沟道区233分别与第一极区231和第一待掺杂区204直接连接，第一待掺杂区204位于第一沟道区233与第二极区232之间。
例如，该一维半导体纳米材料层203的材料为碳纳米管、纳米线等，例如为单壁碳纳米管。
例如，以制作单壁碳纳米管材料的一维半导体纳米材料层为例，该制作方法可以包括采用电弧法(或热等离子体法，激光烧蚀法)制备的单壁碳纳米管粉末，然后将单壁碳纳米管粉末与有机溶液(例如含聚合物的甲苯溶液)进行混合，经过分散、离心、过滤后，重新分散得到半导体性单壁碳纳米管的溶液，再通过提拉法在衬底基板100上沉积单壁碳纳米管层。
本公开实施例中所采用的碳纳米管材料为半导体特性的碳纳米管材料，其手性指数(n，m)满足(n-m)/3的数值为非整数。但本公开实施例并不限定于特定手性的碳纳米管。
例如，该衬底基板100包括硅衬底，为了防止硅衬底影响器件的特性，还可以在硅衬底上形成一层氧化硅薄膜。例如，该衬底基板100还可以是玻璃衬底或者柔性衬底，该柔性衬底的材料例如为聚酰亚胺(PI)、聚碳酸酯(PC)、聚乙二醇对苯二甲酸酯(PET)、聚乙烯(PE)、聚丙烯(PP)、聚砜(PSF)、聚甲基丙烯酸甲酯(PMMA)、三醋酸纤维素(TAC)、环烯烃聚合物(COP)和环烯烃共聚物(COC)等。
步骤S62：如图6B所示，在一维半导体纳米层203上形成第一极24和第二极25，该第一极24和第二极25分别形成于一维半导体纳米层203的第一极区231和第二极区232上。例如，如图所示，在垂直于衬底基板100的方向上，第一极24和第二极25分别与第一极区231和第二极区232重合。
例如，可以在一维半导体纳米层203上形成第一导电层并对该第一导电层进行构图工艺形成该第一极24和第二极25。例如采用光刻胶的图案化工艺并结合刻蚀工艺或剥离工艺来实现对该第一导电层的构图工艺。例如，先在一维半导体纳米层203上形成第一光刻胶，并对该第一光刻胶曝光(例如采用电子束曝光技术)、显影以形成暴露出第一极区231和第二极区232的第一光刻胶图案，然后在该第一光刻胶图案上形成该第一导电层，接着采用剥离工艺去除该第一光刻胶图案及其上的导电层，从而形成如图6B所示的间隔的第一极24和第二极25。
例如，第一极24和第二极25的距离为50nm-50μm，从而定义出该薄膜晶体管的沟道长度。例如，该第一极24和第二极25的宽度(垂直于沟道长度的方向)为50nm-100μm，从而定义出该薄膜晶体管的沟道宽度。
例如，该第一导电层的材料为金属或金属合金，例如为钯、钪、铬，镍、金、铜等。例如，该金属材料的费米能级与该一维半导体纳米材料层203的导带底或价带顶接近，差距例如不超过0.3eV。例如，对于n型薄膜晶体管，该金属的费米能级与碳纳米管的导电底接近，从而有助于金属中的电子能顺利注入该一维半导体纳米材料。例如，对于p型薄膜晶体管，该金属的费米能级与碳纳米管的价带顶接近，从而有助于金属中的空穴能顺利注入该一维半导体纳米材料。
例如，第一极24和第二极25包括钛(Ti)和钯的层叠结构(Ti/Pd)，其中钛的厚度例如为0.1nm-0.8nm，位于钯和碳纳米管之间；钯的厚度例如为10nm-100nm。
例如，采用蒸镀工艺在该一维半导体纳米材料层203上形成该第一导电层，以降低接触电阻。
例如，如图6C所示，还可以去除该一维半导体纳米材料层203延伸出第一极24和第二极205以外的部分，也即使得该一维半导体纳米材料层203与第一极24、第二极25的未交叠区(垂直于衬底基板的方向上)仅仅存在与第一极24和第二极25之间。这样就定义出仅仅包括第一极区231、第二极区232、第一沟道区233和第一待掺杂区204的有源层区域。这有助于进一步降低漏电流。例如，可以使用反应离子刻蚀工艺去除该一维半导体纳米材料层203的上述部分。
步骤S63：如图6D所示，在该第一导电层上形成栅极绝缘层22，该栅极绝缘层22与第二极25间隔设置，且暴露出第一待掺杂区204。
在该第一导电层上形成第一绝缘层，并对该第一绝缘层进行第二构图工艺形成该栅极绝缘层。例如，先在该第一导电层上形成第二光刻胶，并对该第二光刻胶曝光(例如采用电子束曝光技术)、显影以形成暴露出第一极的至少部分以及该第一沟道区233的第二光刻胶图案，然后在该第一光刻胶上形成该第一导电层，接着采用剥离工艺去除该第二光刻胶图案及其上的绝缘层，从而形成如图6C所示的栅极绝缘层22。例如，该第二光刻胶图案上的开口区与该第二极25的距离为沟道长度的1/10至1/3，从而定义出该第一待掺杂区204的长度。例如，沟道长度为3000nm，该第一待掺杂区204的长度为600nm。
例如，该第一绝缘层的材料为氮化硅或氧化硅，也可以为金属氧化物绝缘材料，例如为氧化铪(HfO2)。例如，可以采用化学气相淀积、原子层沉积(ALD)等工艺形成该第一绝缘层。例如，该第一绝缘层的厚度为10nm-50nm。
在一种示例中，可以采用原子层沉积工艺在90℃条件下形成10nm厚的氧化铪薄膜作为该第一绝缘层。
步骤S64：如图6E所示，在栅极绝缘层22上形成栅极21，垂直于衬底基板100的方向上，该栅极21与该第一极24重叠，并与第二极25之间存在空隙，该空隙暴露出该第一待掺杂区204；也即，该栅极21在该衬底基板100上的正投影与该第一极24在该衬底基板100上的正投影重叠，该栅极21在该衬底基板100上的正投影与该第二极25在该衬底基板100上的正投影之间存在空隙。
在栅极绝缘层22上形成第二导电层，并对该第二导电层进行第三构图工艺形成该栅极21。例如，该构图工艺可以包括上述刻蚀工艺或剥离工艺，此处不再赘述。
例如，该第二导电层的材料为金属或金属合金，例如为钯、钪、铬，镍、金、铜等。
例如，可以采用蒸镀、溅射等工艺形成该第二导电层；例如，该第二导电层的厚度为50nm-200nm。
在一种示例中，该第二导电层包括钯和镍的叠层结构，钯层和镍层的厚度分别为20nm和80nm，其中钯层更靠近栅绝缘层22。
步骤S65：对该第一待掺杂区204进行掺杂从而形成第二沟道区234。
例如，如图6F所示，在衬底基板100上形成第二绝缘材料层并对该第二绝缘材料层进行第四构图工艺形成保护层110，该保护层110覆盖衬底基板100上已形成的结构，并暴露出第一待掺杂区204。该保护层可以保护这些结构不受到掺杂材料的腐蚀。例如，该保护层110的材料为有机绝缘材料，例如为聚甲基丙烯酸甲酯(PMMA)，厚度例如为100nm-500nm，例如为200nm。
以下以该一维半导体纳米材料层的材料包括碳纳米管为例、并以对该碳纳米管进行p型掺杂为例对该第一掺杂区204的掺杂进行示例性说明。
由于碳纳米管的带隙较小，难以采用传统半导体的原子替位式掺杂，本公开实施例采用分子吸附，使得掺杂剂与碳纳米管表面直接接触而发生电荷转移，实现对碳纳米管的掺杂。
例如，该掺杂工艺包括制备掺杂溶液，例如包括将六氯锑酸三乙基氧鎓(OA)分子溶解于有机溶剂中形成OA溶液，例如该有机溶剂为异丙醇。例如，该OA分子的质量为60mg，异丙醇为6ml。
接着将上述形成有保护层110的晶体管结构浸泡于该OA溶液，使得第一待掺杂区204得到掺杂。该第一待掺杂区204的掺杂浓度可以通过调节OA溶液中OA分子的浓度以及浸泡条件(如溶液温度及浸泡时间等)进行调节。例如，在本实施例中，将上述形成有保护层110的晶体管结构浸泡于40℃条件下的该OA溶液中，静置20小时。由于第一待掺杂区204暴露于空气中，因此可以直接与OA溶液进行接触。OA分子具有一定的氧化性，该分子可以吸附在碳纳米管表面，与碳纳米管之间发生电荷转移，导致碳纳米管能稳定地带上正电荷，从而实现p型掺杂。
然后清洗将该晶体管结构上残余的掺杂剂以及去除保护层110。例如，使用异丙醇去除残余的OA分子，采用丙酮去除保护层110。这样就得到了如图1A-1B所示的薄膜晶体管20。
图7分别示出了该薄膜晶体管在该第二沟道区234未掺杂的情形和经过上述OA溶液掺杂的情形下的转移特性曲线；其中曲线A对应的是该第二沟道区234未掺杂的情形，曲线B对应的是该第二沟道区234掺杂的情形。
如图7所示，相较于该第二沟道区未掺杂的薄膜晶体管，在Vds为-0.1V的情形下，本公开实施例提供的具有掺杂的第二沟道区的薄膜晶体管具有更高的开态电流和更低的关态电流，其中关态电流降至纳安量级以下，电流的开关比提高了102倍，达到了105；亚阈值摆幅(Subthreshold Swing,SS)从159mv/dec降低至118mv/dec，器件的阈值电压更接近0V。
在上述示例的薄膜晶体管的制作方法中，形成了相对于第一极和第二极非对称的栅极以便于实现对第二沟道区234的掺杂。在另一些实施例中，也可以形成对称的栅极结构，例如如图3A所示，在垂直于衬底基板100的方向上，栅极21和第二极25重叠，也即，该栅极21在该衬底基板100上的正投影与该第二极25在该衬底基板100上的正投影重叠。在这种情形下，例如可以在形成栅极之前对该第一待掺杂区204进行掺杂。例如，该掺杂可以在形成该一维半导体纳米材料层203之后、形成第一极和第二极之前进行，或者在形成第一极和第二极之后、形成栅极绝缘层之前进行。
在另一些示例中，也可以形成具有底栅结构或其它结构的薄膜晶体管，此处不再赘述。
以上所述，仅为本发明的具体实施方式，但本发明实施例的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明实施例揭露的技术范围内或者在本发明实施例揭露的发明思想下，可轻易想到变化或替换，都应涵盖在本发明实施例的保护范围之内。

Claims (15)

1.一种薄膜晶体管，包括衬底基板、以及设置于所述衬底基板上的栅极、栅极绝缘层、有源层、第一极和第二极，其中，
所述有源层的材料是一维半导体纳米材料，所述有源层包括第一极区、第二极区、第一沟道区和第二沟道区；
所述第一极区和所述第二极区分别与所述第一极和所述第二极接触，所述第一沟道区分别与所述第一极区和所述第二沟道区直接连接，所述第二沟道区位于所述第一沟道区与所述第二极区之间；
所述第二沟道区为第一掺杂区，所述第二沟道区与所述第一沟道区对应的能级不同。
2.如权利要求1所述的薄膜晶体管，其中，所述有源层的材料包括碳纳米管材料或纳米线材料。
3.如权利要求1所述的薄膜晶体管，其中，所述薄膜晶体管为p型，所述第二沟道区的能级高于所述第一沟道区的对应的能级；或者，
所述薄膜晶体管为n型，所述第二沟道区的能级低于所述第一沟道区的对应的能级。
4.如权利要求3所述的薄膜晶体管，其中，在所述薄膜晶体管为p型的情形，所述第一沟道区的材料为碳纳米管，所述第二沟道区的材料为由所述碳纳米管经六氯锑酸三乙基氧鎓(OA)或氧化钇掺杂得到的p型碳纳米管材料。
5.如权利要求1所述的薄膜晶体管，其中，所述栅极比所述有源层远离所述衬底基板；
在垂直于所述衬底基板的方向上，所述栅极与所述第二极之间存在空隙，所述空隙暴露出所述有源层的所述第二沟道区。
6.如权利要求1所述的薄膜晶体管，其中，在垂直于所述衬底基板的方向上，所述栅极与所述第二沟道区重叠。
7.如权利要求1所述的薄膜晶体管，其中，所述第一极区和所述第二极区分别为第二掺杂区，所述第一极区和所述第二极区的掺杂浓度高于所述第二沟道区的掺杂浓度。
8.如权利要求1-7任一所述的薄膜晶体管，其中，所述第一极和所述第二极分别为源极和漏极。
9.一种电子装置，包括如权利要求1-8任一所述的薄膜晶体管。
10.一种薄膜晶体管的制作方法，包括：
在衬底基板上形成有源层、第一极、第二极、栅极绝缘层和栅极，其中，形成有源层包括：形成一维半导体纳米材料层，并且所述一维半导体纳米材料层包括第一极区、第二极区、第一沟道区和第一待掺杂区，所述第一极和所述第二极分别与所述第一极区和所述第二极区接触，所述第一沟道区分别与所述第一极区和所述第一待掺杂区直接连接，所述第一待掺杂区位于所述第一沟道区与所述第二极区之间；
对所述第一待掺杂区进行掺杂形成第二沟道区，所述第二沟道区与所述第一沟道区对应的能级不同。
11.如权利要求10所述的制作方法，其中，所述有源层的材料包括碳纳米管材料或纳米线材料。
12.如权利要求11所述的制作方法，其中，在所述衬底基板上形成所述有源层、所述第一极、所述第二极、所述栅极绝缘层和所述栅极包括：
将所述有源层形成在所述衬底基板上，
将所述栅极绝缘层形成在所述有源层上，
将所述栅极形成于所述栅极绝缘层之上，在垂直于衬底基板的方向上，所述栅极与所述第一极重叠，并与所述第二极之间存在空隙，所述空隙暴露出所述第一待掺杂区。
13.如权利要求12所述的制作方法，其中，所述有源层的材料包括碳纳米管材料，对所述第一待掺杂区进行掺杂形成所述第二沟道区包括：在形成所述栅极后，用六氯锑酸三乙基氧鎓(OA)对所述第一待掺杂区进行掺杂。
14.如权利要求12所述的制作方法，还包括：在形成所述栅极后，对所述第一待掺杂区进行掺杂之前，形成保护层覆盖所述薄膜晶体管，所述保护层暴露出所述第一待掺杂区。
15.如权利要求10-14任一所述的制作方法，其中，形成有源层还包括：去除所述一维半导体纳米材料层延伸出所述第一极和所述第二极以外的部分。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2020244541A1 (zh) * 2019-06-05 2020-12-10 京东方科技集团股份有限公司 薄膜晶体管及其制作方法、电子装置
WO2024045860A1 (zh) * 2022-08-30 2024-03-07 武汉华星光电技术有限公司 薄膜晶体管及其电子器件

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111490068B (zh) * 2019-01-29 2022-07-26 京东方科技集团股份有限公司 显示面板及其制造方法、显示装置
CN114911101A (zh) * 2021-02-08 2022-08-16 京东方科技集团股份有限公司 像素驱动电路、阵列基板及显示面板
CN113690300A (zh) * 2021-07-14 2021-11-23 北京华碳元芯电子科技有限责任公司 具有局域底栅的晶体管及其制作方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130134392A1 (en) * 2011-11-29 2013-05-30 International Business Machines Corporation Doping Carbon Nanotubes and Graphene for Improving Electronic Mobility
KR101410933B1 (ko) * 2008-04-11 2014-07-02 성균관대학교산학협력단 탄소나노튜브를 구비한 트랜지스터의 도핑방법 및 도핑이온의 위치 제어방법 및 트랜지스터
CN105810587A (zh) * 2014-12-31 2016-07-27 清华大学 N型薄膜晶体管的制备方法
CN106816473A (zh) * 2017-01-16 2017-06-09 京东方科技集团股份有限公司 薄膜晶体管及其制备方法、阵列基板和显示装置
CN109560044A (zh) * 2018-11-05 2019-04-02 复旦大学 一种抑制薄膜晶体管阈值电压漂移的方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7492015B2 (en) 2005-11-10 2009-02-17 International Business Machines Corporation Complementary carbon nanotube triple gate technology
US9287516B2 (en) 2014-04-07 2016-03-15 International Business Machines Corporation Forming pn junction contacts by different dielectrics
CN105097939B (zh) 2014-04-24 2018-08-17 清华大学 薄膜晶体管
KR101602911B1 (ko) 2014-08-11 2016-03-11 고려대학교 산학협력단 반도체 소자 및 반도체 소자 제조 방법
CN110137356B (zh) 2019-06-05 2021-12-24 京东方科技集团股份有限公司 薄膜晶体管及其制作方法、电子装置

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101410933B1 (ko) * 2008-04-11 2014-07-02 성균관대학교산학협력단 탄소나노튜브를 구비한 트랜지스터의 도핑방법 및 도핑이온의 위치 제어방법 및 트랜지스터
US20130134392A1 (en) * 2011-11-29 2013-05-30 International Business Machines Corporation Doping Carbon Nanotubes and Graphene for Improving Electronic Mobility
CN103946964A (zh) * 2011-11-29 2014-07-23 国际商业机器公司 掺杂碳纳米管和石墨烯用于改善电子迁移率
CN105810587A (zh) * 2014-12-31 2016-07-27 清华大学 N型薄膜晶体管的制备方法
CN106816473A (zh) * 2017-01-16 2017-06-09 京东方科技集团股份有限公司 薄膜晶体管及其制备方法、阵列基板和显示装置
CN109560044A (zh) * 2018-11-05 2019-04-02 复旦大学 一种抑制薄膜晶体管阈值电压漂移的方法

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
CHEN J, KLINKE C, AFZALI A H, ET AL.: ""Self-aligned carbon nanotube transistors with novel chemical doping"", 《IEDM 2004 CONF. PROC》 *
LIN Y M, APPENZELLER J, AVOURIS P.: ""Ambipolar-to-Unipolar Conversion of Carbon Nanotube Transistors by Gate Structure Engineering"", 《NANO LETTERS》 *

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2020244541A1 (zh) * 2019-06-05 2020-12-10 京东方科技集团股份有限公司 薄膜晶体管及其制作方法、电子装置
US11844227B2 (en) 2019-06-05 2023-12-12 Boe Technology Group Co., Ltd. Thin film transistor and manufacturing method thereof, and electronic device
WO2024045860A1 (zh) * 2022-08-30 2024-03-07 武汉华星光电技术有限公司 薄膜晶体管及其电子器件

Also Published As

Publication number Publication date
WO2020244541A1 (zh) 2020-12-10
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