JP6268162B2 - 薄膜トランジスタ - Google Patents

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Description

本発明は、薄膜トランジスタに関する。
有機エレクトロルミネッセンス素子を有する表示装置を駆動させるためには、従来の薄膜トランジスタと比較してより大きなオン電流を流すことができる薄膜トランジスタが必要となる。近年、表示装置の高精細化に伴い、遮断周波数がより高く、より高速で応答が可能な薄膜トランジスタが求められている。
オン電流や遮断周波数は、半導体材料の電荷移動度が高いほど高くなる。よって、より高い電荷移動度を有する半導体材料の開発が盛んに行われている。特に製造コストを削減することができるので、塗布による半導体層の製造が可能な有機半導体材料、酸化物半導体材料が注目されている。しかしながら、これらの電荷移動度は未だ十分とはいえない。
オン電流や遮断周波数を向上させる手段としては、半導体材料の電荷移動度を高める以外に、薄膜トランジスタのチャネル長をより小さくすることが挙げられる。しかしながらチャネル長を例えば１μｍ以下とすることは、薄膜トランジスタの機能を確保する観点から極めて困難であり、また一般に複雑な工程や高額の製造装置が必要であることから製造コストが増大するという問題がある。
このような問題を解決するために、チャネルの延在方向が薄膜トランジスタの厚さ方向に一致する縦型の薄膜トランジスタが提案されている（特許文献１及び２参照。）。このような従来の縦型の薄膜トランジスタにおいては、基板上に設けた段差の側面をチャネルとして利用するため、段差の高さを変化させることによりチャネル長を制御することができ、チャネル長を１μｍ以下とすることも可能である。
特開２００８−２７０６８７号公報 特開２００８−３４７６０号公報
薄膜トランジスタのチャネル長をより小さくしようとする場合には、通常、所定の電気的特性を実現するために併せてゲート絶縁膜の厚さを薄くする必要がある。
しかしながら、上記先行技術文献に記載されている縦型のトランジスタによれば、用いられる材料の制約から特にゲート絶縁膜の厚さをより薄くすることは、製造工程の観点からも困難であり、結果として薄膜トランジスタのオン電流及びオン／オフ比が小さくなってしまい、駆動電圧が高くなってしまうという問題があった。
本発明はこのような問題点に鑑みてなされたものであり、より高いオン電流及びオン／オフ比を有し、より低電圧で駆動できる縦型の薄膜トランジスタ（集積型薄膜トランジスタ）を提供することを目的とする。
即ち、本発明は以下の[１]〜[１４]を提供する。
［１］ 基板上に設けられている薄膜トランジスタであって、
前記基板の厚さ方向と略一致する方向に延在する側面を有し、前記基板の主表面から突出する柱状の突出部と、
前記側面に沿って延在するチャネル領域に少なくとも一部が設けられており、金属の酸化物の層、金属の窒化物の層、珪素の酸化物の層又は珪素の窒化物の層である第１の層及び自己組織化単分子膜である第２の層を含む、厚さが５０ｎｍ以下であるゲート絶縁層と、
前記ゲート絶縁層に接しているゲート電極と、
ソース電極及びドレイン電極であって、前記基板の厚さ方向から見たときに、該ソース電極及びドレイン電極の一方のうちの少なくとも一部が前記突出部と重なるように設けられており、他方が前記基板の厚さ方向から見たときに、前記突出部及び一方の電極と重ならない領域に設けられており、かつ互いに分離されている前記ソース電極及びドレイン電極と、
前記ソース電極のうちの少なくとも一部、前記ドレイン電極のうちの少なくとも一部、及び前記チャネル領域内の前記ゲート絶縁層のうちの少なくとも一部に直接的に又は機能層を介して接している半導体層と
を備える、薄膜トランジスタ。
［２］ 前記突出部は前記基板に設けられた絶縁性構造体であり、
前記ゲート電極は該絶縁性構造体の側面の少なくとも一部を覆っており、
前記ゲート絶縁層は前記ゲート電極を覆っており、
前記ソース電極及び前記ドレイン電極は前記ゲート絶縁層に接しており、
前記半導体層は前記ソース電極及び前記ドレイン電極、並びに前記ゲート絶縁層を覆っている、［１］に記載の薄膜トランジスタ。
［３］ 前記突出部は前記基板に設けられた絶縁性構造体であり、
前記ゲート電極は該絶縁性構造体を覆っており、
前記ゲート絶縁層は前記ゲート電極を覆っており、
前記半導体層は前記ゲート絶縁層を覆っており、前記ソース電極及び前記ドレイン電極は前記半導体層に接している、［１］に記載の薄膜トランジスタ。
［４］ 前記突出部は前記基板上に設けられたゲート電極であり、
前記ゲート絶縁層は前記ゲート電極を覆っている、［１］に記載の薄膜トランジスタ。
［５］ 前記突出部は前記基板上に設けられた半導体層であり、前記ゲート絶縁層は前記半導体層の側面の少なくとも一部を覆うように設けられており、前記ゲート電極は前記ゲート絶縁層を覆っている、［１］に記載の薄膜トランジスタ。
［６］ 基板上に設けられている薄膜トランジスタであって、
前記基板の主表面から突出し、前記基板の厚さ方向と略一致する方向と短尺方向とが一致し、長尺方向が前記基板の厚さ方向と直交する方向である側面を有する柱状の突出部と、
前記基板の厚さ方向から見たときに、ソース電極及びドレイン電極のうちの一方が前記突出部と重なるように設けられており、他方が前記基板の厚さ方向から見たときに、前記突出部及び一方の電極と重ならない領域に設けられており、かつ互いに分離されている前記ソース電極及びドレイン電極と、
前記ソース電極及びドレイン電極、並びに前記ソース電極及びドレイン電極から露出した前記側面を覆う半導体層と、
前記半導体層を覆っており、金属の酸化物の層、金属の窒化物の層、珪素の酸化物の層又は珪素の窒化物の層である第１の層及び自己組織化単分子膜である第２の層を含む、厚さが５０ｎｍ以下であるゲート絶縁層と、
前記ゲート絶縁層に接しており、前記突出部にまたがっているゲート電極と
を備える、薄膜トランジスタ。
［７］ 前記半導体層は前記基板及び該基板上に設けられた前記突出部を覆っており、前記ソース電極及びドレイン電極は前記半導体層に接しており、前記ゲート絶縁層は前記ソース電極及びドレイン電極、並びに前記ソース電極及びドレイン電極から露出する前記半導体層を覆っている、［６］に記載の薄膜トランジスタ。
［８］ 前記絶縁性構造体、前記ゲート電極、又は前記半導体層が、フォトリソグラフィー法又はナノインプリント法によるパターニング工程で形成される、［１］〜［７］のいずれか１つに記載の薄膜トランジスタ。
［９］ 前記ゲート電極が金属又は珪素を含み、前記第１の層である、前記金属の酸化物の層、前記金属の窒化物の層、前記珪素の酸化物の層、及び前記珪素の窒化物の層が、前記ゲート電極に含まれる金属又は珪素をプラズマ処理、又は陽極酸化処理することにより形成された層である、［１］〜［８］のいずれか１つに記載の薄膜トランジスタ。
［１０］ 前記第２の層が、炭素原子数が１０以上の飽和炭化水素基、又は置換基を有していてもよい、炭素原子数が１０以上の飽和炭化水素基を含み、かつ前記第１の層に結合し得る化合物の膜である、［１］〜［９］のいずれか１つに記載の薄膜トランジスタ。
［１１］ 前記第２の層が、ホスホン酸誘導体の膜、トリクロロシラン誘導体の膜、又は、トリエトキシシラン誘導体の膜である、［１］〜［１０］のいずれか１つに記載の薄膜トランジスタ。
［１２］ 前記ゲート電極が、アルミニウムを含む、［１］〜［１１］のいずれか１つに記載の薄膜トランジスタ。
［１３］ ［１］〜［１２］のいずれか１つに記載の薄膜トランジスタが複数個互いに離間して基板上に配置されており、複数個の前記薄膜トランジスタの前記ゲート電極同士、前記ソース電極同士、及び前記ドレイン電極同士それぞれが互いに電気的に接続されており、複数個の前記薄膜トランジスタが単一のトランジスタとして一体的に動作する、集積型薄膜トランジスタ。
［１４］ 前記基板の厚さ方向から見たときに、前記薄膜トランジスタが設けられる薄膜トランジスタ形成領域外に延在し、前記ソース電極及びドレイン電極のそれぞれに接続される接続配線を有しており、前記ゲート電極及び前記ゲート絶縁層が、基板の厚さ方向から見たときに、前記薄膜トランジスタ形成領域からはみ出すはみ出し部を有する、［１］〜［１３］のいずれか１つに記載の薄膜トランジスタ。
本発明によれば、高いオン電流及び高いオン／オフ比を有し、低電圧で駆動できる薄膜トランジスタを提供することができる。
図１−１は、第１実施形態の薄膜トランジスタの模式的な平面図である。 図１−２は、第１実施形態の薄膜トランジスタの模式的な断面図である。 図２−１は、第２実施形態の薄膜トランジスタの模式的な平面図である。 図２−２は、第２実施形態の薄膜トランジスタの模式的な断面図である。 図３は、第３実施形態の薄膜トランジスタの模式的な断面図である。 図４は、第４実施形態の薄膜トランジスタの模式的な断面図である。 図５は、第５実施形態の薄膜トランジスタの模式的な断面図である。 図６は、第６実施形態の薄膜トランジスタの模式的な断面図である。 図７は、第７実施形態の薄膜トランジスタの模式的な断面図である。 図８は、第８実施形態の薄膜トランジスタの模式的な断面図である。 図９は、第９実施形態の薄膜トランジスタの模式的な断面図である。 図１０は、第１０実施形態の薄膜トランジスタの模式的な断面図である。 図１１は、第１１実施形態の薄膜トランジスタの模式的な断面図である。 図１２−１は、第１２実施形態の薄膜トランジスタの模式的な平面図である。 図１２−２は、第１２実施形態の薄膜トランジスタの模式的な断面図である。
以下、必要に応じて図面を参照しながら、本発明の薄膜トランジスタ及び集積型薄膜トランジスタの好適な実施形態について説明する。なお、各図は、発明が理解できる程度に、構成要素の形状、大きさ及び配置が概略的に示されているに過ぎず、各実施形態にかかる構成要素は、本発明の要旨を逸脱しない範囲において適宜組み合わせることができる。
以下の図面の説明においては、同一の構成要素については同一の符号を付すこととし、重複する説明については省略する場合がある。また、以下に説明する実施形態によって本発明が限定されるものではない。
本発明の薄膜トランジスタは、基板上に設けられている薄膜トランジスタであって、基板の厚さ方向と略一致する方向に延在する側面を有し、基板の主表面から突出する柱状の突出部と、側面に沿って延在するチャネル領域に少なくとも一部が設けられており、金属の酸化物の層、金属の窒化物の層、珪素の酸化物の層又は珪素の窒化物の層である第１の層及び自己組織化単分子膜である第２の層を含む、厚さが５０ｎｍ以下であるゲート絶縁層と、ゲート絶縁層に接しているゲート電極と、ソース電極及びドレイン電極であって、基板の厚さ方向から見たときに、ソース電極及びドレイン電極の一方のうちの少なくとも一部が突出部と重なるように設けられており、他方が残余の領域に設けられており、かつ互いに電気的に分離されているソース電極及びドレイン電極と、ソース電極のうちの少なくとも一部、前記ドレイン電極のうちの少なくとも一部、及びチャネル領域内のゲート絶縁層のうちの少なくとも一部に直接的に又は機能層を介して接している半導体層とを備える。
＜第１実施形態＞
（薄膜トランジスタの構成例）
図１−１及び図１−２を参照して、第１実施形態の薄膜トランジスタの構成について説明する。図１−１は、第１実施形態の薄膜トランジスタの模式的な平面図である。図１−２は、図１−１中の１−２一点鎖線が示される位置で切断した切断面を示す、第１実施形態の薄膜トランジスタの模式的な断面図である。
［基板］
図１−１及び図１−２に示されるように、薄膜トランジスタ１０は、通常、基板１に設けられている。
基板１は、互いに対向する平坦面である第１主表面１ａ及び第２主表面１ｂを有している。
基板１としては、例えば、ガラス基板、シリコン基板、金属膜からなる基板、ポリエチレンテレフタレート、ポリエチレンナフタレート、ポリエーテルサルホン、ポリイミドなどの材料から構成されるフレキシブルなフィルム基板、及びプラスチック基板が挙げられる。基板１の厚さは、好ましくは１０μｍ〜５０００μｍである。
［突出部］
薄膜トランジスタ１０は、突出部８を有している。突出部８は基板１の主表面、すなわちこの構成例では第１主表面１ａから基板１の厚さ方向に突出している。
突出部８は、チャネル領域（後述する。）を基板１の厚さ方向に延在させるための基礎となる構造である。
突出部８は、この構成例では柱状である。突出部８はこの構成例では、長尺方向に直交する方向の断面の形状が長方形である四角柱状であって、その長尺方向が第１主表面１ａの延在方向と一致している。ここで長尺方向に直交し、かつ基板１の厚さ方向に略一致する方向を短尺方向という。
突出部８は、基板１の厚さ方向と略一致する方向に延在する側面８ａを有している。側面８ａは、この構成例では長方形状であって、その短尺方向は基板１の厚さ方向と略一致している。
突出部８は、この構成例では基板１に設けられた絶縁性構造体２により構成され、基板１の第１主表面１ａに接するように設けられている。
なお突出部８は、例えば上述の絶縁性構造体２のみならず、基板１に一体的に形成された凹凸のうちの凸部であってもよい。また以下の説明において、絶縁性構造体２に直接的に接するか、又は間接的に絶縁性構造体２を覆っており、基板１の主表面１ａから突出する構造全体を「突出部８」として説明する場合もある。
絶縁性構造体２は、この構成例では長方形状の対向する２つの側面２ａを有している。
側面２ａは、基板１の厚さ方向と略一致する方向と短尺方向とが一致し、長尺方向は基板１の厚さ方向と直交し、かつ第１主表面１ａに対して平行な方向である。絶縁性構造体２の頂面２ｂは、第１主表面１ａに対して平行な面であって、対向する側面２ａに挟まれている。
絶縁性構造体２の基板１の厚さ方向の高さ（以下、「絶縁性構造体２の高さ」という。）、すなわち第１主表面１ａから頂面２ｂまでの高さは、１０ｎｍ〜２μｍであることが好ましく、３０ｎｍ〜１．５μｍであることがより好ましく、５０ｎｍ〜１μｍであることがさらに好ましい。絶縁性構造体２の高さが低いほど、チャネル領域の短尺方向の長さ、すなわちチャネル長が短くなり、高いオン電流、高い遮断周波数が得られるため好ましい。
絶縁性構造体２の側面２ａと基板１の第１主表面１ａとがなす角度は６０°〜１００°であることが好ましく、８０°〜９５°であることがより好ましく、８５°〜９０°がさらに好ましい。絶縁性構造体２の側面２ａと第１主表面１ａとがなす角度は９０°に近いほどチャネル長が短くなるため好ましい。
絶縁性構造体２の材料としては、例えば、市場にて入手可能なフォトレジスト材料を用い得る。フォトレジスト材料としては、例えば、化薬マイクロケム社の「ＳＵ−８」、及び「ＫＭＰＲ」が挙げられる。
［ゲート電極］
ゲート電極３は、絶縁性構造体２の側面２ａの少なくとも一部を覆っており、後述するゲート絶縁層４に接している。この構成例では、絶縁性構造体２の対向する２つの側面２ａにまたがってこれらを覆っている。ゲート電極３は、絶縁性構造体２の側面２ａを覆っており、基板１の厚さ方向に延在する側面３ａを有している。
ゲート電極３の材料としては、例えば、金、白金、銀、銅、クロム、パラジウム、アルミニウム、インジウム、モリブデン、チタン等の金属、低抵抗ポリシリコン、低抵抗アモルファスシリコン、錫酸化物、酸化インジウム、及びインジウム錫酸化物（ＩＴＯ）が挙げられる。これらの材料は、１種単独で用いても２種以上を併用してもよい。ゲート電極３はアルミニウムを含むことが好ましい。
ゲート電極３の厚さは、好ましくは０．０２μｍ〜１００μｍである。
［ゲート絶縁層］
ゲート絶縁層４は、ゲート電極３を覆っている。この構成例では、ゲート絶縁層４は、ゲート電極３及びゲート電極３から露出する基板１の第１主表面１ａを覆っている。ゲート電極４は、絶縁性構造体２の側面２ａに沿って延在するチャネル領域ＣＲに少なくとも一部が設けられている。
ゲート電極４は、基板１の厚さ方向に直交する方向に延在する四角柱の辺であって最も長い辺を含む側面２ａに沿って延在する領域に、少なくとも一部が設けられていることが好ましい。
ゲート絶縁層４は、第１の層４ａ及び第２の層４ｂを少なくとも含んでいる。第１の層４ａは、金属の酸化物の層、金属の窒化物の層、珪素の酸化物の層又は珪素の窒化物の層である。第２の層４ｂは、自己組織化単分子膜である。
この構成例では、第１の層４ａがゲート電極３及びゲート電極３から露出する基板１の第１主表面１ａを覆っており、第２の層４ｂが第１の層４ａを覆っている。ここで第１の層４ａは、ゲート電極３の側面３ａを覆っており、基板１の厚さ方向に延在する側面４ａａを有しており、第２の層４ｂは、第１の層４ａの側面４ａａを覆っており、基板１の厚さ方向に延在する側面４ｂａを有している。第２の層４ｂの対向する２つの側面４ｂａは、ゲート絶縁層４の側面４Ａに相当し、２つの側面４ｂａに挟まれる頂面は、ゲート絶縁層４の頂面４Ｂに相当する。
第１の層４ａを構成する金属の酸化物、金属の窒化物、珪素の酸化物、及び珪素の窒化物としては、例えば、酸化タンタル、酸化アルミニウム、窒化アルミニウム、酸化チタン、酸化イットリウム、酸化ジルコニウム、酸化珪素、及び窒化珪素が挙げられる。良好な絶縁性を有し、第２の層４ｂとして、密度の高い自己組織化単分子膜をその表面に形成することができるので、第１の層４ａの材料としては、酸化アルミニウム、窒化アルミニウム、酸化珪素、及び窒化珪素が好ましい。酸化アルミニウム及び酸化珪素は、アルミニウム又はシリコンをそれぞれ酸素プラズマ処理や陽極酸化処理することにより、低温で容易に形成できるため特に好ましい。
第２の層４ｂである自己組織化単分子膜の材料としては、例えば、炭素原子数が１０以上である飽和炭化水素基、又は置換基を有していてもよい、炭素原子数が１０以上の飽和炭化水素基を含み、第１の層４ａと結合し得る化合物が挙げられる。
第２の層４ｂの材料の具体例としては、ホスホン酸誘導体、及び金属の酸化物、金属の窒化物、珪素の酸化物、又は珪素の窒化物と化学結合し得る反応性官能基を有するシラン誘導体が挙げられる。第２の層４ｂは、例えば、ホスホン酸誘導体の膜、トリクロロシラン誘導体の膜、又はトリエトキシシラン誘導体の膜として構成することが好ましい。
ホスホン酸誘導体とは、ホスホン酸に含まれる燐原子に結合した水素原子が有機基で置換された化合物を意味する。有機基としては、１価の飽和炭化水素基、及び置換基を有している１価の飽和炭化水素基を含むことが好ましく、炭素原子数が１０以上の１価の飽和炭化水素基、及び置換基を有している炭素原子数が１０以上の１価の飽和炭化水素基がより好ましい。
シラン誘導体とは、シラン化合物が有する少なくとも１個の水素原子が有機基で置換された化合物を意味する。有機基としては、１価の飽和炭化水素基、及び置換基を有している１価の飽和炭化水素基が好ましく、炭素原子数が１０以上の１価の飽和炭化水素基、及び置換基を有している炭素原子数が１０以上の１価の飽和炭化水素基がより好ましい。
１価の飽和炭化水素基としては、例えば、炭素原子数が１〜３０のアルキル基が挙げられ、具体的には、メチル基、エチル基、プロピル基、ブチル基、ペンチル基、ヘキシル基、ヘプチル基、オクチル基、ノニル基、デシル基、ウンデシル基、ドデシル基、トリデシル基、テトラデシル基、ペンタデシル基、ヘキサデシル基、ヘプタデシル基、オクタデシル基、ノナデシル基、イコシル基、ヘンエイコシル基、ドコシル基、トリコシル基、テトラコシル基、ペンタコシル基、及びトリアコンチル基が挙げられる。
置換基を有している１価の飽和炭化水素基としては、例えば、置換基を有している炭素原子数が１〜３０のアルキル基が挙げられる。該アルキル基の炭素原子数に置換基の炭素原子数は含まれない。
上記置換基としては、例えば、フッ素原子、アリール基及びアリールオキシ基が挙げられる。アリール基は、芳香族炭化水素から芳香環に結合している水素原子１個を除いた基を意味し、アリール基の炭素原子数は通常６〜６０である。アリール基としては、例えば、フェニル基、及びナフチル基が挙げられる。アリールオキシ基の炭素原子数は通常６〜６０であり、その例としてはフェノキシ基が挙げられる。
反応性官能基としては、ハロゲン原子、及びアルコキシ基が挙げられる。反応性官能基であるアルコキシ基の炭素原子数は通常１〜３０である。反応性官能基としては、例えば、メトキシ基、エトキシ基、プロポキシ基、ブトキシ基、ペンチルオキシ基、ヘキシルオキシ基、ヘプチルオキシ基、オクチルオキシ基、ノニルオキシ基、及びデシルオキシ基が挙げられる。反応性官能基であるハロゲン原子としては、フッ素原子、塩素原子、臭素原子、及びヨウ素原子が挙げられる。
反応性官能基を有するシラン誘導体としては、ハロゲン化シラン誘導体、アルコキシシラン誘導体などが挙げられ、高密度に集積したシラン誘導体の単分子膜を形成する観点から、反応性官能基を３個有するトリハロゲンシラン誘導体、及びトリアルコキシシラン誘導体が好ましく、トリクロロシラン誘導体及びトリアルコシキシラン誘導体がより好ましい。
ホスホン酸誘導体は、第１の層４ａである、酸化アルミニウム等の金属酸化物の層に接する、高密度に集積した単分子膜が形成できるため好ましい。特に、炭素原子数が１０以上である長鎖アルキル基など、炭素原子数が１０以上の良好な絶縁性を有する１価の飽和炭化水素基が結合している化合物が第２の層４ｂの材料として好ましい。
炭素原子数が１０以上の飽和炭化水素基を含むホスホン酸誘導体及び炭素原子数が１０以上の飽和炭化水素基を含むシラン誘導体としては、第１の層４ａに接しており、良好な絶縁性を有する第２の層４ｂを形成する観点から、テトラデシルホスホン酸、ペンタデシルホスホン酸、ヘキサデシルホスホン酸、ヘプタデシルホスホン酸、オクタデシルホスホン酸、ノナデシルホスホン酸、デカデシルホスホン酸、テトラデシルトリクロロシラン、ペンタデシルトリクロロシラン、ヘキサデシルトリクロロシラン、ヘプタデシルトリクロロシラン、オクタデシルトリクロロシラン、ノナデシルトリクロロシラン、デカデシルトリクロロシラン、テトラデシルトリエトキシシラン、ペンタデシルトリエトキシシラン、ヘキサデシルトリエトキシシラン、ヘプタデシルトリエトキシシラン、オクタデシルトリエトキシシラン、ノナデシルトリエトキシシラン、及びデカデシルトリエトキシシランが好ましく、絶縁性を高める観点から、テトラデシルホスホン酸、ペンタデシルホスホン酸、ヘキサデシルホスホン酸、ヘプタデシルホスホン酸、オクタデシルホスホン酸、ノナデシルホスホン酸、及びデカデシルホスホン酸がより好ましい。長鎖アルキル基は表面自由エネルギーが低いために、第２の膜４ｂに接する半導体層７である有機半導体層を形成する場合には、有機半導体層の結晶性が高くなり、良好な特性が得られるため好ましい。
また、置換基を有している炭素原子数が１０以上の１価の飽和炭化水素基を有する化合物、特に、１価の飽和炭化水素基の末端の水素原子がアリール基又はアリールオキシ基で置換された基を有する化合物の単分子膜は、表面自由エネルギーが高いため、単分子膜に接するように形成される層の印刷法による形成が容易となる。このようなアリール基としてはフェニル基が好ましく、アリールオキシ基としてはフェノキシ基が好ましい。フェニル基又はフェノキシ基で置換された炭素原子数が１０以上の１価の飽和炭化水素基を含むホスホン酸誘導体、及びフェニル基又はフェノキシ基で置換された炭素原子数が１０以上の１価の飽和炭化水素基を含むシラン誘導体としては、フェニルエチルトリクロロシラン、フェノキシテトラデシルホスホン酸、フェノキシペンタデシルホスホン酸、フェノキシヘキサデシルホスホン酸、フェノキシヘプタデシルホスホン酸、フェノキシオクタデシルホスホン酸、フェノキシノナデシルホスホン酸、フェノキシデカデシルホスホン酸、フェノキシテトラデシルトリクロロシラン、フェノキシペンタデシルトリクロロシラン、フェノキシヘキサデシルトリクロロシラン、フェノキシヘプタデシルトリクロロシラン、フェノキシオクタデシルトリクロロシラン、フェノキシノナデシルトリクロロシラン、フェノキシデカデシルトリクロロシラン、フェノキシテトラデシルトリエトキシシラン、フェノキシペンタデシルトリエトキシシラン、フェノキシヘキサデシルトリエトキシシラン、フェノキシヘプタデシルトリエトキシシラン、フェノキシオクタデシルトリエトキシシラン、フェノキシノナデシルトリエトキシシラン、及びフェノキシデカデシルトリエトキシシランが好ましく、良好な絶縁性を得ることができるので、フェノキシテトラデシルホスホン酸、フェノキシペンタデシルホスホン酸、フェノキシヘキサデシルホスホン酸、フェノキシヘプタデシルホスホン酸、フェノキシオクタデシルホスホン酸、フェノキシノナデシルホスホン酸、及びフェノキシデカデシルホスホン酸がより好ましい。
また、ペンタデシルフルオロオクタデシルホスホン酸などのフッ素化された官能基を有する化合物も第２の層４ｂの材料として用いることができる。これらの材料は、１種単独で用いても２種以上を併用してもよい。例えばオクタデシルホスホン酸とペンタデシルフルオロオクタデシルホスホン酸とを混合して使用することもできる。混合する割合を変えることによって、表面自由エネルギーや、薄膜トランジスタの閾値電圧を制御することができる。
ゲート絶縁層４の厚さ、すなわちこの構成例では第１の層４ａの厚さと第２の層４ｂの厚さとの総和は、１μｍ以下のチャネル長の薄膜トランジスタで短チャネル効果を抑制し、良好なオフ特性や飽和特性を得ることができるので、５０ｎｍ以下であることが好ましい。また、良好な絶縁性を得ることができるので、２ｎｍ以上であることが好ましい。ゲート絶縁層４の厚さは、２ｎｍ〜５０ｎｍであることが好ましく、３ｎｍ〜４０ｎｍであることがより好ましく、４ｎｍ〜２０ｎｍであることがさらに好ましい。
ゲート絶縁層４のうちの第１の層４ａとして、ゲート電極３であるアルミニウム層をプラズマ処理して形成した酸化アルミニウム層を用い、酸化アルミニウム層である第１の層４ａの表面に接するように設けられる第２の層４ｂとしてテトラデシルホスホン酸、ペンタデシルホスホン酸、ヘキサデシルホスホン酸、ヘプタデシルホスホン酸、オクタデシルホスホン酸、ノナデシルホスホン酸、デカデシルホスホン酸等の自己組織化単分子膜を組み合わせれば、ゲート絶縁層４の厚さを７ｎｍ程度とすることができ、かつ良好な絶縁性が得られるため特に好ましい。
ゲート絶縁層４は、第１の層４ａと第２の層４ｂとに加え、さらに絶縁性を高めたり寄生容量を低減したりするために、第１の層４ａの材料及び第２の層４ｂの材料とは異なる絶縁性材料を含むその他の機能層を含んでいてもよい。チャネル長を１μｍ以下とする場合、ゲート絶縁層４の厚さは５０ｎｍ以下であることが好ましく、４０ｎｍ以下であることがより好ましく、２０ｎｍ以下であることがさらに好ましい。その他の機能層は、第１の層４ａと接していても、第２の層４ｂに接していてもよい。
その他の機能層の材料として用いられる絶縁性材料は、無機物であっても有機物であってもよい。材料である無機物としては、例えば、酸化シリコン、窒化シリコン、酸化タンタル、酸化アルミニウム、窒化アルミニウム、酸化チタン、酸化イットリウム、酸化ジルコニウム、及びＢａＴｉＯ３、ＢｉＬａＴｉＯなどの強誘電体が挙げられる。材料である有機物としては、例えば、パリレン樹脂、スチレン樹脂、ポリイミド樹脂、フェノール樹脂、ポリアミド、ポリウレタン、ポリカーボネート、ポリアリレート、ポリスルホン、エポキシ樹脂、オキセタン樹脂、ＰＭＭＡなどのアクリル樹脂、ポリプロピレン、ポリエチレン樹脂、シリコーン樹脂、ポリエステル樹脂、ポリエーテル樹脂、尿素樹脂、メラミン樹脂、エポキシアクリレート、桂皮酸樹脂、ＰＦＡ、ＰＴＦＥ、ＰＶＤＦ、及びＣＹＴＯＰ等のフッ素系樹脂、塩化ビニル樹脂、ポリビニルブチラール樹脂、ポリエステルアルキド樹脂、ジアリルフタレート樹脂、ウレタン−アクリレート樹脂、シルクフィブロイン等のプロテイン、並びにセルロース等の多糖類が挙げられる。またポリシルセスキオキサン等の有機・無機ハイブリッド材料を用いることもできる。これらの絶縁性材料は、１種単独で用いても２種以上を併用してもよい。さらに、これらの絶縁性材料は自己組織化単分子膜等によって表面処理されてもよい。このように表面処理されることによって絶縁膜の絶縁性が向上したり、表面自由エネルギーが変化して半導体材料の結晶性が向上したりする。パリレン樹脂は蒸着で形成することができるため、突出部８に由来する各層の側面にも均一な厚さのゲート絶縁層４を容易に形成することができるので好ましい。
上述の通り、ゲート絶縁層４を第１の層４ａと第２の層４ｂとにより構成するので、従来用いられている材料と比較して、大面積であってかつ凹凸を有する平坦でない領域にも極めて薄い厚さで良好な絶縁性を有する薄膜を形成することができ、結果として薄膜トランジスタ１０の電気的特性（特にオン電流）を向上させることができる。
［ソース電極およびドレイン電極］
ソース電極５及びドレイン電極６は、ゲート絶縁層４に接している。ソース電極５及びドレイン電極６は、基板１の厚さ方向から見たときに、ソース電極５及びドレイン電極６の一方のうちの少なくとも一部が突出部８と重なるように設けられており、他方が残余の領域に設けられており、かつ互いに電気的に分離されている。
なお、ソース電極５及びドレイン電極６の配置関係は、半導体層７の導電型等を変更することにより入れ替わり得る。
この構成例では、ソース電極５は、基板１の厚さ方向から見たときに、突出部８である絶縁性構造体２と重なるように、ゲート絶縁層４の頂面４Ｂを覆うように設けられている。ドレイン電極６は、残余の領域である突出部８、すなわち頂面４Ｂより基板１の厚さ方向に一段低い領域（以下、平坦領域という場合がある。）に設けられる。すなわち、ソース電極５およびドレイン電極６は、基板１の厚さ方向に互いに離間し、かつ電気的に分離される。
ソース電極５及びドレイン電極６は、低抵抗の材料から構成されることが好ましい。低抵抗の材料としては、金、白金、銀、銅、クロム、パラジウム、アルミニウム、インジウム、モリブデン、チタン、カルシウム、フッ化リチウム、及びバリウムが好ましい。これらの材料は、１種単独で用いても２種以上を併用してもよい。
ソース電極５及びドレイン電極６の厚さは、各々、好ましくは０．００５μｍ〜１０００μｍである。
半導体層７は、ソース電極５のうちの少なくとも一部、ドレイン電極６のうちの少なくとも一部、及びチャネル領域ＣＲ内のゲート絶縁層４のうちの少なくとも一部に直接的に又は機能層を介して接している。
半導体層７は、この構成例では、ソース電極５及びドレイン電極６、並びにこれらソース電極５及びドレイン電極６から露出するゲート絶縁層４を覆っている。半導体層７は、第２の層４ｂの側面４ｂａを覆っており、基板１の厚さ方向に延在する側面７ａを有している。
ここで半導体層７のうち、絶縁性構造体２の側面２ａに沿って延在する領域、すなわち基板１の厚さ方向に延在する領域であって、ソース電極５が接触する領域とドレイン電極６が接触する領域とに挟まれる領域が薄膜トランジスタ１０のチャネルとして機能するチャネル領域ＣＲである。
薄膜トランジスタ１０において、ソース電極５及びドレイン電極６と、半導体層７との間に、機能層を介在させてもよく、ゲート絶縁層４と半導体層７との間に機能層を介在させてもよい。このような機能層に含まれる材料は、半導体層７に含まれる半導体材料とは異なる半導体材料を用いることが好ましい。このような機能層を介在させることにより、ソース電極５及びドレイン電極６と半導体層７との間の接触抵抗が低減され、薄膜トランジスタ１０のオン電流や遮断周波数等の特性を更に高めることができる場合がある。
機能層としては、電子輸送性又は正孔輸送性を有する低分子化合物、アルカリ金属、アルカリ土類金属、希土類金属、これらの金属と有機化合物との錯体、アルキルチオール化合物、芳香族チオール化合物、フッ素化アルキル芳香族チオール化合物等の芳香族チオール化合物等からなる層が挙げられる。
半導体層７に用い得る半導体材料は、無機半導体材料であっても有機半導体材料であってもよい。
無機半導体材料としては、例えば、アモルファスシリコン、ポリシリコン、マイクロクリスタルシリコン、単結晶シリコンなどのシリコン半導体材料、ゲルマニウム、ＣｄＳ、ＰｂＴｅ、ＰｂＳｎＴｅ、ＧａＰ、ＧａＡｌＡｓ、ＧａＡｓ、ＧａＮ、ＩｎＰ、ＩｎＧａＡｓなどの化合物半導体材料、及びＩｎＧａＺｎＯ、ＺｎＯ、Ｉｎ２Ｏ３、ＺｎＳｎＯ、ＩｎＺｎＯ、ＩｎＳｎＯ、ＩｎＭｇＯ、ＡｌＺｎＳｎＯ、ＩｎＨｆＺｎＯ、ＩｎＳｎＺｎＯ、ＧａＺｎＯ、ＩｎＧａＯなどの酸化物半導体材料が挙げられる。高い電荷移動度を得ることができるので、無機半導体材料としては、ポリシリコン、マイクロクリスタルシリコン、ＧａＡｓ、ＩｎＧａＡｓ、ＧａＮ、ＩｎＧａＺｎＯ、ＩｎＳｎＺｎＯ、ＧａＺｎＯ、及びＩｎＧａＯが好ましい。生産性を高める観点からは、無機半導体材料としては、アモルファスシリコン、ＩｎＧａＺｎＯ、ＩｎＳｎＺｎＯ、ＧａＺｎＯ、及びＩｎＧａＯが好ましい。
シリコン半導体材料や酸化物半導体材料には、半導体材料の前駆体を塗布または印刷することによって形成できる場合があり、こうした材料を用いて塗布又は印刷により半導体層７を形成すれば、より低コストで薄膜トランジスタ１０を製造することができるため好ましい。これらの無機半導体材料は、１種単独で用いても２種以上を併用してもよい。
有機半導体材料は、低分子化合物であっても高分子化合物であってもよい。低分子化合物である有機半導体材料としては、例えば、テトラセン、ペンタセン、ルブレン、ベンゾチエノベンゾチオフェン、ジナフトチエノチオフェン、ナフトジチオフェン、アントラジチオフェン、ペリキサンテノキサンテン及びこれらの化合物の誘導体が挙げられる。これらの化合物の水素原子がアルキル基やアルコキシ基等の置換基で置換された誘導体は、有機溶媒に対する溶解性が向上するため好ましい。高い電荷移動度を有する観点からは、６，１３−ビストリイソプロピルシリルエチニルペンタセン、１，４，８，１１−テトラメチル−６，１３−トリエチルシリルエチニルペンタセン、２，７−ジオクチル［１］ベンゾチエノ［３，２−ｂ］［１］ベンゾチオフェン、２，９−オクチル−ジナフト［２，３−ｂ：２’，３’−ｆ］チエノ［３，２−ｂ］チオフェン、２，８−ジフルオロ−５，１１−ビス（トリエチルシリルエチニル）アントラジチオフェンが好ましい。高分子化合物である有機半導体としては、例えば、チオフェン、チアゾール、チエノチオフェン、チアジアゾール、ベンゾジチオフェン、ナフトジチオフェン、アントラジチオフェン、ベンゾビスチアゾール、ベンゾチアジアゾール、ナフタレンビスチアジアゾール、フルオレン、シクロペンタジチオフェン、トリフェニルアミン、ジケトピロロピロール、インダセノジチオフェン及びこれらの誘導体から水素原子２個を除いた基を構成単位又は繰り返し単位として有する化合物が挙げられる。具体的には、ポリ３ヘキシルチオフェン、ポリ（９，９−ジオクチルフルオレン−コ−ビチオフェン）、及び下記式（１）〜（９）で示される化合物が挙げられる。これらの有機半導体材料は、１種単独で用いても２種以上を併用してもよい。
Figure 0006268162
式（１）〜（９）中、Ｒ１、Ｒ２、Ｒ３、Ｒ４、Ｒ５、Ｒ６、Ｒ７及びＲ８は、それぞれ独立に、水素原子、アルキニル基、アルケニル基、アルキル基、アルコキシ基、アルキルチオ基、アリール基、アリールオキシ基、アリールチオ基、アリールアルキル基、アリールアルコキシ基、アリールアルキルチオ基、アリールアルケニル基、アリールアルキニル基、アミノ基、置換アミノ基、シリル基、置換シリル基、ハロゲン原子、複素環基又はシアノ基を表す。これらの基は、さらに置換基を有していてもよい。
式（１）〜（９）中、ｎは、１以上の整数を表す。ｎの範囲としては、重合体のポリスチレン換算の数平均分子量が３０００以上となる範囲が好ましく、５０００〜１００００００となる範囲がより好ましく、１００００〜５０００００となる範囲がさらに好ましい。
アルキニル基は、その炭素原子数が通常２〜３０であり、例えば、エチニル基が挙げられる。アルケニル基は、その炭素原子数が通常２〜３０であり、例えば、ビニル基が挙げられる。アルキル基は、その炭素原子数が通常１〜３０であり、例えば、メチル基、エチル基、プロピル基、ブチル基、ヘキシル基及びオクチル基が挙げられる。アルコキシ基は、その炭素原子数が通常１〜３０であり、例えば、メトキシ基、エトキシ基、プロポキシ基、及びブトキシ基が挙げられる。アルキルチオ基は、その炭素原子数が通常１〜３０であり、例えば、メチルチオ基が挙げられる。アリール基は、芳香族炭化水素から芳香環に結合している水素原子１個を除いた基を意味し、アリール基の炭素原子数は通常６〜６０である。アリール基としては、例えば、フェニル基、及びナフチル基が挙げられる。アリールオキシ基は、その炭素原子数が通常６〜６０であり、例えば、フェノキシ基が挙げられる。アリールチオ基は、その炭素原子数が通常６〜６０であり、例えば、フェニルチオ基が挙げられる。アリールアルキル基は、その炭素原子数が通常７〜６０であり、例えば、フェニルメチル基が挙げられる。アリールアルコキシ基は、その炭素原子数が通常７〜６０であり、例えば、フェニルメトキシ基が挙げられる。アリールアルキルチオ基は、その炭素原子数が通常７〜６０であり、例えば、フェニルメチルチオ基が挙げられる。アリールアルケニル基は、その炭素原子数が通常８〜６０であり、例えば、スチリル基が挙げられる。アリールアルキニル基は、その炭素原子数が通常８〜６０であり、例えば、フェニルアセチレニル基が挙げられる。置換アミノ基とは、アミノ基の水素原子のうちの１個又は２個が置換基で置換された基であり、該置換基としては、例えば、アルキル基及びアリール基が挙げられる。置換シリル基とは、シリル基の水素原子のうちの１個、２個又は３個が置換基で置換された基であり、一般に、シリル基の３個の水素原子全てが置換基で置換された基であり、置換基としては、例えば、アルキル基及びアリール基が挙げられる。ハロゲン原子としては、フッ素原子、塩素原子、臭素原子、及びヨウ素原子が挙げられる。複素環基は、複素環式化合物から水素原子を１個除いた基を意味する。
上記の基が有していてもよい置換基としては、例えば、ハロゲン原子が挙げられる。
有機半導体材料として用いられる高分子化合物の末端構造は、薄膜トランジスタ１０の半導体層７に用いた際の薄膜トランジスタ１０の特性や耐久性の観点からは、化学的に安定な構造であることが好ましい。上述した重合体が反応性の高い末端基を有している場合、反応性の高い末端基を化学的に安定な末端基で置き換えたり、重合体の末端を保護基により保護したりすることが好ましい。
化学的に安定な末端基としては、例えば、アリール基、及びヘテロアリール基が挙げられる。
半導体層７の材料としては、カーボンナノチューブ、グラフェン、Ｃ６０フラーレン、及びこれらの誘導体等のナノマテリアルも用いることができる。これらの材料は、１種単独で用いても２種以上を併用してもよい。
半導体層７には、製造時に用いられた溶媒やその他の不可避的に混入する成分が含まれていてもよい。良好なキャリア輸送性を有する観点及び十分な強度の薄膜を容易に形成する観点からは、半導体層７の厚さは好ましくは１ｎｍ〜２μｍであり、さらに好ましくは５ｎｍ〜５００ｎｍであり、特に好ましくは２０ｎｍ〜２００ｎｍである。
チャネルとして機能するチャネル領域ＣＲは、絶縁性構造体２の対向する２つの側面２ａのうち、一方の側面２ａ側のみに設けてもよいが、両方の側面２ａ側に設ければ、さらに高いオン電流が得られるため好ましい。主として寄生容量を低減する観点から、絶縁性構造体２の一方の側面２ａ側のみにチャネル領域ＣＲを設けてもよい。
このように、絶縁性構造体２の一方の側面２ａ側のみにチャネル領域ＣＲを設ける場合、ゲート電極３が接しておらずチャネルを形成しない側面に半導体層７が設けられていると、薄膜トランジスタ１０がオフ状態でもソース電極５とドレイン電極６との間に電流が流れることがある。そのため、半導体層７はチャネルが形成されることになる側面２ａ側のみに設けることが好ましい。
薄膜トランジスタ１０の製造方法については後述する。
＜第２実施形態＞
（集積型薄膜トランジスタの構成例）
図２−１及び図２−２を参照して、第２実施形態の薄膜トランジスタ（集積型薄膜トランジスタ）の構成について説明する。図２−１は、第２実施形態の薄膜トランジスタの模式的な平面図である。図２−２は、図２−１中の２−２一点鎖線が示される位置で切断した、第２実施形態の薄膜トランジスタの模式的な断面図である。
第２実施形態は、既に説明した第１実施形態の薄膜トランジスタ１０が複数個基板１上に配置されており、かつ配置された複数個の薄膜トランジスタ１０のゲート電極３同士、ソース電極５同士、及びドレイン電極６同士それぞれが互いに電気的に接続されており、複数個の薄膜トランジスタ１０が単一のトランジスタとして一体的に動作する、集積型薄膜トランジスタ１１に関する。
なお、各層の材料、配置関係については既に説明した第１実施形態と基本的には同様であるので、同様である点についてはその詳細な説明を省略し、これらの差異についてのみ説明する。
図２−１及び図２−２に示されるように、集積型薄膜トランジスタ１１は、３個の薄膜トランジスタ１０を含んでいる。これら３個の薄膜トランジスタ１０は、互いに等間隔に配列されている。
この構成例では、絶縁性構造体２は基板１の第１主表面１ａ上に設けられている。図２−１に示されるように絶縁性構造体２は、全体として櫛状の形状を有している。絶縁性構造体２は、直方体状の基部２Ａ及び基部２Ａから突出する櫛歯部２Ｂを有している。絶縁性構造体２は、基部２Ａから互いに等間隔に離間し、かつ互いに平行に延在する３本の櫛歯部２Ｂを有している。
複数の櫛歯部２Ｂそれぞれの幅、すなわち櫛歯部２Ｂの延在方向に直交する方向の幅及び隣り合う櫛歯部２Ｂ同士間の間隔は、櫛歯部２Ｂの幅や隣り合う櫛歯部２Ｂ同士間の間隔が狭すぎると絶縁性構造体２の上部や横方向、すなわち側面側に設けられる電極の抵抗が大きくなるおそれがあり、隣り合う櫛歯部２Ｂ同士の間隔が広いと集積が困難となり、高い電流値が得られないおそれがあるため、１μｍ〜２０μｍであることが好ましく、２μｍ〜１０μｍであることがさらに好ましい。櫛歯部２Ｂの幅と、隣り合う櫛歯部２Ｂ同士の間隔は同一であっても、異なっていてもよい。半導体層７を塗布法又は印刷法で形成する場合には、隣り合う櫛歯部２Ｂ同士の間隔が狭いと、塗布された半導体材料（インキ）が櫛歯部２Ａ同士の間に溜まってしまい、オフ電流やリーク電流が増大する等、特性を低下させる場合がある。そのような場合には隣り合う櫛歯部２Ｂ同士の間隔を広くすることで解決できることがある。その際には櫛歯部２Ｂの幅を狭くすれば集積度も保つことができる。
この構成例ではゲート電極３は、３本の櫛歯部２Ｂ上においては櫛歯部２Ｂそれぞれを個別に覆うように設けられており、かつ、基板１の第１主表面１ａ上および／または絶縁性構造体２の基部２Ａ上では一体的に構成されて電気的に互いに接続されている。なお、ゲート電極３は、３本の櫛歯部２Ｂすべてに一体的にまたがるように構成されていてもよい。
この構成例ではゲート絶縁層４は、絶縁性構造体２の基部２Ａの一部分および３本の櫛歯部２Ｂすべてに一体的にまたがるように設けられている。
この構成例ではドレイン電極６は絶縁性構造体２の一部分及びゲート絶縁層４で覆われた櫛歯部２Ｂのみ（ゲート絶縁層４の頂面４Ｂのみ）を覆うように設けられている。すなわち、３本の櫛歯部２Ｂ上に設けられるドレイン電極６同士はいずれも絶縁性構造体２の基部２Ａ上で電気的に互いに接続されている。
ソース電極５は、絶縁性構造体２、ドレイン電極６が非形成とされる基板の厚さ方向から見たときに、突出部８及びドレイン電極６と重ならない領域、すなわち平坦領域にのみ形成されて、ドレイン電極６とは基板１の厚さ方向において分離される。ソース電極５は、基部２Ａとは反対側に位置する櫛歯部２Ｂの先端側の平坦領域で集合するように一体的に構成され、電気的にも一体的に動作する。
半導体層７は、この構成例では絶縁性構造体２の基部２Ａの一部分および３本の櫛歯部２Ｂのすべてに一体的にまたがるように設けられている。
このように薄膜トランジスタ１０を基板１上に複数個集積し、複数の櫛歯部２Ｂを基礎として形成したゲート電極３、ソース電極５、及びドレイン電極６を電気的に接続して単一のトランジスタとして一体的に動作させると、さらに高いオン電流が得られるためより好ましい。
（薄膜トランジスタ及び集積型薄膜トランジスタの製造方法）
図１−１から図２−２までを参照して、第１実施形態の薄膜トランジスタ及び第２実施形態の集積型薄膜トランジスタの製造方法について説明する。
［基板を用意する工程］
まず、既に説明した通りの構成を有する基板１を用意する。基板１自体に突出部８を造り込む場合には、例えば、ナノインプリント法、エッチング工程を含むパターニング工程により基板１を加工することにより、突出部８を形成すればよい。また基板１にシリコン基板等を用い、従来公知のマスクパターン形成工程及びマスクパターンを用いるドライエッチング工程によって突出部８を形成し、要すれば加熱処理等により突出部８の表面を酸化させて絶縁性を付与し、絶縁性構造体２の代わりとしてもよい。
［絶縁性構造体の形成工程］
この構成例では、基板１の主表面１ａ上に絶縁性構造体２を形成する。絶縁性構造体２は、例えば、フォトレジスト材料をスピンコート法などの方法で基板１の第１主表面１ａ上に塗布した後、選択したフォトレジスト材料に応じた条件で現像工程、露光工程及び洗浄工程を連続的に行うフォトリソグラフィー法により形成することができる。絶縁性構造体２の高さは、フォトレジスト材料の濃度やスピンコート法における回転数等を制御することにより調節することができる。
また絶縁性構造体２の材料の層を形成し、形所望の絶縁性構造体２の形状が形成できるように構成された型を押しつけてパターニングを行うナノインプリント法により絶縁性構造体２を形成することもできる。
ナノインプリント法としては、熱ナノインプリント法、及び光ナノインプリント法が挙げられる。
熱ナノインプリント法ではポリメタクリル酸メチル樹脂等の絶縁性材料や熱可塑性樹脂を用いて絶縁性構造体２を形成することができる。光ナノインプリント法では高温による処理が不要であるため、ポリエチレンテレフタレートなどの安価なプラスチック基板上にも絶縁性の突出部８を形成することができ、硬化に要する時間も短いため生産性が高く好ましい。
［ゲート電極の形成工程］
次いで、ゲート電極３を形成する。ゲート電極３は、ゲート電極３の材料を真空蒸着法やスパッタ法により、基板１の第１主表面１ａに対して斜め方向から堆積させることにより、この構成例では絶縁性構造体２の側面２ａ及び頂面２ｂの少なくとも一部に接するように形成することができる。複数の対向する側面２ａにゲート電極３を形成する場合には、一方の側面２ａ側から堆積させた後、角度を変えて対向する他方の側面２ａ側から成膜工程を行い、必要ならばこれらの工程を複数回繰り返す。または、真空蒸着法、スパッタ法による成膜工程を実施するにあたり、絶縁性構造体２が設けられた基板１を回転させながら成膜すれば一回の工程で複数の側面２ａ側にゲート電極３を形成することができる。また既に説明した自己組織化単分子膜や市場にて入手可能な従来公知の表面処理剤を用いて、絶縁性構造体２の側面２ａのみ表面自由エネルギーを高くしておけば、次いで金属インキを塗布し、さらに加熱処理することにより自己整合的にゲート電極３を絶縁性構造体２の側面２ａ側の少なくとも一部に形成することができる。またポリジメチルシロキサン等のシリコーン樹脂のように柔軟性を有する版に金属インキを塗布し、版に塗布された金属インキを側面２ａに転写する印刷法によっても側面２ａにゲート電極３を形成することができる。
図２−１及び図２−２に示されるように基板１に複数の櫛歯部２Ｂを有する絶縁性構造体２が設けられている場合には、ゲート電極３の材料を堆積させる角度を適切に調節すれば、隣り合う櫛歯部２Ｂ同士に挟まれた領域であって基板１に近いより低い領域、すなわち平坦領域が原料供給源から見て絶縁性構造体２の影となるため、基板１への過剰なゲート電極３の材料の堆積を防ぎ、寄生容量を低減できる場合がある。また、フォトリソグラフィー法により、不要な領域へのゲート電極３の材料の堆積を防ぐことができる。具体的には、ゲート電極３の材料を露出面全面に堆積させた後、フォトレジストのパターンをゲート電極３の材料を堆積させた領域であってゲート電極３が形成されるべき領域のみを覆うように形成する。不要な領域、すなわちフォトレジストのパターンから露出している領域のゲート電極３の材料をエッチングにより除去した後、フォトレジストのパターンを剥離することによって必要な部分のみにゲート電極３の材料を堆積させることができる。また、予めフォトレジストのパターンをゲート電極３の材料を堆積させたくない領域のみに形成しておき、その後にゲート電極３の材料を基板の全面に堆積させた後、フォトレジストのパターンを除去するリフトオフ工程によってもゲート電極３を適切な領域のみに形成することができる。
ゲート電極３を構成する金属の層又は珪素の層（あるいはシリコン基板）をプラズマ処理又は加熱処理することにより得られた酸化膜又は窒化膜をゲート絶縁層４、すなわち第１の層４ａとして用いる場合、ゲート電極３は酸化又は窒化されやすい金属又は珪素を含むことが好ましい。ゲート電極３の材料としては、プラズマ処理によって良好な絶縁性を有する酸化アルミニウム及び酸化シリコン層をその表面に形成することができるため、アルミニウム及び珪素がより好ましい。ゲート電極３の材料としては、絶縁性が高い酸化アルミニウムの層をその表面に形成することができるため、アルミニウムが特に好ましい。
［ゲート絶縁層の形成工程］
次にゲート絶縁層４を形成する。この構成例では絶縁性構造体２及びゲート電極３が設けられた基板１にゲート絶縁層４を形成する。
まずゲート絶縁層４に含まれる第１の層４ａを形成する。第１の層４ａの形成方法としては、例えば、真空蒸着法、スパッタ法、パルスレーザー堆積法、原子層堆積法、有機金属化学気相堆積法、分子線エピタキシー法、電子線蒸着法、化学気相成長、陽極酸化法、熱酸化法、及びプラズマ処理法が挙げられる。第１の層４ａの形成方法としては、安価で大面積に一括形成することができるので、真空蒸着法、スパッタ法、陽極酸化法、及びプラズマ処理法（プラズマ酸化法）が好ましい。第１の層４ａの材料が有機溶媒などの液体に可溶な化合物である場合は、塗布法又は印刷法により形成することもできる。塗布法及び印刷法としては、例えば、スピンコート法、キャスティング法、マイクログラビアコート法、グラビアコート法、バーコート法、ロールコート法、ワイヤーバーコート法、ディップコート法、スプレーコート法、スクリーン印刷法、フレキソ印刷法、オフセット印刷法、インクジェット印刷法、ディスペンサー印刷法、ノズルコート法、キャピラリーコート法、マイクロコンタクトプリント法、及びこれらの方法を組み合わせた方法が挙げられる。これらの方法を組み合わせた方法としては、例えば、グラビアコート法とオフセット印刷法を組み合わせた、グラビア・オフセット印刷法が挙げられる。これらの塗布法又は印刷法を用いると、より大面積のデバイスを製造することも容易となる。塗布法及び印刷法の中でも、スピンコート法、インクジェット印刷法、フレキソ印刷法、スクリーン印刷法、マイクロコンタクトプリント法、グラビアコート法、オフセット印刷法及びグラビア・オフセット印刷法が好ましい。
第１の層４ａの形成方法としては、ゲート電極３を構成する金属の層又は珪素の層（シリコン基板）をプラズマ処理、陽極酸化処理、又は加熱処理して酸化膜又は窒化膜を形成する方法も適用することができる。このように第１の層４ａを形成すれば、ゲート電極３を覆う第１の層４ａを自己整合的に形成することができる。
プラズマ処理においては、放電出力が高すぎると、ゲート電極３や基板１の表面等の平坦性が損なわれてしまい、第１の層４ａの絶縁性や電界効果移動度が低下してしまうおそれがある。また放電出力が低すぎると、ゲート電極３が十分に処理されず、良好な絶縁性を得るために必要な厚さを有する第１の層４ａを得ることができないおそれがある。従って、プラズマ処理の放電出力は、５０Ｗ〜５００Ｗとすることが好ましく、１００Ｗ〜４５０Ｗとすることがさらに好ましく、１５０Ｗ〜４００Ｗとすることが特に好ましい。
次いで第２の層４ｂを第１の層４ａを覆うように形成する。自己組織化単分子膜である第２の層４ｂは、既に説明した第１の層４ａ中に含まれる化合物と結合し得る化合物を有機溶媒等に溶解又は分散させ、第１の層４ａが形成された基板１を浸漬することにより形成することができる。また、第２の層４ｂは、気相処理によって形成することができ、前述の第１の層４ａの形成工程に用いられる塗布法及び印刷法と同じ方法によっても形成することができる。これらの方法では比較的低温で形成できるため、耐熱性の低い安価なプラスチック基板を基板１として用いることが可能となる。
また、自己組織化単分子膜が第１の層４ａの表面のみに選択的に形成される場合には、第１の層４ａをフォトリソグラフィー法を含むパターニング方法や印刷法などの方法によりパターニングすればよい。さらに、自己組織化単分子膜が第１の層４ａの表面のみに選択的に形成され、かつ第１の層４ａがゲート電極３の表面のみに選択的に形成される場合には、ゲート電極３をフォトリソグラフィー法を含むパターニング方法や印刷法などの方法によりパターニングすればよい。
［ソース電極及びドレイン電極の製造工程］
次に、ソース電極５及びドレイン電極６を形成する。ソース電極５及びドレイン電極６は、基板１の第１主表面１ａ側の上方からソース電極５及びドレイン電極６の材料を基板１に堆積させることにより形成することができる。ソース電極５及びドレイン電極６の形成方法の例としては、既に説明した蒸着法、スパッタ法を挙げることができる。
基板１の第１主表面１ａ側の上方から露出面全面に材料を堆積させれば、この構成例では、突出部８の直上であるゲート絶縁層４の頂面４Ｂにソース電極５が形成され、残余の領域であって突出部８外の平坦領域のゲート絶縁層４にはドレイン電極６が形成されることになる。このときゲート絶縁層４の側面４Ａにはソース電極５及びドレイン電極６の材料が付着せず、側面４Ａは露出したままとなり、ソース電極５とドレイン電極６とは基板１の厚さ方向において分離され、電気的にも分離される。
ソース電極５及びドレイン電極６をこのようにして形成すれば、絶縁性構造体２の直上の領域及び絶縁性構造体２（突出部８）外の平坦領域に一括して、一度の堆積工程によりソース電極５及びドレイン電極６を形成することができ、好ましい。また自己組織化単分子膜や表面処理剤を使用して、絶縁性構造体２の側面２ａあるいは露出している所定の層の側面に対して絶縁性構造体２の頂面２ｂあるいは露出している所定の層の頂面の表面自由エネルギーを高くしておけば、表面自由エネルギーを高くしておいた領域にのみ金属インキを塗布し、加熱処理することにより、ソース電極５及びドレイン電極６を自己整合的に一括で形成することもできる。また、フォトリソグラフィー法により、不要な領域へのソース電極５及びドレイン電極６の材料の堆積を防ぐことができる。ソース電極５及びドレイン電極６の材料を堆積させる際に、ソース電極５及びドレイン電極６の材料を堆積させたくない領域を覆うマスクパターンを用いることによって必要な領域のみにソース電極５及びドレイン電極６の材料を堆積させてもよい。また印刷法によってもソース電極５及びドレイン電極６を適切な位置のみに形成することができる。具体的には、ポリジメチルシロキサン等のシリコーン樹脂のように柔軟性を有する版に金属インキを塗布し、版に塗布された金属インキを転写する印刷法によって、ゲート絶縁層４の側面４Ａにはソース電極５及びドレイン電極６の材料を付着させることなく、絶縁性構造体２の直上の領域及び絶縁性構造体２（突出部８）外の平坦領域に一括して、ソース電極５及びドレイン電極６を形成することができる。
［半導体層の形成工程］
次いで、半導体層７を形成する。半導体層７は、この構成例では、ソース電極５及びドレイン電極６、並びにこれらソース電極５及びドレイン電極６から露出するゲート絶縁層４を覆うように形成される。
本発明の薄膜トランジスタ１０及び集積型薄膜トランジスタ１１に含まれる半導体層７を形成する方法としては、例えば、真空蒸着法、スパッタ法、パルスレーザー堆積法、原子層堆積法、有機金属化学気相堆積法、プラズマ化学気相堆積法、固層結晶化法、エピタキシャル成長法、分子線エピタキシー法、電子線蒸着法、気相成長法、ゾルゲル法、ケミカルバスデポジション法、塗布法及び印刷法が挙げられる。安価にかつ大面積の層を形成することができるので、半導体層７の形成工程としては、真空蒸着法、スパッタ法、プラズマ化学気相堆積法、ゾルゲル法、塗布法及び印刷法が好ましい。
半導体層７の形成に用いられ得る塗布法及び印刷法としては、既に説明したゲート絶縁層４の形成方法と同様の方法が用いられ得る。塗布法及び印刷法を用いると、高いキャリア輸送性を有する薄膜を得られるのみならず、大面積のデバイスを形成することが容易となる。
半導体層７の形成に用いられ得る塗布法及び印刷法としては、スピンコート法、インクジェット印刷法、フレキソ印刷法、スクリーン印刷法、マイクロコンタクトプリント法、グラビアコート法、オフセット印刷法及びグラビア・オフセット印刷法が好ましい。
塗布法及び印刷法に用いられ得る液（インキ）は、例えば、半導体層７を形成するための材料である化合物又はその前駆体を溶媒に溶解させる方法又は分散媒に分散させる方法により作製することができる。溶媒又は分散媒としては、用いる化合物又はその前駆体を良好に溶解させることができるか、又は分散させることができる溶媒であれば特に制限されない。溶媒又は分散媒としては、例えば、トルエン、キシレン、メシチレン、テトラリン、デカリン、ビシクロヘキシル、ブチルベンゼン、ｓｅｃ−ブチルベンゼン、ｔｅｒｔ−ブチルベンゼン等の不飽和炭化水素溶媒、四塩化炭素、クロロホルム、ジクロロメタン、ジクロロエタン、クロロブタン、ブロモブタン、クロロペンタン、ブロモペンタン、クロロヘキサン、ブロモヘキサン、クロロシクロヘキサン、ブロモシクロヘキサン等のハロゲン化飽和炭化水素溶媒、クロロベンゼン、ジクロロベンゼン、トリクロロベンゼン等のハロゲン化不飽和炭化水素溶媒、及び、テトラヒドロフラン、テトラヒドロピラン等のエーテル溶媒が挙げられる。良好に薄膜を形成することができるので、液における溶媒又は分散媒以外の成分の含有量は、０．１質量％〜５質量％であることが好ましい。用いられる化合物の溶解又は分散が不十分である場合は、後述するような加熱処理を施してもよい。
半導体層７の形成においては、前記液を所定の構成要素が形成された基板１に塗布又は印刷することで形成することができる。液が溶媒又は分散媒を含む場合、塗布するか若しくは印刷すると同時に、又は塗布するか、若しくは印刷した後に溶媒又は分散媒を除去することが好ましい。
なお、かかる塗布又は印刷においては、前記液を加熱した状態で行ってもよい。液を加熱した状態で塗布又は印刷することにより、より高濃度の液を塗布又は印刷することが可能となり、より均質な薄膜を形成できるほか、室温での塗布が困難である材料等を選択して用いることも可能となる。加熱した状態での塗布又は印刷は、例えば、予め加熱した液を用いるか、又は基板を加熱しながら液を塗布又は印刷することによって行うことができる。
半導体層７に有機化合物を用いる有機薄膜トランジスタにおいて、有機半導体層のキャリア輸送性を更に高めることができるので、形成された有機半導体層に対し、所定の配向を付与する工程を更に実施してもよい。所定の配向を付与する工程が実施された有機半導体層においては、有機半導体層を構成している分子が一方向に並ぶため、キャリア輸送性がより一層高められる傾向にある。
有機半導体層に対し、所定の配向を付与する方法としては、例えば、液晶分子の配向手法として知られている従来公知の配向方法を用いることができる。配向方法としては、ラビング法、光配向法、シェアリング法（ずり応力印加法）、及び引き上げ塗布法等の乾燥方向を制御する塗布法が簡便であるため適用し易く、特に、ラビング法及びシェアリング法が好ましい。
半導体層７を構成する半導体材料を、第２の層４ｂである自己組織化単分子膜上に塗布又は印刷する際には、自己組織化単分子膜をパターニングした方が、半導体層７を所定の位置に形成することが容易となり好ましい場合がある。自己組織化単分子膜のパターニングは、印刷法によって所望の自己組織化単分子膜を形成する化合物を含む溶液を選択的に塗布することにより可能である。また、絶縁膜全面に自己組織化単分子膜を形成したのちに、不要な部分に紫外光やレーザー光などを照射し、自己組織化単分子膜を選択的に除去することによってもパターニングすることが可能である。半導体層７の形成に際しては、一旦、自己組織化単分子膜を除去した部分に、さらに別の自己組織化単分子膜を形成してもよい。
以上の工程により、第１実施形態の薄膜トランジスタ１０、第２実施形態の集積型薄膜トランジスタ１１が製造される。
なお薄膜トランジスタを製造後、薄膜トランジスタを保護するために薄膜トランジスタを覆って封止する保護膜をさらに形成することが好ましい。該保護膜により、薄膜トランジスタが、大気から遮断され、薄膜トランジスタの特性の低下を抑えることができる。また、保護膜により薄膜トランジスタの上に駆動する表示デバイスをさらに形成する場合の影響を低減することができる。
保護膜を形成する方法としては、ＵＶ硬化性樹脂の膜、熱硬化性樹脂の膜、無機材料であるＳｉＯＮｘ膜等でカバーする方法等が挙げられる。大気の遮断を効果的に行うために、薄膜トランジスタを製造後、保護膜を形成するまでの工程を大気に曝すことなく（例えば、乾燥した窒素ガス雰囲気中、真空中等）行うことが好ましい。
＜第３実施形態＞
第３実施形態の薄膜トランジスタの構成例について説明する。以下の実施形態の説明においては、図１−１及び図１−２に相当する「薄膜トランジスタ」を示す図及び図２−１に相当する平面図については省略して説明するが、以下の実施形態には、図示される「集積型薄膜トランジスタ」のみならず図１−１及び図１−２を用いて説明したような「薄膜トランジスタ」も含まれる。また以下の実施形態の説明においては、既に説明した第１実施形態及び第２実施形態と同様の構成要素及び同様の製造工程についてはその詳細な説明を省略する場合がある。
（薄膜トランジスタの構成例）
図３を参照して、第３実施形態の薄膜トランジスタ（集積型薄膜トランジスタ）の構成について説明する。図３は、第３実施形態の薄膜トランジスタを図２−２と同様に示す模式的な断面図である。
第３実施形態の薄膜トランジスタ１０及び集積型薄膜トランジスタ１１は、絶縁性構造体２の対向する２つの側面２ａのうちの一方の側のみにチャネル領域ＣＲを有している。
第３実施形態においては、突出部８は基板１に設けられた絶縁性構造体２であり、ゲート電極３は絶縁性構造体２の側面２ａの少なくとも一部を覆っており、ゲート絶縁層４はゲート電極３を覆っており、ソース電極５及びドレイン電極６はゲート絶縁層４に接しており、半導体層７はソース電極５及びドレイン電極６、並びにゲート絶縁層４を覆っている。
第３実施形態の構成例についてより具体的に説明する。この構成例では３個の薄膜トランジスタ１０が基板１に設けられている。絶縁性構造体２は第１の主表面１ａに設けられている。
ゲート電極３は、絶縁性構造体２の対向する２つの側面２ａのうちの一方の側のみに設けられている。ゲート電極３は、絶縁性構造体２の側面２ａから露出している第１の主表面１ａから絶縁性構造体２の一方の側の側面２ａに沿ってこれを覆い、頂面２ｂに至ってその一部を覆うように設けられている。
ゲート絶縁層４の第１の層４ａはゲート電極３を覆っており、ゲート電極３から露出している第１の主表面１ａからゲート電極３の側面３ａに沿ってこれを覆い、頂面３ｂを覆って露出している絶縁性構造体２の頂面２ｂに至るように設けられている。第２の層４ｂは第１の層４ａを覆っており、第１の層４ａから露出している第１の主表面１ａから第１の層４ａの側面４ａａに沿ってこれを覆い、露出している絶縁性構造体２の頂面２ｂを覆うように設けられている。
ソース電極５及びドレイン電極６はゲート絶縁層４、すなわち第２の層４ｂに接しており、ソース電極５はゲート絶縁層４の頂面４Ｂを覆っており、ドレイン電極６は、基板１の厚さ方向から見たときにソース電極５が設けられていない頂面４Ｂ外の平坦領域に設けられている。このときゲート絶縁層４の側面４Ａ（第２の層４ｂの側面４ｂａ）はソース電極５及びドレイン電極６から露出している。
半導体層７は、ソース電極５及びドレイン電極６、並びにソース電極５及びドレイン電極６から露出しているゲート絶縁層４を覆っている。このとき、チャネル領域ＣＲが存在する側とは反対側である側面２ａ、ゲート絶縁層４及びソース電極５は露出している。
集積型薄膜トランジスタ１１としてみた場合、薄膜トランジスタ１０それぞれを構成するゲート電極３同士は第２実施形態と同様に、基板１の第１主表面１ａ上及び／又は絶縁性構造体２の基部２Ａ上で一体的に接続されるように構成され、電気的にも一体的に構成されている。また薄膜トランジスタ１０それぞれを構成するソース電極５同士は第２実施形態と同様にいずれも絶縁性構造体２の基部２Ａ上で一体的に接続されるように構成され、電気的にも一体的に構成されている。薄膜トランジスタ１０それぞれを構成するドレイン電極６同士は、櫛歯部２Ｂの先端側の平坦領域で一体的に接続されるように構成され、互いに電気的に接続されている。
（薄膜トランジスタ及び集積型薄膜トランジスタの製造方法）
図３を参照して、第３実施形態の薄膜トランジスタ及び集積型薄膜トランジスタの製造方法について説明する。
[基板を用意する工程]
基板１を用意する工程は、既に説明した実施形態と同様にして同様の基板１を用意すればよい。
[絶縁性構造体の形成工程］
絶縁性構造体２は、既に説明した実施形態と同様にして形成すればよい。
[ゲート電極の形成工程］
絶縁性構造体２を形成した後、既に説明した実施形態と同様にしてゲート電極３を形成する。ゲート電極３は、基板１の第１主表面１ａに対して斜め方向からゲート電極３の材料を真空蒸着法やスパッタ法により堆積させることにより形成することができる。
なお本実施形態では、対向する２つの側面２ａのうちの一方の側のみにゲート電極３を形成する、よって、一方の側面２ａ側からゲート電極３の材料を堆積させるのみでよい。
[ゲート絶縁層の形成工程］
次にゲート絶縁層４を既に説明した実施形態と同様にして形成する。この構成例では絶縁性構造体２及びゲート電極３が設けられた基板１にゲート絶縁層４を形成する。
まずゲート絶縁層４に含まれる第１の層４ａを成膜する。本実施形態では、ゲート電極３を構成する金属の層又は珪素の層をプラズマ処理又は加熱処理して酸化膜又は窒化膜を形成し、自己整合的にゲート電極３を覆う第１の層４ａを形成することが好ましい。
次いで第２の層４ｂを既に説明した実施形態と同様にして第１の層４ａを覆うように形成する。
［ソース電極及びドレイン電極の形成工程］
次にソース電極５及びドレイン電極６を既に説明した実施形態と同様にして一括で形成する。
［半導体層の形成工程］
次いで、既に説明した実施形態と同様にして半導体層７を形成する。
以上の工程により、第３実施形態の薄膜トランジスタ１０、集積型薄膜トランジスタ１１が製造される。
＜第４実施形態＞
（薄膜トランジスタの構成例）
図４を参照して、第４実施形態の薄膜トランジスタ１０（集積型薄膜トランジスタ１１）の構成について説明する。図４は、第４実施形態の薄膜トランジスタを図２−２と同様に示す模式的な断面図である。
第４実施形態の薄膜トランジスタ１０及び集積型薄膜トランジスタ１１は、ゲート電極３及びゲート絶縁層４を絶縁性構造体２の対向する２つの側面２ａのみに設ける構成例である。
第４実施形態においては、突出部８は基板１に設けられた絶縁性構造体２であり、ゲート電極３は絶縁性構造体２の側面２ａの少なくとも一部を覆っており、ゲート絶縁層４はゲート電極３を覆っており、ソース電極５及びドレイン電極６はゲート絶縁層４に接しており、半導体層７はソース電極５及びドレイン電極６、並びにゲート絶縁層４を覆っている。
第４実施形態についてより具体的に説明する。この構成例では３個の薄膜トランジスタ１０は、基板１に設けられている。絶縁性構造体２は第１の主表面１ａに設けられている。
ゲート電極３は、絶縁性構造体２の対向する２つの側面２ａの両方に設けられている。
ゲート電極３は、基板１の第１主表面１ａに接し、かつ側面２ａの一部を覆うように設けられている。すなわち側面２ａのうちの頂面２ｂ近傍の領域は露出している。
ゲート絶縁層４の第１の層４ａはゲート電極３を覆っている。すなわち第１の層４ａは第１の主表面１ａからゲート電極３の側面３ａに沿ってこれを覆い、露出している側面２ａの一部に至っている。第２の層４ｂは第１の層４ａを覆っており、第１の主表面１ａから第１の層４ａの側面４ａａに沿ってこれを覆い、露出している絶縁性構造体２の側面２ａを覆うように設けられている。
ソース電極５は絶縁性構造体２の頂面２ｂ及びゲート絶縁層４のうちの第２の層４ｂに接するように設けられている。ドレイン電極６は基板１の厚さ方向から見たときにソース電極５が設けられていない平坦領域、すなわち絶縁性構造体２、ゲート電極３及びゲート絶縁層４から露出する第１主表面１ａに設けられている。このときゲート絶縁層４の側面４Ａ（第２の層４ｂの側面４ｂａ）はソース電極５及びドレイン電極６から露出している。
半導体層７は、ソース電極５及びドレイン電極６が形成された露出面全面に設けられ、ソース電極５及びドレイン電極６、並びにソース電極５及びドレイン電極６から露出しているゲート絶縁層４を覆っている。
集積型薄膜トランジスタ１１としてみた場合、薄膜トランジスタ１０それぞれを構成するゲート電極３同士は第２実施形態と同様に、基板１の第１主表面１ａ上及び／又は絶縁性構造体２の基部２Ａ上で一体的に接続されるように構成され、電気的にも一体的に構成されている。また薄膜トランジスタ１０それぞれを構成するソース電極５同士は第２実施形態と同様にいずれも絶縁性構造体２の基部２Ａ上で一体的に接続されるように構成され、電気的にも一体的に構成されている。薄膜トランジスタ１０それぞれを構成するドレイン電極６同士は、櫛歯部２Ｂの先端側の平坦領域で一体的に接続されるように構成され、互いに電気的に接続されている。
このように、ゲート電極３を絶縁性構造体２の頂面２ｂ及び平坦領域には形成せず、絶縁性構造体２の側面２ａのみに形成すると、ゲート絶縁層４を介したソース電極５及びドレイン電極６とゲート電極３とがオーバーラップする面積が減少し、寄生容量が低減されスイッチングの速度が向上するため好ましい。
（薄膜トランジスタ及び集積型薄膜トランジスタの製造方法）
図４を参照して、第４実施形態の薄膜トランジスタ及び集積型薄膜トランジスタの製造方法について説明する。
［基板を用意する工程］
基板１を用意する工程は、既に説明した実施形態と同様にして既に説明した通りの構成を有する基板１を用意すればよい。
［絶縁性構造体の形成工程］
絶縁性構造体２は、既に説明した実施形態と同様にして形成すればよい。
［ゲート電極の形成工程］
次いで、既に説明した実施形態と同様にしてゲート電極３を形成する。本実施形態のゲート電極３は、自己整合フォトリソグラフィー法により形成することが好ましい。
以下に、自己整合フォトリソグラフィー法によるゲート電極３の形成工程について説明する。
まず、絶縁性構造体２及び絶縁性構造体２から露出する第１主表面１ａの全面に従来公知の任意好適なネガ型レジスト材料を、常法に従って塗布することによりレジスト層を形成する。
次いで、形成されたレジスト層に対して、レジスト材料に応じた波長及び強度の光を基板１の厚さ方向に照射して露光工程を行う。さらに現像工程、洗浄工程を行って、レジスト層をパターニングする。以上の工程により、側面２ａのみを露出させ、絶縁性構造体２の頂面２ｂ及び平坦領域を覆うレジストパターンを形成する。
次に、レジストパターンが形成された側の基板１の露出面全面にゲート電極３の材料の層を形成する。
次いで、選択されたレジスト材料に応じた灰化処理等のレジストパターンの除去工程を行って、レジストパターン及びこのレジストパターン上に形成されたゲート電極３の材料の層部分のみを除去して、側面２ａに接しているゲート電極３の材料の層部分のみを残存させるパターニングを行うことにより、上記のパターンを有するゲート電極３を形成する。
以上の工程により、絶縁性構造体２の対向する２つの側面２ａのみにゲート電極３を形成することができる。
［ゲート絶縁層の形成工程］
次にゲート電極４を既に説明した実施形態と同様にして形成する。この実施形態では絶縁性構造体２及びゲート電極３が設けられた基板１にゲート絶縁層４を形成する。
まずゲート絶縁層４に含まれる第１の層４ａを成膜する。本実施形態では、ゲート電極３を構成する金属の層又は珪素の層をプラズマ処理又は加熱処理して酸化膜又は窒化膜を形成し、自己整合的にゲート電極３を覆う第１の層４ａを形成している。
次いで第２の層４ｂを既に説明した実施形態と同様にして第１の層４ａを覆うように形成する。
［ソース電極及びドレイン電極の製造工程］
次に、ソース電極５及びドレイン電極６を既に説明した実施形態と同様にして一括形成する。
［半導体層の形成工程］
次いで、既に説明した実施形態と同様にして半導体層７を形成する。
以上の工程により、第４実施形態の薄膜トランジスタ１０、集積型薄膜トランジスタ１１が形成される。
＜第５実施形態＞
（薄膜トランジスタの構成例）
図５を参照して、第５実施形態の薄膜トランジスタ１０（集積型薄膜トランジスタ１１）の構成について説明する。図５は、第５実施形態の薄膜トランジスタを図２−２と同様に示す模式的な断面図である。
第５実施形態の薄膜トランジスタ１０及び集積型薄膜トランジスタ１１は、ゲート絶縁層４に接するように半導体層７を設け、半導体層７に接するようにソース電極５及びドレイン電極６を設ける構成例である。
第５実施形態においては、突出部８は基板１に設けられた絶縁性構造体２であり、ゲート電極３は絶縁性構造体２の側面２ａの少なくとも一部を覆っており、ゲート絶縁層４はゲート電極３を覆っており、半導体層７はゲート絶縁層４を覆っており、ソース電極５及びドレイン電極６は、半導体層７に接している。
第５実施形態についてより具体的に説明する。この構成例では３個の薄膜トランジスタ１０は、基板１に設けられている。絶縁性構造体２は第１の主表面１ａに設けられている。
ゲート電極３は、第１及び第２実施形態と同様に絶縁性構造体２の対向する２つの側面２ａの両方にまたがるように設けられている。ゲート電極３は、絶縁性構造体２の側面２ａから露出している第１の主表面１ａから絶縁性構造体２の一方の側の側面２ａに沿ってこれを覆い、頂面２ｂから他方の側の側面に至り、さらに第１の主表面１ａに至るように設けられている。
ゲート絶縁層４の第１の層４ａはゲート電極３を覆っており、ゲート電極３から露出している第１の主表面１ａからゲート電極３の側面３ａに沿ってこれを覆い、頂面３ｂを覆って露出している第１の主表面１ａに至るように設けられている。第２の層４ｂは第１の層４ａを覆っている。
半導体層７は、第２の層４ｂ、すなわちゲート絶縁層４を覆っている。
ソース電極５及びドレイン電極６は、半導体層７に接しており、ソース電極５は半導体層７の頂面７ｂを覆っており、ドレイン電極６は、基板１の厚さ方向から見たときにソース電極５が設けられていない頂面７ｂ外の平坦領域に設けられている。このとき半導体層７の側面７ａはソース電極５及びドレイン電極６から露出している。
集積型薄膜トランジスタ１１としてみた場合、薄膜トランジスタ１０それぞれを構成するゲート電極３同士は第２実施形態と同様に、基板１の第１主表面１ａ上及び／又は絶縁性構造体２の基部２Ａ上で一体的に接続されるように構成され、電気的にも一体的に構成されている。また薄膜トランジスタ１０それぞれを構成するソース電極５同士は第２実施形態と同様にいずれも絶縁性構造体２の基部２Ａ上で一体的に接続されるように構成され、電気的にも一体的に構成されている。薄膜トランジスタ１０それぞれを構成するドレイン電極６同士は、櫛歯部２Ｂの先端側の平坦領域で一体的に接続されるように構成され、互いに電気的に接続されている。
本実施形態の薄膜トランジスタ１０では、半導体層７上にソース電極５及びドレイン電極６を設ければ、電荷の注入がより容易になるため、薄膜トランジスタ１０の電気的特性を向上させることができる。
（薄膜トランジスタ及び集積型薄膜トランジスタの製造方法）
図５を参照して、第５実施形態の薄膜トランジスタ及び集積型薄膜トランジスタの製造方法について説明する。
［基板を用意する工程］
基板１を用意する工程は、既に説明した実施形態と同様にして既に説明した通りの構成を有する基板１を用意すればよい。
［絶縁性構造体の形成工程］
絶縁性構造体２は、既に説明した実施形態と同様にして形成すればよい。
［ゲート電極の形成工程］
次いで、既に説明した実施形態と同様にしてゲート電極３を形成する。
［ゲート絶縁層の形成工程］
次にゲート電極３を既に説明した実施形態と同様にして形成する。この実施形態では絶縁性構造体２及びゲート電極３が設けられた基板１にゲート絶縁層４を形成する。
まずゲート絶縁層４に含まれる第１の層４ａを成膜する。本実施形態では、ゲート電極３を構成する金属の層又は珪素の層をプラズマ処理又は加熱処理して酸化膜又は窒化膜を形成し、自己整合的にゲート電極３を覆う第１の層４ａを形成している。
次いで第２の層４ｂを既に説明した実施形態と同様にして第１の層４ａを覆うように形成する。
［半導体層の形成工程］
次いで、第２の層４ｂ、すなわちゲート絶縁層４を覆うように、既に説明した実施形態と同様にして半導体層７を形成する。
［ソース電極及びドレイン電極の製造工程］
次に、半導体層７上に、ソース電極５及びドレイン電極６を既に説明した実施形態と同様にして一括形成する。
以上の工程により、第５実施形態の薄膜トランジスタ１０、集積型薄膜トランジスタ１１が形成される。
＜第６実施形態＞
（薄膜トランジスタの構成例）
図６を参照して、第６実施形態の薄膜トランジスタ１０（集積型薄膜トランジスタ１１）の構成について説明する。図６は、第６実施形態の薄膜トランジスタを図２−２と同様に示す模式的な断面図である。
第６実施形態の薄膜トランジスタ１０及び集積型薄膜トランジスタ１１は、突出部８をゲート電極３として構成する構成例である。
第６実施形態においては、突出部８はゲート電極３である。この構成例ではゲート電極３は既に説明した実施形態にかかる基板１に設けられた絶縁性構造体２と同様の形状及び大きさを有している。ゲート絶縁層４はゲート電極３の側面３ａの少なくとも一部を覆っている。ソース電極５及びドレイン電極６は、ゲート絶縁層４に接しており、半導体層７はソース電極５及びドレイン電極６、並びにソース電極５及びドレイン電極６から露出するゲート絶縁層４を覆っている。
第６実施形態についてより具体的に説明する。この構成例では３個の薄膜トランジスタ１０が、基板１に設けられている。ゲート電極３は第１の主表面１ａに設けられている。
ゲート絶縁層４は、ゲート電極３の対向する２つの側面３ａの両方にまたがるように設けられている。すなわち、第１の層４ａは、ゲート電極３から露出している第１の主表面１ａからゲート電極３の一方の側の側面３ａに沿ってこれを覆い、頂面３ｂから他方の側の側面３ｂに至り、さらに第１の主表面１ａに至るように設けられている。第２の層４ｂは第１の層４ａを覆っている。
ソース電極５及びドレイン電極６は、第２の層４ｂ、すなわちゲート絶縁層４に接しており、ソース電極５はゲート絶縁層４の頂面４Ｂを覆っており、ドレイン電極６は、基板１の厚さ方向から見たときにソース電極５が設けられていない頂面４Ｂ外の平坦領域に設けられている。このときゲート絶縁層４の側面４Ａはソース電極５及びドレイン電極６から露出している。
半導体層７は、ソース電極５及びドレイン電極６、並びにソース電極５及びドレイン電極６から露出しているゲート絶縁層４を覆っている。
集積型薄膜トランジスタ１１としてみた場合、薄膜トランジスタ１０それぞれを構成するゲート電極３同士は絶縁性構造体２の基部２Ａ上で一体的に接続されるように構成され、電気的にも一体的に構成されている。また薄膜トランジスタ１０それぞれを構成するソース電極５同士は第２実施形態と同様にいずれも絶縁性構造体２の基部２Ａ上で一体的に接続されるように構成され、電気的にも一体的に構成されている。薄膜トランジスタ１０それぞれを構成するドレイン電極６同士は、櫛歯部２Ｂの先端側の平坦領域で一体的に接続されるように構成され、互いに電気的に接続されている。
（薄膜トランジスタ及び集積型薄膜トランジスタの製造方法）
図６を参照して、第６実施形態の薄膜トランジスタ及び集積型薄膜トランジスタの製造方法について説明する。
［基板を用意する工程］
基板１を用意する工程は、既に説明した実施形態と同様にして既に説明した通りの構成を有する基板１を用意すればよい。
次いで、ゲート電極３を形成する。ゲート電極３は、既に説明した実施形態と同様の材料を用いて、いわゆるウェハプロセスにおける従来公知の配線形成工程と同様の工程で形成することができる。
［ゲート絶縁層の形成工程］
次にゲート絶縁層４を既に説明した実施形態と同様にして形成する。この実施形態ではゲート電極３が設けられた基板１にゲート絶縁層４を形成する。
まずゲート絶縁層４に含まれる第１の層４ａを形成する。本実施形態では、第１の層４ａは、既に説明したとおり、例えば、真空蒸着法、スパッタ法、パルスレーザー堆積法、原子層堆積法、有機金属化学気相堆積法、分子線エピタキシー法、電子線蒸着法、化学気相成長、陽極酸化法、熱酸化法、プラズマ処理法、塗布法又は印刷法により形成することができる。
次いで第２の層４ｂを既に説明した実施形態と同様にして第１の層４ａを覆うように形成する。
［ソース電極及びドレイン電極の製造工程］
次に、第２の層４ｂ、すなわちゲート絶縁層４を覆うように、ソース電極５及びドレイン電極６を既に説明した実施形態と同様にして一括形成する。
［半導体層の形成工程］
次いで、既に説明した実施形態と同様にして、ソース電極５及びドレイン電極６、並びにこれらから露出するゲート絶縁層４を覆う半導体層７を形成する。
以上の工程により、第６実施形態の薄膜トランジスタ１０、集積型薄膜トランジスタ１１が形成される。
第６実施形態の薄膜トランジスタ１０の製造方法によれば、絶縁性構造体２を形成する工程が不要であるため、より簡便に薄膜トランジスタ１０を製造することができる。
＜第７実施形態＞
（薄膜トランジスタの構成例）
図７を参照して、第７実施形態の薄膜トランジスタ１０（集積型薄膜トランジスタ１１）の構成について説明する。図７は、第７実施形態の薄膜トランジスタを図２−２と同様に示す模式的な断面図である。
第７実施形態の薄膜トランジスタ１０及び集積型薄膜トランジスタ１１は、突出部８をゲート電極３として構成する構成例である。
第７実施形態においては、突出部８はゲート電極３である。この構成例ではゲート電極３は既に説明した実施形態にかかる基板１に設けられた絶縁性構造体２と同様の形状及び大きさを有している。ゲート絶縁層４はゲート電極３の側面３ａの少なくとも一部を覆っている。ソース電極５及びドレイン電極６は、ゲート絶縁層４に接しており、半導体層７はソース電極５及びドレイン電極６、並びにソース電極５及びドレイン電極６から露出するゲート絶縁層４を覆っている。
第７実施形態についてより具体的に説明する。この構成例では３個の薄膜トランジスタ１０が、基板１に設けられている。ゲート電極３は第１の主表面１ａに設けられている。
ゲート電極３は、この構成例では突出部８外の領域、すなわち突出部８が非形成とされる突出部８よりも基板１の厚さ方向に一段低い平坦領域にも延在しており、基板１上の３つのゲート電極３が一体的に構成され、かつ電気的に接続されている。
ゲート電極３としては、高濃度にｎ型又はｐ型の不純物がドープされたシリコン基板を用いてもよい。高濃度にｎ型又はｐ型の不純物がドープされたシリコン基板は、ゲート電極３としての電気的な機能と、基板１としての機能とを有する。高濃度に不純物がドープされたシリコン基板をゲート電極３及び基板１を兼ねた構成として用いる場合には、基板１を省略してもよい。この場合のゲート電極３の厚さは、好ましくは０．０２μｍ〜１００μｍである。
ゲート絶縁層４は、３つのゲート電極３を一体的に覆っている。すなわち、第１の層４ａは、ゲート電極３の２つの側面３ａ及び頂面３ｂのみならず、平坦領域をも覆っている。第２の層４ｂは、さらに第１の層４ａを覆っており、第１の層４ａの側面４ａａを覆う領域がゲート絶縁層４の側面４Ａとなる。
ソース電極５及びドレイン電極６は、第２の層４ｂ、すなわちゲート絶縁層４に接しており、ソース電極５はゲート絶縁層４の頂面４Ｂを覆っており、ドレイン電極６は、基板１の厚さ方向から見たときにソース電極５が設けられていない頂面４Ｂ外の平坦領域に設けられている。このときゲート絶縁層４の側面４Ａはソース電極５及びドレイン電極６から露出している。
半導体層７は、ソース電極５及びドレイン電極６、並びにソース電極５及びドレイン電極６から露出しているゲート絶縁層４を覆っている。
集積型薄膜トランジスタ１１としてみた場合、既に説明したとおり、薄膜トランジスタ１０それぞれを構成するゲート電極３同士は隣り合うゲート電極３同士間の平坦領域で一体的に接続されるように構成され、電気的にも一体的に構成されている。また薄膜トランジスタ１０それぞれを構成するソース電極５同士は第２実施形態と同様にいずれも絶縁性構造体２の基部２Ａ上で一体的に接続されるように構成され、電気的にも一体的に構成されている。薄膜トランジスタ１０それぞれを構成するドレイン電極６同士は、櫛歯部２Ｂの先端側の平坦領域で一体的に接続されるように構成され、互いに電気的に接続されている。
（薄膜トランジスタ及び集積型薄膜トランジスタの製造方法）
図７を参照して、第７実施形態の薄膜トランジスタ及び集積型薄膜トランジスタの製造方法について説明する。
［基板を用意する工程］
基板１を用意する工程は、既に説明した実施形態と同様にして既に説明した通りの構成を有する基板１を用意すればよい。
次いで、ゲート電極３を形成する。ゲート電極３は、既に説明した実施形態と同様の材料を用いて、いわゆるウェハプロセスにおける従来公知の配線形成工程と同様の工程で形成することができる。
ゲート電極３は、この実施形態では上述したようにｎ型又はｐ型の不純物が高濃度にドープされたシリコン基板を用いて、これをエッチング工程などによりパターニングすることにより形成してもよい。
［ゲート絶縁層の形成工程］
次にゲート電極４を既に説明した実施形態と同様にして形成する。この実施形態ではゲート電極３が設けられた基板１にゲート絶縁層４を形成する。
まずゲート絶縁層４に含まれる第１の層４ａを形成する。本実施形態では、第１の層４ａは、既に説明したとおり、例えば、真空蒸着法、スパッタ法、パルスレーザー堆積法、原子層堆積法、有機金属化学気相堆積法、分子線エピタキシー法、電子線蒸着法、化学気相成長、陽極酸化法、熱酸化法、プラズマ処理法、塗布法又は印刷法により形成することができる。
また、高濃度に不純物がドープされたシリコン基板をゲート電極３及び基板１を兼ねた構成として用いる場合には、ゲート電極３及び基板１を兼ねた高濃度に不純物がドープされたシリコン基板をプラズマ処理又は加熱処理して酸化膜又は窒化膜を形成する方法も適用することができる。このように第１の層４ａを形成すれば、ゲート電極３を覆う第１の層４ａを自己整合的に形成することができる。
次いで第２の層４ｂを既に説明した実施形態と同様にして第１の層４ａを覆うように形成する。
［ソース電極及びドレイン電極の製造工程］
次に、第２の層４ｂ、すなわちゲート絶縁層４を覆うように、ソース電極５及びドレイン電極６を既に説明した実施形態と同様にして一括形成する。
［半導体層の形成工程］
次いで、既に説明した実施形態と同様にして、ソース電極５及びドレイン電極６、並びにこれらから露出するゲート絶縁層４を覆う半導体層７を形成する。
以上の工程により、第６実施形態の薄膜トランジスタ１０、集積型薄膜トランジスタ１１が形成される。
第７実施形態の薄膜トランジスタ１０の製造方法によれば、絶縁性構造体２を形成する工程が不要であるため、より簡便に薄膜トランジスタ１０を製造することができる。
＜第８実施形態＞
（薄膜トランジスタの構成例）
図８を参照して、第８実施形態の薄膜トランジスタ１０（集積型薄膜トランジスタ１１）の構成について説明する。図８は、第８実施形態の薄膜トランジスタを図２−２と同様に示す模式的な断面図である。
第８実施形態の薄膜トランジスタ１０及び集積型薄膜トランジスタ１１は、基板１に設けられており、基板１の第１主表面１ａから突出し、基板１の厚さ方向と略一致する方向と短尺方向とが一致し、長尺方向が前記基板１の厚さ方向と直交する方向である側面２ａを有する柱状の突出部８である絶縁性構造体２と、基板１の厚さ方向から見たときに、ソース電極５及びドレイン電極６のうちの一方が絶縁性構造体２と重なるように設けられており、他方が残余の領域に設けられており、かつ互いに電気的に分離されているソース電極５及びドレイン電極６と、ソース電極５及びドレイン電極６、並びにソース電極５及びドレイン電極６から露出した側面２ａを覆う半導体層７と、半導体層７を覆っており、金属の酸化物の層、金属の窒化物の層、珪素の酸化物の層又は珪素の窒化物の層である第１の層４ａ及び自己組織化単分子膜である第２の層４ｂを含む、厚さが５０ｎｍ以下であるゲート絶縁層４と、ゲート絶縁層４に接しており、突出部８にまたがっているゲート電極３とを備える、いわゆるトップゲート型の薄膜トランジスタの構成例である。
図８に示されるように、集積型薄膜トランジスタ１１は、３個の薄膜トランジスタ１０を含んでいる。これら３個の薄膜トランジスタ１０は、互いに等間隔に配列されている。
絶縁性構造体２は、既に説明した実施形態と同様に、この構成例では基板１の第１主表面１ａ上に設けられている。
この構成例ではソース電極５は絶縁性構造体２の頂面２ｂのみを覆うように設けられている。ドレイン電極６は、絶縁性構造体２及びソース電極５が非形成とされる残余の領域である基板１の第１主表面１ａ、すなわち平坦領域にのみ形成されて、ソース電極５とは基板１の厚さ方向において電気的に分離される。
半導体層７は、ソース電極５及びドレイン電極６、並びにソース電極５及びドレイン電極６から露出している絶縁性構造体２の２つの対向する側面２ａを覆っている。
ゲート絶縁層４は、半導体層７を一体的に覆っている。すなわち、第１の層４ａは、半導体層７の２つの側面７ａ及び頂面７ｂのみならず、平坦領域をも覆っている。第２の層４ｂは、第１の層４ａを覆っており、第１の層４ａの側面４ａａを覆う領域がゲート絶縁層４の側面４Ａとなる。
ゲート電極３は、突出部８、すなわち絶縁性構造体２、半導体層７の頂面７ｂ、絶縁層４の頂面４Ｂにまたがるように、第２の層４ｂ、すなわちゲート絶縁層４に接している。
このときゲート電極３は、一方の側面２ａ側の平坦領域から他方の側面２ａ側の平坦領域に至るように設けられ、かつ３つの絶縁性構造体２それぞれにまたがるゲート電極３は、隣り合うゲート電極３同士間の平坦領域において離間している。
集積型薄膜トランジスタ１１としてみた場合、既に説明したとおり、薄膜トランジスタ１０それぞれを構成するゲート電極３同士は、第２実施形態と同様に絶縁性構造体２の基部２Ａ上で一体的に接続されるように構成され、電気的にも一体的に構成されている。また薄膜トランジスタ１０それぞれを構成するソース電極５同士は第２実施形態と同様にいずれも絶縁性構造体２の基部２Ａ上で一体的に接続されるように構成され、電気的にも一体的に構成されている。薄膜トランジスタ１０それぞれを構成するドレイン電極６同士は、櫛歯部２Ｂの先端側の平坦領域で一体的に接続されるように構成され、互いに電気的に接続されている。
第８実施形態の薄膜トランジスタ１０は、いわゆるトップゲート型の構造を有するので、電気的特性をより向上させることができる。
（薄膜トランジスタ及び集積型薄膜トランジスタの製造方法）
図８を参照して、第８実施形態の薄膜トランジスタ及び集積型薄膜トランジスタの製造方法について説明する。
［基板を用意する工程］
基板１を用意する工程は、既に説明した実施形態と同様にして既に説明した通りの構成を有する基板１を用意すればよい。
［絶縁性構造体の形成工程］
次に、絶縁性構造体２を形成する。絶縁性構造体２は、既に説明した実施形態と同様にして形成すればよい。
［ソース電極及びドレイン電極の製造工程］
次に、ソース電極５及びドレイン電極６を既に説明した実施形態と同様にして一括形成する。この構成例では、ソース電極５を絶縁性構造体２の頂面２ｂを覆うように形成し、ドレイン電極６を残余の領域である平坦領域にのみ形成する。これによりソース電極５とドレイン電極６とは基板１の厚さ方向において電気的に分離される。
［半導体層の形成工程］
次いで、既に説明した実施形態と同様にして、ソース電極５及びドレイン電極６、並びにこれらから露出する絶縁性構造体２の対向する２つの側面２ａを覆う半導体層７を形成する。
［ゲート絶縁層の形成工程］
次にゲート絶縁層４を既に説明した実施形態と同様にして形成する。この実施形態では半導体層７を覆うようにゲート絶縁層４を形成する。
まずゲート絶縁層４に含まれる第１の層４ａを形成する。本実施形態では、第１の層４ａは、既に説明したとおり、例えば、真空蒸着法、スパッタ法、パルスレーザー堆積法、原子層堆積法、有機金属化学気相堆積法、分子線エピタキシー法、電子線蒸着法、化学気相成長、陽極酸化法、熱酸化法、プラズマ処理法、塗布法又は印刷法により形成することができる。
次いで第２の層４ｂを既に説明した実施形態と同様にして第１の層４ａを覆うように形成する。
［ゲート電極の形成工程］
次いで、ゲート電極３を形成する。ゲート電極３は、既に説明した実施形態と同様にして、ゲート電極３の材料を真空蒸着法やスパッタ法などの形成方法により、基板１の第１主表面１ａに対して斜め方向から堆積させることにより、この構成例では絶縁性構造体２の側面２ａ及び頂面２ｂの少なくとも一部に接するように形成することができる。具体的には、一方の側面２ａ側から堆積させた後、角度を変えて対向する他方の側面２ａ側からゲート電極３の形成工程を行い、必要ならばこれらの工程を複数回繰り返すか、又は基板１を回転させながら形成することができる。
以上の工程により、第８実施形態の薄膜トランジスタ１０、集積型薄膜トランジスタ１１が形成される。
＜第９実施形態＞
（薄膜トランジスタの構成例）
図９を参照して、第９実施形態の薄膜トランジスタ１０（集積型薄膜トランジスタ１１）の構成について説明する。図９は、第９実施形態の薄膜トランジスタを図２−２と同様に示す模式的な断面図である。
第９実施形態の薄膜トランジスタ１０及び集積型薄膜トランジスタ１１は、半導体層７が基板１及び基板１上に設けられた突出部８を覆っており、ソース電極５及びドレイン電極６は半導体層７に接しており、ゲート絶縁層４はソース電極５及びドレイン電極６、並びにソース電極５及びドレイン電極６から露出する半導体層７を覆っている、いわゆるトップゲート型の薄膜トランジスタの構成例である。
図９に示されるように、集積型薄膜トランジスタ１１は、３個の薄膜トランジスタ１０を含んでいる。これら３個の薄膜トランジスタ１０は、互いに等間隔に配列されている。
絶縁性構造体２は、既に説明した実施形態と同様に、この構成例では基板１の第１主表面１ａ上に設けられている。
半導体層７は、絶縁性構造体２の２つの対向する側面２ａ、及び頂面２ｂを覆っている。この構成例では３つの絶縁性構造体２及び絶縁性構造体２から露出する第１主表面１ａを覆うように設けられている。
ソース電極５は半導体層７の頂面７ｂのみを覆うように設けられている。ドレイン電極６は、ソース電極５が非形成とされる残余の領域である平坦領域にのみ形成されて、ソース電極５とは基板１の厚さ方向において電気的に分離される。
ゲート絶縁層４は、ソース電極５、ドレイン電極６及びこれらソース電極５及びドレイン電極６から露出している半導体層７の側面７ａを一体的に覆っている。すなわち、第１の層４ａは、半導体層７の２つの側面７ａのみならず、平坦領域をも覆っている。第２の層４ｂは、第１の層４ａを覆っており、第１の層４ａの側面４ａａを覆う領域がゲート絶縁層４の側面４Ａとなる。
ゲート電極３は、突出部８、すなわち絶縁性構造体２、半導体層７の頂面７ｂ、絶縁層４の頂面４Ｂにまたがるように、第２の層４ｂ、すなわちゲート絶縁層４に接している。
このときゲート電極３は、一方の側面２ｂ側の平坦領域から他方の側面２ｂ側の平坦領域に至るように設けられ、かつ３つの絶縁性構造体２それぞれにまたがるゲート電極３は、隣り合うゲート電極３同士間の平坦領域において離間している。
集積型薄膜トランジスタ１１としてみた場合、既に説明したとおり、薄膜トランジスタ１０それぞれを構成するゲート電極３同士は、第８実施形態と同様に構成されている。また薄膜トランジスタ１０それぞれを構成するソース電極５同士は第２実施形態と同様にいずれも絶縁性構造体２の基部２Ａ上で一体的に接続されるように構成され、電気的にも一体的に構成されている。薄膜トランジスタ１０それぞれを構成するドレイン電極６同士は、櫛歯部２Ｂの先端側の平坦領域で一体的に接続されるように構成され、互いに電気的に接続されている。
第９実施形態の薄膜トランジスタ１０は、いわゆるトップゲート型の構造を有するので、電気的特性をより向上させることができる。
（薄膜トランジスタ及び集積型薄膜トランジスタの製造方法）
図９を参照して、第９実施形態の薄膜トランジスタ及び集積型薄膜トランジスタの製造方法について説明する。
［基板を用意する工程］
基板１を用意する工程は、既に説明した実施形態と同様にして既に説明した通りの構成を有する基板１を用意すればよい。
［絶縁性構造体の形成工程］
次に、絶縁性構造体２を形成する。絶縁性構造体２は、既に説明した実施形態と同様にして形成すればよい。
［半導体層の形成工程］
次いで、既に説明した実施形態と同様にして、半導体層７を３つの絶縁性構造体２を一体的に覆うように形成する。すなわち半導体層７を絶縁性構造体２及びこれらから露出する第１主表面１ａを覆うように形成する。
［ソース電極及びドレイン電極の製造工程］
次に、ソース電極５及びドレイン電極６を既に説明した実施形態と同様にして一括形成する。この構成例では、ソース電極５を半導体層７の頂面７ｂを覆うように形成し、ドレイン電極６を残余の領域である平坦領域の半導体層７にのみに形成する。これによりソース電極５とドレイン電極６とは基板１の厚さ方向において電気的に分離される。
［ゲート絶縁層の形成工程］
次にゲート絶縁層４を既に説明した実施形態と同様にして形成する。この実施形態ではソース電極５及びドレイン電極６、並びにソース電極５及びドレイン電極６から露出する半導体層７の側面７ａを覆うようにゲート絶縁層４を形成する。
まずゲート絶縁層４に含まれる第１の層４ａを形成する。本実施形態では、第１の層４ａは、既に説明したとおり、例えば、真空蒸着法、スパッタ法、パルスレーザー堆積法、原子層堆積法、有機金属化学気相堆積法、分子線エピタキシー法、電子線蒸着法、化学気相成長、陽極酸化法、熱酸化法、プラズマ処理法、塗布法又は印刷法により形成することができる。
次いで第２の層４ｂを既に説明した実施形態と同様にして第１の層４ａを覆うように形成する。
［ゲート電極の形成工程］
次いで、ゲート電極３を形成する。ゲート電極３は、既に説明した実施形態と同様にして、ゲート電極３の材料を真空蒸着法やスパッタ法などの形成方法により、基板１の第１主表面１ａに対して斜め方向から堆積させることにより、この構成例では絶縁性構造体２の側面２ａ及び頂面２ｂの少なくとも一部に接するように形成することができる。具体的には、一方の側面２ａ側から堆積させた後、角度を変えて対向する他方の側面２ａ側からゲート電極３の形成工程を行い、必要ならばこれらの工程を複数回繰り返すか、又は基板１を回転させながら形成することができる。
以上の工程により、第９実施形態の薄膜トランジスタ１０、集積型薄膜トランジスタ１１が形成される。
＜第１０実施形態＞
（薄膜トランジスタの構成例）
図１０を参照して、第１０実施形態の薄膜トランジスタ１０（集積型薄膜トランジスタ１１）の構成について説明する。図１０は、第１０実施形態の薄膜トランジスタを図２−２と同様に示す模式的な断面図である。
第１０実施形態の薄膜トランジスタ１０及び集積型薄膜トランジスタ１１は、突出部８を半導体層７として構成する構成例である。具体的には、突出部８は基板１に設けられた半導体層７であり、ゲート絶縁層４は半導体層７の側面７ａの少なくとも一部を覆うように設けられており、ゲート電極３はゲート絶縁層４を覆っている。
第１０実施形態においては、突出部８は半導体層７である。この構成例では半導体層７は既に説明した実施形態にかかる基板１に設けられた絶縁性構造体２と同様の形状及び大きさを有している。
この構成例では３個の薄膜トランジスタ１０が、基板１に設けられている。半導体層７は第１の主表面１ａに設けられている。
ソース電極５及びドレイン電極６は、半導体層７に接しており、ソース電極５は半導体層７の頂面７ｂを覆っており、ドレイン電極６は、基板１の厚さ方向から見たときにソース電極５が設けられていない頂面７ｂ外の平坦領域、すなわち露出している第１主表面１ａに接している。このとき半導体層７の側面７ａはソース電極５及びドレイン電極６から露出している。
ゲート絶縁層４は、ソース電極５及びドレイン電極６、並びにソース電極５及びドレイン電極６から露出している半導体層７の側面７ａを一体的に覆っている。第２の層４ｂは、第１の層４ａを覆っており、第１の層４ａの側面４ａａを覆う領域がゲート絶縁層４の側面４Ａとなる。
ゲート電極３は、突出部８、すなわち半導体層７の頂面７ｂ、ソース電極５の頂面５ａ及び絶縁層４の頂面４Ｂにまたがるように、第２の層４ｂ、すなわちゲート絶縁層４を覆っている。
集積型薄膜トランジスタ１１としてみた場合、既に説明したとおり、薄膜トランジスタ１０それぞれを構成するゲート電極３同士は一体的に接続されるように構成され、電気的にも一体的に構成されている。また薄膜トランジスタ１０それぞれを構成するソース電極５同士は第２実施形態と同様にいずれも絶縁性構造体２の基部２Ａ上で一体的に接続されるように構成され、電気的にも一体的に構成されている。薄膜トランジスタ１０それぞれを構成するドレイン電極６同士は、櫛歯部２Ｂの先端側の平坦領域で一体的に接続されるように構成され、互いに電気的に接続されている。
（薄膜トランジスタ及び集積型薄膜トランジスタの製造方法）
図１０を参照して、第１０実施形態の薄膜トランジスタ及び集積型薄膜トランジスタの製造方法について説明する。
［基板を用意する工程］
基板１を用意する工程は、既に説明した実施形態と同様にして既に説明した通りの構成を有する基板１を用意すればよい。
次いで、半導体層７を形成する。本実施形態の半導体層７は、例えば、既に説明した材料を用いて露出面全面を覆うように層を形成し、所望のパターンを形成することができる型で押圧することによりパターニングする、いわゆる（ナノ）インプリンティング法などの従来公知のパターニング方法によりパターニングして形成することができる。
半導体層７の形成には、フォトリソグラフィー法や、印刷法も用いることができる。印刷法としては、インクジェット印刷法、スクリーン印刷法、フレキソ印刷法、オフセット印刷法、ディスペンサー印刷法、ノズルコート法、キャピラリーコート法、グラビアコート法、マイクロコンタクトプリント法、およびグラビア・オフセット印刷法が好ましい。
［ソース電極及びドレイン電極の製造工程］
次に、ソース電極５及びドレイン電極６を既に説明した実施形態と同様にして一括形成する。この構成例では、ソース電極５を半導体層７の頂面７ｂを覆うように形成し、ドレイン電極６を残余の領域である平坦領域に露出する第１主表面１ａにのみに形成する。これによりソース電極５とドレイン電極６とは基板１の厚さ方向において電気的に分離される。
［ゲート絶縁層の形成工程］
次にゲート絶縁層４を既に説明した実施形態と同様にして形成する。この実施形態ではソース電極５及びドレイン電極６、並びにソース電極５及びドレイン電極６から露出する半導体層７の側面７ａを覆うようにゲート絶縁層４を形成する。
まずゲート絶縁層４に含まれる第１の層４ａを形成する。本実施形態では、第１の層４ａは、既に説明したとおり、例えば、真空蒸着法、スパッタ法、パルスレーザー堆積法、原子層堆積法、有機金属化学気相堆積法、分子線エピタキシー法、電子線蒸着法、化学気相成長、陽極酸化法、熱酸化法、プラズマ処理法、塗布法又は印刷法により形成することができる。
次いで第２の層４ｂを既に説明した実施形態と同様にして第１の層４ａを覆うように形成する。
［ゲート電極の形成工程］
次いで、ゲート電極３を形成する。ゲート電極３は、既に説明した実施形態と同様にして、ゲート電極３の材料を真空蒸着法やスパッタ法などの形成方法により、堆積させることにより形成することができる。この実施形態では、ゲート電極３は、ゲート絶縁層４の全面を覆うように形成するので、上述したような斜め方向からの堆積によらずに形成することができ、さらには塗布法等のより簡易な工程によっても形成することができる。
以上の工程により、第１０実施形態の薄膜トランジスタ１０、集積型薄膜トランジスタ１１が形成される。
第１０実施形態の薄膜トランジスタ１０の製造方法によれば、絶縁性構造体２を形成する工程が不要であるため、より簡便に薄膜トランジスタ１０を製造することができる。
＜第１１実施形態＞
（薄膜トランジスタの構成例）
図１１を参照して、第１１実施形態の薄膜トランジスタ１０（集積型薄膜トランジスタ１１）の構成について説明する。図１１は、第１１実施形態の薄膜トランジスタを図２−２と同様に示す模式的な断面図である。
第１１実施形態の薄膜トランジスタ１０及び集積型薄膜トランジスタ１１は、突出部８を半導体層７として構成する構成例である。具体的には、突出部８は基板１に設けられた半導体層７であって、突出部８外の平坦領域をもさらに覆うように一体的に構成されており、ゲート絶縁層４は半導体層７の側面７ａの少なくとも一部を覆うように設けられており、ゲート電極３はゲート絶縁層４を覆っている。
第１１実施形態においては、突出部８は半導体層７である。この構成例では突出部８である半導体層７は既に説明した実施形態にかかる基板１に設けられた絶縁性構造体２と同様の形状及び大きさを有している。
半導体層７は、この構成例では突出部８外の一段低い平坦領域をもさらに覆うように一体的に構成されている。
この構成例では３個の薄膜トランジスタ１０が、基板１に設けられている。半導体層７は第１の主表面１ａに設けられている。
ソース電極５及びドレイン電極６は、半導体層７に接しており、ソース電極５は半導体層７の頂面７ｂを覆っており、ドレイン電極６は、基板１の厚さ方向から見たときにソース電極５が設けられていない頂面７ｂ外の平坦領域の半導体層７に接している。このとき半導体層７の側面７ａはソース電極５及びドレイン電極６から露出している。
ゲート絶縁層４は、ソース電極５及びドレイン電極６、並びにソース電極５及びドレイン電極６から露出している半導体層７の側面７ａを一体的に覆っている。第２の層４ｂは、第１の層４ａを覆っており、第１の層４ａの側面４ａａを覆う領域がゲート絶縁層４の側面４Ａとなる。
ゲート電極３は、突出部８、すなわち半導体層７の頂面７ｂ、ソース電極５の頂面５ａ及び絶縁層４の頂面４Ｂにまたがるように、第２の層４ｂ、すなわちゲート絶縁層４を覆っている。
集積型薄膜トランジスタ１１としてみた場合、既に説明したとおり、薄膜トランジスタ１０それぞれを構成するゲート電極３同士は一体的に接続されるように構成され、電気的にも一体的に構成されている。また薄膜トランジスタ１０それぞれを構成するソース電極５同士は第２実施形態と同様にいずれも絶縁性構造体２の基部２Ａ上で一体的に接続されるように構成され、電気的にも一体的に構成されている。薄膜トランジスタ１０それぞれを構成するドレイン電極６同士は、櫛歯部２Ｂの先端側の平坦領域で一体的に接続されるように構成され、互いに電気的に接続されている。
（薄膜トランジスタ及び集積型薄膜トランジスタの製造方法）
図１１を参照して、第１１実施形態の薄膜トランジスタ及び集積型薄膜トランジスタの製造方法について説明する。
［基板を用意する工程］
基板１を用意する工程は、既に説明した実施形態と同様にして既に説明した通りの構成を有する基板１を用意すればよい。
［半導体層の形成工程］
次いで、半導体層７を形成する。本実施形態の半導体層７は、例えば、既に説明した材料を用いて露出面全面を覆うように層を形成し、所望のパターンを形成することができる型で押圧することによりパターニングする、いわゆる（ナノ）インプリンティング法などの従来公知のパターニング方法によりパターニングして形成することができる。
半導体層７の形成には、フォトリソグラフィー法や、印刷法も用いることができる。印刷法としては、インクジェット印刷法、スクリーン印刷法、フレキソ印刷法、オフセット印刷法、ディスペンサー印刷法、ノズルコート法、キャピラリーコート法、グラビアコート法、マイクロコンタクトプリント法、およびグラビア・オフセット印刷法が好ましい。
［ソース電極及びドレイン電極の製造工程］
次に、ソース電極５及びドレイン電極６を既に説明した実施形態と同様にして一括形成する。この構成例では、ソース電極５を半導体層７の頂面７ｂを覆うように形成し、ドレイン電極６を残余の領域である平坦領域の半導体層７に形成する。これによりソース電極５とドレイン電極６とは基板１の厚さ方向において電気的に分離される。
［ゲート絶縁層の形成工程］
次にゲート絶縁層４を既に説明した実施形態と同様にして形成する。この実施形態ではソース電極５及びドレイン電極６、並びにソース電極５及びドレイン電極６から露出する半導体層７の側面７ａを覆うようにゲート絶縁層４を形成する。
まずゲート絶縁層４に含まれる第１の層４ａを形成する。本実施形態では、第１の層４ａは、既に説明したとおり、例えば、真空蒸着法、スパッタ法、パルスレーザー堆積法、原子層堆積法、有機金属化学気相堆積法、分子線エピタキシー法、電子線蒸着法、化学気相成長、陽極酸化法、熱酸化法、プラズマ処理法、塗布法又は印刷法により形成することができる。
次いで第２の層４ｂを既に説明した実施形態と同様にして第１の層４ａを覆うように形成する。
［ゲート電極の形成工程］
次いで、ゲート電極３を形成する。ゲート電極３は、既に説明した実施形態と同様にして、ゲート電極３の材料を真空蒸着法やスパッタ法などの形成方法により、堆積させることにより形成することができる。この実施形態では、ゲート電極３は、ゲート絶縁層４の全面を覆うように形成するので、上述したような斜め方向からの堆積によらずに形成することができ、さらには塗布法等のより簡易な工程によっても形成することができる。
以上の工程により、第１１実施形態の薄膜トランジスタ１０、集積型薄膜トランジスタ１１が形成される。
第１１実施形態の薄膜トランジスタ１０の製造方法によれば、絶縁性構造体２を形成する工程が不要であるため、より簡便に薄膜トランジスタ１０を製造することができる。
＜第１２実施形態＞
（薄膜トランジスタの構成例）
図１２−１及び図１２−２を参照して、第１２実施形態の薄膜トランジスタ１０（集積型薄膜トランジスタ１１）の構成について説明する。図１２−１は、第１２実施形態の薄膜トランジスタの模式的な平面図である。図１２−２は、第１２実施形態の薄膜トランジスタの模式的な断面図である。
図１２−１及び図１２−２に示されるように、第１２実施形態は薄膜トランジスタ１０及び集積型薄膜トランジスタ１１の周辺に設けられる構成に特徴を有している。すなわち、第１２実施形態にかかる薄膜トランジスタ１０及び集積型薄膜トランジスタ１１は、基板１の厚さ方向から見たときに、薄膜トランジスタ１０が設けられる薄膜トランジスタ形成領域１３外に延在し、ソース電極５及びドレイン電極６のそれぞれに接続される接続配線１２を有しており、ゲート電極３及びゲート絶縁層４が、基板１の厚さ方向から見たときに、薄膜トランジスタ形成領域１３からはみ出すはみ出し部１４を有する。
薄膜トランジスタ形成領域１３内の薄膜トランジスタ１０及び集積型薄膜トランジスタ１１自体の構成としては既に説明した第１実施形態から第１１実施形態までの構成例を採用することができる。よって、薄膜トランジスタ１０及び集積型薄膜トランジスタ１１自体の詳細な説明については省略する。
第１２実施形態においては、基板１には基板１の厚さ方向から見たときに、薄膜トランジスタ１０又は集積型トランジスタ１１の外形に略一致する領域であって、この領域内に収まるように薄膜トランジスタ１０又は集積型トランジスタ１１が形成される薄膜トランジスタ形成領域１３が設定されている。
薄膜トランジスタ形成領域１３内には、既に説明した第１実施形態から第１１実施形態のうちのいずれかの薄膜トランジスタ１０又は集積型トランジスタ１１が設けられている。
基板１には、接続配線１２が設けられている。接続配線１２は、基板１の厚さ方向から見たときに、薄膜トランジスタ１０が設けられる薄膜トランジスタ形成領域１３外に延在している。接続配線１２は、ソース電極５及びドレイン電極６のそれぞれに接続される。ここでソース電極５及びドレイン電極６のうちのいずれか一方に接続される接続配線１２を第１接続配線１２ａと称し、他方に接続される接続配線１２を第２接続配線１２ｂという。
基板１には、基板１の厚さ方向から見たときに、薄膜トランジスタ形成領域１３からはみ出すはみ出し部１４が設けられている。はみ出し部１４は、薄膜トランジスタ形成領域１３内に設けられた薄膜トランジスタ１０又は集積型トランジスタ１１を構成するゲート電極３及びゲート絶縁層４が、基板１の厚さ方向から見たときに、薄膜トランジスタ形成領域１３からはみ出すことにより構成されている。ここでゲート電極３とゲート絶縁層とが積層された構造を層構造１５という場合がある。
はみ出し部１４は、基板１の厚さ方向から見たときに、接続配線１２を覆うことなく接続配線１２を露出させるように構成される。また、はみ出し部１４に含まれるゲート電極３は、接続配線１２と電気的に接続しないように設けられる。
はみ出し部１４は、薄膜トランジスタ形成領域１３外の領域であって接続配線１２が設けられている領域を除いた周囲を囲むように構成することが好ましい。
（薄膜トランジスタの製造方法）
第１２実施形態の薄膜トランジスタの製造方法について説明する。第１２実施形態においては、既に説明したとおり、薄膜トランジスタ１０及び集積型薄膜トランジスタ１１自体の構成としては既に説明した第１実施形態から第１１実施形態までの構成例を採用することができ、薄膜トランジスタの製造方法自体にはなんら変わるところがないためその詳細な説明は省略する。
「ゲート電極及び接続配線を形成する工程」
接続配線１２を形成する工程は、基板１上にゲート電極３又はソース電極５及びドレイン電極６を形成する工程と併せて同時に同じ方法により行うことができる。接続配線１２の材料としては、既に説明したゲート電極３又はソース電極５及びドレイン電極６の材料と同じ材料を用いることができる。
接続配線１２を形成するにあたり、まずゲート電極３、又はソース電極５及びドレイン電極６、並びに接続配線１２となる材料を堆積させ、これにより形成された層をフォトリソグラフィー法などのパターニング方法によって、薄膜トランジスタ１０や集積型薄膜トランジスタ１１内のみならず、薄膜トランジスタ１０や集積型薄膜トランジスタ１１が設けられる薄膜トランジスタ形成領域１３外にも形成することができる。
ゲート電極３と薄膜トランジスタ形成領域１３内に設けられた配線とが、ゲート絶縁層４を介して重なる面積が小さいほど、リーク電流や寄生容量が小さくなるため、ゲート電極３は、ゲート絶縁層４を介して薄膜トランジスタ形成領域１３内に設けられた配線と重なる面積が可能な限り小さくなるような形状にパターニングすることが好ましい。
［ゲート絶縁層の形成工程］
ゲート絶縁層４を既に説明した実施形態と同様にして形成する。まずゲート絶縁層４に含まれる第１の層４ａを形成する。第１の層４ａは、既に説明した実施形態と同様にして形成することができる。第１の層４ａは、薄膜トランジスタ形成領域１３外であって、接続配線１２が設けられている領域を除く領域にも形成される。
次いで自己組織化単分子膜である第２の層４ｂを既に説明した実施形態と同様にして第１の層４ａを覆うように形成する。第２の層４ｂは、薄膜トランジスタ形成領域１３外であって、接続配線１２が設けられている領域を除く領域にも形成される。
第２の層４ｂは、ソース電極５及びドレイン電極６それぞれに接続され、薄膜トランジスタ形成領域１３外に延在する接続配線１２（第１接続配線１２ａ及び第２接続配線１２ｂ）が設けられている領域を除いて周囲を囲むようにパターニングすればよい。
第１の層４ａとなる、例えば酸化アルミニウムの層は酸素プラズマ処理を行うことによって、例えばアルミニウムのゲート電極３の表面に選択的に形成することができる。さらに自己組織化単分子膜である第２の層４ｂの材料としてホスホン酸誘導体を用いれば、第１の層４ａの表面に第２の層４ｂを選択的に形成することができる。結果として、自己組織化単分子膜である第２の層４ｂはゲート電極３と重なる形状にパターニングされることになる。炭素原子数が１０以上のアルキル基を含むホスホン酸誘導体を用いれば、薄膜トランジスタ１０や集積型薄膜トランジスタ１１が設けられる薄膜トランジスタ形成領域１３外の領域には表面自由エネルギーが低い自己組織化単分子膜が形成されることになるため、インクジェット法などの印刷法によって半導体層７を形成する際に用いられる溶液が薄膜トランジスタ１０や集積型薄膜トランジスタ１１が形成される薄膜トランジスタ形成領域１３外にはみ出すことなくパターニングすることができる。また、塗布する位置がずれるなどして、半導体層７が薄膜トランジスタ１０や集積型薄膜トランジスタ１１が設けられる薄膜トランジスタ形成領域１３外にはみ出してしまった場合にも、はみ出した半導体層７の材料の直下にゲート電極３が位置するため、オフ状態において、はみ出した半導体層７の材料によるリーク電流を抑制することができ、オフ電流の増加を防止することができる。薄膜トランジスタ１０や集積型薄膜トランジスタ１１が設けられる薄膜トランジスタ形成領域１３外の領域のうち、少なくとも一部の領域に自己組織化単分子膜をはみ出させるだけでもよいが、薄膜トランジスタ１０や集積型薄膜トランジスタ１１が設けられる領域の周囲を可能な限り囲むようにすれば、半導体層７の材料を含む溶液がはみ出す可能性がより低くなるため好ましい。
［ソース電極及びドレイン電極の製造工程］
次に、ソース電極５及びドレイン電極６を既に説明した実施形態と同様にして一括形成する。ソース電極５及びドレイン電極６は、それぞれが接続配線１２に接続される。すなわちソース電極５は第１接続配線１２ａ及び第２接続配線１２ｂのうちのいずれかに電気的に接続されるように形成され、ドレイン電極６は第１接続配線１２ａ及び第２接続配線１２ｂのうちのソース電極５が接続されていない方の配線に電気的に接続されるように形成される。
第１２実施形態によれば、上記の通り、ゲート電極３及びゲート絶縁層４（第１の層４ａ、第２の層４ｂ）が、基板１の厚さ方向から見たときに、薄膜トランジスタ形成領域１３からはみ出すはみ出し部１４を有する。よって製造工程においては薄膜トランジスタ形成領域１３外に設けられた第２の層４ｂにより半導体層７を自己整合的にトランジスタ形成領域１３内に形成することができる。またはみ出し部１４を有するため半導体材料が塗布されるべきではない不所望な箇所にも付着してしまったとしても半導体層７の材料の直下にゲート電極３が位置することになる。結果として、薄膜トランジスタ１０のリーク電流を抑制し、オフ電流を低減し、オン／オフ比の低下を抑制することができる。
＜薄膜トランジスタのオン電流の向上方法＞
本発明の薄膜トランジスタのキャリア輸送性の向上方法は、本発明の薄膜トランジスタにおいて、チャネルを絶縁性構造体等の側面に、換言すると絶縁性構造体の高さ方向に延在するように形成することによってチャネル長を短くし、かつゲート絶縁層の厚さをより薄くすることによって、薄膜トランジスタのオン電流を向上させる方法である。該方法を用いると、オン電流を向上できるだけでなく、高いオン／オフ比が得られ、低電圧で駆動できる点で有用である。
本発明の薄膜トランジスタは、有機エレクトロルミネッセンス素子、電子タグ、液晶表示素子に好適に用いることができる。「電子タグ」とは、データを蓄えるＩＣと、データを無線で送受信するアンテナとから構成されるデバイスである。リーダライタと呼ばれる装置によって、電子タグに書き込まれた情報を非接触で読み取ったり、電子タグに情報を非接触で書き込んだりすることができる。
＜効果の確認方法＞
本発明の有利な効果は実施例として示した実験結果によって裏付けられる。また、本発明の有利な効果は、確立したシミュレーション方法を用いることにより、計算結果として確認することができる。
例えば、シルバコ社のデバイスシミュレーションソフトウェアＡＴＬＡＳを用いて計算を行う場合、素子の形状、電極の仕事関数、半導体層のキャリア移動度、ドーピング位置及び濃度、トラップ密度、誘電率、有効状態密度、並びに、温度等の条件を決定し、ポアソン方程式と輸送方程式を自己無撞着に解くことにより、薄膜トランジスタの電気的な特性を計算することができ、薄膜トランジスタのオン電流、オフ電流及び閾値電圧等の特性値を計算により得ることが可能である。
以下、本発明をさらに詳細に説明するために実施例を示すが、本発明はこれらの実施例に限定されるものではない。
＜実施例１＞
図３を参照して説明した構造（第３実施形態）を有する薄膜トランジスタを作製した。
まずガラス基板を用意した。ガラス基板上にネガ型フォトレジスト（ＳＵ−８）をスピンコートし、フォトリソグラフィー法によりパターニングして、長尺方向の長さ１００μｍ、短尺方向の長さ（幅）１０μｍ、基板の厚さ方向の高さ１．２４μｍの直方体状の絶縁性構造体を１５本、隣り合う絶縁性構造体同士の間隔が１０μｍとなるように互いに平行に離間するように並列的に形成した。形成された絶縁性構造体の片側の側面に、ガラス基板の表面に対して４５°の角度をなす方向から、アルミニウムを約２０ｎｍの厚さとなるようにアルミニウムを真空蒸着して、約２０ｎｍの厚さのゲート電極を形成した。
その後、酸素プラズマ装置を用い、出力３００Ｗ、酸素流量５０ｓｃｃｍ、圧力約３０Ｐａの条件で、絶縁性構造体及びゲート電極が設けられたガラス基板を３分間酸素プラズマ処理し、ゲート電極の表面を覆う、厚さが約４ｎｍの酸化アルミニウムの絶縁膜を第１の層として形成した。その後、オクタデシルホスホン酸をイソプロパノールに１ｍＭの濃度で溶解させた溶液に、絶縁性構造体、ゲート電極及び第１の層が設けられたガラス基板を１６時間浸漬させることにより、第１の層の表面に厚さが約２ｎｍの自己組織化単分子膜を形成した。該溶液からガラス基板を取り出した後、７０℃のホットプレート上で５分間ベークすることにより第２の層を形成した。その後、金を約１０ｎｍの厚さで蒸着し、基板から突出した突出部の頂面にドレイン電極を、突出部よりも一段低い平坦領域にソース電極を形成した。なお１５本の絶縁性構造体各々に形成されたゲート電極及びドレイン電極、平坦領域に形成されたソース電極それぞれは電気的に接続され、ゲート電極、ソース電極、及びドレイン電極として一体的に動作する。
ｏ−ジクロロベンゼンを１００℃に加熱して、有機半導体材料である下記式（１−１）で示される化合物を溶解させ、該化合物の濃度が３ｍｇ／ｍＬである溶液を調製した。
Figure 0006268162
その後、得られた溶液を、前記ガラス基板のソース電極及びドレイン電極を形成した側にスピンコート法により塗布し、前記式（１−１）で示される化合物の薄膜を形成した。
その後、窒素ガス雰囲気下、１５０℃で３０分間ベークして、前記化合物の薄膜、すなわち有機半導体層を形成した。以上の工程により、薄膜トランジスタが製造された。
製造された薄膜トランジスタを集束イオンビーム装置（ＦＩＢ）でへき開してその断面を電子顕微鏡で観察したところ、そのチャネル長は１．４μｍであり、チャネル幅は１．５ｍｍであった。ゲート絶縁層（第１の層である酸化アルミニウムの層と第２の層である自己組織化単分子膜との積層構造）の厚さは約６ｎｍであった。
上述のようにして製造された薄膜トランジスタをｐ型トランジスタとして動作させた。
ソース電圧Ｖｓを０Ｖ、ドレイン電圧Ｖｄを−２Ｖに設定し、ゲート電圧Ｖｇを＋１Ｖ〜−３．５Ｖに変化させる条件で、トランジスタ特性を測定した。かかる測定により得られた伝達特性から算出した、薄膜トランジスタのオン電流密度及びオン／オフ比を表１に示す。
また、ソース電圧Ｖｓを０Ｖに設定し、ゲート電圧Ｖｇを−３Ｖに設定し、ドレイン電圧Ｖｄを０Ｖ〜−３Ｖに変化させる条件で、トランジスタ特性を測定した。かかる測定により得られた出力特性から算出した、ドレイン電圧Ｖｄが−２Ｖである条件における電流値に対するドレイン電圧Ｖｄが−３Ｖである条件におけるドレイン電流値の増加割合を表２に示す。ここでドレイン電流値の増加割合が小さいほど良好な特性を有する薄膜トランジスタとして動作させることができるといえる。
＜実施例２＞
基板としてｎ型シリコン基板を用意した。ｎ型シリコン基板の表面に、マスクパターンの形成工程及びこのマスクパターンを用いるドライエッチング工程によって長尺方向の長さ１００μｍ、短尺方向の幅１０μｍ、基板の厚さ方向の高さ０．８６μｍの直方体状の突出部を１５本形成し、隣り合う突出部同士の間隔が１０μｍとなるように互いに平行に離間するように並列的に形成した。その後、突出部が形成されたｎ型シリコン基板を熱酸化処理して、厚さ約２００ｎｍのシリコン酸化膜を突出部が形成された基板の表面に形成した。次に、突出部の片側の側面に、基板の表面に対して斜め方向から、アルミニウムを約２０ｎｍの厚さとなるよう真空蒸着し、ゲート電極を形成した。その後、ゲート電極が形成されたｎ型シリコン基板を酸素プラズマ装置を用いて、出力３００Ｗ、酸素流量５０ｓｃｃｍ、圧力約３０Ｐａの条件で３分間、酸素プラズマ処理し、ゲート電極の表面に厚さが約４ｎｍの酸化アルミニウムの絶縁膜をゲート絶縁層の第１の層として形成した。その後に、オクタデシルホスホン酸をイソプロパノールに１ｍＭの濃度で溶解させた溶液に、ゲート電極、第１の層が形成されたｎ型シリコン基板を１６時間浸漬させることにより、第１の層の表面に厚さが約２ｎｍの自己組織化単分子膜を形成した。該溶液からｎ型シリコン基板を取り出した後、７０℃のホットプレート上で５分間ベークして、第２の層を形成した。その後、第２の層が形成されたｎ型シリコン基板の表面に、金を約１０ｎｍの厚さで蒸着し、基板から突出した突出部の頂面にドレイン電極を、突出部よりも一段低い平坦領域にソース電極を形成した。なお、１５本の突出部に各々形成されたゲート電極及びドレイン電極、平坦領域に形成されたソース電極それぞれは電気的に接続され、ゲート電極、ソース電極、及びドレイン電極として一体的に動作する。
ｏ−ジクロロベンゼンを１００℃に加熱して有機半導体材料である上記式（１−１）で示される化合物を溶解させ、該化合物の濃度が３ｍｇ／ｍＬである溶液を調製した。
その後、得られた溶液を、前記ｎ型シリコン基板のソース電極及びドレイン電極を形成した側にスピンコート法により塗布し、前記式（１−１）で示される化合物の薄膜を形成した。その後、窒素ガス雰囲気下、１５０℃で３０分間ベークして、前記化合物の薄膜、すなわち有機半導体層を形成した。以上の工程により、薄膜トランジスタが製造された。
製造された薄膜トランジスタの断面をＦＩＢでへき開して電子顕微鏡で観察したところ、チャネル長は０．９μｍであり、チャネル幅は２ｍｍであった。ゲート絶縁層（第１の層である酸化アルミニウムの層と第２の層である自己組織化単分子膜の積層構造）の厚さは約６ｎｍであった。
上述のようにして製造された薄膜トランジスタをｐ型トランジスタとして動作させた。
ソース電圧Ｖｓを０Ｖに設定し、ドレイン電圧Ｖｄを−２．０Ｖに設定し、ゲート電圧Ｖｇを＋０．５Ｖ〜−３．５Ｖに変化させる条件で、トランジスタ特性を測定した。かかる測定により得られた伝達特性から算出した、薄膜トランジスタのオン電流密度及びオン／オフ比を表１に示す。また、ソース電圧Ｖｓを０Ｖに設定し、ゲート電圧Ｖｇを−３Ｖに設定し、ドレイン電圧Ｖｄを０Ｖ〜−３Ｖに変化させる条件で、トランジスタ特性を測定した。かかる測定により得られた出力特性から算出した、ドレイン電圧Ｖｄが−２Ｖである条件における電流値に対するドレイン電圧Ｖｄが−３Ｖである条件におけるドレイン電流値の増加割合を表２に示す。
＜比較例１＞
図２−１及び図２−２を参照して説明した構造（第２実施形態）において、ゲート絶縁層４が１つの膜からなる構造を有する薄膜トランジスタを作製した。
ＰＥＮ基板上にネガ型フォトレジスト（ＳＵ−８）をスピンコート法により塗布し、フォトリソグラフィー法によりパターニングして、長尺方向の長さ１００μｍ、短尺方向の幅１０μｍ、基板の厚さ方向の高さ２．６μｍの直方体状の絶縁性構造体を１５本、隣り合う絶縁性構造体同士の間隔が１０μｍとなるように互いに平行に離間するように並列的に形成した。形成した絶縁性構造体の側面に、ＰＥＮ基板の表面に対して４５°の角度及び１３５°の角度から、スパッタ法により、厚さ５ｎｍのＴｉ層、厚さ１５ｎｍのＰｔ層、及び厚さ５ｎｍのＴｉ層からなるゲート電極を形成した。その後、ＰＥＮ基板のゲート電極を形成した側の全面に絶縁性材料（ｄｉｘ−ＳＲ、ＤＩＳＣＯ社製）を２７５ｎｍの厚さで蒸着し、ゲート絶縁層とし、絶縁性構造体、ゲート電極及びゲート絶縁層を有するＰＥＮ基板を形成した。その後、ゲート絶縁層が形成されたＰＥＮ基板の面に、金を約１０ｎｍの厚さで蒸着し、ＰＥＮ基板から突出した突出部の頂面にドレイン電極を、突出部よりも一段低い平坦領域にソース電極を形成した。なお、１５本の突出部に各々形成されたゲート電極及びドレイン電極、平坦領域に形成されたソース電極それぞれは電気的に接続され、ゲート電極、ソース電極、及びドレイン電極として一体的に動作する。
ｏ−ジクロロベンゼンを１００℃に加熱して有機半導体材料である前記式（１−１）で示される化合物を溶解させ、化合物の濃度が１ｍｇ／ｍＬである溶液を調製した。
その後、得られた溶液を、前記ＰＥＮ基板のソース電極及びドレイン電極を形成した側にスピンコート法により塗布し、前記式（１−１）で示される化合物の薄膜を形成した。
その後、窒素ガス雰囲気下、１００℃で３０分間ベークして、前記化合物の薄膜、すなわち有機半導体層を形成した。以上の工程により、薄膜トランジスタが製造された。
前記化合物の薄膜は有機半導体層として機能する。
製造された薄膜トランジスタをＦＩＢでへき開してその断面を電子顕微鏡で観察したところ、チャネル長は２．６μｍであり、チャネル幅は６．５ｍｍであった。ゲート絶縁層の厚さは２７５ｎｍであった。
上述のようにして製造された薄膜トランジスタをｐ型トランジスタとして動作させた。
ソース電圧Ｖｓを０Ｖに設定し、ドレイン電圧Ｖｄを−２０Ｖに設定し、ゲート電圧Ｖｇを＋２０Ｖ〜−２０Ｖに変化させる条件で、トランジスタ特性を測定した。かかる測定により得られた伝達特性から算出した、薄膜トランジスタのオン電流密度及びオン／オフ比を表１に示す。また、ソース電圧Ｖｓを０Ｖに設定し、ゲート電圧Ｖｇを−１５Ｖに設定し、ドレイン電圧Ｖｄを０Ｖ〜−２０Ｖに変化させる条件で、トランジスタ特性を測定した。かかる測定により得られた出力特性から算出した、ドレイン電圧Ｖｄが−１８Ｖである条件における電流値に対するドレイン電圧Ｖｄが−２０Ｖである条件におけるドレイン電流値の増加割合を表２に示す。
＜比較例２＞
基板として、不純物が高濃度にドーピングされたｎ型シリコン基板を用意した。この基板はゲート電極を兼ねる構成要素である。
ｎ型シリコン基板表面に、マスクパターンの形成工程及びこのマスクパターンを用いるドライエッチングによって長尺方向の長さ１００μｍ、短尺方向の幅１０μｍ、基板の厚さ方向の高さ４．０μｍの直方体状の突出部を１５本、隣り合う突出部同士の間隔が１０μｍとなるよう互いに平行に離間するように並列的に形成した。その後、第１の層及び第２の層からなるゲート絶縁層を形成した。具体的には、突出部が形成されたｎ型シリコン基板を熱酸化処理して、厚さ約２００ｎｍの第１の層であるシリコン酸化膜を突出部が形成された基板の表面に形成した。さらに１２０℃のオーブンで１時間、デシルトリエトキシシランで気相処理し、シリコン酸化膜の表面に第２の層であるデシルトリエトキシシランの単分子膜を形成した。その後、ｎ型シリコン基板のデシルトリエトキシシランの単分子膜を形成した側の面に、金を約１０ｎｍの厚さで蒸着して、基板から突出した突出部の頂面にドレイン電極を、突出部よりも一段低い平坦領域にソース電極を形成した。なお、１５本の突出部に各々形成されたゲート電極及びドレイン電極、平坦領域に形成されたソース電極それぞれは電気的に接続され、ゲート電極、ソース電極、及びドレイン電極として一体的に動作する。
有機半導体材料である前記式（１−１）で示される化合物をｏ−ジクロロベンゼンに溶解させて、化合物の濃度が１ｍｇ／ｍＬである溶液とし、該溶液をメンブランフィルターで濾過して塗布液を調製した。
その後、得られた塗布液を、前記ｎ型シリコン基板のソース電極及びドレイン電極を形成した側にスピンコート法により塗布し、前記式（１−１）で示される化合物の薄膜を形成した。その後、窒素ガス雰囲気下、１５０℃で３０分間ベークして、前記化合物の薄膜、すなわち有機半導体層を形成した。以上の工程により、薄膜トランジスタが製造された。
製造された薄膜トランジスタをＦＩＢでへき開して電子顕微鏡で観察したところ、チャネル長は４μｍであり、チャネル幅は１．５ｍｍであった。ゲート絶縁層（第１の層であるシリコン酸化膜と第２の層であるデシルトリエトキシシランの単分子膜との積層構造）の厚さは２００ｎｍであった。
上述のようにして製造された薄膜トランジスタをｐ型トランジスタとして動作させた。
ソース電圧Ｖｓを０Ｖに設定し、ドレイン電圧Ｖｄを−２０Ｖに設定し、ゲート電圧Ｖｇを＋２０Ｖ〜−２０Ｖに変化させる条件で、トランジスタ特性を測定した。かかる測定により得られた伝達特性から算出した、薄膜トランジスタのオン電流密度及びオン／オフ比を表１に示す。また、ソース電圧Ｖｓを０Ｖに設定し、ゲート電圧Ｖｇを−１５Ｖに設定し、ドレイン電圧Ｖｄを０Ｖ〜−２０Ｖに変化させた条件で、トランジスタ特性を測定した。かかる測定により得られた出力特性から算出した、ドレイン電圧Ｖｄが−１８Ｖである条件における電流値に対するドレイン電圧Ｖｄが−２０Ｖである条件におけるドレイン電流値の増加割合を表２に示す。
Figure 0006268162
Figure 0006268162
実施例１及び２で製造した縦型トランジスタ構造を有する薄膜トランジスタ（集積型薄膜トランジスタ）は、チャネル長が短いため高いオン電流密度が得られている。またゲート絶縁層の厚さが薄いために、短チャネル効果が起こらず、高いオン／オフ比が得られている。
実施例１及び２で製造した薄膜トランジスタは駆動電圧も十分に小さい。また、ドレイン電流値の増加割合が小さく、良好な飽和特性が得られている。
他方、比較例１で製造した薄膜トランジスタは高いオン電流密度が得られているが、ゲート絶縁層の厚さが厚いためにオン／オフ比が小さく、また駆動電圧も大きい。比較例２で製造した薄膜トランジスタは、オン／オフ比は比較的大きいが、オン電流密度が小さく、駆動電圧も大きい。さらに、比較例１及び２で製造した薄膜トランジスタは、実施例１及び２で製造した薄膜トランジスタよりも、ドレイン電流の増加割合を計算したドレイン電圧の範囲が駆動電圧に対して小さく、かつゲート電圧がドレイン電圧よりも小さいために、より電流が飽和しやすい条件であるにもかかわらず、ドレイン電流の増加割合が１０％以上であり、ドレイン電流がほとんど飽和していない。
＜比較例３＞
横型構造の薄膜トランジスタを製造した。
基板としてガラス基板を用意した。ガラス基板上にアルミニウムを約２０ｎｍの厚さで真空蒸着し、ゲート電極とした。その後、酸素プラズマ装置を用い、出力３００Ｗ、酸素流量３０ｓｃｃｍ、圧力約２４Ｐａの条件で、ゲート電極が形成されたガラス基板を３分間酸素プラズマ処理し、ゲート電極の表面に、厚さ約４ｎｍの酸化アルミニウムの絶縁膜を第１の層として形成した。その後、オクタデシルホスホン酸をイソプロパノールに１ｍＭの濃度で溶解させた溶液に、ゲート電極及び第１の層が形成されたガラス基板を１６時間浸漬させ、第１の層の表面に厚さ約２ｎｍの自己組織化単分子膜を形成した。溶液から浸漬したガラス基板を取り出した後、７０℃のホットプレート上で５分間ベークして第２の層を形成した。その後、ガラス基板の第２の層を形成した側の面に、金を約５０ｎｍの厚さで蒸着させ、ソース電極及びドレイン電極を形成した。
有機半導体材料である前記式（１−１）で示される化合物をｏ−ジクロロベンゼンに溶解させ、化合物の濃度が３ｍｇ／ｍＬである溶液とし、該溶液をメンブランフィルターで濾過して塗布液を調製した。
その後、得られた塗布液を、前記ガラス基板のソース電極及びドレイン電極を形成した側にスピンコート法により塗布し、前記式（１−１）で示される化合物の薄膜を形成した。その後、窒素ガス雰囲気下、１５０℃で３０分間ベークし、前記化合物の薄膜、すなわち有機半導体層を形成した。以上の工程により薄膜トランジスタが形成された。
製造された薄膜トランジスタの断面を光学顕微鏡で観察したところ、チャネル長は２０μｍであり、チャネル幅は２ｍｍであった。ゲート絶縁層（第１の層である酸化アルミニウムの絶縁層と第２の層である自己組織化単分子膜の積層構造）の厚さは約６ｎｍであった。
上述のようにして製造された薄膜トランジスタをｐ型トランジスタとして動作させた。ソース電圧Ｖｓを０Ｖに設定し、ドレイン電圧Ｖｄを−２．０Ｖに設定し、ゲート電圧Ｖｇを０〜−３．０Ｖに変化させる条件で、トランジスタ特性を測定した。かかる測定により得られた伝達特性から算出した、薄膜トランジスタのオン電流密度及びオン／オフ比を表３示す。また、ソース電圧Ｖｓを０Ｖに設定し、ゲート電圧Ｖｇを−３Ｖに設定し、ドレイン電圧Ｖｄを０〜−３Ｖに変化させる条件で、トランジスタ特性を測定した。かかる測定により得られた電流電圧特性から算出した、ドレイン電圧Ｖｄが−２Ｖにおける電流値に対するドレイン電圧Ｖｄが−３Ｖにおけるドレイン電流値の増加割合を表４に示す。
比較例３は、横型の薄膜トランジスタであり、短いチャネル長を実現できないために、オン電流密度が小さい。
Figure 0006268162
Figure 0006268162
＜実施例３〜６＞
図２−１及び図２−２（第２実施形態：実施例３）、図５（第５実施形態：実施例４）、図８（第８実施形態：実施例５）、及び図９（第９実施形態：実施例６）を参照して説明した構造を有する薄膜トランジスタ（集積型薄膜トランジスタ）において、オン／オフ比、オン電流、及びドレイン電流値の増加割合を、２次元デバイスシミュレーションにより求めた。シミュレーションにはシルバコ社のＡＴＬＡＳを用いた。ゲート絶縁層４の比誘電率は、珪素の酸化物の膜である第１の層４ａと自己組織化単分子膜である第２の層４ｂの積層構造を用いた場合に達成される値の範囲内である３．９とした。ゲート絶縁層４は、厚さが６ｎｍ以上あれば、良好な絶縁性を確保でき、薄膜トランジスタのゲート絶縁層４として機能するため、ゲート絶縁層４の厚さを１０ｎｍとしてトランジスタ特性のシミュレーションを実施した。温度を３００Ｋとし、半導体層７の厚さを５０ｎｍとし、半導体層７に含まれる有機半導体材料の比誘電率を３とし、有機半導体材料の電子親和力を２．８ｅＶとし、有機半導体材料のバンドギャップを２．２ｅＶとし、有機半導体材料の正孔キャリア移動度を０．１５ｃｍ２／Ｖｓとし、チャネル長を０．５μｍとし、チャネル幅を２５ｍｍとし、価電子帯及び伝導帯の有効状態密度を１０２０ｃｍ−３とし、電極の仕事関数を５．０ｅＶとした。ソース電圧Ｖｓを０Ｖとし、ドレイン電圧Ｖｄを−４０Ｖとし、ゲート電圧Ｖｇを＋２０Ｖ〜−４０Ｖの範囲で変化させて伝達特性のシミュレーションを実施した。
シミュレーションにより得られたトランジスタの伝達特性より算出したオン電流及びオン／オフ比を表５に示す。なお、オン電流はゲート電圧Ｖｇが−４０Ｖにおける電流値とし、オン／オフ比はゲート電圧Ｖｇが−４０Ｖにおける電流値と、ゲート電圧Ｖｇが＋２０Ｖである場合における電流値の比とした。また、ソース電圧Ｖｓを０Ｖとし、ゲート電圧Ｖｇを−１０Ｖとし、ドレイン電圧Ｖｄを０Ｖ〜−４０Ｖの範囲で変化させてドレイン電流値を計算した。ドレイン電圧Ｖｄを−２０Ｖとした場合におけるドレイン電流値に対するドレイン電圧Ｖｄを−４０Ｖとした場合におけるドレイン電流値の増加割合を表６に示す。ドレイン電流値の増加割合が小さいほど、薄膜トランジスタとして良好に動作する。シミュレーションには、１つの絶縁性構造体２の側面２ａ近傍を抽出した構造を用いた。従って、図１−１及び図１−２、図３及び図４に示す構造の薄膜トランジスタのオン／オフ比、オン電流、及びドレイン電流値増加割合のシミュレーションの結果は、図２−１及び図２−２に示す構造の薄膜トランジスタのシミュレーションと同様の結果となる。
＜比較例４〜７＞
図２−１及び図２−２（第２実施形態：比較例４）、図５（第５実施形態：比較例５）、図８（第８実施形態：比較例６）及び図９（第９実施形態：比較例７）を参照して説明した構造を有する薄膜トランジスタにおいて、ゲート絶縁層４の厚さを、２００ｎｍとした場合のシミュレーションを、実施例３〜６と同様にして比較例４〜７として実施した。
シミュレーションにより得られた薄膜トランジスタの伝達特性より算出したオン電流、及びオン／オフ比を表５に示し、ドレイン電流の増加割合を表６に示す。
Figure 0006268162
Figure 0006268162
実施例３〜６における薄膜トランジスタのシミュレーション結果は、比較例４〜７における薄膜トランジスタのシミュレーション結果よりも、オン／オフ比が向上している。
またオン電流も向上していることから、所定の電流値を得るための電圧も低くなっており、駆動電圧が下がっていることが示された。さらに、ドレイン電流値の増加割合も低くなっており、実施例３〜６にかかる薄膜トランジスタは、良好な特性を有していることが示された。
＜実施例７＞
まず基板としてガラス基板を用意した。ガラス基板上にネガ型フォトレジスト（ＳＵ−８）をスピンコートし、フォトリソグラフィー法によりパターニングして、長尺方向の長さ１００μｍ、短尺方向の長さ（幅）５０μｍ、ガラス基板の厚さ方向の高さ０．９５μｍの直方体状の絶縁性構造体を形成した。形成された絶縁性構造体の長尺方向に延在する辺を有する側面のうちの一面に、ガラス基板の表面に対して４５°の角度をなす方向から、約２５ｎｍの厚さとなるようにアルミニウムの層を真空蒸着した。その後、フォトリソグラフィー法により不要な領域に蒸着されたアルミニウムの層をエッチングによりパターニングして除去し、約２５ｎｍの厚さのゲート電極を形成した。ここで、ゲート電極は、薄膜トランジスタが形成される薄膜トランジスタ形成領域だけでなく、基板の厚さ方向から見たときに、薄膜トランジスタ形成領域からはみ出し、薄膜トランジスタ形成領域の周囲を囲むはみ出し部を有するようにパターニングした。
その後、酸素プラズマ装置を用い、出力３００Ｗ、酸素流量２０ｓｃｃｍ、圧力約２０Ｐａの条件で、絶縁性構造体及びゲート電極が設けられたガラス基板を１０分間酸素プラズマ処理し、ゲート電極の表面を覆う、厚さが約４ｎｍの酸化アルミニウムの絶縁膜を第１の層として形成した。その後、テトラデシルホスホン酸をイソプロパノールに１ｍＭの濃度で溶解させた溶液に、絶縁性構造体、ゲート電極及び第１の層が設けられたガラス基板を１６時間浸漬させることにより、第１の層の表面に厚さが約２ｎｍである自己組織化単分子膜を形成した。該溶液からガラス基板を取り出した後、７０℃のホットプレート上で５分間ベークすることにより第２の層を形成した。なお、第１の層および第２の層は接続配線を露出させるように形成した。その後、ソース電極およびドレイン電極となる約２５ｎｍの厚さの金を蒸着し、基板から突出した突出部の頂面にドレイン電極を、突出部よりも一段低い平坦領域にソース電極を形成した。さらにこのソース電極及びドレイン電極のパターニングによる形成と同時に薄膜トランジスタ形成領域外に延在する接続配線を形成した。
メシチレンを１００℃に加熱して有機半導体材料である下記式（５−１）で示される化合物を溶解させ、該化合物の濃度が１．０ｗｔ％である溶液を調製した。
Figure 0006268162
その後、得られた溶液を、前記ガラス基板のソース電極及びドレイン電極を形成した側にインクジェット法により塗布し、前記式（５−１）で示される化合物の薄膜を形成した。この際、配線部を除いた薄膜トランジスタの周囲は撥液性のテトラデシルホスホン酸の自己組織化単分子膜に囲まれているため、溶液が薄膜トランジスタの外側へはみ出す量を抑えられ、良好にパターニングできた。その後、窒素ガス雰囲気下、１５０℃で３０分間ベークして、前記化合物の薄膜、すなわち有機半導体層を形成した。以上の工程により、薄膜トランジスタが製造された。
製造された薄膜トランジスタを電子顕微鏡で観察したところ、チャネル長は０．９μｍであり、チャネル幅は１００μｍであった。
上述のようにして製造された薄膜トランジスタのうちの１つをｐ型トランジスタとして動作させた。ソース電圧Ｖｓを０Ｖに設定し、ドレイン電圧Ｖｄを−３Ｖに設定し、ゲート電圧Ｖｇを０Ｖ〜−４Ｖに変化させる条件で、トランジスタ特性を測定した。かかる測定により得られた伝達特性から算出した、薄膜トランジスタのオン電流密度及びオン／オフ比を下記表７に示す。
＜比較例８＞
ゲート電極及びゲート絶縁膜を薄膜トランジスタ形成領域内のみにパターニングして形成した以外は実施例７と同様に薄膜トランジスタを作製した。インクジェット法により前記式（５−１）で示される化合物の溶液を塗布した際には、薄膜トランジスタ形成領域の周囲にテトラデシルホスホン酸の自己組織化単分子膜が形成されていないために、塗布した溶液が薄膜トランジスタ形成領域外に溢れ出た。
製造された薄膜トランジスタのうちの１つをｐ型トランジスタとして動作させた。ソース電圧Ｖｓを０Ｖに設定し、ドレイン電圧Ｖｄを−３Ｖに設定し、ゲート電圧Ｖｇを０Ｖ〜−４Ｖに変化させる条件で、トランジスタ特性を測定した。かかる測定により得られた伝達特性から算出した、薄膜トランジスタのオン電流密度及びオン／オフ比を下記表７に示す。
表７から明らかなように、実施例７においては比較例８よりも高いオン／オフ比が得られていることが分かる。これは、実施例７においては、ソース電極及びドレイン電極を囲むように撥液性の表面を有するテトラデシルホスホン酸による自己組織化単分子膜が形成されているために、インクジェット法による半導体層の形成の際に、半導体材料を含む溶液が薄膜トランジスタ形成領域から溢れ出る量を、薄膜トランジスタ形成領域の周囲がテトラデシルホスホン酸による自己組織化単分子膜に囲まれていない比較例８よりも少なくできているために、薄膜トランジスタ形成領域外に溢れ出た半導体材料によるリーク電流を抑制できており、オフ電流を低減することができるためである。また、半導体材料が溢れ出た領域に関しても、半導体材料の下にはゲート電極が存在するため、オフ時には、溢れ出た半導体材料は空乏化され、オフ電流が低減できている。
Figure 0006268162
１ 基板
１ａ 第１主表面
１ｂ 第２主表面
２ 絶縁性構造体
２ａ、４ａａ、４ｂａ（４Ａ）、７ａ、８ａ 側面
２ｂ、３ｂ、４Ｂ、５ａ、７ｂ 頂面
２Ａ 基部
２Ｂ 櫛歯部
３ ゲート電極
４ ゲート絶縁層
４ａ 第１の層
４ｂ 第２の層
５ ソース電極
６ ドレイン電極
７ 半導体層
８ 突出部
１０ 薄膜トランジスタ
１１ 集積型薄膜トランジスタ
１２ 接続配線
１２ａ 第１接続配線
１２ｂ 第２接続配線
１３ 薄膜トランジスタ形成領域
１４ はみ出し部
１５ 層構造
ＣＲ チャネル領域

Claims (14)

  1. 基板上に設けられている薄膜トランジスタであって、
    前記基板の厚さ方向と略一致する方向に延在する側面を有し、前記基板の主表面から突出する柱状の突出部と、
    前記側面に沿って延在するチャネル領域に少なくとも一部が設けられており、金属の酸化物の層、金属の窒化物の層、珪素の酸化物の層又は珪素の窒化物の層である第１の層及び自己組織化単分子膜である第２の層を含む、厚さが４ｎｍ〜２０ｎｍであるゲート絶縁層と、
    前記ゲート絶縁層に接しているゲート電極と、
    ソース電極及びドレイン電極であって、前記基板の厚さ方向から見たときに、該ソース電極及びドレイン電極の一方のうちの少なくとも一部が前記突出部と重なるように設けられており、他方が前記基板の厚さ方向から見たときに、前記突出部及び一方の電極と重ならない領域に設けられており、かつ互いに分離されている前記ソース電極及びドレイン電極と、
    前記ソース電極のうちの少なくとも一部、前記ドレイン電極のうちの少なくとも一部、及び前記チャネル領域内の前記ゲート絶縁層のうちの少なくとも一部に直接的に又は機能層を介して接している半導体層と
    を備える、薄膜トランジスタ。
  2. 前記突出部は前記基板に設けられた絶縁性構造体であり、
    前記ゲート電極は該絶縁性構造体の側面の少なくとも一部を覆っており、
    前記ゲート絶縁層は前記ゲート電極を覆っており、
    前記ソース電極及び前記ドレイン電極は前記ゲート絶縁層に接しており、
    前記半導体層は前記ソース電極及び前記ドレイン電極、並びに前記ゲート絶縁層を覆っている、請求項１に記載の薄膜トランジスタ。
  3. 前記突出部は前記基板に設けられた絶縁性構造体であり、
    前記ゲート電極は該絶縁性構造体を覆っており、
    前記ゲート絶縁層は前記ゲート電極を覆っており、
    前記半導体層は前記ゲート絶縁層を覆っており、前記ソース電極及び前記ドレイン電極は前記半導体層に接している、請求項１に記載の薄膜トランジスタ。
  4. 前記突出部は前記基板上に設けられたゲート電極であり、
    前記ゲート絶縁層は前記ゲート電極を覆っている、請求項１に記載の薄膜トランジスタ。
  5. 前記突出部は前記基板上に設けられた半導体層であり、前記ゲート絶縁層は前記半導体層の側面の少なくとも一部を覆うように設けられており、前記ゲート電極は前記ゲート絶縁層を覆っている、請求項１に記載の薄膜トランジスタ。
  6. 基板上に設けられている薄膜トランジスタであって、
    前記基板の主表面から突出し、前記基板の厚さ方向と略一致する方向と短尺方向とが一致し、長尺方向が前記基板の厚さ方向と直交する方向である側面を有する柱状の突出部と、
    前記基板の厚さ方向から見たときに、ソース電極及びドレイン電極のうちの一方が前記突出部と重なるように設けられており、他方が前記基板の厚さ方向から見たときに、前記突出部及び一方の電極と重ならない領域に設けられており、かつ互いに分離されている前記ソース電極及びドレイン電極と、
    前記ソース電極及びドレイン電極、並びに前記ソース電極及びドレイン電極から露出した前記側面を覆う半導体層と、
    前記半導体層を覆っており、金属の酸化物の層、金属の窒化物の層、珪素の酸化物の層又は珪素の窒化物の層である第１の層及び自己組織化単分子膜である第２の層を含む、厚さが４ｎｍ〜２０ｎｍであるゲート絶縁層と、
    前記ゲート絶縁層に接しており、前記突出部にまたがっているゲート電極と
    を備える、薄膜トランジスタ。
  7. 前記半導体層は前記基板及び該基板上に設けられた前記突出部を覆っており、前記ソース電極及びドレイン電極は前記半導体層に接しており、前記ゲート絶縁層は前記ソース電極及びドレイン電極、並びに前記ソース電極及びドレイン電極から露出する前記半導体層を覆っている、請求項６に記載の薄膜トランジスタ。
  8. 前記突出部が、フォトリソグラフィー法又はナノインプリント法によるパターニング工程で形成される、請求項１〜７のいずれか１項に記載の薄膜トランジスタ。
  9. 前記ゲート電極が金属又は珪素を含み、前記第１の層である、前記金属の酸化物の層、前記金属の窒化物の層、前記珪素の酸化物の層、及び前記珪素の窒化物の層が、前記ゲート電極に含まれる金属又は珪素をプラズマ処理、又は陽極酸化処理することにより形成された層である、請求項１〜４のいずれか１項に記載の薄膜トランジスタ。
  10. 前記第２の層が、炭素原子数が１０以上の飽和炭化水素基、又は置換基を有していてもよい、炭素原子数が１０以上の飽和炭化水素基を含み、かつ前記第１の層に結合し得る化合物の膜である、請求項１〜９のいずれか１項に記載の薄膜トランジスタ。
  11. 前記第２の層が、ホスホン酸誘導体の膜、トリクロロシラン誘導体の膜、又は、トリエトキシシラン誘導体の膜である、請求項１〜１０のいずれか１項に記載の薄膜トランジスタ。
  12. 前記ゲート電極が、アルミニウムを含む、請求項１〜１１のいずれか１項に記載の薄膜トランジスタ。
  13. 請求項１〜１２のいずれか１項に記載の薄膜トランジスタが複数個互いに離間して基板上に配置されており、複数個の前記薄膜トランジスタの前記ゲート電極同士、前記ソース電極同士、及び前記ドレイン電極同士それぞれが互いに電気的に接続されており、複数個の前記薄膜トランジスタが単一のトランジスタとして一体的に動作する、集積型薄膜トランジスタ。
  14. 前記基板の厚さ方向から見たときに、前記薄膜トランジスタが設けられる薄膜トランジスタ形成領域外に延在し、前記ソース電極及びドレイン電極のそれぞれに接続される接続配線を有しており、前記ゲート電極及び前記ゲート絶縁層が、基板の厚さ方向から見たときに、前記接続配線を除く前記薄膜トランジスタ形成領域を囲い、かつ前記接続配線と重ならないように、前記薄膜トランジスタ形成領域からはみ出すはみ出し部を有する、請求項１〜１３のいずれか１項に記載の薄膜トランジスタ。
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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5696713B2 (ja) * 2012-11-06 2015-04-08 株式会社デンソー 半導体装置及びその検査方法
CN204374567U (zh) * 2015-01-08 2015-06-03 京东方科技集团股份有限公司 一种像素结构、阵列基板、显示面板和显示装置
KR102315527B1 (ko) * 2015-01-19 2021-10-22 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 그 제조 방법
KR20170093912A (ko) * 2015-01-28 2017-08-16 후지필름 가부시키가이샤 산화물 보호막의 제조 방법, 산화물 보호막, 박막 트랜지스터의 제조 방법, 박막 트랜지스터, 및 전자 디바이스
CN105161045B (zh) * 2015-10-21 2018-06-29 京东方科技集团股份有限公司 栅极集成驱动电路、其修复方法、显示面板及显示装置
CN105789120B (zh) * 2016-05-23 2019-05-31 深圳市华星光电技术有限公司 Tft基板的制作方法及tft基板
CN108365095A (zh) * 2017-09-30 2018-08-03 广东聚华印刷显示技术有限公司 薄膜晶体管及其制备方法
TWI646691B (zh) * 2017-11-22 2019-01-01 友達光電股份有限公司 主動元件基板及其製造方法
JP2021068719A (ja) * 2018-02-20 2021-04-30 ソニーセミコンダクタソリューションズ株式会社 導電構造、導電構造の形成方法及び半導体装置
CN112534587A (zh) * 2018-05-09 2021-03-19 深圳市柔宇科技股份有限公司 薄膜晶体管及其制作方法、阵列基板、显示装置
CN114613677A (zh) 2020-12-09 2022-06-10 清华大学 场效应晶体管及其制备方法
CN114613676A (zh) * 2020-12-09 2022-06-10 清华大学 场效应晶体管及其制备方法
CN113161499B (zh) * 2021-04-13 2022-06-17 浙江大学 光电器件及其制造方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06132537A (ja) * 1992-10-15 1994-05-13 Nissan Motor Co Ltd 多結晶半導体装置
JPH0750416A (ja) * 1993-08-03 1995-02-21 Nissan Motor Co Ltd 半導体装置の製造方法
JP4090531B2 (ja) * 1997-02-20 2008-05-28 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
JP2005019446A (ja) * 2003-06-23 2005-01-20 Sharp Corp 電界効果トランジスタおよびその製造方法
US7858415B2 (en) * 2005-04-28 2010-12-28 Sharp Kabushiki Kaisha Production methods of pattern thin film, semiconductor element, and circuit substrate, and resist material, semiconductor element, and circuit substrate
JP5145666B2 (ja) * 2006-07-31 2013-02-20 株式会社リコー 電子素子、電流制御ユニット、電流制御装置、演算装置及び表示装置
JP2008171861A (ja) * 2007-01-09 2008-07-24 Konica Minolta Holdings Inc 有機薄膜トランジスタ
JP5605705B2 (ja) * 2008-04-30 2014-10-15 国立大学法人大阪大学 縦型電界効果トランジスタ
JP4623179B2 (ja) * 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP2010174339A (ja) * 2009-01-30 2010-08-12 Sanyo Electric Co Ltd 金属表面の処理方法及び電界効果トランジスタの製造方法
JP5158010B2 (ja) * 2009-05-13 2013-03-06 ソニー株式会社 電界効果型トランジスタの製造方法

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