KR102315527B1 - 박막 트랜지스터 기판 및 그 제조 방법 - Google Patents

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Abstract

개시된 박막 트랜지스터 기판은, 게이트 전극, 상기 게이트 전극과 중첩하는 채널층, 상기 채널층과 중첩하는 소스 전극, 상기 채널층 및 상기 소스 전극과 중첩하는 드레인 전극, 및 상기 소스 전극 및 상기 드레인 전극 사이에 배치되는 이격 부재를 포함한다. 상기 박막 트랜지스터 기판은 감소된 채널 길이를 갖는다.

Description

박막 트랜지스터 기판 및 그 제조 방법 {THIN FILM TRANSISTOR SUBSTRATE AND METHOD OF MANUFACTURING A THIN FILM TRANSISTOR SUBSTRATE}
본 발명은 박막 트랜지스터에 관한 것으로, 더욱 상세하게는 박막 트랜지스터 기판 및 박막 트랜지스터 기판의 제조방법에 관한 것이다.
박막 트랜지스터는 게이트 전극, 소스 전극, 상기 드레인 전극 및 상기 소스 전극 및 상기 드레인 전극을 연결하는 채널을 포함한다. 상기 게이트 전극은 상기 채널과 중첩하며, 상기 소스 전극 및 상기 드레인 전극은 서로 이격된다. 또한, 상기 채널은 비정질 실리콘(amorphous silicon), 다결정 실리콘(poly silicon) 또는 산화물 반도체 등과 같은 반도체 물질을 포함할 수 있다.
게이트 전압에 의해 상기 채널이 턴온되면, 상기 소스 전극 및 상기 드레인 전극이 전기적으로 연결되며, 상기 소스 전극 및 상기 드레인 전극 사이의 간격이 채널 길이로 정의될 수 있다. 상기 채널 길이가 감소할 경우, 채널 내에서의 전하 이동 경로가 감소하여, 박막 트랜지스터의 전기적 능력을 개선할 수 있다.
그러나, 노광 기술의 한계 등으로 인하여, 종래의 방법으로 상기 채널 길이를 감소시키는 것은 용이하지 않다.
이에, 본 발명의 기술적 과제는 이러한 점에서 착안된 것으로 전기적 특성이 개선된 박막 트랜지스터 기판을 제공하는 것이다.
또한, 본 발명은 다른 목적은 상기 박막 트랜지스터 기판의 제조방법을 제공하는 것이다.
상기한 본 발명의 목적을 실현하기 위한 실시예에 따른 박막 트랜지스터 기판은, 게이트 전극, 상기 게이트 전극과 중첩하는 채널층, 상기 채널층과 중첩하는 소스 전극, 상기 채널층 및 상기 소스 전극과 중첩하는 드레인 전극, 및 상기 소스 전극 및 상기 드레인 전극 사이에 배치되는 이격 부재를 포함한다.
일 실시예에 따르면, 상기 이격 부재는 금속 산화물을 포함한다.
일 실시예에 따르면, 상기 이격 부재는, 상기 소스 전극 또는 상기 드레인 전극에 포함된 금속의 산화물을 포함한다.
일 실시예에 따르면, 상기 이격 부재는, 알루미늄 산화물, 구리 산화물, 몰리브덴 산화물, 망간 산화물 및 티타늄 산화물로 이루어진 그룹에서 선택된 적어도 하나를 포함한다.
일 실시예에 따르면, 상기 이격 부재의 두께는, 100Å 내지 1㎛이다.
일 실시예에 따르면, 상기 이격 부재는, 상기 소스 전극의 상면을 부분적으로 커버한다.
일 실시예에 따르면, 상기 이격 부재는 상기 드레인 전극의 상면을 부분적으로 커버한다.
일 실시예에 따르면, 상기 소스 전극, 상기 드레인 전극 및 상기 이격 부재는 상기 채널층 위에 배치된다.
일 실시예에 따르면, 상기 소스 전극, 상기 드레인 전극 및 상기 이격 부재는 상기 채널층 아래에 배치된다.
일 실시예에 따르면, 상기 드레인 전극과 상기 채널층은 상기 이격 부재에 의해 이격되며, 상기 이격 부재는 반도체를 포함한다.
일 실시예에 따르면, 상기 이격 부재는, 비정질 실리콘, 다결정 실리콘, 유기 반도체, 칼코게나이드(chalcogenide) 반도체 및 금속 산화물로 이루어지는 그룹에서 선택된 적어도 하나를 포함한다.
일 실시예에 따르면, 상기 박막 트랜지스터 기판은, 상기 게이트 전극과 전기적으로 연결되는 게이트 라인, 상기 소스 전극과 전기적으로 연결되는 데이터 라인, 및 상기 드레인 전극과 전기적으로 연결되는 화소 전극을 더 포함한다.
본 발명의 일 실시예에 따른 박막 트랜지스터 기판은, 게이트 전극, 상기 게이트 전극과 중첩하는 반도체 패턴, 상기 반도체 패턴과 중첩하는 소스 전극, 및 상기 반도체 패턴 및 상기 소스 전극과 중첩하는 드레인 전극을 포함한다. 상기 드레인 전극은, 상기 반도체 패턴에 의해 상기 소스 전극과 이격된다.
본 발명의 일 실시예에 따른 박막 트랜지스터의 제조 방법은, 기판 위에 게이트 전극을 형성하는 단계, 상기 게이트 전극과 중첩하는 소스 전극을 형성하는 단계, 상기 소스 전극을 커버하는 금속 산화물층을 형성하는 단계, 상기 금속 산화물층의 적어도 일부와 중첩하는 드레인 전극을 형성하는 단계 및 상기 게이트 전극과 중첩하는 채널층을 형성하는 단계를 포함한다.
일 실시예에서, 상기 금속 산화물층을 형성하는 단계는, 상기 소스 전극의 표면부를 산화하는 단계를 포함한다.
일 실시예에서, 상기 박막 트랜지스터의 제조 방법은, 상기 금속 산화물층을 패터닝하여, 상기 소스 전극의 상면을 부분적으로 노출하는 단계를 더 포함한다.
일 실시예에서, 상기 채널층을 형성하는 단계는, 상기 소스 전극 및 상기 드레인 전극을 마스크로 이용하여, 상기 소스 전극 하부의 반도체층을 패터닝하는 단계를 포함한다.
이와 같은 실시예들에 따르면, 드레인 전극과 소스 전극은 평면도 상에서 중첩되며, 그 사이에 배치된 이격 부재에 의해 이격된다. 따라서, 박막 트랜지스터의 채널 길이를 최소화할 수 있다.
또한, 상기 이격 부재는 추가 마스크 없이 형성될 수 있으며, 상기 소스 전극과 상기 드레인 전극을 마스크로 이용하여 채널층을 형성할 수 있다.
도 1은 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 평면도이다.
도 2는 도 1의 I-I 선을 따라 절단한, 본 발명의 일 실시예에 따른 표시 장치의 단면도이다.
도 3은 도 2의 A 영역의 확대 단면도이다.
도 4 내지 도 10은 도 2에 도시된 박막 트랜지스터 기판의 제조 방법을 도시한 단면도들이다.
도 11은 본 발명의 일 실시예에 따른 박막 트랜지스터 기판을 도시한 단면도이다.
도 12 내지 16은 도 11에 도시된 박막 트랜지스터 기판의 제조 방법을 도시한 단면도들이다.
도 17은 본 발명의 일 실시예에 따른 박막 트랜지스터 기판을 도시한 단면도이다.
도 18은 본 발명의 일 실시예에 따른 박막 트랜지스터 기판을 도시한 단면도이다.
도 19은 본 발명의 일 실시예에 따른 박막 트랜지스터 기판을 도시한 단면도이다.
도 20은 본 발명의 일 실시예에 따른 박막 트랜지스터 기판을 도시한 단면도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예들을 보다 상세하게 설명하고자 한다.
도 1은 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 평면도이다. 도 2는 도 1의 I-I 선을 따라 절단한, 본 발명의 일 실시예에 따른 표시 장치의 단면도이다. 도 3은 도 2의 A 영역의 확대 단면도이다.
도 1 내지 도 3을 참조하면, 표시 장치는, 표시 패널 및 광원(LS)을 포함한다. 상기 광원(LS)은 상기 표시 패널 하부에 배치되어, 상기 표시 패널에 광을 제공한다. 상기 표시 패널은 상기 광원(LS)으로부터 제공된 광의 투과율을 조절하여 이미지를 표시한다. 상기 광원(LS)은 종래의 백라이트 어셈블리일 수 있다. 예를 들어, 상기 광원(LS)은 발광 다이오드, 형광 램프 등을 포함할 수 있다.
상기 표시 패널은 박막 트랜지스터 기판(100), 상기 박막 트랜지스터 기판(100)과 대향하는 대향 기판(200) 및 상기 박막 트랜지스터 기판(100)과 상기 대향 기판(200) 사이에 배치된 액정층(LC)을 포함한다. 상기 액정층(LC)은 전기적 이방성 및 광학적 이방성을 갖는 액정 분자들을 포함할 수 있다. 상기 액정 분자들은, 가해지는 전기장에 의해 특정 방향으로 배열되어, 상기 액정층(LC)을 투과하는 광의 투과율을 조절한다.
상기 박막 트랜지스터 기판(100)은, 제1 베이스 기판(101), 게이트 전극(103), 채널층(105), 소스 전극(106), 드레인 전극(107) 및 이격 부재(108)를 포함한다. 상기 박막 트랜지스터 기판(100)은, 버퍼층(102), 게이트 절연층(104), 패시베이션층(109), 평탄화층(110), 화소 전극(PE), 제1 배향막(AL1)을 더 포함한다.
상기 제1 베이스 기판(101)은, 유리, 석영 또는 가요성을 가지는 플라스틱 등을 포함할 수 있다. 상기 플라스틱은 폴리에틸렌테트라프탈레이트, 폴리에틸렌나프탈레이트, 폴리에테르에테르케톤, 폴리카보네이트, 폴리아릴레이트, 폴리에테르술폰, 폴리이미드 등을 포함할 수 있다.
상기 제1 베이스 기판(101) 위에는 상기 게이트 전극(103)이 배치된다. 상기 게이트 전극(103)은 게이트 라인(GL)과 전기적으로 연결된다. 상기 게이트 전극(103)은 상기 게이트 라인(GL)과 동일한 층으로부터 형성되거나, 다른 층으로부터 형성될 수 있다.
상기 게이트 라인(GL)은 제1 방향(D1)으로 연장된다. 일 실시예에서, 상기 게이트 전극(103)은 상기 게이트 라인(GL)으로부터 제1 방향(D1)과 교차하는 제2 방향(D2)으로 돌출될 수 있다. 다른 실시예에서, 상기 게이트 전극은 상기 게이트 라인(GL)으로부터 돌출되지 않고, 상기 채널층(105)과 중첩하는 상기 게이트 라인(GL)의 일부가 게이트 전극으로 정의될 수 있다.
상기 게이트 전극(103)은 알루미늄(Al), 은(Ag), 구리(Cu), 몰리브덴(Mo), 크롬(Cr), 망간(Mn), 티타늄(Ti) 이들의 합금 등을 포함할 수 있다. 이들은 각각 단독으로 또는 조합으로 사용될 수 있다.
상기 게이트 전극(103)은 단일층 구조 또는 서로 다른 금속층들을 포함하는 다층 구조를 가질 수 있다. 예를 들어, 상기 게이트 전극(103)은 이중층 또는 삼중층 구조를 가질 수 있다. 예를 들어, 상기 게이트 전극(103)은 구리/티타늄의 이중층 구조 또는 알루미늄/몰리브덴/알루미늄의 삼중층 구조를 가질 수도 있다. 또한, 상기 게이트 전극(103)은 금속층 및 금속 산화물층을 포함하는 다층 구조를 가질 수도 있다.
상기 게이트 전극(103)과 상기 제1 베이스 기판(101) 사이에는 버퍼층(102)이 배치된다. 상기 버퍼층(102)은 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx) 등의 절연물질을 포함할 수 있으며, 단일층 구조 또는 다층 구조를 가질 수 있다. 상기 버퍼층(102)은 상기 제1 베이스 기판(101)에 불순물이 침투하는 것을 방지하고, 상기 게이트 전극(103)과 상기 제1 베이스 기판(101)의 접착력을 개선할 수 있다. 다른 실시예에서, 상기 버퍼층(102)은 생략되어, 상기 게이트 전극(103)은 상기 제1 베이스 기판(101) 위에 직접 배치될 수 있다.
상기 게이트 절연층(104)은 상기 게이트 전극(103)을 커버한다. 상기 게이트 절연층(104)은 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx) 등의 절연물질을 포함할 수 있으며, 단일층 구조 또는 다층 구조를 가질 수 있다. 예를 들어, 상기 게이트 절연층(104)은 실리콘 산화물/실리콘 질화물의 이중층 구조 또는 실리콘 질화물/실리콘 산화물/실리콘 질화물의 삼중층 구조를 가질 수 있다.
상기 채널층(105)은, 상기 게이트 절연층(104) 위에 배치되며, 상기 게이트 전극(103)과 중첩한다. 상기 채널층(105)은 비정질 실리콘, 다결정 실리콘, 유기 반도체, 칼코게나이드(chalcogenide) 반도체, 금속 산화물 등을 포함할 수 있다.
예를 들어, 상기 금속 산화물은 알루미늄(Al), 갈륨(Ga), 인듐(In), 아연(Zn), 주석(Sn), 하프늄(Hf) 또는 지르코늄(Zr) 등을 바탕으로 하는 산화물, 또는 이들의 조합을 포함할 수 있다. 예를 들어, 상기 금속 산화물은, 알루미늄-아연 산화물(AZO), 아연-주석 산화물(ZTO), 인듐-아연-주석 산화물(IZTO), 알루미늄-아연-주석 산화물(AZTO) 또는 인듐-갈륨-아연 산화물(IGZO) 등을 포함할 수 있다.
본 실시예에서, 상기 채널층(105)은, 상기 소스 전극(106) 및 상기 드레인 전극(107)과 중첩한다. 예를 들어, 상기 채널층(105)의 외곽선은, 평면도 상에서, 상기 소스 전극(106) 및 상기 드레인 전극(107)의 외곽선을 따라 연장될 수 있다.
상기 채널층(106) 위에는 상기 소스 전극(106), 상기 이격 부재(108) 및 상기 드레인 전극(107)이 배치된다.
일 실시예에서, 상기 소스 전극(106) 및 상기 드레인 전극(107)은 전체적으로 상기 채널층(106) 위에 배치될 수 있다. 다른 실시예에서, 상기 소스 전극(106) 및 상기 드레인 전극(107)의 일부가 상기 채널층(106) 위에 배치될 수 있다.
상기 소스 전극(106)은 데이터 라인(DL)과 전기적으로 연결된다. 상기 소스전극(106)은 상기 데이터 라인(DL)과 동일한 층으로부터 형성되거나, 다른 층으로부터 형성될 수 있다.
상기 데이터 라인(DL)은 상기 제2 방향(D2)으로 연장된다. 일 실시예에서, 상기 소스 전극(106)은 상기 데이터 라인(DL)으로부터 상기 제1 방향(D1)으로 돌출될 수 있다. 다른 실시예에서, 상기 소스 전극은 상기 데이터 라인(DL)으로부터 돌출되지 않고, 상기 채널층(105)과 중첩하는 상기 데이터 라인(DL)의 일부가 소스 전극으로 정의될 수 있다.
상기 소스 전극(106)은 알루미늄(Al), 은(Ag), 구리(Cu), 몰리브덴(Mo), 크롬(Cr), 망간(Mn), 티타늄(Ti) 이들의 합금 등을 포함할 수 있다. 이들은 각각 단독으로 또는 조합으로 사용될 수 있다.
상기 소스 전극(106)은 단일층 구조 또는 서로 다른 금속층들을 포함하는 다층 구조를 가질 수 있다. 예를 들어, 상기 소스 전극(106)은 이중층 또는 삼중층 구조를 가질 수 있다. 예를 들어, 상기 소스 전극(106)은 구리/티타늄의 이중층 구조 또는 알루미늄/몰리브덴/알루미늄의 삼중층 구조를 가질 수도 있다. 또한, 상기 소스 전극(106)은 금속층 및 금속 산화물층을 포함하는 다층 구조를 가질 수도 있다.
예를 들어, 상기 채널층(105)이 비정질 실리콘을 포함하는 경우, 상기 소스 전극(106)은, 상기 채널층(105)과 접촉하는 오믹 콘택층을 더 포함할 수 있다.
예를 들어, 상기 채널층(105)이 금속 산화물을 포함하는 경우, 상기 소스 전극(106)은, 상기 채널층(105)과 접촉하는 금속 산화물층을 더 포함할 수 있다.
상기 드레인 전극(107)은, 평면도 상에서, 상기 채널층(105) 및 상기 소스 전극(106)과 중첩한다. 일 실시예에서, 상기 드레인 전극(107)은 상기 소스 전극(106)의 상면을 부분적으로 커버한다. 상기 드레인 전극(107)은, 상기 소스 전극(106)과 동일한 물질 또는 다른 물질을 포함할 수 있다.
상기 드레인 전극(107)과 상기 소스 전극(106) 사이에는 상기 이격 부재(108)가 배치되어, 상기 드레인 전극(107)과 상기 소스 전극(106)이 이격된다. 예를 들어, 상기 이격 부재(108)는 상기 드레인 전극(107)의 하면의 적어도 일부와 접촉한다.
상기 이격 부재(108)는 절연 물질을 포함할 수 있다. 예를 들어, 상기 이격 부재(180)는, 실리콘 산화물, 실리콘 질화물, 금속 산화물 등을 포함할 수 있다.
일 실시예에서, 상기 이격 부재(108)는 금속 산화물을 포함할 수 있다. 예를 들어, 상기 금속 산화물은 알루미늄 산화물, 구리 산화물, 몰리브덴 산화물, 망간 산화물, 티타늄 산화물 등을 포함할 수 있다. 상기 금속 산화물을 포함하는 이격 부재(108)는 상기 소스 전극(106)의 산화를 이용하여 추가 마스크 공정 없이 형성될 수 있다. 따라서, 상기 이격 부재(108)는 상기 소스 전극(106)에 포함된 금속의 산화물을 포함할 수 있다.
예를 들어, 상기 이격 부재(108)의 두께는 약 100Å 내지 약 1㎛ 일 수 있다. 상기 이격 부재(108)는 상기 소스 전극(106)의 표면을 따라 연장되는 층구조를 가질 수 있다. 상기 소스 전극(106)과 상기 드레인 전극(107)은 상기 이격 부재(108)에 의해 이격되므로, 상기 박막 트랜지스터의 채널 길이(CL)는 약 100Å 내지 약 1㎛ 일 수 있다. 상기 채널 길이(CL)는, 상기 채널층(105)과 접촉하는, 상기 이격 부재(108)의 단부의 폭으로 정의될 수 있다.
상기의 구조를 갖는 박막 트랜지스터는, 평면도 상에서 서로 이격된 소스 전극 및 드레인 전극을 갖는 종래의 박막 트랜지스터에 비하여 채널 길이를 감소시킬 수 있으며, 이에 따라 박막 트랜지스터의 전기적 특성이 개선될 수 있다.
상기 패시베이션층(109)은 상기 소스 전극(106), 상기 드레인 전극(107) 및 상기 이격 부재(108)를 커버한다. 상기 패시베이션층(109)은 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx) 등의 절연물질을 포함할 수 있다.
상기 평탄화층(110)은 상기 패시베이션층(109) 위에 배치되어, 기판 상면을 평탄화한다. 예를 들어, 상기 평탄화층(110)은 아크릴 수지, 페놀 수지 등과 같은 유기 물질을 포함할 수 있다.
다른 실시예에서, 상기 패시베이션층(109) 또는 상기 평탄화층(110)은 생략될 수도 있다.
상기 평탄화층(110) 위에는 상기 화소 전극(PE)이 배치된다. 상기 화소 전극(PE)은 상기 드레인 전극(107)과 전기적으로 연결된다. 예를 들어, 상기 화소 전극(PE)은, 상기 패시베이션층(109) 및 상기 평탄화층(110)에 형성된 관통홀을 통하여, 상기 드레인 전극(107)과 접촉할 수 있다.
상기 화소 전극(PE)은 투명 도전성 물질을 포함할 수 있다. 예를 들어, 상기 화소 전극(PE)은, 인듐-주석 산화물, 인듐-아연 산화물, 주석 산화물, 아연 산화물 등과 같은 금속 산화물을 포함할 수 있다.
상기 화소 전극(PE) 위에는 상기 제1 배향막(AL1)이 배치된다. 상기 제1 배향막(AL1)은 인접하는 액정을 일정한 방향으로 배향시킨다. 상기 제1 배향막(AL1)은 폴리이미드 등과 같은 고분자 수지를 포함할 수 있다.
상기 대향 기판(200)은 제2 베이스 기판(201), 광차단층(BM), 컬러 필터(CF), 공통 전극(CE), 제2 배향막(AL2)을 포함한다.
상기 제2 베이스 기판(201)은, 상기 제1 베이스 기판(101)과 실질적으로 동일한 물질을 포함할 수 있다.
상기 광차단층(BM)은 상기 제2 베이스 기판(201)의 일면에 배치된다. 상기 광차단층(BM)은 매트릭스 형상을 가질 수 있다. 예를 들어, 상기 광차단층(BM)은 상기 데이터 배선(DL), 상기 게이트 배선(GL) 및 박막 트랜지스터 중 적어도 하나와 중첩할 수 있다. 상기 광차단층(BM)은 카본 블랙(Carbon Black) 또는 안료 혼합물을 포함할 수 있다.
상기 컬러 필터(CF)는 상기 제2 베이스 기판(201)의 일면에 배치된다. 상기 컬러 필터(CF)는 상기 화소 전극(PE)와 중첩한다. 또한, 상기 컬러 필터(CF)는 상기 광차단층(BM)과 부분적으로 중첩할 수 있다. 예를 들어, 상기 컬러 필터(CF)는 적색 컬러 필터, 녹색 컬러 필터, 청색 컬러 필터, 황색(yellow) 컬러 필터 등을 포함할 수 있다.
일 실시예에서, 인접하는 컬러 필터(CF)들은 서로 중첩하고, 중첩하는 영역은 상기 광차단층(BM) 일면에 배치될 수 있으나, 다른 실시예에서, 인접하는 컬러 필터(CF)들은 서로 이격될 수도 있다.
상기 컬러 필터(CF)는 안료, 염료 또는 이들의 혼합물을 포함할 수 있다.
상기 공통 전극(CE)은 상기 컬러 필터(CF) 상에 배치되어, 상기 화소 전극(PE)과 대향한다. 상기 공통 전극(CE)은 투명 도전성 물질을 포함할 수 있다. 예를 들어, 상기 공통 전극(CE)은, 인듐-주석 산화물, 인듐-아연 산화물, 주석 산화물, 아연 산화물 등과 같은 금속 산화물을 포함할 수 있다.
상기 화소 전극(PE)과 상기 공통 전극(CE)에 전압이 인가되면, 전기장이 형성되며, 상기 전기장에 따라, 상기 액정층(LC)의 배향이 조절된다.
본 실시예에서는 상기 대향 기판(200)이 상기 광차단층(BM)과 상기 컬러 필터(CF)를 포함하나, 본 발명은 이에 한정되지 않으며, 다른 실시예에서, 상기 광차단층(BM)과 상기 컬러 필터(CF) 중 적어도 하나는 상기 박막 트랜지스터 기판(100)에 배치될 수 있다.
상기 제2 배향막(AL2)은 상기 공통 전극(CE)을 커버한다. 상기 제2 배향막(AL2)은 인접하는 액정을 일정한 방향으로 배향시킨다. 일 실시예에서, 상기 제2 배향막(AL2)은, 상기 제1 배향막(AL1)과 실질적으로 동일한 물질을 포함할 수 있다.
도 4 내지 도 10은 도 2에 도시된 박막 트랜지스터 기판의 제조 방법을 도시한 단면도들이다.
도 4를 참조하면, 제1 베이스 기판(101) 위에, 버퍼층(102)을 형성한다. 상기 버퍼층(102) 위에 게이트 금속층을 형성하고, 상기 게이트 금속층을 패터닝하여 게이트 전극(103)을 포함하는 게이트 금속 패턴을 형성한다. 상기 게이트 금속 패턴은, 상기 게이트 전극(103)과 연결된 게이트 라인을 더 포함할 수 있다.
상기 게이트 전극(103)을 커버하는 게이트 절연층(104)을 형성한다. 상기 게이트 절연층(104) 위에 반도체층(115)을 형성한다. 상기 반도체층(115)은 비정질 실리콘, 다결정 실리콘, 유기 반도체, 칼코게나이드(chalcogenide) 반도체, 금속 산화물 등을 포함할 수 있다. 예를 들어, 상기 금속 산화물은 알루미늄(Al), 갈륨(Ga), 인듐(In), 아연(Zn), 주석(Sn), 하프늄(Hf) 또는 지르코늄(Zr) 등을 바탕으로 하는 산화물, 또는 이들의 조합을 포함할 수 있다. 예를 들어, 상기 금속 산화물은, 알루미늄-아연 산화물(AZO), 아연-주석 산화물(ZTO), 인듐-아연-주석 산화물(IZTO), 알루미늄-아연-주석 산화물(AZTO) 또는 인듐-갈륨-아연 산화물(IGZO) 등을 포함할 수 있다.
상기 반도체층(115) 위에 소스 금속층을 형성한 후, 상기 소스 금속층을 패터닝하여 소스 전극(106)을 포함하는 소스 금속 패턴을 형성한다. 상기 소스 금속 패턴은, 상기 소스 전극(106)과 연결된 데이터 라인을 더 포함할 수 있다. 상기 반도체층(115)의 상면은 부분적으로 노출된다.
도 5를 참조하면, 상기 소스 전극(106)을 커버하는 금속 산화물층(118)을 형성한다. 일 실시예에서, 상기 금속 산화물층(118)은, 상기 소스 전극(106)의 산화를 통하여 형성된다.
예를 들어, 상기 소스 전극(106)을 형성한 후, 상기 소스 전극(106)에 산소 플라즈마를 가하거나, 산소의 존재 하에서 가열하면, 상기 소스 전극(106)의 표면부가 산화되어 금속 산화물층(118)이 형성될 수 있다. 예를 들어, 상기 금속 산화물층(118)은 알루미늄 산화물, 구리 산화물, 몰리브덴 산화물, 망간 산화물, 티타늄 산화물 등을 포함할 수 있다.
도 6을 참조하면, 상기 반도체층(115)과 상기 금속 산화물층(118)을 커버하는 드레인 금속층(117)을 형성한다. 일 실시예에서, 상기 드레인 금속층(117)은 상기 소스 금속층과 동일한 물질을 포함할 수 있으나, 필요에 따라 다른 물질을 포함할 수 있다.
상기 드레인 금속층(117) 위에 마스크 패턴(PR)을 형성한다. 상기 마스크 패턴(PR)은 상기 금속 산화물층(118)과 부분적으로 중첩한다. 상기 마스크 패턴(PR)은 포토리소그라피 공정을 통하여 형성된 포토레지스트 패턴일 수 있다.
도 7을 참조하면, 상기 마스크 패턴(PR)을 이용하여, 상기 드레인 금속층(117)을 패터닝하여, 드레인 전극(107)을 형성한다. 상기 드레인 전극(107)은 상기 금속 산화물층(118)을 부분적으로 커버하며, 상기 반도체층(107)과 접촉한다. 또한, 상기 드레인 전극(107)은 상기 소스 전극(106)과 부분적으로 중첩한다. 상기 드레인 금속층(117)이 패터닝됨에 따라, 금속 산화물층(118)은 부분적으로 노출된다.
도 8을 참조하면, 상기 금속 산화물층(118)의 노출된 부분을 제거하여, 이격 부재(108)를 형성한다. 또한, 상기 소스 전극(106) 및 상기 드레인 전극(107)을 마스크로 이용하여, 상기 반도체층(115)을 패터닝하여, 채널층(105)을 형성한다. 상기 금속 산화물층(118) 및 반도체층(115)의 식각 순서는, 각 부재의 식각율 및 공정 조건에 따라 달라질 수 있다. 일 실시예에서, 상기 금속 산화물층(118)이 부분적으로 제거된 후에, 상기 반도체층(115)이 패터닝될 수 있으며, 다른 실시예에서, 상기 반도체층(115)이 패터닝된 후, 상기 금속 산화물층(118)을 제거할 수도 있다. 또한, 상기 금속 산화물층(118)의 식각은 생략될 수도 있다.
도 9를 참조하면, 상기 소스 전극(106) 및 상기 드레인 전극(107)을 커버하는 패시베이션층(109)을 형성하고, 상기 패시베이션층(109) 위에 평탄화층(110)을 형성한다.
상기 평탄화층(110)은 포토레지스트로 형성될 수 있으며, 포토리소그라피를 통하여, 상기 평탄화층(110) 및 상기 패시베이션층(109)을 관통하여, 상기 드레인 전극(107)을 노출하는 콘택홀(CH)을 형성한다.
도 10을 참조하면, 상기 평탄화층(110) 위에 투명 도전층을 형성하고, 상기 투명 도전층을 패터닝하여, 상기 콘택홀(CH)을 통해 상기 드레인 전극(107)과 접촉하는 화소 전극(PE)을 형성한다. 다음으로, 상기 화소 전극(PE)을 커버하는 제1 배향막(AL1)을 형성한다.
본 실시예에 따르면, 드레인 전극(107)과 소스 전극(106)은 평면도 상에서 중첩되며, 그 사이에 배치된 이격 부재(108)에 의해 이격된다. 따라서, 박막 트랜지스터의 채널 길이를 최소화할 수 있다.
또한, 추가 마스크 없이 상기 이격 부재(108)를 형성할 수 있으며, 상기 소스 전극(106)과 상기 드레인 전극(107)을 마스크로 이용하여 채널층(105)을 형성할 수 있으므로, 공정 효율을 증가시킬 수 있다.
다른 실시예에서, 상기 이격 부재(108)는 실리콘산화물, 실리콘질화물, 아연 산화질화물(ZnON:X) 등과 같은 절연 물질을 포함할 수도 있다. 상기 이격 부재(108)가 실리콘산화물, 실리콘질화물 등을 포함하는 경우, 상기 이격 부재(108)를 형성하기 위한 추가 공정이 수행될 수 있다.
도 11은 본 발명의 일 실시예에 따른 박막 트랜지스터 기판을 도시한 단면도이다.
도 11을 참조하면, 박막 트랜지스터 기판(300)은, 베이스 기판(301), 게이트 전극(303), 채널층(305), 소스 전극(306), 드레인 전극(307) 및 이격 부재(308)를 포함한다. 상기 박막 트랜지스터 기판(300)은, 버퍼층(302), 게이트 절연층(304), 패시베이션층(309), 평탄화층(310), 화소 전극(PE), 배향막(AL1)을 더 포함한다. 상기 박막 트랜지스터 기판(300)은 이격 부재(308)를 제외하고는, 도 2에 도시된 박막 트랜지스터 기판(100)과 실질적으로 동일하다. 따라서, 중복되는 설명은 생략될 수 있다.
상기 채널층(305)은, 상기 소스 전극(306), 상기 이격 부재(308) 및 상기 드레인 전극(307)과 중첩한다. 상기 소스 전극(306), 상기 이격 부재(308) 및 상기 드레인 전극(307)은 상기 채널층(305) 위에 배치된다. 상기 소스 전극(306) 및 상기 이격 부재(308)는 상기 채널층(305)과 접촉하며, 상기 드레인 전극(307)은 상기 이격 부재(308) 위에 배치되어, 상기 채널층(305)과 이격된다.
상기 소스 전극(306)은 상기 드레인 전극(307)과 평면도 상에서 중첩한다. 예를 들어, 상기 드레인 전극(307)은 상기 소스 전극(306)의 상면의 일부를 커버한다.
상기 소스 전극(306)과 상기 드레인 전극(307) 사이에는 상기 이격 부재(308)가 배치된다. 예를 들어, 상기 이격 부재(308)는 상기 소스 전극(306)의 상면의 일부를 커버한다.
상기 이격 부재(308)는 반도체를 포함한다. 예를 들어, 상기 이격 부재(308)는 알루미늄(Al), 갈륨(Ga), 인듐(In), 아연(Zn), 주석(Sn), 하프늄(Hf) 또는 지르코늄(Zr) 등을 바탕으로 하는 산화물, 또는 이들의 조합을 포함할 수 있다. 예를 들어, 상기 금속 산화물은, 알루미늄-아연 산화물(AZO), 아연-주석 산화물(ZTO), 인듐-아연-주석 산화물(IZTO), 알루미늄-아연-주석 산화물(AZTO) 또는 인듐-갈륨-아연 산화물(IGZO) 등을 포함할 수 있다. 또한, 상기 이격 부재(308)는 비정질 실리콘, 다결정 실리콘, 유기 반도체, 칼코게나이드(chalcogenide) 반도체 등을 포함할 수 있다.
따라서, 상기 드레인 전극(307)이 상기 채널층(305)과 접촉하지 않더라도, 상기 게이트 전극(303)에 게이트 전압이 인가되면, 상기 채널층(305) 및 상기 이격 부재(308)를 통하여, 상기 소스 전극(306)에 인가된 데이터 전압이 상기 드레인 전극(307) 및 상기 화소 전극(PE)에 전달될 수 있다.
도 12 내지 16은 도 11에 도시된 박막 트랜지스터 기판의 제조 방법을 도시한 단면도들이다.
도 12를 참조하면, 베이스 기판(301) 위에, 버퍼층(302)을 형성한다. 상기 버퍼층(302) 위에 게이트 금속층을 형성하고, 상기 게이트 금속층을 패터닝하여 게이트 전극(303)을 포함하는 게이트 금속 패턴을 형성한다. 상기 게이트 금속 패턴은, 상기 게이트 전극(303)과 연결된 게이트 라인을 더 포함할 수 있다.
상기 게이트 전극(303)을 커버하는 게이트 절연층(304)을 형성한다. 상기 게이트 절연층(304) 위에 제1 반도체층(315)을 형성한다.
상기 제1 반도체층(315) 위에 소스 금속층을 형성한 후, 상기 소스 금속층을 패터닝하여 소스 전극(306)을 포함하는 소스 금속 패턴을 형성한다. 상기 소스 금속 패턴은, 상기 소스 전극(306)과 연결된 데이터 라인을 더 포함할 수 있다. 상기 제1 반도체층(315)의 상면은 부분적으로 노출된다.
도 13을 참조하면, 상기 소스 전극(306)을 커버하는 제2 반도체층(318)을 형성하고, 상기 제2 반도체층(318) 위에 드레인 금속층(317)을 형성한다.
일 실시예에서, 상기 제2 반도체층(318)은 상기 제1 반도체층(315)과 동일한 물질을 포함할 수 있다. 예를 들어, 상기 제2 반도체층(318)은 알루미늄(Al), 갈륨(Ga), 인듐(In), 아연(Zn), 주석(Sn), 하프늄(Hf) 또는 지르코늄(Zr) 등을 바탕으로 하는 산화물, 또는 이들의 조합을 포함할 수 있다. 예를 들어, 상기 금속 산화물은, 알루미늄-아연 산화물(AZO), 아연-주석 산화물(ZTO), 인듐-아연-주석 산화물(IZTO), 알루미늄-아연-주석 산화물(AZTO) 또는 인듐-갈륨-아연 산화물(IGZO) 등을 포함할 수 있다. 다른 실시예에서, 상기 제2 반도체층(318)은 상기 제1 반도체층(315)과 다른 물질을 포함할 수 있다.
상기 드레인 금속층(317) 위에, 상기 소스 전극(306)과 부분적으로 중첩하는 마스크 패턴(PR)을 형성한다.
도 14를 참조하면, 상기 마스크 패턴(PR)을 이용하여, 상기 드레인 금속층(317)을 패터닝하여, 드레인 전극(307)을 형성한다. 상기 드레인 전극(307)은 상기 소스 전극(306)과 부분적으로 중첩한다. 상기 드레인 금속층(317)이 패터닝됨에 따라, 상기 제2 반도체층(318)은 부분적으로 노출된다.
도 15를 참조하면, 상기 마스크 패턴(PR) 또는 상기 드레인 전극(307)을 마스크로 이용하여, 상기 제2 반도체층(318)을 패터닝하여, 이격 부재(308)를 형성한다. 따라서, 평면도 상에서, 상기 이격 부재(308)는 상기 드레인 전극(307)과 실질적으로 동일한 형상을 갖는다. 상기 제2 반도체층(318)이 패터닝됨에 따라, 상기 소스 전극(306)의 상면이 부분적으로 노출된다.
상기 소스 전극(306)과 상기 드레인 전극(307)을 마스크로 이용하여, 상기 제1 반도체층(318)을 패터닝하여, 채널층(305)을 형성한다.
상기 채널층(305)은, 상기 소스 전극(306), 상기 이격 부재(308) 및 상기 드레인 전극(307)과 중첩한다. 상기 소스 전극(306), 상기 이격 부재(308) 및 상기 드레인 전극(307)은 상기 채널층(305) 위에 배치된다. 상기 소스 전극(306) 및 상기 이격 부재(308)는 상기 채널층(305)과 접촉하며, 상기 드레인 전극(307)은 상기 이격 부재(308) 위에 배치되어, 상기 채널층(305)과 이격된다.
도 16을 참조하면, 상기 소스 전극(306) 및 상기 드레인 전극(307)을 커버하는 패시베이션층(309)을 형성하고, 상기 패시베이션층(309) 위에 평탄화층(310)을 형성한다.
상기 평탄화층(310)은 포토레지스트로 형성될 수 있으며, 포토리소그라피를 통하여, 상기 평탄화층(310) 및 상기 패시베이션층(309)을 관통하여, 상기 드레인 전극(307)을 노출하는 콘택홀을 형성한다.
다음으로, 상기 평탄화층(310) 위에 상기 드레인 전극(307)과 접촉하는 화소 전극 및 상기 화소 전극을 커버하는 배향막을 형성한다. 상기 화소 전극 및 상기 배향막을 형성하는 방법은 도 10에 도시된 것과 동일하다.
본 실시예에 따르면, 드레인 전극(307)과 소스 전극(306)은 평면도 상에서 중첩되며, 그 사이에 배치된 이격 부재(308)에 의해 이격된다. 따라서, 박막 트랜지스터의 채널 길이를 최소화할 수 있다.
또한, 상기 이격 부재(308)를 반도체로 형성하여, 상기 드레인 전극(307)과 채널층(305)이 접촉하지 않는 경우에도, 상기 드레인 전극(307)과 상기 채널층(305)이 전기적으로 연결될 수 있다.
또한, 추가 마스크 없이, 상기 드레인 전극(307)과 상기 이격 부재(308)를 동일한 공정에서 형성할 수 있다.
도 17은 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 단면도이다.
도 17을 참조하면, 박막 트랜지스터 기판(400)은, 베이스 기판(401), 게이트 전극(403), 반도체 패턴(405), 소스 전극(406) 및 드레인 전극(407)을 포함한다. 상기 박막 트랜지스터 기판(400)은, 버퍼층(402), 게이트 절연층(404), 패시베이션층(409), 평탄화층(410), 화소 전극(PE), 배향막(AL1)을 더 포함한다. 상기 박막 트랜지스터 기판(400)은 상기 반도체 패턴(405)이 채널과 이격 부재의 역할을 하는 것을 제외하고는, 도 2에 도시된 박막 트랜지스터 기판(100)과 실질적으로 동일하다. 따라서, 중복되는 설명은 생략될 수 있다.
상기 소스 전극(406)은 상기 게이트 절연층(404) 위에 직접 배치된다. 상기 반도체 패턴(405)은 상기 게이트 절연층(404) 위에 배치되며, 상기 소스 전극(406) 및 상기 드레인 전극(407)과 중첩한다. 상기 반도체 패턴(405) 및 상기 드레인 전극(407)은 상기 소스 전극(406)과 부분적으로 중첩한다. 예를 들어, 상기 반도체 패턴(405)은 상기 소스 전극(406)의 상면을 부분적으로 커버한다. 상기 반도체 패턴(405)의 제1 부분은 상기 게이트 절연층(404)과 상기 드레인 전극(407) 사이에 배치되며, 제2 부분은 상기 소스 전극(406)과 상기 드레인 전극(407) 사이에 배치되어, 이격 부재의 역할을 한다.
예를 들어, 상기 반도체 패턴(405)은 알루미늄(Al), 갈륨(Ga), 인듐(In), 아연(Zn), 주석(Sn), 하프늄(Hf) 또는 지르코늄(Zr) 등을 바탕으로 하는 산화물, 또는 이들의 조합을 포함할 수 있다. 예를 들어, 상기 금속 산화물은, 알루미늄-아연 산화물(AZO), 아연-주석 산화물(ZTO), 인듐-아연-주석 산화물(IZTO), 알루미늄-아연-주석 산화물(AZTO) 또는 인듐-갈륨-아연 산화물(IGZO) 등을 포함할 수 있다. 또한, 상기 반도체 패턴(405)은 비정질 실리콘, 다결정 실리콘 등을 포함할 수 있다.
따라서, 상기 게이트 전극(403)에 게이트 전압이 인가되면, 상기 반도체 패턴(405)의 제2 부분을 통하여, 상기 소스 전극(406)에 인가된 데이터 전압이 상기 드레인 전극(407) 및 상기 화소 전극(PE)에 전달될 수 있다.
도 18은 본 발명의 일 실시예에 따른 박막 트랜지스터 기판을 도시한 단면도이다.
도 18을 참조하면, 박막 트랜지스터 기판(500)은, 베이스 기판(501), 게이트 전극(503), 채널층(505), 소스 전극(506), 드레인 전극(507) 및 이격 부재(508)를 포함한다. 상기 박막 트랜지스터 기판(500)은, 버퍼층(502), 게이트 절연층(504), 패시베이션층(509), 평탄화층(510), 화소 전극(PE), 배향막(AL1)을 더 포함한다. 상기 박막 트랜지스터 기판(500)은 상기 드레인 전극(507) 및 상기 이격 부재(508)를 제외하고는, 도 2에 도시된 박막 트랜지스터 기판(100)과 실질적으로 동일하다. 따라서, 중복되는 설명은 생략될 수 있다.
상기 채널층(505)은, 상기 소스 전극(506), 상기 이격 부재(508) 및 상기 드레인 전극(507)과 중첩한다. 상기 소스 전극(506), 상기 이격 부재(508) 및 상기 드레인 전극(507)은 상기 채널층(505) 위에 배치된다. 상기 소스 전극(506), 상기 이격 부재(508) 및 상기 드레인 전극(507)은, 상기 채널층(505)과 접촉한다.
상기 소스 전극(506)은, 상기 드레인 전극(507) 및 상기 이격 부재(508)와 평면도 상에서 중첩한다. 상기 소스 전극(506)과 상기 드레인 전극(507) 사이에는 상기 이격 부재(508)가 배치된다. 상기 이격 부재(508)의 일부는 상기 소스 전극(506)의 상면을 커버하며, 상기 드레인 전극(507)의 일부는 상기 이격 부재(508) 위에 배치된다. 예를 들어, 상기 이격 부재(508)는 상기 소스 전극(506)의 상면을 전체적으로 커버한다.
도 19는 본 발명의 일 실시예에 따른 박막 트랜지스터 기판을 도시한 단면도이다.
도 19를 참조하면, 박막 트랜지스터 기판(600)은, 베이스 기판(601), 게이트 전극(603), 채널층(605), 소스 전극(606), 드레인 전극(607) 및 이격 부재(608)를 포함한다. 상기 박막 트랜지스터 기판(600)은, 게이트 절연층(604), 패시베이션층(609), 평탄화층(610), 화소 전극(PE), 배향막(AL1)을 더 포함한다.
상기 소스 전극(606), 상기 드레인 전극(607) 및 상기 이격 부재(608)는 상기 베이스 기판(601) 위에 배치된다. 상기 드레인 전극(607) 및 상기 소스 전극(606)은 평면도 상에서 서로 중첩하며, 상기 이격 부재(608)에 의해 서로 이격된다.
상기 채널층(605)은, 상기 소스 전극(606) 및 상기 드레인 전극(607)의 상면과 접촉하며, 상기 이격 부재(608)의 측면과 접촉한다.
상기 게이트 절연층(604)은 상기 채널층(605)과 상기 게이트 전극(603) 사이에 배치된다. 상기 게이트 절연층(604)은 상기 채널층(605) 위에 배치된다. 다른 실시예에서, 상기 게이트 절연층(604)은, 상기 채널층(605), 상기 소스 전극(606) 및 상기 드레인 전극(607)을 커버하도록, 상기 베이스 기판(601) 위에 전체적으로 형성될 수 있다.
상기 게이트 전극(603)은 상기 게이트 절연층(604) 위에 배치된다.
상기 패시베이션층(609)은 상기 게이트 전극(603), 상기 소스 전극(606) 및 상기 드레인 전극(607)을 커버한다.
본 실시예에 따르면, 탑 게이트 구조의 박막 트랜지스터에서 채널 길이를 감소시킬 수 있다.
도 20은 본 발명의 일 실시예에 따른 박막 트랜지스터 기판을 도시한 단면도이다.
도 20을 참조하면, 박막 트랜지스터 기판(700)은, 베이스 기판(701), 게이트 전극(703), 채널층(705), 소스 전극(706), 드레인 전극(707) 및 이격 부재(708)를 포함한다. 상기 박막 트랜지스터 기판(700)은, 버퍼층(702), 게이트 절연층(704), 패시베이션층(709), 평탄화층(710), 화소 전극(PE), 배향막(AL1)을 더 포함한다. 상기 박막 트랜지스터 기판(700)은 상기 소스 전극(706) 및 상기 드레인 전극(707)의 위치 관계를 제외하고는, 도 2에 도시된 박막 트랜지스터 기판(100)과 실질적으로 동일하다. 따라서, 중복되는 설명은 생략될 수 있다.
상기 채널층(705)은, 상기 소스 전극(706), 상기 이격 부재(708) 및 상기 드레인 전극(707)과 중첩한다. 상기 소스 전극(706), 상기 이격 부재(708) 및 상기 드레인 전극(707)은 상기 채널층(705) 위에 배치된다. 상기 소스 전극(706), 상기 이격 부재(708) 및 상기 드레인 전극(707)은, 상기 채널층(705)과 접촉한다.
상기 소스 전극(706)은 상기 드레인 전극(707)과 평면도 상에서 중첩한다. 예를 들어, 상기 소스 전극(706)은 상기 드레인 전극(707)의 상면의 일부를 커버한다.
상기 소스 전극(706)과 상기 드레인 전극(707) 사이에는 상기 이격 부재(708)가 배치된다. 예를 들어, 상기 이격 부재(708)는 상기 드레인 전극(707)의 상면의 일부를 커버한다.
상기 실시예들의 박막 트랜지스터 기판은 액정 표시 장치에 사용될 수 있으나, 본 발명은 이에 한정되지 않으며, 예를 들어, 유기 발광 표시 장치 등과 같은 표시 장치 및 박막 트랜지스터를 채용하는 각종 전자 장치에 사용될 수 있다.
이상 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
본 발명의 실시예들은 액정 표시 장치, 유기 전계 발광 표시 장치와 같은 표시 장치 및 각종 전자 장치 등에 이용될 수 있다.

Claims (20)

  1. 게이트 전극;
    상기 게이트 전극과 중첩하는 채널층;
    상기 채널층과 중첩하고, 적어도 일부가 상기 채널층 상에 배치되는 소스 전극;
    상기 채널층 및 상기 소스 전극과 중첩하고, 적어도 일부가 상기 채널층 상에 배치되는 드레인 전극; 및
    상기 소스 전극 및 상기 드레인 전극 사이에 배치되고, 적어도 일부는 상기 채널층 상에 배치되어 상기 채널층의 상면과 접촉하고, 금속 산화물을 포함하는 이격 부재를 포함하는 박막 트랜지스터 기판.
  2. 삭제
  3. 제1항에 있어서, 상기 이격 부재는, 상기 소스 전극 또는 상기 드레인 전극에 포함된 금속의 산화물을 포함하는 것을 특징으로 하는 박막 트랜지스터 기판.
  4. 제3항에 있어서, 상기 이격 부재는, 알루미늄 산화물, 구리 산화물, 몰리브덴 산화물, 망간 산화물 및 티타늄 산화물로 이루어진 그룹에서 선택된 적어도 하나를 포함하는 것을 특징으로 하는 박막 트랜지스터 기판.
  5. 제1항에 있어서, 상기 이격 부재의 두께는, 100Å 내지 1㎛인 것을 특징으로 하는 박막 트랜지스터 기판.
  6. 제1항에 있어서, 상기 이격 부재는, 상기 소스 전극의 상면을 부분적으로 커버하는 것을 특징으로 하는 박막 트랜지스터 기판.
  7. 제1항에 있어서, 상기 이격 부재는 상기 드레인 전극의 상면을 부분적으로 커버하는 것을 특징으로 하는 박막 트랜지스터 기판.
  8. 제1항에 있어서, 상기 소스 전극, 상기 드레인 전극 및 상기 이격 부재는 상기 채널층 위에 배치되는 것을 특징으로 하는 박막 트랜지스터 기판.
  9. 삭제
  10. 제1항에 있어서, 상기 드레인 전극과 상기 채널층은 상기 이격 부재에 의해 이격되며, 상기 이격 부재는 반도체를 더 포함하는 것을 특징으로 하는 박막 트랜지스터 기판.
  11. 제10항에 있어서, 상기 이격 부재는, 비정질 실리콘, 다결정 실리콘, 유기 반도체, 및 칼코게나이드(chalcogenide) 반도체로 이루어지는 그룹에서 선택된 적어도 하나를 더 포함하는 것을 특징으로 하는 박막 트랜지스터 기판.
  12. 제1항에 있어서,
    상기 게이트 전극과 전기적으로 연결되는 게이트 라인;
    상기 소스 전극과 전기적으로 연결되는 데이터 라인; 및
    상기 드레인 전극과 전기적으로 연결되는 화소 전극을 더 포함하는 것을 특징으로 하는 박막 트랜지스터 기판.
  13. 게이트 전극;
    상기 게이트 전극과 중첩하는 반도체 패턴;
    상기 반도체 패턴과 중첩하는 소스 전극; 및
    상기 반도체 패턴 및 상기 소스 전극과 중첩하며, 상기 반도체 패턴에 의해 상기 소스 전극과 이격되는 드레인 전극을 포함하고,
    상기 반도체 패턴은 상기 소스 전극 및 상기 드레인 전극을 이격시키는 역할 및 상기 게이트 전극, 상기 소스 전극, 및 상기 드레인 전극을 포함하는 박막 트랜지스터를 위한 채널의 역할을 하는 박막 트랜지스터 기판.
  14. 제13항에 있어서, 상기 반도체 패턴은, 상기 소스 전극의 상면의 적어도 일부를 커버하는 것을 특징으로 하는 박막 트랜지스터 기판.
  15. 제14항에 있어서, 상기 드레인 전극은, 전체적으로 상기 반도체 패턴 위에 배치되는 것을 특징으로 하는 박막 트랜지스터 기판.
  16. 기판 위에 게이트 전극을 형성하는 단계;
    상기 게이트 전극 상에 상기 게이트 전극과 중첩하는 소스 전극을 형성하는 단계;
    상기 소스 전극 상에 상기 소스 전극을 커버하는 금속 산화물층을 형성하는 단계;
    상기 금속 산화물층의 적어도 일부와 중첩하는 드레인 전극을 형성하는 단계; 및
    상기 게이트 전극과 중첩하는 채널층을 형성하는 단계를 포함하는 박막 트랜지스터 기판의 제조 방법.
  17. 제16항에 있어서, 상기 금속 산화물층을 형성하는 단계는,
    상기 소스 전극의 표면부를 산화하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
  18. 제16항에 있어서, 상기 금속 산화물층을 패터닝하여, 상기 소스 전극의 상면을 부분적으로 노출하는 단계를 더 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
  19. 제16항에 있어서, 상기 채널층을 형성하는 단계는,
    상기 소스 전극 및 상기 드레인 전극을 마스크로 이용하여, 상기 소스 전극 하부의 반도체층을 패터닝하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
  20. 제16항에 있어서, 상기 금속 산화물층은, 알루미늄 산화물, 구리 산화물, 몰리브덴 산화물, 망간 산화물 및 티타늄 산화물로 이루어진 그룹에서 선택된 적어도 하나를 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
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