KR101043953B1 - 박막 트랜지스터 제조방법 및 제조된 박막 트랜지스터 - Google Patents
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Abstract
일반적인 노광 장비를 사용하면서도 작은 채널폭을 갖는 박막 트랜지스터의 구현이 가능한 박막 트랜지스터 제조방법 및 제조된 박막 트랜지스터가 제안된다. 제안된 박막 트랜지스터 제조방법은 박막 트랜지스터 제조방법에서는 기판 상에 게이트 전극, 게이트 절연막, 및 소스 전극을 순차적으로 형성하고, 소스전극 상에 채널영역을 형성하기 위한 포토레지스트층을 형성하고, 게이트 절연막 상에 드레인 전극을 형성하도록 소스전극을 에칭하되, 포토레지스트층의 하부에 있는 소스전극의 일부도 오버에칭하고, 포토레지스트층 상 및 에칭단계에서 노출된 게이트절연막 상에 드레인 전극을 형성하며, 포토레지스트층 및 포토레지스트층 상에 형성된 드레인 전극을 제거한 뒤 채널영역에 반도체층을 형성한다.
박막 트랜지스터, 오버에칭
Description
본 발명은 박막 트랜지스터 제조방법 및 제조된 박막 트랜지스터에 관한 것으로서, 보다 상세하게는, 일반적인 노광 장비를 사용하면서도 작은 채널폭을 갖는 박막 트랜지스터의 구현이 가능한 박막 트랜지스터 제조방법 및 제조된 박막 트랜지스터에 관한 것이다.
최근 유연하고 구부릴 수 있고 깨지지 않는 플렉서블 디스플레이에 대한 관심이 고조되면서, 플렉서블 디스플레이에 적합한 스위칭 소자의 개발이 더욱 중요해지고 있다. 현재 액정 디스플레이에 주로 사용되는 비정질 실리콘(amorphous Si; a-Si:H) 박막 트랜지스터(TFT; thin-film transistor)를 비롯하여 유기 반도체를 이용한 박막 트랜지스터(organic thin-film transistor; OTFT), 그리고 최근에는 ZnO 등 산화물 반도체를 이용한 산화물 반도체 박막 트랜지스터(oxide thin-film transistor)가 많은 관심을 받고 있다.
하지만 현재 많은 연구가 되고 있는 a-Si:H TFT나 OTFT의 경우에 재료의 고유 특성 때문에 전하를 이송할 수 있는 능력인 전하이동도가 0.1 내지 1.0 cm2/Vs 수준으로 다소 낮다. 따라서 전류 구동 방식인 유기전계발광다이오드(OLED)의 화소 구성 소자로서 적용하기가 쉽지 않을 뿐만 아니라 전기적인 신뢰성 문제 때문에 적용이 어려운 점이 있다. 최근에는 전하이동도가 10 cm2/Vs 이상이고 전기적 신뢰성 특성이 a-Si:H TFT나 OTFT와 비교해 우수한 특성을 가진 산화물 반도체 TFT에 많은 관심이 집중되고 있다.
TFT에서 소스/드레인 전극을 통해 흐르는 전류인 드레인 전류(Drain current)는 가해진 전압, 전하이동도, 채널폭(channel length), 및 채널넓이(channel width) 등에 좌우된다. 동일한 채널 물질을 사용하고 (즉, 같은 전하이동도), 동일한 전압을 사용한다면 채널폭 또는 채널넓이에 의해서 드레인 전류가 달라지게 된다. 작은 채널폭, 큰 채널넓이를 가질수록 높은 전류가 흐르게 된다. 채널넓이의 경우 클수록 높은 전류가 흐르게 되지만 화소에서 TFT가 차지할 수 있는 영역은 한정되어 있기 때문에 반드시 채널넓이를 조절하는데는 한계가 있다. 따라서 같은 채널물질, 전압, 및 소자 크기에서 높은 전류를 얻기 위해서는 보다 작은 채널폭을 가진 TFT를 구현해야 한다.
TFT에서 채널폭은 소스 전극과 드레인 전극과의 거리로 결정되는데, 일반적 으로 소스/드레인 전극은 노광/에칭 공정을 통해서 형성된다. 노광 공정에 사용되는 장비로는 스테퍼(stepper)와 대면적 스캐닝 프로젝션 얼라이너(scanning projection aligner)가 사용된다. 스테퍼의 경우 해상도가 약 3 내지 4 ㎛ 수준이고 스캐닝 프로젝션 얼라이너의 경우 해상도는 4 내지 6 ㎛ 수준으로 스테퍼에 비해 약간 높다.
노광 공정을 통해서 4 ㎛ 수준의 포토레지스트를 패터닝하여도 전극 에칭 공정시 약 1 ㎛ 정도의 오버 에칭을 고려해야 하기 때문에 결과적으로 5 내지 6 ㎛ 정도의 채널폭을 가지게 된다. 종래의 스테퍼와 대면적 스캐닝 프로젝션 얼라이너를 이용한 소스/드레인 전극 형성 방법은 상기에서 설명한 바와 같이 3 내지 6 ㎛ 수준의 채널폭을 갖는 TFT를 구현할 수 있으나 1 ㎛ 이하의 채널폭을 구현하기는 매우 어려운 기술이다. 이는 노광기 자체의 해상도뿐만 아니라 포토마스크, 정렬도, 디자인 룰(design rule) 등을 고려한 결과이다.
따라서 현재 적용하고 있는 기술로선 1 ㎛ 이하의 작은 채널폭을 갖는 단채널 TFT를 구현하기는 어려워 높은 전류를 얻기 위하여 보다 작은 채널폭을 갖는 소자를 제조하기 위한 기술개발이 요청된다.
본 발명은 상술한 문제점을 해결하기 위한 것으로, 본 발명의 목적은 일반적인 노광 장비를 사용하면서도 작은 채널폭을 갖는 박막 트랜지스터의 구현이 가능한 박막 트랜지스터 제조방법 및 제조된 박막 트랜지스터를 제공하고자 한다.
이상과 같은 목적을 달성하기 위한 본 발명의 일 측면에 따른 박막 트랜지스터 제조방법은 기판 상에 게이트 전극, 게이트 절연막, 및 소스 전극을 순차적으로 형성하는 단계; 소스전극 상에 채널영역을 형성하기 위한 포토레지스트층을 형성하는 단계; 게이트 절연막 상에 드레인 전극을 형성하도록 소스전극을 에칭하되, 포토레지스트층의 하부에 있는 소스전극의 일부도 오버에칭하는 에칭단계; 포토레지스트층 상 및 에칭단계에서 노출된 게이트절연막 상에 드레인 전극을 형성하는 단계; 포토레지스트층 및 포토레지스트층 상에 형성된 드레인 전극을 제거하는 단계; 및 채널영역에 반도체층을 형성하는 단계;를 포함한다.
포토레지스트 층을 형성하는 단계는, 형성된 소스전극 중 채널영역에 대응하는 영역을 포함하도록 형성한다.
오버에칭된 영역의 길이는 채널영역의 폭인 것이 바람직한데, 채널영역의 폭 은 1㎛ 이하인 것이 바람직하다.
본 발명의 다른 측면에 따르면, 기판 상에 형성된 게이트 전극; 게이트 전극 상에 형성된 게이트 절연막; 게이트 절연막 상에 형성되되, 소스전극 및 드레인 전극간에 형성된 채널영역의 폭은 1㎛ 이하인 소스 전극 및 드레인 전극; 채널 영역에 형성된 반도체층;을 포함하는 박막 트랜지스터가 제공된다.
기판은 유리, 석영, 폴리에틸렌나프탈레이트(Polyethylenenaphthalate), 폴리에틸렌테레프탈레이트 (Polyethyleneterephthalate), 폴리카보네이트(Polycarbonate), 폴리아크릴레이트 (Polyacrylate), 폴리이미드(Polyimide), 폴리에테르설폰(Polyethersulfone), 종이, 및 스테인레스 스틸(Stainless Steel) 중 어느 하나일 수 있다.
게이트 전극, 소스 전극, 및 또는 드레인 전극은, 금, 은, 크롬, 탄탈륨, 티타늄, 구리, 알루미늄, 몰리브덴, 텅스텐, 니켈, 팔라듐, 및 백금 중 적어도 어느 하나의 금속, 인듐주석산화물(ITO, indium tin oxide) 및 인듐아연산화물(IZO, indium zinc oxide) 중 적어도 어느 하나의 금속 산화물, 또는 전도성 고분자 및 탄소나노튜브(CNT, Carbon nanotube) 중 어느 하나일 수 있다.
게이트 절연막은 실리콘 산화물, 실리콘 질화물, 알루미늄 산화물, 및 탄탈 륨 산화물 중 적어도 어느 하나; 폴리비닐페놀(Polyvinyl Phenol), 폴리비닐 알콜(Polyvinyl Alcohol), 및 폴리이미드(Polyimide)로 구성된 군으로부터 선택된 적어도 어느 하나; 및 이들의 혼합물 중 어느 하나일 수 있다.
반도체층은, 펜타센 (Pentacene) 계열, 폴리싸이오펜 (Polythiophene) 계열, 또는 테트라센 (Tetracene) 계열의 박막 트랜지스터 반도체, 비정질 실리콘, 다결정 실리콘, 또는 나노결정 실리콘 계열의 실리콘 반도체, 및 ZnO, ZTO, ZIO, IZO, 또는 IGZO의 산화물 반도체 중 어느 하나를 포함할 수 있다.
본 발명에 따르면, 특별한 장비 없이 종래의 장비를 이용하여서도 1 ㎛ 이하의 채널폭을 가진 단채널 박막 트랜지스터의 제조가 가능하다. 특히 유기박막 트랜지스터 뿐만 아니라 산화물 반도체 박막 트랜지스터 등 다양한 박막 트랜지스터 분야에 활용가능한 기술이다. 특히 기존의 노광 장비를 이용하여 구현이 가능한 기술로서 많은 전류 값을 요구하는 OLED 등의 분야에 보다 유용하게 활용될 수 있는 효과가 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시형태를 설명한다. 그러나, 본 발명의 실시형태는 여러가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이 하 설명하는 실시형태로 한정되는 것은 아니다. 본 발명의 실시형태는 당업계에서 통상의 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되는 것이다.
도 1은 본 발명의 일실시예에 따른 박막 트랜지스터의 단면도이다. 본 발명에 따른 박막 트랜지스터(100)는 기판(110) 상에 형성된 게이트 전극(120); 게이트 전극(120) 상에 형성된 게이트 절연막(130); 게이트 절연막(130) 상에 형성되되, 소스 전극(120) 및 드레인 전극(150)간에 형성된 채널영역의 폭(이하 채널폭이라 한다)은 1㎛ 이하인 소스 전극(120) 및 드레인 전극(150); 채널 영역에 형성된 반도체층(160);을 포함하는 박막 트랜지스터가 제공된다. 다만, 반드시 이들에 한정되는 것은 아니다.
본 발명의 일실시예에서 사용될 수 있는 기판은 유리, 석영, 폴리에틸렌나프탈레이트(Polyethylenenaphthalate), 폴리에틸렌테레프탈레이트 (Polyethyleneterephthalate), 폴리카보네이트(Polycarbonate), 폴리아크릴레이트 (Polyacrylate), 폴리이미드(Polyimide), 폴리에테르설폰(Polyethersulfone), 종이, 및 스테인레스 스틸(Stainless Steel) 중 어느 하나일 수 있다. 다만, 반드시 이들에 한정되는 것은 아니다.
본 발명의 일실시예에서 사용될 수 있는 게이트 전극, 소스 전극, 및 또는 드레인 전극은, 금, 은, 크롬, 탄탈륨, 티타늄, 구리, 알루미늄, 몰리브덴, 텅스텐, 니켈, 팔라듐, 및 백금 중 적어도 어느 하나의 금속, 인듐주석산화물(ITO, indium tin oxide) 및 인듐아연산화물(IZO, indium zinc oxide) 중 적어도 어느 하나의 금속 산화물, 또는 전도성 고분자 및 탄소나노튜브(CNT, Carbon nanotube) 중 어느 하나일 수 있다. 다만, 반드시 이들에 한정되는 것은 아니다.
본 발명의 일실시예에서 사용될 수 있는 게이트 절연막은 실리콘 산화물, 실리콘 질화물, 알루미늄 산화물, 및 탄탈륨 산화물 중 적어도 어느 하나; 폴리비닐페놀(Polyvinyl Phenol), 폴리비닐 알콜(Polyvinyl Alcohol), 및 폴리이미드(Polyimide)로 구성된 군으로부터 선택된 적어도 어느 하나; 및 이들의 혼합물 중 어느 하나일 수 있다. 다만, 반드시 이들에 한정되는 것은 아니다.
본 발명의 일실시예에서 사용될 수 있는 반도체층은, 펜타센 (Pentacene) 계열, 폴리싸이오펜 (Polythiophene) 계열, 또는 테트라센 (Tetracene) 계열의 박막 트랜지스터 반도체, 비정질 실리콘, 다결정 실리콘, 또는 나노결정 실리콘 계열의 실리콘 반도체, 및 ZnO, ZTO, ZIO, IZO, 또는 IGZO의 산화물 반도체 중 어느 하나를 포함할 수 있다. 다만, 반드시 이들에 한정되는 것은 아니다.
본 발명에 따른 박막 트랜지스터(100)에서 채널 영역의 폭인 채널폭(CL)은 1 ㎛ 이하인 것이 바람직하다. TFT에서 소스/드레인 전극을 통해 흐르는 전류인 드레인 전류는 전술한 바와 같이 전하이동도, 채널넓이, 및 채널폭을 이용하여 조절할 수 있다. 즉 채널폭(CL)에 의하여 드레인 전류가 달라질 수 있다. 따라서 가능하면 작은 채널폭(CL)은 박막 트랜지스터(100)를 제조하는 것이 유리하다. 따라서, 본 발명에 따른 박막 트랜지스터(100)는 높은 전류를 얻기 위하여 채널폭(CL)이 작은데 1 ㎛ 이하일 수 있다. 이렇게 작은 채널폭(CL), 즉, 1 ㎛ 이하의 채널폭(CL)을 갖는 박막 트랜지스터(100)는 이하에서 설명할 박막 트랜지스터 제조방법에 의하여 제조될 수 있다.
본 발명에 따른 박막 트랜지스터는 표시소자에 사용될 수 있다. 이러한 표시소자로는 전계발광 소자, 액정 소자, 또는 전자이동 소자 등을 예로 들 수 있다.
또한, 본 발명에 따른 박막 트랜지스터를 포함하는 표시소자를 표시용 전자기기에 사용할 수 있는데, 표시용 전자기기로는 디스플레이 장치(display device), 스마트 카드(smart card), 또는 인벤터리 택(inventory tag)등을 예로 들 수 있다.
도 2a 내지 도 2h는 본 발명의 일실시예에 따른 박막 트랜지스터 제조방법에 제공되는 공정도이다.
본 발명에 따른 박막 트랜지스터 제조방법은 기판(210) 상에 게이트 전극(220), 게이트 전극(220), 및 소스 전극(240)을 순차적으로 형성하는 단계; 소스 전극(240) 상에 채널영역(CA)을 형성하기 위한 포토레지스트층(241)을 형성하는 단계; 게이트 절연막(230) 상에 드레인 전극(250)을 형성하도록 소스 전극(240)을 에칭하되, 포토레지스트층(241)의 하부에 있는 소스 전극(240)의 일부도 오버에칭하는 에칭단계; 포토레지스트층(241) 상 및 에칭단계에서 노출된 게이트 절연막(230) 상에 드레인 전극(250)을 형성하는 단계; 포토레지스트층(241) 및 포토레지스트층(241) 상에 형성된 드레인 전극(250)을 제거하는 단계; 및 채널영역(CA)에 반도체층(260)을 형성하는 단계를 포함한다.
도 2a에서는 먼저, 박막 트랜지스터를 형성할 기판(210) 상에 게이트 전극(220)을 형성하고 소정의 방법을 이용하여 패터닝하여 게이트 전극(220)을 원하는 형상으로 형성한다. 게이트 전극(220) 상부에 진공 증착 혹은 스핀 코팅 등의 방법을 이용하여 소스 전극(240) 등과의 사이에서 절연체 역할을 하는 게이트 절연막(230)을 형성한다. 게이트 절연막(230) 상부에 증착방식으로 전극을 형성하여 소스 전극(240)을 형성한다 (도 2a 참조).
통상 소스 전극 및 드레인 전극은 게이트 절연막 상에 하나의 금속막 등을 증착하고 이를 식각하여 이격시켜 한번에 형성할 수 있으나 본 발명에 일실시예에 따르면 먼저 소스 전극(240)을 형성한 후 그 위에 감광성 포토레지스트층(241)을 형성하고 포토 공정을 통해 소스 전극 상부의 일부분에 포토레지스트가 위치하도록 한다(도 2b 참조). 이는 소스 전극(240) 상에 채널영역(CA)을 형성하기 위한 단계이다.
이후 습식(wet) 에칭, 또는 건식(dry) 에칭 공정을 이용해서 소스 전극(240)을 에칭한다. 이 때, 채널영역(CA)을 형성하기 위하여 에칭 조건을 조절하여 상부에 있는 포토레지스트층(241) 안쪽으로 에칭이 진행되도록 오버 에칭한다(도 2c 참조). 포토레지스트층(241)의 하면에 위치하는 소스 전극(240)이 오버에칭되는 부분이 채널영역(CA)이고, 이 때 오버 에칭되는 길이가 차후에 TFT의 채널폭(CL)을 결정하게 된다. 즉 오버에칭된 영역의 길이는 채널영역(CA)의 폭인 것이 바람직한데, 채널폭(CL)은 1㎛ 이하인 것이 바람직하다.
소스 전극(240) 오버 에칭 후 전극 물질을 증착하여 드레인 전극(250)을 형성한다(도 2d 참조). 포토레지스트층(241)가 아직 소스 전극(240) 위에 존재하고 소스 전극(240)이 포토레지스트층(241) 안쪽으로 오버 에칭이 되었기 때문에 소스 전극(240)은 드레인 전극(250)과 서로 채널영역(CA) 만큼 이격되어 있어서 양자는 서로 통전되지 않는다.
드레인 전극(250)을 형성하면 리프트 오프(lift off) 공정과 같은 공정을 통해 소스 전극(240) 상에 존재하는 포토레지스트층(241)을 제거해 주면 단채널이 형성된다(도 2e 참조). 리프트 오프 공정 후에 다시 소스 전극(240) 및 드레인 전극(250)을 원하는 패턴대로 형성하기 위해서 재차 포토레지스트층(251)을 형성하고 포토 공정을 통해 패터닝한다(도 2f 참조).
다시 습식 에칭, 또는 건식 에칭 공정을 이용해서 소스 전극(240) 및 드레인 전극(250)을 최종적으로 에칭하고(도 2g), 마지막으로 반도체층(260)인 채널층을 형성하여 박막 트랜지스터(200)를 제조한다(도 2h).
본 발명에서 각각의 전극 및 게이트 절연막의 형성은 스퍼터링, 전자빔 증착, 펄스 레이저 증착, 화학기상 증착, 잉크젯 프린팅, 스크린 프린팅, 스핀 코팅, 딥 코팅, 또는 롤 코팅 등의 방법을 더 사용할 수 있다.
이하에서, 실시예를 통하여 본 발명을 더욱 상세하게 설명하고자 하나, 하기의 실시예는 단지 설명을 목적으로 한 것이고 본 발명을 제한하고자 하는 것이 아니다.
실시예
<박막 트랜지스터 제조>
유리 기판 위에 Cr을 스터퍼팅 방법을 이용하여 100 nm의 두께로 증착하고 소정의 방법으로 패터닝하여 게이트 전극을 형성하였다. 이후 게이트 전극 상부에 폴리비닐페놀(Polyvinylphenol)이 10중량%로 용해된 용액을 스핀코팅하고 175℃에서 1시간 동안 건조하여 게이트 절연막을 형성하였다. 이후 게이트 절연막 상부에 Cr과 Au를 각각 3 nm, 100 nm의 두께로 진공 증착하여 소스 전극을 형성하였다.
이어서 감광성 포토레지스트를 소스 전극 상부에 형성하고 포토 공정을 이용해서 패터닝을 하였다. 이후 습식 에칭 공정을 통해서 소스 전극을 에칭하였으며 에칭 조건을 조절하여 0.5 내지 0.6 ㎛ 정도로 오버 에칭을 시도하였다. 소스 전극 에칭 후 기판 상부에 다시 각각 3 nm, 100 nm의 두께를 갖는 Cr/Au 전극을 진공 증착 방식으로 형성하고 리프트 오프 공정을 이용해서 포토레지스트와 상부에 있는 전극을 제거하였다. 다시 포토레지스트를 이용하여 최종의 소스/드레인 전극을 패터닝하였다.
도 3은 본 발명의 일실시예에 따라 기판상에 제조된 소스 및 드레인 전극의 평면도이다. 도 3에 따르면, 소스 전극 및 드레인 전극의 이격거리, 즉 채널폭은 1㎛이하, 즉 0.6㎛로 확인되었다.
0.6 ㎛의 채널폭을 갖는 소스/드레인 전극 상부에 용액 공정을 이용해서 TIPS 펜타센 유기 반도체를 이용하여 반도체층을 형성하였다. 도 4에서는 제조된 단채널 박막 트랜지스터의 전기적 특성에 대한 Id-Vg그래프가 나타나 있다.
도 4에서는, 게이트 전압에 대한 드레인 전류의 그래프가 각각 드레인 전압이 -5V, -10V, -15V, 및 -20V인 경우에 대하여 도시되어 있다. 게이트 전압에 따라 드레인 전류값이 도 4와 같이 크게 변하고 있으므로 본 발명에 따른 박막 트랜지스터가 작동하는 것을 확인할 수 있었다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니라, 첨부된 청구범위에 의해 해석되어야 한다. 또한, 본 발명에 대하여 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양한 형태의 치환, 변형 및 변경이 가능하다는 것은 당해 기술분야의 통상의 지식을 가진 자에게 자명할 것이다.
도 1은 본 발명의 일실시예에 따른 박막 트랜지스터의 단면도이다.
도 2a 내지 도 2h는 본 발명의 일실시예에 따른 박막 트랜지스터 제조방법에 제공되는 공정도이다.
도 3은 본 발명의 일실시예에 따라 기판상에 제조된 소스 및 드레인 전극의 평면도이다.
도 4는 본 발명의 실시예에 따라 제조된 박막 트랜지스터의 전기적 특성을 나타내는 그래프이다.
<도면의 주요부분에 대한 부호의 설명>
100 박막 트랜지스터 110 기판
120 게이트 전극 130 게이트 절연막
140 소스 전극 150 드레인 전극
160 반도체층 CL 채널폭
Claims (9)
- 기판 상에 게이트 전극, 게이트 절연막, 및 소스 전극을 순차적으로 형성하는 단계;상기 소스전극 상에 채널영역을 형성하기 위한 포토레지스트층을 형성하는 단계;상기 게이트 절연막 상에 드레인 전극을 형성하도록 상기 소스전극을 에칭하되, 상기 포토레지스트층의 하부에 있는 소스전극의 일부도 오버에칭하는 에칭단계;상기 포토레지스트층 상 및 상기 에칭단계에서 노출된 상기 게이트절연막 상에 드레인 전극을 형성하는 단계;상기 포토레지스트층 및 상기 포토레지스트층 상에 형성된 드레인 전극을 제거하는 단계; 및상기 채널영역에 반도체층을 형성하는 단계;를 포함하는 박막 트랜지스터 제조방법.
- 제1항에 있어서,상기 포토레지스트 층을 형성하는 단계는,상기 형성된 소스전극 중 채널영역에 대응하는 영역을 포함하도록 형성되는 것을 특징으로 하는 박막 트랜지스터 제조방법.
- 제1항에 있어서,상기 오버에칭된 영역의 길이는 상기 채널영역의 폭인 것을 특징으로 하는 박막 트랜지스터 제조방법.
- 제1항에 있어서,상기 채널영역의 폭은 1㎛ 이하인 것을 특징으로 하는 박막 트랜지스터 제조방법.
- 기판 상에 형성된 게이트 전극;상기 게이트 전극 상에 형성된 게이트 절연막;상기 게이트 절연막 상에 형성된 소스전극 및 드레인 전극; 및상기 채널 영역에 형성된 반도체층;을 포함하고,상기 소스 전극 및 상기 드레인 전극간에 형성된 채널영역의 폭은 1㎛ 이하인 박막 트랜지스터.
- 제 5항에 있어서,상기 기판은 유리, 석영, 폴리에틸렌나프탈레이트(Polyethylenenaphthalate), 폴리에틸렌테레프탈레이트 (Polyethyleneterephthalate), 폴리카보네이트(Polycarbonate), 폴리아크릴레이트 (Polyacrylate), 폴리이미드(Polyimide), 폴리에테르설폰(Polyethersulfone), 종 이, 및 스테인레스 스틸(Stainless Steel) 중 어느 하나인 것을 특징으로 하는 박막 트랜지스터.
- 제 5항에 있어서,상기 게이트 전극, 상기 소스 전극, 및 상기 드레인 전극은,금, 은, 크롬, 탄탈륨, 티타늄, 구리, 알루미늄, 몰리브덴, 텅스텐, 니켈, 팔라듐, 및 백금 중 적어도 어느 하나의 금속,인듐주석산화물(ITO, indium tin oxide) 및 인듐아연산화물(IZO, indium zinc oxide) 중 적어도 어느 하나의 금속 산화물, 및전도성 고분자 및 탄소나노튜브(CNT, Carbon nanotube) 중 어느 하나인 것을 특징으로 하는 박막 트랜지스터.
- 제 5항에 있어서,상기 게이트 절연막은 실리콘 산화물, 실리콘 질화물, 알루미늄 산화물, 및 탄탈륨 산화물 중 적어도 어느 하나;폴리비닐페놀(Polyvinyl Phenol), 폴리비닐 알콜(Polyvinyl Alcohol), 및 폴리이미드(Polyimide)로 구성된 군으로부터 선택된 적어도 어느 하나; 및이들의 혼합물 중 어느 하나인 것을 특징으로 하는 박막 트랜지스터.
- 제 5항에 있어서,상기 반도체층은,펜타센 (Pentacene) 계열, 폴리싸이오펜 (Polythiophene) 계열, 또는 테트라센 (Tetracene) 계열의 유기 반도체,비정질 실리콘, 다결정 실리콘, 또는 나노결정 실리콘 계열의 실리콘 반도체, 및ZnO, ZTO, ZIO, IZO, 또는 IGZO의 산화물 반도체 중 어느 하나를 포함하는 것을 특징으로 하는 박막 트랜지스터.
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|---|---|---|---|---|
| KR101420768B1 (ko) * | 2012-10-12 | 2014-07-17 | 한국화학연구원 | 광경화 가능한 안트라센 포함 고내열 폴리벤즈옥사졸 화합물, 이를 포함하는 유기절연체 형성용 조성물 및 이를 이용한 박막 트랜지스터 |
Citations (3)
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|---|---|---|---|---|
| KR960011186A (ko) * | 1994-09-29 | 1996-04-20 | 가와모토 노부히코 | 마찰클러치 |
| JP2008166671A (ja) | 2006-12-29 | 2008-07-17 | Au Optronics Corp | 薄膜トランジスターの製造方法 |
| KR100848341B1 (ko) | 2007-06-13 | 2008-07-25 | 삼성에스디아이 주식회사 | 박막트랜지스터, 그의 제조방법, 및 이를 포함하는유기전계발광표시장치 |
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2009
- 2009-05-29 KR KR1020090047557A patent/KR101043953B1/ko active IP Right Grant
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