KR101520217B1 - 액정의 분극현상을 이용한 박막 트랜지스터, 그 제작 및 구동 방법 - Google Patents

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이준형
허영우
김정주
박경우
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경북대학교 산학협력단
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Abstract

본 발명은 액정의 분극 현상을 이용하여 소스-드레인 간 채널 형성을 유도할 수 있는 액정의 분극현상을 이용한 박막 트랜지스터 및 그 제작 및 구동 방법에 관한 것으로, 상기 박막 트랜지스터는, 기판; 상기 기판상에 위치하는 반도체층; 상기 기판상에서 상기 반도체층을 사이에 두고 서로 이격하여 위치하는 소스 전극 및 드레인 전극; 상기 기판상에서 상기 소스 전극 및 상기 드레인 전극과 이격하여 위치하는 게이트 전극; 및 상기 게이트 전극의 적어도 일부 영역과 상기 반도체층의 적어도 일부 영역에 위치하며, 상기 게이트 전극에 인가되는 전압에 의한 분극 현상을 통해 상기 반도체층에 채널 형성을 유도하는 액정층;을 포함할 수 있다.

Description

액정의 분극현상을 이용한 박막 트랜지스터, 그 제작 및 구동 방법{Thin-film transistor using polarization of liquid crystal and method for fabricating and driving the same}
본 발명은 전계효과 트랜지스터(transistor) 구동 기술에 관한 것으로, 더욱 상세하게는, 액정의 분극현상을 이용하여 소스-드레인 간 채널 형성을 유도할 수 있는 박막 트랜지스터, 그 제작 및 구동 방법에 관한 것이다.
일반적으로 바텀 게이트(bottom gate) 전계효과 트랜지스터는 아래로부터 게이트 전극, 절연층, 반도체층(활성층 또는 채널층) 및 소스-드레인 전극이 순차적으로 적층된 구조로 이루어지며, 게이트 전극에 인가된 전압이 절연층을 통하여 반도체층에 전달되고, 게이트 전압에 의해 생성된 전기장으로 반도체층 내부를 통하여 소스-드레인으로 흐르는 전자류를 제어할 수 있다.
또한, 탑 게이트(top gate) 전계효과 트랜지스터는 아래로부터 반도체층, 소스-드레인 전극, 절연층 및 게이트 전극이 순차적으로 적층되어 있으며, 동작특성은 바텀 게이트 트랜지스터와 동일하다.
상술한 바텀 게이트 또는 탑 게이트 전계효과 트랜지스터는 3 ~ 수십 V를 초과하는 동작 전압을 사용하는데, 최근 스마트폰과 같은 휴대용 전자기기가 보편화 됨에 따라 전력 절감화를 위해서 보다 저전압에서의 구동이 요구되며 이러한 요구에 따라 최대 동작 전압을 낮출 필요가 있다.
상술한 요구에 따라 본 발명은, 분극 특성을 지닌 물질인 액정을 이용하여 반도체층에 게이트 전압을 전달함으로써 반도체층에 채널을 유도할 수 있는 액정의 분극현상을 이용한 박막 트랜지스터, 그 제작 및 구동 방법을 제공하는 데 목적이 있다.
상술한 목적을 달성하기 위한 본 발명의 일 실시 형태는, 기판; 상기 기판상에 위치하는 반도체층; 상기 기판상에서 상기 반도체층을 사이에 두고 서로 이격하여 위치하는 소스 전극 및 드레인 전극; 상기 기판상에서 상기 소스 전극 및 상기 드레인 전극과 이격하여 위치하는 게이트 전극; 및 상기 게이트 전극의 적어도 일부 영역과 상기 반도체층의 적어도 일부 영역에 위치하며, 상기 게이트 전극에 인가되는 전압에 의한 분극 현상을 통해 상기 반도체층에 채널 형성을 유도하는 액정층;을 포함하는 액정의 분극현상을 이용한 박막 트랜지스터를 제공할 수 있다.
한편, 상술한 목적을 달성하기 위한 본 발명의 다른 실시 형태는, 기판; 상기 기판상에 서로 이격하여 위치하는 소스 전극, 드레인 전극 및 게이트 전극; 상기 기판상에서 상기 소스 전극 및 상기 드레인 전극에 접촉된 반도체층; 상기 게이트 전극의 적어도 일부 영역과 상기 반도체층의 적어도 일부 영역을 각각 노출시키는 제1 개구홀 및 제2 개구홀; 및 적어도 상기 제1 개구홀 및 제2 개구홀 각각에 채워진 제1 액정층 및 제2 액정층;을 포함하는 액정의 분극현상을 이용한 박막 트랜지스터를 제공할 수 있다.
한편, 상술한 목적을 달성하기 위한 본 발명의 또 다른 실시 형태는, 기판;
상기 기판상에 위치하는 반도체층; 상기 기판상에서 상기 반도체층을 사이에 두고 서로 이격하여 위치하는 소스 전극 및 드레인 전극; 상기 기판 상에서 적어도 상기 반도체층의 일부 영역을 제외한 영역에 위치하는 절연패턴; 상기 절연패턴 상에 위치하는 게이트 전극; 및 상기 게이트 전극의 적어도 일부 영역과 상기 반도체층의 적어도 일부 영역에 위치하며, 상기 게이트 전극에 인가되는 전압에 의한 분극 현상을 통해 상기 반도체층에 채널 형성을 유도하는 액정층;을 포함하는 액정의 분극현상을 이용한 박막 트랜지스터를 제공할 수 있다.
한편, 상술한 목적을 달성하기 위한 본 발명의 또 다른 실시 형태는, 소정 간격 이격 배치된 상부 기판 및 하부 기판과, 상기 상부 기판 및 상기 하부 기판 사이에 채워진 액정층을 포함하는 액정표시장치에 구비되는 박막 트랜지스터에 있어서, 상기 박막 트랜지스터는, 상기 하부 기판의 일측 상에 위치하는 반도체층;
상기 하부 기판의 일측 상에서 상기 반도체층을 사이에 두고 이격하여 위치하는 소스 전극 및 드레인 전극; 및 상기 상부 기판의 일측 상에서 상기 반도체층과 대향하는 영역에 위치하는 게이트 전극;을 포함하는 것을 특징으로 하는 액정의 분극현상을 이용한 박막 트랜지스터를 제공할 수 있다.
한편, 상술한 목적을 달성하기 위한 본 발명의 또 다른 실시 형태는, 기판 상에 반도체층을 형성하는 단계; 상기 기판 상에서 상기 반도체층을 사이에 두고 서로 이격하도록 소스 전극 및 드레인 전극을 형성하는 단계; 상기 기판 상에서 상기 반도체층, 상기 소스 전극 및 상기 드레인 전극과 서로 이격하도록 게이트 전극을 형성하는 단계; 및 상기 반도체층의 적어도 일부 영역과 상기 게이트 전극의 적어도 일부 영역이 액정과 접촉하도록 액정층을 형성하는 단계;를 포함하는 액정의 분극현상을 이용한 박막 트랜지스터의 제작 방법을 제공할 수 있다.
한편, 상술한 목적을 달성하기 위한 본 발명의 또 다른 실시 형태는, 기판 상에 반도체층을 형성하는 단계; 상기 기판 상에서 상기 반도체층을 사이에 두고 서로 이격하도록 소스 전극 및 드레인 전극을 형성하는 단계; 상기 반도체층의 적어도 일부 영역의 표면이 노출되도록 상기 일부 영역을 제외한 영역 상에 절연패턴을 형성하는 단계; 상기 절연패턴 상에 게이트 전극을 형성하는 단계; 및 상기 반도체층의 적어도 일부 영역과 상기 게이트 전극의 적어도 일부 영역이 액정과 접촉하도록 액정층을 형성하는 단계;를 포함하는 액정의 분극현상을 이용한 박막 트랜지스터의 제작 방법을 제공할 수 있다.
한편, 상술한 목적을 달성하기 위한 본 발명의 또 다른 실시 형태는, 소정 간격 이격 배치된 상부 기판 및 하부 기판과, 상기 상부 기판 및 상기 하부 기판 사이에 채워진 액정층을 포함하는 액정표시장치에서 박막 트랜지스터를 제작하는 방법에 있어서, 상기 하부 기판 상에 반도체층을 형성하는 단계; 상기 반도체층을 사이에 두고 서로 이격하도록 소스 전극 및 드레인 전극을 형성하는 단계; 상기 상부 기판 상에서 상기 반도체층과 대향하는 위치에 게이트 전극을 형성하는 단계; 및 상기 반도체층의 적어도 일부 영역과 상기 게이트 전극의 적어도 일부 영역이 접촉하도록 상기 상부 기판과 하부 기판 사이에 액정층을 형성하는 단계;를 포함하는 액정의 분극현상을 이용한 박막 트랜지스터의 제작 방법을 제공할 수 있다.
한편, 상술한 목적을 달성하기 위한 본 발명의 또 다른 실시 형태는, 청구항 1 내지 19 중 어느 한 항에 기재된 박막 트랜지스터를 구동하는 방법에 있어서, 상기 게이트 전극에 전압을 인가하여 발생되는 상기 액정층의 분극 현상을 통해 상기 반도체층에 채널 형성을 유도하는 박막 트랜지스터의 구동 방법을 제공할 수 있다.
본 발명에 따르면, 게이트 전극과 절연층의 조합으로 반도체층 내부에 전자가 흐를 수 있는 채널을 형성함으로써 전계효과 트랜지스터가 on/off 구동되는 기존의 구동 방법과는 달리, 액정을 이용하여 박막 트랜지스터를 on/off 구동시킬 수 있다. 이 경우 반도체층 계면에 형성되는 전기이중층의 두께가 매우 얇아져, 박막 트랜지스터의 구동에 필요한 전압이 낮아짐으로써 박막 트랜지스터의 저전압 구동이 가능한 효과가 있다.
도 1은, 본 발명의 제1 실시 형태에 따른 액정의 분극현상을 이용한 박막 트랜지스터의 구조를 나타낸 도면이다.
도 2는, 본 발명의 제2 실시 형태에 따른 액정의 분극현상을 이용한 박막 트랜지스터의 구조를 나타낸 도면이다.
도 3은, 본 발명의 제3 실시 형태에 따른 액정의 분극현상을 이용한 박막 트랜지스터의 구조를 나타낸 도면이다.
도 4는, 도 1 내지 도 3에 도시된 액정의 분극현상을 이용한 박막 트랜지스터에서 액정층의 분극 현상에 따른 동작 원리를 나타낸 도면이다.
도 5는, 본 발명의 제4 실시 형태에 따른 액정의 분극현상을 이용한 박막 트랜지스터의 구조를 나타낸 도면이다.
도 6은, 본 발명의 일 실시 형태에 따른 액정의 분극현상을 이용한 박막 트랜지스터의 제작 공정을 나타낸 도면이다.
도 7은, 본 발명의 제5 실시 형태에 따른 액정의 분극현상을 이용한 박막 트랜지스터의 구조를 나타낸 도면이다.
도 8은, 비교예로써 Si 기판위에 IGZO를 반도체 층으로 한 바텀게이트 구조를 가진 박막트랜지스터의 게이트 전압-드레인 전류 특성을 나타낸 도면이다.
도 9는, 비교예로써 Si 기판위에 IGZO를 반도체 층으로 한 바텀게이트 구조를 가진 박막트랜지스터의 드레인 전압-드레인 전류 특성을 나타낸 도면이다.
도 10은, 본 발명에 따른 액정의 분극현상을 이용한 박막 트랜지스터(실시예1)의 드레인 전압에 따른 게이트 전압-드레인 전류 간 특성을 나타낸 도면이다.
도 11은, 본 발명에 따른 액정의 분극현상을 이용한 박막 트랜지스터(실시예1)의 게이트 전압에 따른 드레인 전압-드레인 전류 간 특성을 나타낸 도면이다.
도 12는, 본 발명에 따른 액정의 분극현상을 이용한 박막 트랜지스터(실시예2)의 드레인 전압에 따른 게이트 전압-드레인 전류 특성을 나타낸 도면이다.
도 13은, 본 발명에 따른 액정의 분극현상을 이용한 박막 트랜지스터(실시예2)의 게이트 전압에 따른 드레인 전압-드레인 전류 간 특성을 나타낸 도면이다.
도 14는, 본 발명에 따른 액정의 분극현상을 이용한 박막 트랜지스터(실시예2)의 게이트 누설전류 특성을 나타낸 도면이다.
이하, 본 발명의 실시 예에 대해 첨부한 도면을 참고로 하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나, 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시 예에 한정되지 않는다. 또한, 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였다. 그리고, 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 부호를 붙였다. 또한, 본 발명의 요지를 불필요하게 흐릴 수 있는 공지 기능 및 구성에 대한 상세한 설명은 생략한다.
본 발명의 설명에 앞서, 본 발명과 관련된 기술 용어에 대해 설명하도록 한다.
액정(Liquid Crystal)은 액체와 고체의 중간상으로 유동성과 방향성 두 가지 성질을 모두 가지고 있다. 액정 분자는 종류에 따라 차이가 있지만 본 실시예에 사용된 5CB 액정의 경우, 길이가 약 20 nm, 폭이 4~5 nm 정도의 크기를 가지고 있으며, 전기장이나 자기장과 같은 외부장(external field)에 의해 분자의 배열방향이 바뀌는 동역학적인 특성이 있으며, 이러한 특성은 액정표시장치(LCD; Liquid Crystal Display)를 동작시키는 기본 원리가 되고 있다. 전기적으로 절연체이면서 전기쌍극자(electric dipole)를 가지고 있는 액정은 액정에 인가되는 전압이 문턱전압 이상이 되면 배향이 바뀌는 Freedericksz 전이가 발생되며, 외부장의 영향력이 미치는 범위 내에 존재하는 액정은 Freedericksz 전이가 발생할 수 있다. 액정 덩어리에 있는 액정의 한 분자에 전기장을 인가한다고 가정할 경우 순간적으로 분자의 배향 방향을 전환할 수 있으며, 이 경우 배향 방향이 전환된 액정분자는 그 분자 주위의 액정 분자들에게 dipole moment를 유도하여 주위 분자들도 배향 방향을 연쇄적으로 전환할 수 있도록 유도함으로써 결과적으로 전체 액정 덩어리 배향을 야기시킨다.
이러한 액정의 Freedericksz 전이에 따른 분극 특성을 본 발명에서 이용하는 것이며, 이와 관련하여 본 발명에서는 분자 내 전기쌍극자를 가지고 있으면서 인가 전압에 의해 전기쌍극자의 분극 방향을 쉽게 전환하는 하나의 분자를 액정이라고 정의하여 설명하도록 한다.
따라서, 본 발명에서는 상술한 액정의 분극 배향 특성을 이용하여 인가되는 게이트 전압을 반도체층에 전달할 수 있는 구조의 트랜지스터를 제공하고자 한다.
도 1은, 본 발명의 제1 실시 형태에 따른 액정의 분극현상을 이용한 박막 트랜지스터의 구조를 나타낸 도면으로, (a)는 상부평면도, (b)는 X를 따라 절단한 단면도이다.
도 1의 (a) 및 (b)에 도시된 바와 같이, 본 발명에 따른 박막 트랜지스터(1)는, 기판(11)과, 기판(11) 상에 위치하는 반도체층(12)과, 기판(11) 상에서 반도체층(12)을 사이에 두고 서로 이격하여 위치하는 소스 전극(13) 및 드레인 전극(14)과, 기판(11) 상에서 소스 전극(13) 및 드레인 전극(14)과 이격하여 위치하는 게이트 전극(15)과, 게이트 전극(15)의 적어도 일부 영역과 반도체층(12)의 적어도 일부 영역에 접촉하는 액정층(16)을 포함하여 이루어질 수 있다.
기판(11)은, 실리콘, 실리콘 화합물, 유리 및 고분자뿐만 아니라 상부에 소자를 형성할 수 있는 물질이면 모두 가능하며, 특별히 한정되는 것은 아니다.
그리고, 반도체층(12)은, 소스 전극(13) 및 드레인 전극(14) 사이의 기판(11) 표면상에 형성되고, 게이트 전극(15)을 통해 인가되는 전압에 의해 내부에 소스 전극(13)으로부터 드레인 전극(14)으로 전류가 흐를 수 있는 통로 (채널: channel)를 형성한다.
이러한 반도체층(12)을 형성하는 물질은, 원소 주기율표상의 4족 계 원소 (Si, Ge), 3-5족 화합물 반도체, 2-6족 화합물 반도체를 포함하여 산화물계, 황화물계, 질화물계, 붕화물계 뿐만 아니라 그래핀 (graphene), 탄소 나노튜브 (CNT)등 탄소를 기반으로 한 소재 및 전도성 고분자 물질을 포함하여 결정질, 비결정질 소재에 상관없이 전기적으로 전도성 (반도성)을 나타내는 소재 중에서 선택된 어느 하나가 될 수 있다.
그리고, 소스 전극(13) 및 드레인 전극(14)은, 반도체층(12)과 오믹콘택(omic contact)을 위한 금속, 탄소계 전도체, 산화물계 전도체 등을 비롯하여 전도성이 높은 소재이면 어떠한 소재라도 이용될 수 있다.
그리고, 게이트 전극(15)은, 게이트 전압을 액정층(16)에 인가하여 소스 전극(13)과 드레인 전극(14) 사이에 위치한 반도체층(12)의 캐리어(전자 또는 정공) 흐름을 제어하여 채널 형성을 유도할 수 있다.
이러한 게이트 전극(15)은, 금속, 탄소계 전도체, 산화물계 전도체 등을 비롯하여 전도성이 높은 소재이면 어떠한 소재라도 이용될 수 있다.
본 실시형태에서, 소스 전극(13), 드레인 전극(14) 및 게이트 전극(15)은, 기판(11)의 동일 평면 상에 서로 이격하여 위치하며, 소스 전극(13)과 드레인 전극(14)은 게이트 전압 인가시 발생되는 액정층(16)의 분극에 의해 유도되는 반도체층(12) 내부의 채널을 통해 전기적으로 접속된다.
그리고, 액정층(16)은, 반도체층(12)과 게이트 전극(15)에 접촉되도록 형성되며, 소스 전극(13) 및 드레인 전극(14)은 노이즈 및 누설전류 등을 차단하기 위하여 절연층을 더 구비할 수 있다.
이러한 액정층(16)은, 전기장이나 자기장에 의해 분극이 가능한 액정들로 이루어지며, 액정의 분극을 통해 게이트 전극(15)에 인가되는 전압을 반도체층(12)에 전달하는 역할을 한다.
즉, 액정층(16)은, 게이트 전극(15)을 통해 게이트 전압이 인가될 경우, 각 액정이 연쇄적으로 분극되어 반도체층(12) 표면과 접하는 액정의 말단에 존재하는 양(+) 또는 음(-) 전하가 반도체층(12)에 전기장을 형성하여 반도체층(12) 내부에 채널을 형성할 수 있다.
이러한 액정층(16)에 사용된 액정 물질은, thermotropic (Nematic, Smectic, Chiral 상), lyotropic, metallotropic 상 등이 될 수 있으며, 목적에 따라 새로이 합성 (제조)한 액정 물질이 될 수도 있다. 따라서 사용 가능한 액정 물질은 종류 및 상 (phase)에 상관없이 분극특성을 가진 액정분자라면 모두 사용될 수 있어 어느 특정한 종류에 한정되는 것은 아니다.
이와 같이 본 발명에 따른 박막 트랜지스터 구조는, 종래 바텀 게이트 또는 탑 게이트 구조의 트랜지스터와 달리, 반도체층에 게이트 전압을 전달하는 절연층이 필요 없으며, 액정층에 포함된 액정들의 분극에 의해 게이트 전압이 반도체층으로 전달된다.
도 2는, 본 발명의 제2 실시 형태에 따른 박막 트랜지스터의 구조를 나타낸 도면으로, (a)는 상부평면도, (b)는 X를 따라 절단한 단면도이다. 여기서, 도 2에 도시된 박막 트랜지스터는 적어도 소스 전극 및 드레인 전극을 덮는 절연패턴을 더 구비한 구조로써, 소스 전극과 드레인 전극 사이의 전계가 액정층에 미치는 효과를 최소화하기 위하여 개량된 형태이며 다른 기술적 특징들은 도 1에서 설명된 것과 동일하므로 중복된 설명은 생략하도록 한다.
도 2의 (a) 및 (b)에 도시된 바와 같이, 본 실시형태에서 박막 트랜지스터(2)는, 도 1과 유사하게, 기판(21)과, 기판(21) 상에 위치하는 반도체층(22)과, 기판(21) 상에서 반도체층(22)을 사이에 두고 서로 이격하여 위치하는 소스 전극(23) 및 드레인 전극(24)과, 기판(21) 상에서 소스 전극(23) 및 드레인 전극(24)과 이격하여 위치하는 게이트 전극(25)과, 게이트 전극(25)의 적어도 일부 영역과 반도체층(22)의 적어도 일부 영역에 접촉하는 액정층(26)과, 소스 전극(23)을 덮는 제1 절연패턴(27)과 드레인 전극(24)을 덮는 제2 절연패턴(28)을 포함하여 이루어질 수 있다.
본 실시형태에서, 제1 및 제2 절연패턴(27, 28)에 의해 소스 전극(23) 및 드레인 전극(24)은 노이즈 및 누설전류 등을 차단할 수 있다.
또한, 제1 및 제2 절연패턴(27, 28) 사이로 반도체층(22)을 노출시키도록 형성될 수 있다. 이때, 제1 및 제2 절연패턴(27, 28) 사이에는 적어도 반도체층(22)의 일부 영역이 노출되어야 하며, 이를 통해 액정층(26)이 반도체층(22)과 접촉되며 인가되는 게이트 전압을 반도체층(22)으로 전달할 수 있다.
또한, 제1 및 제2 절연패턴(27, 28)은, 적어도 소스 전극(23)과 드레인 전극(24)을 덮도록 형성되는데 반도체층(22)의 적어도 일부 영역과 게이트 전극(25)을 제외한 다른 영역으로 더 연장되어 형성될 수 있다.
이러한 제1 및 제2 절연패턴(27, 28)은, 산화실리콘(SiO2 등의 SiOx), 산화알루미늄(Al2O3 등의 AlxOy), HfO2 등 산화물뿐만 아니라 질화실리콘(SiNx) 등의 질화물, 고분자 소재 등 전기적 절연성을 갖는 물질 중 어느 하나로 이루어진 절연막으로 형성될 수 있다.
도 3은, 본 발명의 제3 실시 형태에 따른 박막 트랜지스터의 구조를 나타낸 도면으로, (a)는 상부평면도, (b)는 X를 따라 절단한 단면도이다. 여기서, 도 3에 도시된 박막 트랜지스터는 적어도 반도체층의 일부 영역과, 게이트 전극의 일부 영역을 제외한 영역을 절연패턴으로 덮는 구조로써, 노이즈 및 누설전류 등을 원천적으로 차단할 수 있도록 개량된 형태이며 다른 기술적 특징들은 도 1에서 설명된 것과 동일하므로 중복된 설명은 생략하도록 한다.
도 3의 (a) 및 (b)에 도시된 바와 같이, 본 실시형태에서 박막 트랜지스터(3)는, 도 1과 유사하게, 기판(31)과, 기판(31) 상에 위치하는 반도체층(32)과, 기판(31) 상에서 반도체층(32)을 사이에 두고 서로 이격하여 위치하는 소스 전극(33) 및 드레인 전극(34)과, 기판(31) 상에서 소스 전극(33) 및 드레인 전극(34)과 이격하여 위치하는 게이트 전극(35)과, 게이트 전극(35)의 적어도 일부 영역과 반도체층(32)의 적어도 일부 영역에 접촉하는 액정층(36)과, 게이트 전극(35)의 적어도 일부 영역(38)과 반도체층(32)의 적어도 일부 영역(39)을 제외한 영역을 덮는 절연패턴(37)을 포함하여 이루어질 수 있다.
본 실시형태에서, 절연패턴(37)은, 반도체층(32)의 적어도 일부 영역(39)과 게이트 전극(35)의 적어도 일부 영역(38)을 노출시키고, 노출된 영역(38, 39)을 제외한 영역들을 덮도록 형성될 수 있다. 이러한 구조를 통해 반도체층(32)의 노출된 영역(39)과 게이트 전극(35)의 노출된 영역(38)에 액정층(36)이 접촉될 수 있고, 이를 통해 게이트 전극(35)에 인가되는 전압을 반도체층(32)으로 전달할 수 있다.
다시 말해, 절연패턴(37)은, 반도체층(32)의 적어도 일부 영역(39)을 노출하는 제1 개구홀과, 게이트 전극(35)의 적어도 일부 영역(38)을 노출하는 제2 개구홀을 구비하며, 제1 개구홀과 제2 개구홀은 액정층(36)에 의해 채워진다.
제1 개구홀에 채워진 제1 액정영역과 제2 개구홀에 채워진 제2 액정영역은 서로 접촉되며, 제1 액정영역과 제2 액정영역 사이에 절연패턴(37)이 개재된다.
한편, 도 1 내지 도 3에 도시된 박막 트랜지스터는, 기판 상에 반도체층이 형성되는 것으로 설명하였으나, 이에 한정되는 것은 아니며, 기판의 종류에 따라 기판 상에 위치하는 절연층을 더 포함할 수 있다.
도 4는, 도 1 내지 도 3에 도시된 박막 트랜지스터에서 액정층에 포함된 액정들의 분극 현상을 이용한 구동 원리를 나타낸 도면으로, (a)는 게이트 전압이 인가되기 전, (b)는 게이트 전압이 인가된 상태의 박막 트랜지스터이다.
도 4의 (a) 및 (b)에 도시된 바와 같이, 본 실시형태에서 박막 트랜지스터(4)의 게이트 전극에 전압(VG)이 인가되면, 액정층(46)은 게이트 전극(45)에 인가된 전압에 의해서 배향 특성을 띠게 되는데, 이에 따라 게이트 전극(45) 표면상에 쌍극자 모멘트를 갖는 분자(이하, 액정이라 함)가 분극 되고 분극된 액정의 쌍극자 모멘트에 의해 다른 액정에 영향을 주어 유도 쌍극자를 만들게 됨으로써 반도체층(42)의 표면까지 분극된 액정들이 연결될 수 있다.
본 실시형태에서는 전극이 수평 방향(horizontal)이기 때문에 Freedriczs 전이가 도 4의 (b)와 같이 벤드(bend)형으로 이루어진다.
결과적으로 게이트 전극(45)에 (+) 전압을 인가할 경우 전기장에 의해 배향, 정렬된 액정은 반도체층(42) 말단 표면에 (+) 전위를 전달하여 반도체층 내부의 전자를 표면 쪽으로 당기면서 채널을 형성시킨다.
다시 말해, 본 발명의 구동원리는 게이트 전극(45)에 전압이 인가되면 전압의 전기장에 의해 액정이 반도체층(42) 표면 위까지 배향하게 되고, 반도체층(42) 표면위에 존재하는 액정의 말단에 존재하는 net charge가 반도체층(42)에 존재하는 캐리어(carrier)를 반도체층(42) 표면으로 끌어당겨 채널을 형성함으로써 트랜지스터를 작동시키는 것이다. 이때 액정 말단에 존재하는 net charge (+ 혹은 -)의 종류와 반도체층(42)을 이루는 소재의 종류 (n-type 또는 p-type 반도체)에 따라 반도체 층 내부에 존재하는 전자 또는 정공을 끌어당기거나 밀어내어 채널을 형성함으로써 결국 액정은 게이트에 인가된 전위를 반도체층(42)에 전달하는 역할을 하게 된다.
도 5는 본 발명의 제4 실시 형태에 따른 박막 트랜지스터의 구조를 나타낸 도면이다. 여기서, 도 5에 도시된 박막 트랜지스터는, 도 2에 도시된 박막 트랜지스터와 비교하여 게이트 전극이 절연패턴 상에 형성된 구조로써 다른 기술적 특징들은 도 2에 설명된 것과 동일하므로 중복된 설명은 생략하도록 한다.
도 5에 도시된 바와 같이, 본 실시형태에서 박막 트랜지스터(5)는 도 2와 유사하게, 기판(51)과, 기판(51) 상에 위치하는 반도체층(52)과, 기판(51) 상에서 반도체층(52)을 사이에 두고 서로 이격하여 위치하는 소스 전극(53) 및 드레인 전극(54)과, 소스 전극(53)을 덮는 제1 절연패턴(55)과 드레인 전극(54)을 덮는 제2 절연패턴(56)과, 제1 절연패턴(55) 또는 제2 절연패턴(56) 상에 위치하는 게이트 전극(57)과, 게이트 전극(57)의 적어도 일부 영역과 반도체층(52)의 적어도 일부 영역에 접촉하는 액정층(58)을 포함하여 이루어질 수 있다.
게이트 전극(57)은, 제1 및 제2 절연패턴(55, 56) 중 어느 하나에 형성될 수 있으나, 이러한 구조로 한정되는 것은 아니며 게이트 전극(57)이 반도체층(52), 소스 전극(53) 및 드레인 전극(54) 각각과 연결되지 않고 이격 되도록 형성되고, 게이트 전극(57)과 반도체층(52)이 액정층(58)에 의해 연결되는 구조이면 어떠한 구조라도 이용될 수 있다.
그리고, 본 발명의 제4 실시 형태에 따른 박막 트랜지스터의 구동 원리는 도 4에서 설명한 것과 동일하므로, 그 설명을 생략하도록 한다.
도 6은, 본 발명의 일 실시 형태에 따른 액정의 분극현상을 이용한 박막 트랜지스터의 제작 공정을 나타낸 도면으로, 도 3에 도시된 제3 실시 형태에 따른 박막 트랜지스터를 예를 들어 제작 공정을 설명하도록 한다.
도 6의 (a) 및 (b)를 참조하면, 기판(61) 상에 반도체층(62a)을 형성한 후, 포토레지스트(Photoresist, PR)(PR-1)를 반도체층(62a) 상에 도포한 후 반도체층(62)을 형성하기 위한 패턴을 형성한다. 이때, 반도체층(62a)은 선택적 에피택셜 성장 방법, RF 마그네트론 스퍼터링(magnetron supttering) 방법, DC 스퍼터링 방법, 화학적 증착방법(Chemical Vapor Deposition) 등을 이용하여 형성될 수 있다.
이어서, 도 5의 (c)를 참조하면, 형성된 패턴(PR-1)을 이용해 반도체층(62)을 형성한다. 이때, 반도체층(62)의 패턴은 습식식각, 건식식각, 이온밀링(Ion-milling) 방법, 또는 리프트 오프(Lift-off) 방법 등으로 형성될 수 있다.
그런 다음, 도 5의 (d) 및 (e)를 참조하면, 반도체층(62)이 형성된 구조물 상에 포토레지스트를 도포한 후 소스 전극, 드레인 전극 및 게이트 전극을 형성하기 위한 패턴(PR-2)을 형성하고, 형성된 패턴(PR-2)을 이용해 소스 전극(63), 드레인 전극(64) 및 게이트 전극(65)을 각각 형성한다. 이때, 소스 전극(63), 드레인 전극(64) 및 게이트 전극(65)은 반도체층(62)의 형성 방법과 동일하게 다양한 증착 방법을 이용하여 형성될 수 있으며, 기판(61)의 동일 평면상에 형성하기 때문에 전극을 동일 물질로 형성할 경우는 한 번의 패터닝 공정과 증착 공정을 통해 형성할 수 있다. 뿐만 아니라, 각 전극을 별도의 패터닝 공정 및 증착 공정을 통해 형성할 수도 있다.
이어서, 도 5의 (f) 및 (g)를 참조하면, 소스 전극, 드레인 전극 및 게이트 전극이 형성된 구조물 상에 포토레지스트(PR)를 도포한 후 반도체층(62)의 적어도 일부 영역과 게이트 전극(65)의 적어도 일부 영역을 노출하는 절연패턴(67)을 형성시키기 위한 패턴(PR-3)을 마스크(M)를 이용해 형성한다.
그런 다음, 도 5의 (h)를 참조하면, 절연패턴(67)이 형성된 구조물 상에 액정을 도포하여 액정층(66)을 형성한다.
한편, 본 제작 공정에서, 제1 실시 형태의 경우에는 (a) 내지 (e) 공정과 (h) 공정에 의해 제작될 수 있으며, 제2 실시 형태의 경우에는 (a) 내지 (e) 공정과 소스 전극 및 드레인 전극만 덮는 절연패턴을 형성하는 공정과 (h) 공정에 의해 제작될 수 있다.
도 7은, 본 발명의 제4 실시 형태에 따른 액정의 분극현상을 이용한 박막 트랜지스터를 나타낸 도면이다. 본 제4 실시 형태에 따른 박막 트랜지스터는 반도체층, 소스 전극 및 드레인 전극이 형성된 구조로써, 액정표시장치(LCD; Liquid Crystal Display)에 실제 적용하도록 개량된 형태이며 다른 기술적 특징들은 도 1에서 설명된 것과 동일하므로 중복된 설명은 생략하도록 한다. 또한, 일반적으로 액정표시장치(LCD)는 상부 공통전극과 하부전극 사이에 액정을 두고 이들 전극 간의 전계에 의하여 액정이 분극 되고 이에 따라 픽셀의 R, G, B 셀을 작동시킨다. 따라서, 액정표시장치(LCD)의 일반적인 구조에 대한 구체적인 설명은 생략하고 본 발명과 관련된 구조에 대해서만 언급하도록 한다.
도 7에 도시된 바와 같이, 본 발명에 따른 박막 트랜지스터는, 하부 유리기판(81)의 일측 표면상에 위치하는 반도체층(72)과, 반도체층(72)을 사이에 두고 서로 이격하여 위치하는 소스 전극(73) 및 드레인 전극(74)과, 상부 유리기판(83)의 일측에 위치하는 게이트 전극(75)으로 이루어진다. 이때, 게이트 전극(75)은 반도체층(72)과 대향하는 위치의 상부 유리기판(83) 상에 형성될 수 있다.
또한, 본 박막 트랜지스터는, 도시하지는 않았지만, 소스 전극(73)을 덮는 제1 절연패턴과 드레인 전극(74)을 덮는 제2 절연패턴을 더 포함할 수 있다. 또한, 제1 및 제2 절연패턴 사이로 반도체층(72)의 적어도 일부 영역이 노출되어야 하며, 이를 통해 액정층(86)의 제1 영역의 액정(76)이 반도체층(72)과 접촉되어 게이트 전극(75)에 인가되는 전압을 반도체층(72)으로 전달할 수 있다.
그리고, 액정표시장치(LCD)는 하부 유리기판(81)의 일면 상에 형성된 하부전극(82)과, 상부 유리기판(83)의 일면 상에 형성된 컬러필터(87) 및 상부 공통전극(84)으로 구성될 수 있으며, 하부전극(82)과 상부 공통전극(84) 사이에는 액정(85)으로 채워진 액정층(86)을 구비한 구조일 수 있다. 여기서, 하부전극(82) 및 상부 공통전극(84) 상에는 배향막(88, 89)이 각각 형성될 수 있다. 또한, 하부전극(82) 및 상부 공통전극(84)는 투명전극일 수 있다.
이러한 액정표시장치(LCD)는 도시하지는 않았지만, 상, 하부 유리기판(83, 81)의 각 타면 상에 형성된 편광판을 더 구비할 수 있다. 또한, 하부 유리기판(81)의 타면 측에 백라이트유닛(Back Light Unit: BLU)이 구비될 수 있다.
그리고, 액정표시장치의 액정층(86)은, 본 발명에 따른 박막 트랜지스터와 관련된 제1 영역과, R, G, B 셀 작동과 관련된 제2 영역으로 이루어지며 이들 영역은 액정의 역할에 따라 나뉘어지는 것일 뿐이며, 어떠한 격벽 등을 이용하여 공간적으로 나뉘어지는 것은 아니어서 이들 영역은 모두 같은 종류의 액정으로 채워져 있다.
다시 말해, 액정층(86)의 제1 영역의 경우, 게이트 전극(75)에 인가되는 전압에 의해 분극 되고, 인가된 게이트 전압을 하부 유리기판(81)에 위치하는 반도체층(72)에 전달함으로써 반도체층(72)의 채널 형성을 유도할 수 있다.
그리고, 액정층(86)의 제2 영역의 경우, 상부, 하부에 존재하는 배향막(88, 89)과 하부전극(82)과 상부 공통전극(84)에 인가되는 전압에 의해 분극 되어 R, G, B 셀의 작동에 따라 색을 조절할 수 있다.
이와 같이, 본 발명에 따른 박막 트랜지스터와 액정표시장치에 이용되는 액정을 하이브리드화하여 구동이 가능한 박막 트랜지스터를 제작할 수 있다.
다음으로, 본 발명에 따라 제작되는 액정의 분극현상을 이용한 박막 트랜지스터(실시예)와 종래의 바텀 게이트 구조의 트랜지스터(비교예)에 대한 전류-전압 특성을 비교하여 설명하도록 한다.
(실시예1)
본 발명에서는, 기판 상에 IGO(In2O3:Ga2O3=90:10 mol%)를 RF-magnetron Sputtering 방법을 이용하여 상온에서 박막을 제조하였다. 이때, RF power는 150W이고, working pressure는 10 mtorr, 반응가스는 Ar(99.99%), O2(99.99%)이며 산소분압은 5%로 하였다. 소자의 기판으로는 SiO2가 열성장(thermal growth)법으로 130 ~ 140 nm 형성된 p-type Si-wafer를 사용하였다. 기판은 트리클로로에틸렌(trichloroethylene), 아세톤(acetone), 알콜(alcohol) 순으로 5분간 초음파 세척하여 사용하였다. IGO는 30 nm 증착하여 리소그라피(lithography) 공정을 거쳐 HCL 용액(HCL:DI=1:1)으로 에칭(etching)하였다. 에칭한 박막은 공기 중에서 300℃로 1시간 동안 열처리하였다. 이때, 채널의 넓이(W) 및 길이(L)는 각각 150㎛, 50㎛로 넓이 및 길이의 비(W/L)는 3으로 하였다. 소스 전극 및 드레인 전극으로 ITO(In2O3:SnO2=90:10 wt%)를 스퍼터링(sputtering)하여 150 nm 증착하였으며 리프트-오프(lift-off) 공정을 거쳐 패터닝하였다. 그런 다음, 액정을 소자 위에 도포하였을 때 소스 전극 및 드레인 전극에 대한 접촉을 제어하기 위해 스핀 코팅(spin coating)법을 이용하여 포토레지스트를 1 ~ 1.5 ㎛ 도포한 다음 패터닝한 후 액정을 도포하였다. 여기서, 사용한 액정은 네마틱 액정으로 알려져 있는 5CB(4-Cyano-4'pentylbiphenyl, Sigma Aldrich)이다.
(실시예2)
본 발명에서는, 소자의 기판으로 일반적인 유리를 사용한 것을 제외하고 실시예1과 동일한 공정 및 조건으로 박막 트랜지스터를 제작하였다.
(비교예)
p-type Si-wafer를 기판으로 하여 IGZO(In2O3:Ga2O3:ZnO=1:1:0.5 mol%)를 반도체 층으로 하는 바텀게이트 구조의 상업적으로 응용 가능한 박막 트랜지스터를 제작하였다.
도 8은, 비교예의 박막 트랜지스터 소자에 드레인 전압(VD)을 15V 인가한 경우 게이트 전압에 따른 소스-드레인 간 전류 특성을 나타낸 도면이다. 도 8에 도시된 바와 같이, 비교예의 경우 게이트 전압이 약 20V인 경우 약 107 정도의 On/Off ratio를 나타내었다.
도 9는, 비교예의 박막 트랜지스터 소자의 게이트 전압에 따른 드레인 전류-드레인 전압 간 특성을 나타낸 도면이다. 도 9에 도시된 바와 같이, 상온에서 게이트 전극에 인가된 전압(VG)을 0 V, 2 V, 4 V, 6 V, 8 V, 10 V로 각각 다르게 인가하였을 때 드레인의 전류-전압(ID-VD) 특성을 나타낸 그래프이다.
도 10은, 본 발명에 따른 박막 트랜지스터(실시예1)의 게이트 전압에 따른 소스-드레인 간 전류 특성을 나타낸 도면이다.
도 10에 도시된 바와 같이, 상온에서 드레인 전압(VD)을 0.5V 및 15 V로 각각 인가하였을 때, 모두 약 106 이상의 on/off ratio를 나타내었다. 0.5V의 드레인 전압에서도 박막트랜지스터(실시예1)는 훌륭한 동작 특성을 나타내었다. 도 8의 비교예의 경우 VD=15V, VG=5V인 경우 약 104 정도의 on/off ratio를 나타내었으나, 도 10의 경우 VD=0.5V, VG=5V인 경우 약 105 정도의 on/off ratio를 나타내어 비교예 보다 더 낮은 드레인 및 게이트 전압에서 더 높은 드레인 전류값을 나타내었다. 도 8의 비교예와 같은 조건인 VD=15V, VG=5V를 인가한 경우 106 정도의 on/off ratio를 나타내어 비교예보다 약 100배 정도 높은 on/off ratio를 나타내었다.
도 11은, 본 발명에 따른 박막 트랜지스터(실시예1)의 게이트 전압에 따른 드레인 전류-드레인 전압 간 특성을 나타낸 도면으로, 상온에서 게이트 전극에 인가된 전압(VG)을 2 V, 4 V, 6 V, 8 V, 10 V로 각각 다르게 인가하였을 때 드레인의 전류-전압(ID-VD) 특성을 나타낸 그래프이다.
도 11을 참조하면, 본 발명에 따른 박막 트랜지스터(실시예1)는 n-type FET의 구동 특성을 잘 나타내고 있으며 게이트 전압(VG)이 증가함에 따라 드레인 전류가 증가하는 특성을 나타내고 있으며, 드레인 전류는 도 9의 도시된 비교예의 전류값에 비하여 약 10배 정도 증가한 값을 보였다.
도 12는, 본 발명에 따른 박막 트랜지스터(실시예2)의 게이트 전압에 따른 소스-드레인 간 전류 특성을 나타낸 도면으로, 상온에서 드레인 전압(VD)을 0.5V 및 15 V로 인가하였다. 도 12에 도시된 바와 같이, 모두 약 106 이상의 on/off ratio를 나타내었다. 0.5 V의 드레인 전압에서도 박막 트랜지스터(실시예2)는 훌륭한 동작 특성을 나타내었다. 도 12의 경우 VD=0.5V, VG=5V인 경우 약 106 정도의 on/off ratio를 나타내어 도 8의 비교예 보다 더 낮은 드레인 및 게이트 전압에서 더 높은 드레인 전류값을 나타내었다.
도 13은, 본 발명에 따른 박막 트랜지스터(실시예2)의 게이트 전압에 따른 드레인 전류-드레인 전압 간 특성을 나타낸 도면으로, 상온에서 게이트 전극에 인가된 전압(VG)을 2 V, 4 V, 6 V, 8 V, 10 V로 각각 다르게 인가하였을 때 드레인의 전류-전압(ID-VD) 특성을 나타낸 그래프이다.
도 13을 참조하면, 본 실시예에 따른 박막 트랜지스터(실시예2)는 n-type FET의 구동 특성을 잘 나타내고 있으며 게이트 전압(VG)이 증가함에 따라 드레인 전류는 증가하는 특성을 나타내고 있으며, 드레인 전류는 도 9에 도시된 비교예의 전류값에 비하여 약 10배 이상 증가한 값을 보였다.
즉, 도 10 내지 도 13에 따르면, 본 발명에 따라 Si-wafer를 기판으로 한 실시예1의 박막 트랜지스터 및 유리를 기판으로 한 실시예2의 박막 트랜지스터는, 비교예와 같은 바텀 게이트 구조의 트랜지스터 못지않은 소스-드레인 전류 특성 및 매우 우수한 스위칭 특성을 나타냄을 알 수 있다.
도 14는, 본 발명에 따른 박막 트랜지스터(실시예2)의 게이트 전압 및 드레인 전압에 따른 게이트 누설 전류 특성을 나타낸 도면이다.
도 14를 참조하면, 게이트 전압을 증가하여도 누설 전류가 ~ 10-9 이하로 매우 낮게 나타난 것을 확인할 수 있었다.
이제까지 본 발명에 대하여 그 바람직한 실시예들을 중심으로 살펴보았다. 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 변형된 형태로 구현될 수 있음을 이해할 수 있을 것이다. 그러므로 개시된 실시 예들을 한정적인 관점이 아니라 설명적인 관점에서 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함된 것으로 해석되어야 한다.
11, 21, 31, 41, 51, 61. 기판 12, 22, 32, 42, 52, 62, 72. 반도체층
13, 23, 33, 43, 53, 63, 73. 소스전극 14, 24, 34, 44, 54, 64, 74. 드레인전극
15, 25, 35, 45, 57, 65, 75. 게이트전극
16, 26, 36, 46, 58, 66, 76. 액정층 27, 55. 제1 절연패턴
28, 56. 제2 절연패턴 37, 47, 67. 절연패턴
81. 하부 유리 기판 82. 하부전극
83. 상부 유리 기판 84. 상부 공통전극
85. 액정 86. 액정층
87. 컬러필터 88, 89. 배향막

Claims (32)

  1. 기판;
    상기 기판상에 위치하는 반도체층;
    상기 기판상에서 상기 반도체층을 사이에 두고 서로 이격하여 위치하는 소스 전극 및 드레인 전극;
    상기 기판상에서 상기 소스 전극 및 상기 드레인 전극과 이격하여 위치하는 게이트 전극; 및
    상기 게이트 전극의 적어도 일부 영역과 상기 반도체층의 적어도 일부 영역에 위치하며, 상기 게이트 전극에 인가되는 전압에 의한 분극 현상을 통해 상기 반도체층에 채널 형성을 유도하는 액정층;을 포함하는 액정의 분극현상을 이용한 박막 트랜지스터.
  2. 청구항 1에 있어서,
    상기 반도체층과, 상기 소스 전극 및 상기 드레인 전극 각각은 오믹 콘택(omic contact)을 이루는 것을 특징으로 하는 액정의 분극현상을 이용한 박막 트랜지스터.
  3. 청구항 1에 있어서,
    적어도 상기 소스 전극 및 상기 드레인 전극을 덮는 절연패턴;을 더 포함하는 것을 특징으로 하는 액정의 분극현상을 이용한 박막 트랜지스터.
  4. 청구항 3에 있어서,
    상기 절연패턴은, 상기 반도체층의 일부 영역이 노출된 제1 개구홀과, 상기 게이트 전극의 일부 영역이 노출된 제2 개구홀을 가지며, 상기 제1 개구홀과 상기 제2 개구홀에 의해 노출된 영역을 제외한 영역에 형성되는 것을 특징으로 하는 액정의 분극현상을 이용한 박막 트랜지스터.
  5. 청구항 1에 있어서,
    상기 기판과 상기 소스 전극, 드레인 전극, 게이트 전극 및 반도체층 사이에 개재된 절연층;을 더 포함하는 것을 특징으로 하는 액정의 분극현상을 이용한 박막 트랜지스터.
  6. 청구항 1에 있어서,
    상기 기판은 실리콘, 실리콘 화합물, 금속, 금속 화합물, 유리, 고분자 화합물 및 고분자 필름 중 하나로 이루어진 것을 특징으로 하는 액정의 분극현상을 이용한 박막 트랜지스터.
  7. 기판;
    상기 기판상에 서로 이격하여 위치하는 소스 전극, 드레인 전극 및 게이트 전극;
    상기 기판상에서 상기 소스 전극 및 상기 드레인 전극에 접촉된 반도체층;
    상기 게이트 전극의 적어도 일부 영역과 상기 반도체층의 적어도 일부 영역을 각각 노출시키는 제1 개구홀 및 제2 개구홀; 및
    적어도 상기 제1 개구홀 및 제2 개구홀 각각에 채워진 제1 액정층 및 제2 액정층;을 포함하는 액정의 분극현상을 이용한 박막 트랜지스터.
  8. 청구항 7에 있어서,
    상기 제1 액정층 및 제2 액정층은 서로 접촉하는 것을 특징으로 하는 액정의 분극현상을 이용한 박막 트랜지스터.
  9. 청구항 7에 있어서,
    상기 박막 트랜지스터는, 상기 제1 개구홀 및 제2 개구홀을 적어도 제외한 영역에 형성된 절연패턴;을 더 포함하는 것을 특징으로 하는 액정의 분극현상을 이용한 박막 트랜지스터.
  10. 청구항 9에 있어서,
    상기 제1 액정층 및 제2 액정층 사이에 상기 절연패턴이 개재되는 것을 특징으로 하는 액정의 분극현상을 이용한 박막 트랜지스터.
  11. 청구항 7에 있어서,
    상기 소스 전극, 상기 드레인 전극 및 상기 게이트 전극은 상기 기판의 동일 평면 상에 위치하는 것을 특징으로 하는 액정의 분극현상을 이용한 박막 트랜지스터.
  12. 청구항 7에 있어서,
    상기 게이트 전극 및 상기 반도체층은 상기 기판의 동일 평면 상에 위치하는 것을 특징으로 하는 액정의 분극현상을 이용한 박막 트랜지스터.
  13. 기판;
    상기 기판상에 위치하는 반도체층;
    상기 기판상에서 상기 반도체층을 사이에 두고 서로 이격하여 위치하는 소스 전극 및 드레인 전극;
    상기 기판 상에서 적어도 상기 반도체층의 일부 영역을 제외한 영역에 위치하는 절연패턴;
    상기 절연패턴 상에 위치하는 게이트 전극; 및
    상기 게이트 전극의 적어도 일부 영역과 상기 반도체층의 적어도 일부 영역에 위치하며, 상기 게이트 전극에 인가되는 전압에 의한 분극 현상을 통해 상기 반도체층에 채널 형성을 유도하는 액정층;을 포함하는 액정의 분극현상을 이용한 박막 트랜지스터.
  14. 청구항 13에 있어서,
    상기 절연패턴은, 상기 소스 전극을 덮는 제1 절연 패턴과, 상기 드레인 전극을 덮는 제2 절연패턴을 포함하는 것을 특징으로 하는 액정의 분극현상을 이용한 박막 트랜지스터.
  15. 청구항 14에 있어서,
    상기 게이트 전극은 상기 제1 절연패턴 또는 제2 절연 패턴 상에 위치하는 것을 특징으로 하는 액정의 분극현상을 이용한 박막 트랜지스터.
  16. 소정 간격 이격 배치된 상부 기판 및 하부 기판과, 상기 상부 기판 및 상기 하부 기판 사이에 채워진 액정층을 포함하는 액정표시장치에 구비되는 박막 트랜지스터에 있어서,
    상기 박막 트랜지스터는, 상기 하부 기판의 일측 상에 위치하는 반도체층;
    상기 하부 기판의 일측 상에서 상기 반도체층을 사이에 두고 이격하여 위치하는 소스 전극 및 드레인 전극; 및
    상기 상부 기판의 일측 상에서 상기 반도체층과 대향하는 영역에 위치하는 게이트 전극;을 포함하는 것을 특징으로 하는 액정의 분극현상을 이용한 박막 트랜지스터.
  17. 청구항 16에 있어서,
    상기 액정층은, 상기 반도체층과 상기 게이트 전극과 접촉하여 트랜지스터의 작동과 관련된 제1 영역과, R, G, B 셀 작동과 관련된 제2 영역으로 이루어지는 것을 특징으로 하는 액정의 분극현상을 이용한 박막 트랜지스터.
  18. 청구항 17에 있어서,
    상기 반도체층이 적어도 노출되도록 상기 소스 전극 및 상기 드레인 전극을 덮는 절연패턴;을 더 포함하는 액정의 분극현상을 이용한 박막 트랜지스터.
  19. 청구항 16항에 있어서,
    상기 상부 기판 및 하부 기판은, 유리인 것을 특징으로 하는 액정의 분극현상을 이용한 박막 트랜지스터.
  20. 기판 상에 반도체층을 형성하는 단계;
    상기 기판 상에서 상기 반도체층을 사이에 두고 서로 이격하도록 소스 전극 및 드레인 전극을 형성하는 단계;
    상기 기판 상에서 상기 반도체층, 상기 소스 전극 및 상기 드레인 전극과 서로 이격하도록 게이트 전극을 형성하는 단계; 및
    상기 반도체층의 적어도 일부 영역과 상기 게이트 전극의 적어도 일부 영역이 액정과 접촉하도록 액정층을 형성하는 단계;를 포함하는 액정의 분극현상을 이용한 박막 트랜지스터의 제작 방법.
  21. 청구항 20에 있어서,
    상기 소스 전극 및 드레인 전극 형성 단계와, 상기 게이트 전극 형성 단계는 한 번의 공정을 통해 이루어지는 것을 특징으로 하는 액정의 분극현상을 이용한 박막 트랜지스터의 제작 방법.
  22. 청구항 21에 있어서,
    상기 소스 전극, 상기 드레인 전극 및 상기 게이트 전극은 상기 기판의 동일 평면 상에 형성되는 것을 특징으로 하는 액정의 분극현상을 이용한 박막 트랜지스터의 제작 방법.
  23. 청구항 20에 있어서,
    상기 액정층을 형성하는 단계는, 적어도 상기 소스 전극 및 상기 드레인 전극을 덮도록 절연패턴을 형성하는 단계;를 더 포함하는 것을 특징으로 하는 액정의 분극현상을 이용한 박막 트랜지스터의 제작 방법.
  24. 청구항 23에 있어서,
    상기 액정층을 형성하는 단계는, 상기 반도체층의 적어도 일부 영역과 상기 게이트 전극의 적어도 일부 영역이 노출되도록 절연패턴을 형성하는 단계;를 더 포함하는 것을 특징으로 하는 액정의 분극현상을 이용한 박막 트랜지스터의 제작 방법.
  25. 청구항 20에 있어서,
    상기 게이트 전극 및 상기 반도체층은 상기 기판의 동일 평면 상에 형성되는 것을 특징으로 하는 액정의 분극현상을 이용한 박막 트랜지스터의 제작 방법.
  26. 기판 상에 반도체층을 형성하는 단계;
    상기 기판 상에서 상기 반도체층을 사이에 두고 서로 이격하도록 소스 전극 및 드레인 전극을 형성하는 단계;
    상기 반도체층의 적어도 일부 영역의 표면이 노출되도록 상기 일부 영역을 제외한 영역 상에 절연패턴을 형성하는 단계;
    상기 절연패턴 상에 게이트 전극을 형성하는 단계; 및
    상기 반도체층의 적어도 일부 영역과 상기 게이트 전극의 적어도 일부 영역이 액정과 접촉하도록 액정층을 형성하는 단계;를 포함하는 액정의 분극현상을 이용한 박막 트랜지스터의 제작 방법.
  27. 청구항 26에 있어서,
    상기 절연패턴을 형성하는 단계는, 적어도 상기 소스 전극을 덮는 제1 절연패턴과, 적어도 상기 드레인 전극을 덮는 제2 절연패턴을 각각 형성하는 단계;인 것을 특징으로 하는 액정의 분극현상을 이용한 박막 트랜지스터의 제작 방법.
  28. 청구항 27에 있어서,
    상기 게이트 전극을 형성하는 단계는, 상기 제1 절연패턴 또는 상기 제2 절연패턴 상에 상기 게이트 전극을 형성하는 단계인 것을 특징으로 하는 액정의 분극현상을 이용한 박막 트랜지스터의 제작 방법.
  29. 소정 간격 이격 배치된 상부 기판 및 하부 기판과, 상기 상부 기판 및 상기 하부 기판 사이에 채워진 액정층을 포함하는 액정표시장치에서 박막 트랜지스터를 제작하는 방법에 있어서,
    상기 하부 기판 상에 반도체층을 형성하는 단계;
    상기 반도체층을 사이에 두고 서로 이격하도록 소스 전극 및 드레인 전극을 형성하는 단계;
    상기 상부 기판 상에서 상기 반도체층과 대향하는 위치에 게이트 전극을 형성하는 단계; 및
    상기 반도체층의 적어도 일부 영역과 상기 게이트 전극의 적어도 일부 영역이 접촉하도록 상기 상부 기판과 하부 기판 사이에 액정층을 형성하는 단계;를 포함하는 액정의 분극현상을 이용한 박막 트랜지스터의 제작 방법.
  30. 청구항 29에 있어서,
    상기 액정층은, 상기 반도체층과 상기 게이트 전극과 접촉하여 트랜지스터의 작동과 관련된 제1 영역과, R, G, B 셀 작동과 관련된 제2 영역으로 이루어지는 것을 특징으로 하는 액정의 분극현상을 이용한 박막 트랜지스터의 제작 방법.
  31. 청구항 29에 있어서,
    상기 소스 전극 및 드레인 전극 형성 단계는, 적어도 상기 반도체층의 일부 영역이 노출되도록 상기 소스 전극 및 드레인 전극을 덮는 절연패턴을 형성하는 단계;를 더 포함하는 것을 특징으로 하는 액정의 분극현상을 이용한 박막 트랜지스터의 제작 방법.
  32. 청구항 1 내지 19 중 어느 한 항에 기재된 박막 트랜지스터를 구동하는 방법에 있어서,
    상기 게이트 전극에 전압을 인가하여 발생되는 상기 액정층의 분극 현상을 통해 상기 반도체층에 채널 형성을 유도하는 박막 트랜지스터의 구동 방법.
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