TWI664734B - 製造薄膜電晶體的方法 - Google Patents
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Abstract
本發明提供一種製造底閘極頂部接觸型金屬氧化物半導體薄膜電晶體之方法，該方法包含：- 形成閘極電極於基板上；- 提供覆蓋該閘極電極之閘極介電層；- 沈積金屬氧化物半導體層於該閘極介電層上；- 沈積金屬層於該金屬氧化物半導體層之頂部上；- 圖案化該金屬層以形成源極接點及汲極接點，其中圖案化該金屬層包含乾式蝕刻該金屬層；及其後圖案化該金屬氧化物半導體層。
Description
所揭示技術係關於製造金屬氧化物半導體薄膜電晶體之方法，更特定而言，係關於製造金屬氧化物半導體底閘極頂部接觸型(bottom-gate top-contact)薄膜電晶體之方法，以及係關於由此獲得之薄膜電晶體。
金屬氧化物半導體由於其在低處理溫度下達成優良電學特性之能力而在諸如大面積顯示器及電路之薄膜電子器件中具有潛在應用。舉例而言，已展示了使用非晶形鎵銦鋅氧化物(amorphous gallium-indium-zinc-oxide；a-GIZO)作為主動層之薄膜電晶體(thin film transistor；TFT)。實現良好移動率(μ)及良好臨限電壓(VTH)控制為將顯示器中之習知非晶形Si TFT底板成功替換為非晶形金屬氧化物半導體TFT底板的重要參數。
在製造底閘極頂部接觸型(BGTC)金屬氧化物半導體薄膜電晶體之製程中，通常使用蝕刻終止層以在進一步處理期間保護金屬氧化物半導體層不受電漿損害。在此類製程中，在提供閘極及閘極介電層於基板上之後，沈積金屬氧化物半導體層於閘極介電層上且圖案化。接著，沈積蝕刻終止層於金屬氧化物半導體層之頂部上，隨後圖案化蝕刻終止
層。隨後沈積金屬層且藉由乾式電漿蝕刻進行圖案化以形成源極接點及汲極接點。在用以界定源極接點及汲極接點之此圖案化期間，蝕刻終止層保護下伏金屬氧化物半導體層不受損害，該損害可能由金屬蝕刻製程引起。
在一替代製程流程中，可藉由使用濕式蝕刻製程圖案化金屬氧化物半導體層之頂部上的金屬層來避免使用蝕刻終止層。然而，尋找在金屬層與金屬氧化物半導體層之間提供良好蝕刻選擇性之蝕刻劑為一大挑戰，其限制可使用之材料組合。
一個發明性態樣係關於一種製造良好金屬氧化物半導體薄膜電晶體之方法，其中金屬氧化物半導體層之頂部上之源極接點及汲極接點的圖案化係藉由乾式蝕刻進行，且其中不需要使用蝕刻終止層。
一個發明性態樣係關於一種製造底閘極頂部接觸型金屬氧化物半導體薄膜電晶體之方法，其中該方法包含：形成閘極電極於基板上，提供覆蓋閘極電極之閘極介電層，及沈積金屬氧化物半導體層於閘極介電層上。該方法可進一步包含：沈積金屬層或金屬層堆疊於金屬氧化物半導體層之頂部上；及圖案化金屬層或金屬層堆疊以形成薄膜電晶體之源極接點及汲極接點，其中圖案化金屬層或金屬層堆疊包含：乾式蝕刻金屬層或金屬層堆疊；及其後(例如其後立即)圖案化金屬氧化物半導體層。該方法可進一步包含額外處理，諸如沈積鈍化層及/或退火。退火步驟較佳地適用於恢復在裝置製造期間可能已經由電漿製程引起的損害及/或適用於獲得良好鈍化。
金屬氧化物半導體層可例如為非晶形IGZO(銦鎵鋅氧化
物)層。然而，本發明不限於此，且可使用其他金屬氧化物半導體層，諸如InZnO層、HfInZnO層、SiInZnO層、ZnO層、CuO層或SnO層。
在根據一個發明性態樣之方法中，圖案化金屬氧化物半導體層係在圖案化金屬氧化物半導體層之頂部上的金屬層或金屬層堆疊之後進行，亦即，在界定源極接點及汲極接點之後進行。使用此順序之製程步驟的優勢在於，在金屬乾式蝕刻期間，損害金屬氧化物半導體層(例如在薄膜電晶體之通道區域中)的風險相比其中圖案化金屬氧化物半導體層係在藉由乾式(電漿)蝕刻來圖案化金屬層或金屬層堆疊之前進行的製程順序可大大降低。
根據一個發明性態樣之方法的優勢在於，不需提供及圖案化蝕刻終止層，由此減少所需光罩之數量且因此減少製程步驟之數量及降低製造成本。
根據一個發明性態樣之方法的優勢在於，相對於使用蝕刻終止層之方法，可降低電晶體大小，更詳言之縮短通道長度。舉例而言，視基板大小及所使用微影工具而定，可使用根據一個發明性態樣之方法製造具有大約2微米至5微米之通道長度之電晶體，而在使用蝕刻終止層之先前技術方法中，通道長度之下限為大約5微米至20微米。一般而言，相對於使用蝕刻終止層製造之薄膜電晶體，通道長度可降低至約1/3。因此，當在顯示器之製造製程中使用根據一個發明性態樣之方法時，可形成更緊湊的像素且可製造具有改良解析度之顯示器。
根據一個發明性態樣之方法的優勢在於，其允許製造具有良好特性(諸如，良好場效移動率(例如，範圍介於約2cm2/Vs與100cm2/Vs
之間)、低IOFF電流(例如，低於約10pA)及低亞臨限斜率(例如，低於約1V/十進位))之金屬氧化物半導體薄膜電晶體。
根據一個發明性態樣之方法的優勢在於，其與當前用於大量生產非晶形矽薄膜電晶體及電路之現存製造線(fabrication line)為相容的。更特定而言，可在用於非晶形矽TFT之現存生產線中執行根據本發明之態樣所使用之製造步驟。此亦暗示，可在用於非晶形矽TFT之現存生產線中使用根據本發明之具體實例的方法生產金屬氧化物TFT。
根據一個發明性態樣之方法可有利地用於製造金屬氧化物半導體薄膜電晶體之陣列，該等陣列例如用於選擇或驅動顯示器之像素。
本文已於上文描述一些發明性態樣之某些目的及優勢。當然，應瞭解不一定所有此等目標或優勢均可根據本發明之任何特定具體實例實現。因此，舉例而言，熟習此項技術者將認識到，可以達成或最佳化如本文中教示之一個優勢或優勢群之方式實施或進行本發明，而不必達成可如本文中教示或建議之其他目標或優勢。此外，應瞭解此概述僅為實例且不欲限制本發明之範疇。本發明(關於組織與操作方法)以及其特徵及優勢在結合隨附圖式閱讀時可參考以下實施方式最佳地得到理解。
1‧‧‧閘極金屬沈積
2‧‧‧閘極圖案化/蝕刻
3‧‧‧閘極介電質沈積
4‧‧‧金屬氧化物半導體層沈積
5‧‧‧源極與汲極金屬沈積
6‧‧‧源極與汲極金屬圖案化/蝕刻
7‧‧‧金屬氧化物半導體圖案化/蝕刻
8‧‧‧鈍化層沈積
9‧‧‧鈍化層圖案化/蝕刻
10‧‧‧退火
10‧‧‧電絕緣基板
11‧‧‧閘極電極
12‧‧‧閘極介電層
13‧‧‧金屬氧化物半導體層
131‧‧‧主動層
14‧‧‧金屬層
141‧‧‧源極接點
142‧‧‧汲極接點
圖1示意性地說明根據本發明之具體實例的製程順序。
圖2(a)至圖2(e)說明根據本發明之具體實例之方法。
圖3展示以下兩種GIZO薄膜電晶體之經量測傳輸特性：具有藉由金屬起離(lift-off)形成之源極接點及汲極接點的GIZO薄膜電晶體(LO Mo)，
及具有在不使用蝕刻終止層之情況下藉由在GIZO圖案化之後乾式蝕刻而沈積及圖案化之源極接點及汲極接點的GIZO薄膜電晶體(DE Mo)。
圖4展示根據本發明之具體實例中之方法製造的GIZO薄膜電晶體的經量測傳輸特性。
圖5展示在根據本發明之具體實例製造於6吋基板上之陣列的不同位置處量測的GIZO薄膜電晶體的傳輸特性。
圖6展示分別用標準BCE(IGZO蝕刻後之S/D蝕刻)、用根據本發明之態樣之BCE製程(IGZO蝕刻前之S/D蝕刻)及用習知起離製程處理的三個a-IGZO TFT的傳輸特性(VGS-IDS)的比較結果。
圖7展示面積為500×500μm2之MIS(具有a-IGZO)及MIM(不具有a-IGZO)結構之電容比較，其展示小於5%之差異。
圖8展示(a)在VGS=+12V及VDS=+12V下及(b)在VGS=-12V及VDS=0V下隨著應力時間變化之a-IGZO TFT(W/L=70/10μm/μm)之傳輸特性(VGS-IDS)，及(c)在正方向與反方向兩者上隨著應力時間變化之a-IGZO TFT之VTH偏移。
圖9說明W/L=55/5μm/μm之驅動TFT之(a)傳輸(VGS-IDS)特性及(b)輸出(VDS-IDS)特性，(c)跨越150mm PEN箔基板量測之9個TFT之傳輸曲線(在VDS=10V下)。
在不同圖式中，相同參考符號係指相同或相似元件。
在以下實施方式中，闡述許多特定細節以便全面理解本發明及其可於特定具體實例中如何實施。然而，應瞭解本發明可在無該等特
定細節下實施。在其他情況下，未詳細描述熟知方法、程序及技術，以便不使本發明晦澀難懂。雖然將關於特定具體實例且參考某些圖式來描述本發明，但本發明並不限於此。本文中包括及描述之圖式為示意性的且並不限制本發明之範疇。亦注意，在圖式中，一些元件之大小可能被放大，且因此，為了說明性目的，未按比例繪製。
另外，本說明書中之術語第一、第二、第三及其類似者用於區分相似元件且未必用於描述某一順序，無論時間上、空間上、等級上或任何其他方面。應瞭解，如此使用之術語在適當情況下可互換，且本文中描述之本發明具體實例能夠以除本文中所描述或說明之順序以外之順序操作。
另外，在本說明書中之術語頂部、底部、上面、下面及其類似者用於描述性目的且未必用於描述相對位置。應瞭解，如此使用之術語在適當情況下可互換，且本文中描述之本發明具體實例能夠以除本文中所描述或說明之定位以外之定位操作。
應注意到，術語「包含(comprising)」不應被解釋為限於其後列出之構件；其不排除其他元件或步驟。其因此應被解釋為指定所提到的所述特徵、整數、步驟或組件之存在，但不排除一或多個其他特徵、整數、步驟或組件或其群組之存在或添加。因此，表述「一裝置包含構件A及B」之範疇不應限於裝置僅由組件A及B組成。
某些具體實例提供一種製造底閘極頂部接觸型金屬氧化物半導體薄膜電晶體之方法，其中該方法包含：形成閘極電極於基板上，提供覆蓋閘極電極之閘極介電層，及沈積金屬氧化物半導體層於閘極介電
層上。在一個具體實例中，該方法進一步包含：沈積金屬層於金屬氧化物半導體層之頂部上；及圖案化金屬層以形成源極接點及汲極接點，其中圖案化金屬層包含：乾式蝕刻金屬層；及其後圖案化金屬氧化物半導體層。該方法可進一步包含額外步驟，諸如沈積鈍化層(諸如包含氧化矽、氮化矽及/或氧化鋁之層)及/或退火。
在根據一個具體實例之方法中，圖案化金屬氧化物半導體層係在(藉由乾式蝕刻)圖案化金屬氧化物半導體層之頂部上的金屬層之後進行，亦即，在界定源極接點及汲極接點之後進行。
在圖1中示意性地展示且在圖2中進一步說明根據一個具體實例的用於製造金屬氧化物半導體薄膜電晶體之製程流程之實例。在沈積閘極金屬層或金屬堆疊(諸如約30nm至300nm厚的Mo層、Ti層、Cr層或Cu層，或者Ti/Mo堆疊或Mo/Al/Mo堆疊)於電絕緣基板10上(製程1)之後，藉助於光刻法及濕式或乾式蝕刻而圖案化閘極金屬層或金屬堆疊(製程2)以形成閘極電極11。接著沈積閘極介電層12(製程3)，諸如氧化矽層、氮化矽層或氧化鋁層或熟習此項技術者已知之任何其他適合的介電層或層堆疊。在圖2(a)中說明所得結構。基板可為剛性基板、撓性基板或延伸基板。當在撓性基板或延伸基板上處理時，基板在處理期間可提供於(暫時)剛性載體上。
可於閘極介電層中形成通孔(未說明)以接觸閘極。接著，將金屬氧化物半導體層13沈積(製程4)於閘極介電層12(諸如非晶形IGZO(銦鎵鋅氧化物)層)之頂部上(圖2(b))。然而，本發明並不限於此，且可使用其他金屬氧化物半導體層。較佳金屬氧化物半導體可為例如InZnO、
HfInZnO、SiInZnO、ZnO、CuO或SnO。沈積金屬氧化物半導體層可例如包含DC或RF濺射或蒸發。此半導體層13之厚度範圍可例如介於約10nm與80nm之間。
在下一製程中，例如藉由蒸發或濺射將金屬層14或金屬堆疊沈積(製程5)於金屬氧化物半導體層13上(圖2(c))。金屬層或金屬堆疊可例如包含Mo且可例如具有範圍介於約50nm與300nm之間的厚度。舉例而言，可使用Mo/Al/Mo堆疊、Mo/Au堆疊、Mo/Ti堆疊、Mo/Ti/Al/Mo堆疊或Mo/ITO堆疊，本發明並不限於此。藉由微影術及乾式(電漿)蝕刻來圖案化金屬層或金屬堆疊以形成源極接點141及汲極接點142(製程6)，如圖2(d)中所說明。通道長度範圍可例如介於2微米與100微米之間。
在蝕刻金屬層以形成源極接點及汲極接點之後，藉由微影術及濕式或乾式蝕刻來圖案化金屬氧化物半導體層13(製程7)(圖2(e))以形成電晶體之主動層131。
接著，藉由濺射、ALD或CVD沈積鈍化層(諸如約50nm至300nm厚的氧化矽、氮化矽或氧化鋁層)(製程8)且使用電漿蝕刻或濕式蝕刻進行圖案化(製程9)。最後，例如在氮氣氛圍或空氣中於範圍介於約50℃與175℃之間的溫度下退火該結構(製程10)。
當根據一個具體實例製造薄膜電晶體電路時，在此電路中形成之電容器除金屬層之間的介電層之外還包含金屬氧化物半導體層。
根據圖1之製程流程及圖2製造薄膜電晶體。在電絕緣基板上，提供圖案化Mo閘極(厚度為約100nm)。接著，藉由CVD沈積約100nm厚的SiN閘極介電層。在下一製程中，藉由於O2環境中RF/DC濺射
而沈積a-IGZO層(In：Ga：Zn=1：1：1原子%，厚度為約20nm)。隨後藉由DC濺射及使用乾式蝕刻製程(SF6+O2電漿)圖案化而於a-IGZO層之頂部上提供Mo源極-汲極接點(厚度為約100nm)。在以下製程中，藉由金屬氧化層之光刻法及濕式蝕刻而界定主動區(圖案化a-IGZO層)。最後，濺射鈍化層(約100nm SiOx)且隨後在N2環境中於150℃下將電晶體退火約1小時。
在圖4中展示對於具有約10微米通道長度之電晶體所量測之電晶體特性。電晶體具有高移動率(約14.06cm2/V.s)、低亞臨限斜率(約0.24V/十進位)、低磁滯性、大於108之Ion/Ioff及接近零之VTH(約0.5V)。
作為參考，在不使用蝕刻終止層之情況下，但遵循不同的製程流程，製造GIZO薄膜電晶體，其中在金屬沈積之前而不是在源極與汲極金屬圖案化之後進行金屬氧化物半導體圖案化及蝕刻。作為額外參考，製造電晶體，其中藉助於起離(lift-off)製程(其歸因於產量問題而不適於增大規模)形成源極接點及汲極接點。於圖3中展示此等參考電晶體之電晶體特性。在無蝕刻終止層之情況下及在金屬沈積(圖3中之「DE Mo」)之前使用金屬氧化物半導體蝕刻製造的電晶體明顯具有低ION/IOFF比率、高亞臨限斜率及大磁滯性。此可能與用於源極與汲極蝕刻之電漿對於GIZO層的負面影響有關，更詳言之，與電漿在晶圓表面上之不均勻分佈有關，該不均勻分佈係歸因於分佈的半導電通道區域。
在根據較佳具體實例之方法中，在蝕刻源極及汲極時，金屬氧化物半導體層未經圖案化。因此，電漿可更均勻地分佈於整個基板上，使得金屬氧化物半導體層上之局部電漿不均勻性降低及/或局部電漿充電效應降低。
製造工作顯示器，其包括用於選擇及驅動像素陣列之薄膜GIZO電晶體陣列。GIZO電晶體具有約5微米之通道長度且係根據一個具體實例中之方法製造。於約6吋之基板上製造電晶體陣列。圖5展示來自此陣列之五個電晶體之經量測傳輸特性，一個電晶體位於基板之中心，且其他四個電晶體位於基板之相對邊緣。結果顯示基板上之電晶體特性之良好均勻性。
以下描述其他實驗結果。
於高度摻雜型Si(共用閘極)基板之頂部上的熱生長SiO2(120nm)閘極介電質上實現試驗裝置。藉由於氬氣(Ar)中含有6% O2之DC濺鍍來沈積主動層，其為15nm厚的a-IGZO(In：Ga：Zn=1：1：1)薄膜。最佳化厚度及O2/Ar比率以便在低處理溫度下達成所要TFT效能。此外，藉由PVD形成100nm厚的Mo源極與汲極(S/D)接點且藉由SF6/O2乾式蝕刻化學法對其圖案化。在S/D形成後，藉由使用草酸溶液之濕式蝕刻程序圖案化主動層。在主動層之頂部上，藉由反應性脈衝DC PVD沈積100nm的SiO2鈍化層。
在惰性N2環境中使用參數分析器量測個別TFT之電學特性。
藉由相對於先前技術方法逆轉a-IGZO圖案化及S/D接點圖案化之處理順序，在本發明之方法中避免a-IGZO之孤立島狀物，從而在電漿蝕刻期間抑制電荷之局部累積。藉由以此方式修改標準BCE製程流程，主要TFT參數(諸如磁滯性、移動率及整體亞臨限斜率)展示顯著改良。於圖6中描繪三個系列之試驗TFT之I-V特性，該等試驗TFT分別用習知
起離流程、標準BCE流程(半導體圖案化後之S/D蝕刻)及根據本發明之態樣的經修改BCE流程(半導體圖案化前之S/D蝕刻)製造。於高度摻雜型Si(共用閘極)基板之頂部上的熱生長SiO2(120nm)閘極介電質上實現所有試驗裝置。用根據本發明之態樣的經修改BCE流程製造的a-IGZO試驗裝置在傳輸曲線中在正向閘極電壓掃描與反向閘極電壓掃描之間明顯僅顯示微量的磁滯性。事實上，結果與使用基於起離S/D之裝置獲得的結果十分類似。表1給出三個不同流程之主要效能參數之綜述。
由標準BCE處理之TFT之傳輸特性展示僅5cm2/(V.s)至12cm2/(V.s)之較低移動率、0.60V/十進位之下降的次臨界擺幅及-0.5V之負臨限電壓。此外，相對於其他兩個流程，傳輸曲線中之磁滯性顯著增加。後者指示，在乾式蝕刻a-IGZO之小型島狀物之頂部上的S/D金屬層期間，引起更多損害。該損害係歸因於在孤立主動區中在乾式蝕刻製程期間由於電漿暴露引起的局部電荷累積。總之，觀察到經修改BCE流程導致裝置特性之顯著改良。
經進一步證實，無論a-IGZO層是否處於金屬線下方，均可能潛在地影響信號線之寄生電容。此對於(TFT-)顯示器及電路應用尤其
重要。為證實該效應，對應於具有a-IGZO及不具有a-IGZO之閘極介電質，比較兩個電容器。量測到總電容僅有5%的變化，如圖7中展示。此外，研究偏壓應力對於TFT之電學效能的影響。在黑暗中於室溫下施加對應於在正方向及反方向上+/-1.0MV/cm之閘極電場，持續104秒之應力時間。在正閘極偏壓的情況下，對應於完全接通條件(VDS=12V及VGS=12V)，觀察到0.9V之臨限電壓偏移。在負偏壓之情況下(VDS=0V及VGS=-12V)，觀察到1.0V之臨限電壓偏移。圖8(a)及圖8(b)展示傳輸特性隨著正閘極偏壓與負閘極偏壓兩者之偏壓應力時間的變化。圖8(c)給出在正方向及反方向兩者上隨著應力時間變化之VTH偏移之比較。
最後，根據本發明之具體實例之經修改BCE製程流程整合在具有200nm ICP-CVD SiN作為閘極介電質及具有100nm MoCr作為閘極金屬化物的PEN箔上。
以來自商業供應商之25μm厚的熱穩定化PEN箔體現的箔基板層壓於150mm之剛性玻璃載體上。載體在數位電路及顯示器之整個製造過程期間提供支撐。在第一步驟中，藉由電感耦合電漿化學氣相沈積(ICP-CVD)於150℃下將200nm之SiN障壁層沈積於PEN箔之頂部上。閘極金屬化物係由100nm厚之MoCr合金層組成，該MoCr合金層藉由物理氣相沈積(PVD)及隨後的濕式蝕刻圖案化程序形成。接著，在150℃下藉由ICP-CVD沈積200nm厚的SiN閘極介電層。在電路中及在顯示器底板中用作構建塊之TFT需要低閘極漏電流及高擊穿電場。於在PEN箔上進行處理所需的低溫(<200℃)下使用習知CVD沈積達成良好介電特性是一大挑戰。因此，最佳化在150℃下藉由ICP-CVD沈積之SiN介電層之處理條件。
達成~8MV/cm之擊穿電場，及在2MV/cm(介電常數ε=7.1)下1.3e-6mA/cm2之洩漏。
隨後，藉由於氬氣(Ar)中含有6% O2之DC濺鍍來沈積主動層，其為15nm厚的a-IGZO(In：Ga：Zn=1：1：1)薄膜。最佳化厚度及O2/Ar比率以便在低處理溫度下達成所要TFT效能。此外，藉由PVD形成100nm厚的Mo源極與汲極(S/D)接點，且藉由SF6/O2乾式蝕刻化學法對其圖案化。在S/D形成後，藉由使用草酸溶液之濕式蝕刻程序圖案化主動層。在主動層之頂部上，藉由反應性脈衝DC PVD沈積100nm的SiO2鈍化層。於圖9中展示所得TFT(W/L=55/5μm/μm)之傳輸特性及輸出特性。TFT展示12cm2/(V.s)至15cm2/(V.s)之線性移動率(μ)、-1.0V之VTH、108之ION/OFF比率及0.3V/十進位之亞臨限擺幅。在圖9(c)中，跨越含有PEN箔之6吋晶圓展示9個經量測TFT之VON及ION散佈。VON及ION在VD=10V及VG=20V下之散佈小於5%。
以上描述詳述本發明之某些具體實例。然而，應瞭解，不管上述內容在本文中如何詳細地呈現，本發明均可以多種方式實施。應注意在描述本發明之某些特徵或態樣時所使用的特定術語不應被認為暗示該術語在本文中進行再定義，從而侷限於包括與該術語相關之本發明特徵或態樣之任何特定特性。
雖然以上實施方式已展示、描述及指出本發明在應用於各種具體實例時之新穎特徵，但應瞭解，在不背離本發明之精神之情況下，熟習此項技術者可對所說明的裝置或製程之形式及細節作出各種省略、替換及變化。
Claims (11)
- 一種製造底閘極頂部接觸型金屬氧化物半導體薄膜電晶體之方法，該方法包含：形成閘極電極於基板上；提供覆蓋該閘極電極之閘極介電層；沈積金屬氧化物半導體層於該閘極介電層上；沈積金屬層或金屬層堆疊於該金屬氧化物半導體層之頂部上；圖案化該金屬層或金屬層堆疊以形成源極接點及汲極接點，其中圖案化該金屬層或金屬層堆疊包含利用電漿來乾式蝕刻該金屬層或金屬層堆疊，以及該電漿係均勻地分佈於整個該基板上以降低該金屬氧化物半導體層上之局部不均勻性及局部電漿充電效應；及其後圖案化該金屬氧化物半導體層。
- 如申請專利範圍第1項之方法，其進一步包含沈積鈍化層及執行退火製程。
- 如申請專利範圍第1項之方法，其中該金屬氧化物半導體層包含非晶形IGZO(銦鎵鋅氧化物)層或由非晶形IGZO(銦鎵鋅氧化物)層組成。
- 如申請專利範圍第1項之方法，其中該金屬氧化物半導體層包含InZnO層、HfInZnO層、SiInZnO層、ZnO層、CuO層或SnO層中之任一者或其任何組合，或由InZnO層、HfInZnO層、SiInZnO層、ZnO層、CuO層或SnO層中之任一者或其任何組合組成。
- 如申請專利範圍第1項之方法，其中該金屬氧化物半導體層具有介於10nm與80nm之間的厚度。
- 如申請專利範圍第1項之方法，其中該金屬層包含Mo或由Mo組成，或其中該金屬層堆疊包含Mo/Al/Mo堆疊、Mo/Au堆疊、Mo/Ti堆疊、Mo/Ti/Al/Mo堆疊或Mo/ITO堆疊或由Mo/Al/Mo堆疊、Mo/Au堆疊、Mo/Ti堆疊、Mo/Ti/Al/Mo堆疊或Mo/ITO堆疊組成。
- 如申請專利範圍第1項之方法，其中該金屬層或該金屬層堆疊具有範圍在約50nm與300nm之間的厚度。
- 如申請專利範圍第1項之方法，其中圖案化該金屬氧化物半導體層發生在圖案化該金屬氧化物半導體層之頂部上的該金屬層或金屬層堆疊以界定該源極接點及該汲極接點之後。
- 如申請專利範圍第1項之方法，其中該基板包含聚萘二甲酸乙二酯箔。
- 如申請專利範圍第1項之方法，其進一步包含形成通孔於該閘極介電層中以接觸該閘極。
- 一種如申請專利範圍第1項之方法之用途，用於製造具有大約2微米至5微米之通道長度的電晶體。
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