CN104685633A - 制作薄膜晶体管的方法 - Google Patents
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Abstract
一种用于制作底栅顶接触金属氧化物半导体薄膜晶体管的方法，该方法包括：-在基板上形成栅电极；-提供覆盖栅电极的栅介电层；-在栅介电层上沉积金属氧化物半导体层；-在金属氧化物半导体层上沉积金属层；-对所述金属层进行图案化以形成源极和漏极接触，其中对金属层进行图案化包括对该金属层进行干法蚀刻；以及然后对金属氧化物半导体层进行图案化。
Description
发明领域
本发明技术涉及制作金属氧化物半导体薄膜晶体管的方法，更具体涉及制作金属氧化物半导体底栅顶接触(bottom-gate top-contact)薄膜晶体管的方法，还涉及由此获得的薄膜晶体管。
技术背景
因为金属氧化物半导体能够在低加工温度下实现极佳的电性质，所以已发现可应用于薄膜电子设备例如大面积显示器和电路中。例如，已经证明了使用无定形镓-铟-锌-氧化物(a-GIZO)作为活性层的薄膜晶体管(TFT)。对于在显示器中使用无定形金属氧化物半导体TFT底板来成功地替代传统的无定形Si TFT底板而言，实现优良的迁移率(μ)和优良的阈值电压(VTH)控制是重要参数。
在用于制作底栅顶接触(BGTC)金属氧化物半导体薄膜晶体管的工艺中，经常使用蚀刻停止层在进一步加工过程中保护金属氧化物半导体层免受等离子体破坏。在这样的工艺中，在基板上提供栅极和栅介电层之后，在栅介电层上沉积金属氧化物半导体层并图案化。接下来在金属氧化物半导体层上沉积蚀刻停止层，随后对该蚀刻停止层进行图案化。然后沉积金属层并通过干法等离子体蚀刻进行图案化从而形成源极和漏极接触。在这种为了限定源极和漏极接触而进行的图案化过程中，蚀刻停止层保护下方的金属氧化物半导体层免受金属蚀刻加工可能导致的破坏。
在另一种工艺流程中，可通过采用湿法蚀刻工艺对金属氧化物半导体层顶上的金属层进行图案化来避免使用蚀刻停止层。但是，要找到能在金属层和金属氧化物半导体层之间提供优良的蚀刻选择性的蚀刻剂是一项挑战，这限制了能使用的材料组合。
发明概述
本发明的一个方面涉及制作优良的金属氧化物半导体薄膜晶体管的方法，其中通过干法蚀刻对金属氧化物半导体层上的源极和漏极接触进行图案化，并且不需要使用蚀刻停止层。
本发明的一个方面涉及制作底栅顶接触金属氧化物半导体薄膜晶体管的方法，其中该方法包括在基板上形成栅电极，提供覆盖栅电极的栅介电层以及在栅介电层上沉积金属氧化物半导体层。该方法还可包括：在金属氧化物半导体层上沉积金属层或金属层层叠；以及对金属层或金属层层叠进行图案化以形成薄膜晶体管的源极和漏极接触，其中对金属层或金属层层叠进行的图案化包括对金属层或金属层层叠进行干法蚀刻；以及然后(例如随后直接)对金属氧化物半导体层进行图案化。所述方法还可包括额外的加工，例如沉积钝化层和/或退火。退火步骤优选适宜于固化破坏，所述固化破坏可能是在器件制作和/或为获得优良钝化的过程中因为等离子体加工而导致的。
金属氧化物半导体层可例如是无定形IGZO(铟镓锌氧化物)层。但是，本发明并不限于此，可使用其他金属氧化物半导体层，例如InZnO、HfInZnO、SiInZnO、ZnO、CuO或SnO层。
在根据本发明一个方面的方法中，在对金属氧化物半导体层上的金属层或金属层层叠进行了图案化之后(即，在限定了源极和漏极接触之后)再对金属氧化物半导体层进行图案化。采用这种工艺步骤顺序的优点是，与通过干法(等离子体)蚀刻在对金属层或金属层层叠进行图案化之前先对金属氧化物半导体层进行图案化的工艺顺序相比，在金属干法蚀刻过程中例如在薄膜晶体管的沟道区中破坏金属氧化物半导体层的风险可显著降低。
根据本发明一个方面的方法的优点是，不需要提供蚀刻停止层并对其进行图案化，因此减少了所需的掩模数量，从而减少了工艺步骤数量并降低了制造成本。
根据本发明一个方面的方法的优点是，与使用蚀刻停止层的方法相比，减小了晶体管尺寸，尤其是沟道长度。例如，根据基板尺寸和所用光刻工具，采用根据本发明一个方面的方法能制作沟道长度约为2-5微米的晶体管，而在使用蚀刻停止层的现有技术方法中，沟道长度的下限为约5-20微米。一般来说，与使用蚀刻停止层制作的薄膜晶体管相比，沟道长度可减小3倍。因此，在显示器制作工艺中使用根据本发明一个方面的方法时，能形成更紧凑的像素，能制作具有提高的分辨率的显示器。
根据本发明一个方面的方法的优点是，能制作具有优良特性的金属氧化物半导体薄膜晶体管，例如优良的场效应迁移率(例如在约2-100cm2/Vs范围内)、低的I关电流(例如低于约10pA)、和低的亚阈值斜率(例如低于约1V/10(decade))。
根据本发明一个方面的方法的优点是，能适应目前用于大规模生产无定形硅薄膜晶体管和电路的现有制作生产线。更具体来说，根据本发明一些方面使用的制作步骤能在用于无定形硅TFT的现有制造生产线中进行。这还意味着，采用根据本发明一些实施方式的方法能在用于无定形硅TFT的现有制造生产线中生产金属氧化物TFT。
根据本发明一个方面的方法可有利地用于制作金属氧化物半导体薄膜晶体管阵列，例如用于显示器的选择或驱动像素。
以上已经描述了本发明一些方面的某些目的和优点。当然应理解，不一定所有的这些目的或优点都能根据本发明的任意具体实施方式实现。因此，例如，本领域技术人员将认识到，体现或实行本发明的某方式可实现或优化如本文所述的一个优点或优点组合，而不一定实现本文所述或暗示的其他目的或优点。而且，应理解本概述仅仅是一个示例，并非意图限制本发明的范围。通过参考以下详细说明并结合附图，能最好地理解作为操作组织形式和方法的本发明及其特征和优点。
附图简要描述
图1示出根据本发明一种实施方式的工艺顺序。
图2(a)-2(e)说明根据本发明一种实施方式的方法。
图3显示一种具有通过金属掀离形成的源极和漏极接触的GIZO薄膜晶体管(Lo Mo)以及一种具有沉积的源极和漏极接触并在不使用蚀刻停止层的情况下在GIZO图案化之后通过干法蚀刻图案化的GIZO薄膜晶体管(DE Mo)的测得的传输特性。
图4显示根据本发明一种实施方式的方法制作的GIZO薄膜晶体管的测得的传输特性。
图5显示根据本发明一种实施方式在6英寸基板上制作的GIZO薄膜晶体管在阵列的不同位置处测得的传输特性。
图6显示三种a-IGZO TFT的传输特性(VGS-IDS)的比较结果，这三种TFT分别用标准BCE(先IGZO蚀刻再S/D蚀刻)、根据本发明一些方面的BCE工艺(先S/D蚀刻再IGZO蚀刻)、和传统掀离工艺进行了加工。
图7显示面积为500×500平方微米的MIS(具有a-IGZO)和MIM(没有a-IGZO)结构的电容量比较，显示差别小于5％。
图8(a)显示a-IGZO TFT(W/L＝70/10微米/微米)的传输特性(VGS-IDS)在VGS＝+12V和VDS＝+12V时随着应力时间的变化，图8(b)显示a-IGZO TFT(W/L＝70/10微米/微米)的传输特性(VGS-IDS)在VGS＝-12V和VDS＝0V时随着应力时间的变化，图8(c)显示a-IGZO TFT的VTH位移在正向和负向随着应力时间的变化。
图9(a)示出W/L＝55/5微米/微米的驱动TFT的传输(VGS-IDS)特性，图9(b)示出W/L＝55/5微米/微米的驱动TFT的输出(VDS-IDS)特性，
图9(c)示出在150毫米PEN箔基板上测得的9个TFT的传输曲线(在VDS＝10V时)。
在不同的附图中，使用相同的附图标记表示相同或类似的元件。
优选实施方式详述
在以下详细说明中，为了提供对本发明的透彻理解以及实施具体的实施方式，列出了许多具体细节。但是，应理解本发明可以在不采取这些具体细节的情况下实施。在另一些情况中，为了不至于使本发明变得模糊不清，没有详细描述众所周知的方法、程序和技术。虽然就具体的实施方式并参考特定附图描述了本发明，但本发明并不限于此。本文包括并描述的附图是示意性的，并非限制本发明的范围。还应注意，在附图中，为了图示目的，一些元件的尺寸可以夸张，因此没有按比例绘制。
而且，说明书中的术语“第一”、“第二”、“第三”等是用于区分类似的要素，而不一定用于描述时间上、空间上、等级上、或任意其他方式的顺序。应理解，如此使用的术语在适当情况下可以互换，本文描述的本发明实施方式可按不同于本文所述或所示的其他顺序操作。
而且，说明书中的术语“顶”、“底”、“上”、“下”等是用于说明性目的，而不一定用于描述相对位置。应理解，如此使用的术语在适当情况下可以互换，本文描述的本发明实施方式可按不同于本文所述或所示的其他取向操作。
应注意，术语“包括(含)”不应理解为限制于其后所列的含义；该术语不排除其他要素或步骤。因此，该术语应理解为指出存在所述的特性、整数、步骤、或组分，但不排除一种或多种其他特性、整数、步骤、或组分、或其组的存在或附加。因此，“一种设备包括装置A和B”的表述范围不应限制于仅由部件A和B组成的设备。
某些实施方式提供了用于制作底栅顶接触金属氧化物半导体薄膜晶体管的方法，其中该方法包括在基板上形成栅电极、提供覆盖栅电极的栅介电层、以及在栅介电层上沉积金属氧化物半导体层。在一种实施方式中，该方法还包括：在金属氧化物半导体层上沉积金属层；以及对金属层进行图案化以形成源极和漏极接触，其中对金属层进行图案化包括对金属层进行干法蚀刻；以及随后对金属氧化物半导体层进行图案化。该方法还可包括额外的步骤，例如沉积钝化层(例如包含氧化硅、氮化硅和/或氧化铝的层)和/或退火。
在根据一种实施方式的方法中，在对金属氧化物半导体层上的金属层进行了图案化(通过干法蚀刻)之后，即在限定了源极和漏极接触之后，再进行对金属氧化物半导体层的图案化。
根据一种实施方式的用于制作金属氧化物半导体薄膜晶体管的一种示例性工艺流程如图1中所示，并进一步在图2中说明。在电绝缘性基板10上沉积了栅金属层或金属层叠(例如约30-300纳米厚的Mo、Ti、Cr或Cu层或者Ti/Mo或Mo/Al/Mo层叠)(工艺1)之后，通过光刻法以及湿法或干法蚀刻对栅金属层或金属层叠进行图案化(工艺2)，以形成栅电极11。接下来，沉积栅介电层12(工艺3)，例如氧化硅层、氮化硅层或氧化铝层、或者本领域技术人员已知的任意其他合适的介电层或层层叠。所得结构如图2(a)中所示。基板可以是刚性基板、挠性基板、或可拉伸基板。在挠性或可拉伸基板上加工时，在加工过程中可将基板提供在(临时性的)刚性托架上。
可在栅介电层中形成通孔(未显示)以接触栅极。接下来在栅介电层12上沉积金属氧化物半导体层13(工艺4)(图2(b))，例如无定形IGZO(铟镓锌氧化物)层。但是，本发明并不限于此，可使用其他的金属氧化物半导体层。优选的金属氧化物半导体可以是例如InZnO、HfInZnO、Si InZnO、ZnO、CuO、或SnO。沉积金属氧化物半导体层可例如包括DC或RF溅射或蒸发。这种半导体层13的厚度可例如在约10-80纳米范围内。
在接下来的工艺中，例如通过蒸发或溅射，在金属氧化物半导体层13上沉积金属层14或金属层叠(工艺5)(图2(c))。该金属层或金属层叠可例如包含Mo并可例如具有约50-300纳米范围内的厚度。例如，可使用Mo/Al/Mo层叠、Mo/Au层叠、Mo/Ti层叠、Mo/Ti/Al/Mo层叠、或Mo/ITO层叠，本发明并不限于此。通过光刻法以及干法(等离子体)蚀刻对金属层或金属层叠进行图案化以形成源极接触141和漏极接触142(工艺6)，如图2(d)中所示。沟道长度可例如在约2-100微米范围内。
对金属层进行蚀刻以形成源极和漏极接触之后，通过光刻法以及湿法或干法蚀刻对金属氧化物半导体层13进行图案化(工艺7)(图2(e))以形成晶体管的活性层131。
接下来通过溅射、ALD或CVD沉积钝化层(工艺8)，例如约50-300纳米厚度的氧化硅、氮化硅或氧化铝层，并且采用等离子体蚀刻或湿法蚀刻进行图案化(工艺9)。最后例如在约50-175℃范围的温度下在氮气气氛或空气中对该结构进行退火(工艺10)。
根据一种实施方式制作薄膜晶体管电路时，在这种电路中形成的电容器除了位于金属层之间的介电层之外还包含金属氧化物半导体层。
根据图1和图2的流程图制作薄膜晶体管。在电绝缘性基板上提供经图案化的Mo栅极(厚度约为100纳米)。接下来通过CVD沉积约100纳米厚度的SiN栅介电层。在下一工艺中，通过RF/DC溅射在O2环境中沉积a-IGZO层(In：Ga：Zn＝1：1：1原子％，厚度约为20纳米)。然后通过DC溅射在a-IGZO层上提供Mo源极-漏极接触(厚度约为100纳米)，并且采用干法蚀刻工艺(SF6+O2等离子体)进行图案化。在之后的工艺中通过光刻法以及湿法蚀刻金属氧化物层来限定活性区域(对a-IGZO层进行图案化)。最后，溅射钝化层(约100纳米的SiOx)，随后将晶体管在N2环境中于150℃退火约1小时。
对于沟道长度约为10微米的晶体管所测得的晶体管特性如图4中所示。该晶体管具有高的迁移率(约14.06cm2/V.s)、低的亚阈值斜率(约0.24V/10)、低的滞后作用、大于108的I开/I关、以及接近于零的VTH(约0.5V)。
作为参比，在不使用蚀刻停止层但遵循不同的工艺流程的情况下制作GIZO薄膜晶体管，其中的金属氧化物半导体图案化和蚀刻是在金属沉积之前而非源极和漏极金属图案化之后进行的。作为另一参比，在通过掀离工艺(由于产率问题而不适于放大规模)的方式制造源极和漏极接触的情况下制作晶体管。这些参比晶体管的晶体管特性如图3中所示。不使用蚀刻停止层并在金属沉积之前进行金属氧化物半导体蚀刻(图3中的“DE Mo”)而制作的晶体管明显具有低的I开/I关比、高的亚阈值斜率、和大的滞后现象。这可能与用于源极和漏极蚀刻的等离子体对GIZO层的负面影响相关，更具体来说，与等离子体由于分布的半导体沟道区域而在晶片表面上产生非均匀分布相关。
在根据一种优选实施方式的方法中，在对源极和漏极进行蚀刻时，尚未对金属氧化物半导体层进行图案化。因此，等离子体可以更均匀地分布于整个基板，导致金属氧化物半导体层上的局部等离子体不均匀性降低和/或局部等离子体放电效应降低。
制作工作显示器，其包括用于选择和驱动像素阵列的薄膜GIZO晶体管阵列。GIZO晶体管的沟道长度约为5微米，是根据一种实施方式中的方法制作的。在约6英寸的基板上制作晶体管阵列。图5示出来自这种阵列的5个晶体管的测得传输特性，一个晶体管位于基板中心处，另四个晶体管位于基板的相对边缘处。结果显示，基板上的晶体管特性具有优良的均匀性。
以下描述进一步的实验性结果。
在高度掺杂的Si(共栅极)基板上的热生长SiO2(120纳米)栅介电层上实现测试器件。通过在含6％O2的氩气(Ar)中进行DC溅射来沉积活性层，即15纳米厚度的a-IGZO(In：Ga：Zn＝1：1：1)膜。对厚度和O2/Ar比进行优化，从而在低加工温度实现所需的TFT性能。而且，通过PVD形成100纳米厚度的Mo源极和漏极(S/D)接触，并通过SF6/O2干法蚀刻化学处理进行图案化。S/D形成之后，通过湿法蚀刻程序使用草酸(anoxalic acid)溶液对活性层进行图案化。在活性层上通过反应性脉冲-DC PVD沉积100纳米的SiO2钝化层。
使用参数分析仪在惰性N2环境中测量单个TFT的电性质。
通过相对于现有技术方案颠倒a-IGZO图案化和S/D接触图案化的加工顺序，在本发明方法中避免出现孤立的a-IGZO岛状物(island)，抑制等离子体蚀刻过程中电荷的局部累积。通过以这种方式改进标准BCE工艺流程，使得诸如滞后现象、迁移率和总体亚阈值斜率之类的主要TFT参数表现出明显的改善。
三组测试TFT的I-V特性如图6中所示，这些测试TFT分别根据本发明的一些方面采用传统掀离流程、标准BCE流程(先进行半导体图案化再进行S/D蚀刻)、和改进的BCE流程(先进行S/D蚀刻再进行半导体图案化)制作。全部测试器件都在高度掺杂的Si(共栅极)基板上的热生长SiO2(120纳米)栅介电层上实现。根据本发明一些方面采用改进的BCE流程制作的a-IGZO测试器件清楚表现出，在前向和反向栅极-电压扫描之间的传输曲线中仅存在可忽略量的滞后现象。事实上，该结果相当类似于采用基于掀离S/D的器件所获得的结果。表1给出三种不同流程的主要性能参数的概况。
标准BCE加工的TFT的传输特性显示出仅为5-12cm2/(V.s)的较低的迁移率、0.60V/10的劣化的亚阈值漂移(swing)、和-0.5V的负阈值电压。而且，该传输曲线中的滞后现象相对于另两种流程明显增大。后一种现象表明，在对a-IGZO的小岛状物上的S/D金属层进行干法蚀刻的过程中，诱发了更大的破坏。该破坏归因于干法蚀刻工艺过程中在孤立的活性区域中发生等离子体接触而导致的局部电荷累积。总的来说，观察到改进的BCE流程导致器件特性明显改善。
还对位于金属线下方的a-IGZO层能潜在地影响信号线的寄生电容的事实进行了验证。这对于(TFT-)显示器和电路应用而言特别重要。为了验证这种效果，对两个电容器进行了比较，它们对应于具有和没有a-IGZO的栅介电层。如图7中所示，测量到总电容仅变化5％。而且，研究了偏压应力对TFT的电性能的影响。在104秒的应力时间内在室温下在暗处施加对应于正、负方向中±1.0MV/cm的栅极场。在正向栅极偏压的情况中，对应于全开(fully-on)条件，(VDS＝12V且VGS＝12V)观察到阈值电压位移(shift)为0.9V。在负向偏压(VDS＝0V且VGS＝-12V)的情况下，观察到阈值电压位移为1.0V。图8(a)和(b)显示了对于正向和负向栅极偏压，传输特性的变化随着偏压应力时间而变化的情况。图8(c)给出正向和负向中的VTH位移随着应力时间而变化的比较。
最后，在具有200纳米ICP-CVD SiN作为栅介电层和100纳米MoCr作为栅极金属化层的PEN箔上，对根据本发明一些实施方式的改进的BCE工艺流程进行了整合。
基板箔是来自供应商的25微米厚度热稳定化的PEN箔，将基板箔层压在150毫米刚性玻璃托架上。该托架在数字电路和显示器的整个制作工艺过程中提供支承。在第一步骤中，通过电感耦合等离子体化学气相沉积(ICP-CVD)在PEN箔上在150℃沉积200纳米SiN的阻挡层。通过物理气相沉积(PVD)形成由100纳米厚度MoCr合金层构成的栅极金属化层，然后进行湿法蚀刻图案化程序。接下来，在150℃通过ICP-CVD沉积200纳米厚度SiN栅介电层。对于在电路和在显示器背板中作为构件块的TFT而言，需要低的栅极漏电流和高的击穿电场。这对于使用传统CVD沉积在PEN箔上进行加工所需的低温度(小于200℃)下实现优良的介电性质而言是一项挑战。因此要对通过ICP-CVD在150℃沉积SiN介电层的加工条件进行优化。实现了约8MV/cm的击穿电场和在2MV/cm(介电常数ε＝7.1)条件下1.3e-6mA/cm2的漏电流。
随后，通过在含6％O2的氩气(Ar)中进行DC溅射沉积作为活性层的15纳米厚度a-IGZO(In：Ga：Zn＝1：1：1)膜。为了在低加工温度下实现所需的TFT性能，要对厚度和O2/Ar比进行优化。而且，通过PVD形成100纳米厚度Mo源极和漏极(S/D)接触，并通过SF6/O2干法蚀刻化学处理进行图案化。S/D形成之后，通过湿法蚀刻程序使用草酸溶液对活性层进行图案化。在活性层上通过反应性脉冲-DC PVD沉积100纳米SiO2钝化层。
所得TFT(W/L＝55/5微米/微米)的传输和输出特性如图9中所示。这些TFT显示出12-15cm2/(V.s)的线性迁移率(μ)、-1.0V的VTH、108的I开/I关比、和0.3V/10的亚阈值漂移。在图9(c)中，显示了在包括PEN箔的6微米晶片上测量的9个TFT的V开和I开散布情况。在VD＝10V且VG＝20V的情况下，V开和I开的散布小于5％。
以上详细说明了本发明的一些实施方式。但是应理解，无论本文上述内容如何详细，都可以多种方式实施本发明。应注意到，在描述本发明的某些特征或方面时使用的具体术语不应被理解为暗示本文将该术语再定义从而限制为包括本发明中与该术语相关的特征或方面的任何具体特性。
虽然以上详细说明已经显示、描述、并指出了作为各实施方式的本发明新颖特性，但应理解，本领域技术人员在不偏离本发明精神的情况下可以对所述装置或工艺的形式和细节进行各种省略、替换、和改变。
Claims (11)
1.一种用于制作底栅顶接触金属氧化物半导体薄膜晶体管的方法，该方法包括：
-在基板上形成栅电极；
-提供覆盖所述栅电极的栅介电层；
-在所述栅介电层上沉积金属氧化物半导体层；
-在所述金属氧化物半导体层上沉积金属层或金属层层叠；
-对所述金属层或金属层层叠进行图案化以形成源极和漏极接触，
其中对所述金属层或金属层层叠进行图案化包括对所述金属层或金属层层叠进行干法蚀刻；以及
-然后对所述金属氧化物半导体层进行图案化。
2.如权利要求1所述的方法，其特征在于，所述方法还包括沉积钝化层并进行退火工艺。
3.如前述任一项权利要求所述的方法，其特征在于，所述金属氧化物半导体层包含无定形IGZO(铟镓锌氧化物)层或由无定形IGZO(铟镓锌氧化物)层组成。
4.如前述权利要求1-2中任一项所述的方法，其特征在于，所述金属氧化物半导体层包含InZnO、HfInZnO、SiInZnO、ZnO、CuO或SnO层中的任一种或任意组合或由InZnO、HfInZnO、SiInZnO、ZnO、CuO或SnO层中的任一种或任意组合组成。
5.如前述任一项权利要求所述的方法，其特征在于，所述金属氧化物半导体层的厚度为10-80纳米。
6.如前述任一项权利要求所述的方法，其特征在于，所述金属层包含Mo或由Mo组成，或者其中所述金属层层叠包含Mo/Al/Mo层叠、Mo/Au层叠、Mo/Ti层叠、Mo/Ti/Al/Mo层叠或Mo/ITO层叠或由Mo/Al/Mo层叠、Mo/Au层叠、Mo/Ti层叠、Mo/Ti/Al/Mo层叠或Mo/ITO层叠组成。
7.如前述任一项权利要求所述的方法，其特征在于，所述金属层或所述金属层层叠的厚度在约50-300纳米范围内。
8.如前述任一项权利要求所述的方法，其特征在于，在对金属氧化物半导体层上的金属层或金属层层叠进行了图案化从而限定了所述源极和漏极接触之后，对金属氧化物半导体层进行图案化。
9.如前述任一项权利要求所述的方法，其特征在于，所述基板包括聚萘二甲酸乙二酯箔。
10.如前述任一项权利要求所述的方法，其特征在于，所述方法还包括在所述栅介电层中形成通孔用于接触所述栅极。
11.如前述任一项权利要求所述的方法用于制作沟道长度约为2-5微米的晶体管的应用。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20180803 Termination date: 20210619 |
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| CF01 | Termination of patent right due to non-payment of annual fee |