WO2012004958A1 - 薄膜トランジスタ基板及びその製造方法並びに液晶表示パネル - Google Patents

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WO2012004958A1
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semiconductor layer
insulating film
drain electrode
pixel
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中谷　喜紀
齊藤　裕一
岡本　哲也
庸輔 神崎
雄大 高西
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シャープ株式会社
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Definitions

  • the present invention relates to a thin film transistor substrate, a manufacturing method thereof, and a liquid crystal display panel, and more particularly, to a thin film transistor substrate provided with an auxiliary capacitor, a manufacturing method thereof, and a liquid crystal display panel.
  • An active matrix liquid crystal display panel includes a TFT substrate in which, for each pixel, which is the minimum unit of an image, for example, a thin film transistor (hereinafter referred to as “TFT”) is provided as a switching element, and a TFT substrate And a liquid crystal layer sealed between the two substrates.
  • TFT substrate an auxiliary capacitor is provided for each pixel in order to stably hold the charge charged in the liquid crystal layer of each pixel, that is, the liquid crystal capacitor.
  • the auxiliary capacitor includes, for example, a capacitor line provided on the substrate, a gate insulating film provided so as to cover the capacitor line, and a capacitor electrode provided on the gate insulating film so as to overlap the capacitor line ( For example, the drain electrode of the TFT).
  • a gate insulating film, a semiconductor layer (forming film), and a contact layer (pattern forming film) are formed so as to cover a gate line, a gate electrode, and a sustain electrode formed on an insulating substrate.
  • a conductive layer are sequentially deposited, and a photosensitive film is formed on the conductive layer by using an exposure method twice.
  • a semiconductor layer (forming film) and a contact layer (pattern are formed using the photosensitive film).
  • a film substrate and a conductor layer are etched in two stages to disclose a method for manufacturing a TFT substrate in which a data wiring, a source electrode, a semiconductor layer, a contact layer pattern, a drain electrode, and a storage capacitor conductor pattern are formed.
  • the storage capacitor corresponding to the auxiliary capacitor includes a storage electrode, a gate insulating film, a storage capacitor semiconductor layer, a storage capacitor contact layer pattern, and a storage capacitor. It is comprised by the laminated structure of the conductor pattern for capacitors.
  • the manufacturing method disclosed in Patent Document 1 in the manufacturing method of the TFT substrate in which the manufacturing process of forming the semiconductor layer, the source electrode, and the drain electrode using the same photomask is simplified, Since the semiconductor layer is disposed under the source electrode and the drain electrode, the semiconductor layer is stacked under the capacitor electrode (drain electrode) constituting the auxiliary capacitor.
  • the auxiliary capacitor configured by the laminated structure of the capacitor line, the gate insulating film, the semiconductor layer, and the drain electrode, not only the gate insulating film but also the semiconductor layer functions as a dielectric layer. Since the capacitance changes due to the MOS (Metal Oxide Semiconductor) structure and the Schottky structure changes between the semiconductor layer and the drain electrode, the pixel electrode is connected via the auxiliary capacitance. In the liquid crystal display panel that controls the potential of the pixel electrode, the pixel electrode is not controlled at a predetermined potential, and a display defect such as flicker occurs.
  • MOS Metal Oxide Semiconductor
  • the present invention has been made in view of such a point, and an object thereof is to suppress a change in the capacitance of the auxiliary capacitor caused by the semiconductor layer.
  • the present invention is such that a semiconductor layer made of an oxide semiconductor and a pixel electrode made of an oxide conductor are in contact with each other.
  • a thin film transistor substrate includes a plurality of pixel electrodes provided in a matrix, a plurality of thin film transistors provided for each of the pixel electrodes and connected to the pixel electrodes, and the pixel electrodes.
  • a plurality of auxiliary capacitors each provided, and each thin film transistor includes a gate electrode provided on the substrate, a gate insulating film provided so as to cover the gate electrode, and a gate insulating film provided on the gate insulating film
  • An electrode and a drain electrode, and each of the auxiliary capacitors is provided with a capacitor line formed of the same material in the same layer as the gate electrode, and covers the capacitor line.
  • each pixel electrode is formed of an oxide conductor
  • the semiconductor layer and the pixel electrode disposed in each pixel The band structure will be similar.
  • the semiconductor layer and the pixel electrode are in contact with each other, free carriers in the pixel electrode diffuse into the semiconductor layer and extend to the vicinity of the interface with the gate insulating film, so that the semiconductor layer in the auxiliary capacitance portion Will function as a conductor.
  • the storage capacitor configured by the stacked structure of the capacitor line, the gate insulating film, the semiconductor layer, and the drain electrode retains charge when a voltage is applied between the capacitor line and the drain electrode.
  • the dielectric layer is only the gate insulating film, a change in electric capacity is suppressed.
  • the change in the electric capacity is suppressed, so that the change in the electric capacity of the auxiliary capacitor caused by the semiconductor layer is suppressed.
  • Each of the pixel electrodes includes a first pixel electrode and a second pixel electrode that are provided adjacent to each other via the thin film transistors, and the drain electrode is connected to each of the first pixel electrode and the second pixel electrode.
  • a first drain electrode and a second drain capacitor connected to the first pixel electrode and the second pixel electrode, respectively.
  • the capacitor line has a first capacitor line and a second capacitor line provided corresponding to the first auxiliary capacitor and the second auxiliary capacitor, respectively, and the first auxiliary capacitor is the first capacitor.
  • the first drain electrode is provided.
  • the second auxiliary capacitor is provided to overlap the second capacitor line, the gate insulating film provided to cover the second capacitor line, and the second capacitor line on the gate insulating film.
  • the semiconductor layer and the second drain electrode provided on the semiconductor layer may be provided.
  • each pixel electrode has the first pixel electrode and the second pixel electrode, and the drain electrode is connected to the first pixel electrode and the second pixel electrode, respectively.
  • a storage capacitor is formed of a stacked structure of a first capacitor line, a gate insulating film, a semiconductor layer, and a first drain electrode, and a second capacitor line, a gate insulating film, a semiconductor layer, and a first capacitor line. Since each pixel has the second auxiliary capacitance configured by the stacked structure of two drain electrodes, for example, the luminance of the sub-pixels corresponding to the first pixel electrode and the second pixel electrode is different from each other.
  • a thin film transistor substrate having a multi-pixel structure in which each pixel includes a bright subpixel and a dark subpixel is specifically configured.
  • the thin film transistor substrate having a multi-pixel structure in general, in order to make the voltage applied to the liquid crystal layer of the bright subpixel different from the voltage applied to the liquid crystal layer of the dark subpixel, Since the voltage applied between the first drain electrode and the voltage applied between the second capacitor line and the second drain electrode are different, a semiconductor layer is stacked inside the first auxiliary capacitor and the second auxiliary capacitor. In this case, the electric capacity of the first auxiliary capacitor and the second auxiliary capacitor may change, and for example, the balance with the voltage of the common electrode of the counter substrate may be lost.
  • the thin film transistor substrate manufacturing method includes a plurality of pixel electrodes provided in a matrix, a plurality of thin film transistors provided for each of the pixel electrodes and connected to the pixel electrodes, A plurality of auxiliary capacitors provided for each pixel electrode, wherein each of the thin film transistors includes a gate electrode provided on the substrate, a gate insulating film provided to cover the gate electrode, and the gate insulating film And a semiconductor layer in which a channel region is disposed so as to overlap the gate electrode, and the channel layer is disposed on the semiconductor layer so that the channel region is exposed and spaced apart from each other through the channel region.
  • each of the auxiliary capacitors is provided in the same layer as the gate electrode with the same material, and the capacitor
  • the gate insulating film provided so as to cover the line; the semiconductor layer provided on the gate insulating film so as to overlap the capacitor line; and provided on the semiconductor layer and connected to the pixel electrodes.
  • a second etching step for forming each thin film transistor; and an interlayer insulation provided with a contact hole so as to reach the semiconductor layer exposed from the drain electrode after removing the resist pattern used in the second etching step An interlayer insulating film forming step for forming a film, and A pixel electrode forming step of forming each auxiliary capacitor by forming each pixel electrode made of an oxide conductor on the interlayer insulating film and bringing the semiconductor layer into contact with the pixel electrode; It is characterized by.
  • the gate electrode and the capacitor line are formed on the substrate using the first photomask, and in the resist pattern forming step, for example, the second photomask is used.
  • a resist pattern is formed, and in the first etching process, the resist pattern is used to form a source electrode, a drain electrode, and a channel region, and in the second etching process, a reflowed and modified resist pattern is used. Then, a semiconductor layer is formed to form a thin film transistor.
  • an interlayer insulating film provided with a contact hole is formed using a third photomask
  • a pixel electrode is formed using a fourth photomask to form an auxiliary capacitor, so that four sheets Using a photomask, a thin film transistor substrate provided with a storage capacitance is produced.
  • the semiconductor layer is disposed below the drain electrode.
  • the semiconductor film is formed from the drain electrode.
  • the semiconductor layer and the pixel electrode are in contact with each other in each pixel.
  • the semiconductor layer is made of an oxide semiconductor and the pixel electrode is made of an oxide conductor, the band structure of the semiconductor layer and the pixel electrode arranged in each pixel is similar.
  • the liquid crystal display panel according to the present invention is a liquid crystal display panel comprising a thin film transistor substrate and a counter substrate provided so as to face each other, and a liquid crystal layer provided between the thin film transistor substrate and the counter substrate.
  • the thin film transistor substrate is provided for each of the plurality of pixel electrodes provided in a matrix and for each of the pixel electrodes, and each of the plurality of thin film transistors connected to the pixel electrodes and for each of the pixel electrodes.
  • Each of the thin film transistors is provided with a gate electrode provided on the substrate, a gate insulating film provided so as to cover the gate electrode, and the gate electrode provided on the gate insulating film.
  • a semiconductor layer in which a channel region is disposed so as to overlap with the semiconductor layer, and the channel region provided on the semiconductor layer is exposed A source electrode and a drain electrode arranged so as to be separated from each other through the channel region, wherein each of the auxiliary capacitors is provided with a capacitor line formed of the same material in the same layer as the gate electrode;
  • the gate insulating film provided so as to cover the semiconductor layer, the semiconductor layer provided on the gate insulating film so as to overlap the capacitor line, and the semiconductor layer provided on the semiconductor layer and connected to the pixel electrodes.
  • a drain electrode; the semiconductor layer is made of an oxide semiconductor; each pixel electrode is made of an oxide conductor; and the semiconductor layer and each pixel electrode are in contact with each other. To do.
  • the semiconductor layer of each thin film transistor is made of an oxide semiconductor
  • each pixel electrode is made of an oxide conductor. Therefore, the semiconductor layer disposed in each pixel And the band structure of the pixel electrode is similar.
  • the semiconductor layer and the pixel electrode are in contact with each other, free carriers in the pixel electrode diffuse into the semiconductor layer and extend to the vicinity of the interface with the gate insulating film, so that the semiconductor layer in the auxiliary capacitance portion Will function as a conductor.
  • the storage capacitor configured by the stacked structure of the capacitor line, the gate insulating film, the semiconductor layer, and the drain electrode retains charge when a voltage is applied between the capacitor line and the drain electrode.
  • the dielectric layer is only the gate insulating film, a change in electric capacity is suppressed.
  • the change in the electric capacity is suppressed, so that in the thin film transistor substrate, the change in the electric capacity of the auxiliary capacitor due to the semiconductor layer is suppressed, and the thin film transistor substrate is provided.
  • the occurrence of display defects such as flicker is suppressed.
  • the semiconductor layer made of the oxide semiconductor and the pixel electrode made of the oxide conductor are in contact with each other, a change in the capacitance of the auxiliary capacitor caused by the semiconductor layer can be suppressed.
  • FIG. 1 is a plan view of a TFT substrate according to the first embodiment.
  • FIG. 2 is a cross-sectional view of a TFT substrate and a liquid crystal display panel having the same along the line II-II in FIG.
  • FIG. 3 is an equivalent circuit diagram of the TFT substrate according to the first embodiment.
  • FIG. 4 is a graph showing the relationship between the voltage and the capacitance in the auxiliary capacitance of the TFT substrate according to the first embodiment.
  • FIG. 5 is a first explanatory view showing the manufacturing process of the TFT substrate according to Embodiment 1 in section.
  • FIG. 6 is a second explanatory diagram subsequent to FIG. 5, showing the manufacturing process of the TFT substrate according to the first embodiment in cross section.
  • FIG. 7 is a third explanatory diagram subsequent to FIG.
  • FIG. 6 showing a manufacturing process of the TFT substrate according to the first embodiment in cross section.
  • FIG. 8 is a cross-sectional view of the TFT substrate according to the second embodiment.
  • FIG. 9 is a first explanatory view showing the manufacturing process of the TFT substrate according to Embodiment 2 in section.
  • FIG. 10 is a second explanatory diagram subsequent to FIG. 9, showing a manufacturing process of the TFT substrate according to the second embodiment in cross section.
  • FIG. 11 is a third explanatory diagram subsequent to FIG. 10, showing a manufacturing process of the TFT substrate according to the second embodiment in cross section.
  • FIG. 12 is a fourth explanatory view, following FIG. 11, illustrating a manufacturing process of the TFT substrate according to the second embodiment in cross section.
  • FIG. 13 is a cross-sectional view of a TFT substrate according to the third embodiment.
  • Embodiment 1 of the Invention 1 to 7 show Embodiment 1 of a TFT substrate, a manufacturing method thereof, and a liquid crystal display panel according to the present invention.
  • FIG. 1 is a plan view of the TFT substrate 30a of the present embodiment.
  • FIG. 2 is a cross-sectional view of the TFT substrate 30a and the liquid crystal display panel 50 including the same along the line II-II in FIG.
  • FIG. 3 is an equivalent circuit diagram of the TFT substrate 30a.
  • the liquid crystal display panel 50 includes a TFT substrate 30a and a counter substrate 40 provided so as to face each other, a liquid crystal layer 45 provided between the TFT substrate 30a and the counter substrate 40, and a TFT substrate.
  • 30a and the counter substrate 40 are adhered to each other, and a sealing material (not shown) provided in a frame shape is provided between the TFT substrate 30a and the counter substrate 40 to enclose the liquid crystal layer 45.
  • the TFT substrate 30a includes an insulating substrate 10a, a plurality of gate lines 11a provided on the insulating substrate 10a so as to extend in parallel to each other, and one side of each gate line 11a. (The upper side in FIG. 1), provided on the other side (lower side in FIG. 1) of each of the plurality of first capacitance lines 11ba arranged so as to extend in parallel with each other, and on each gate line 11a.
  • a plurality of second capacitor lines 11bb arranged so as to extend in parallel with each other, a plurality of source lines 14a provided so as to extend in parallel with each other in a direction perpendicular to each gate line 11a, each gate line 11a, A TFT 5a provided for each intersection of the source lines 14a, that is, for each pixel P, an interlayer insulating film 15a provided so as to cover each TFT 5a, and a matrix on the interlayer insulating film 15a And a plurality of pixel electrodes arranged such that the first pixel electrode 16a and the second pixel electrode 16b are adjacent to each other via the gate line 11a, and each pixel electrode (the first pixel electrode 16a and the second pixel electrode). And an alignment film (not shown) provided to cover the electrode 16b).
  • the TFT 5a is provided on the gate electrode 11aa provided on the insulating substrate 10a, the gate insulating film 12 provided so as to cover the gate electrode 11aa, and the gate insulating film 12.
  • the first drain electrode 14ba provided on the semiconductor layer 13b and spaced apart from the source electrode 14aa via one channel region C (upper side in FIG. 1), and the other channel And a second drain electrode 14bb disposed so as to be separated from the source electrode 14aa via the region C (lower side in FIG. 1).
  • the gate electrode 11aa is a portion where each gate line 11a is formed widely as shown in FIG.
  • the semiconductor layer 13b is made of, for example, an In—Ga—Zn—O-based oxide semiconductor such as InGaZnO 4 or In 2 Ga 2 ZnO 7 .
  • the first pixel electrode 16a and the second pixel electrode 16b are made of an oxide conductor such as ITO (Indium Tin Oxide) or IZO (Indium Zinc Oxide), for example.
  • the semiconductor layer 13b and the first pixel electrode 16a and the second pixel electrode 16b are in contact with each other in the contact holes 15ca and 15cb formed in the interlayer insulating film 15a, as shown in FIGS. Yes.
  • the source electrode 14aa is a portion where each source line 14a protrudes to the side as shown in FIG.
  • the first drain electrode 14ba is connected to the first pixel electrode 16a through a contact hole 15ca formed in the interlayer insulating film 15a. Further, as shown in FIGS. 1 and 2, the first drain electrode 14ba overlaps with the first capacitor line 11ba through the semiconductor layer 13b and the gate insulating film 12, thereby forming the first auxiliary capacitor 6a. Yes.
  • the second drain electrode 14bb is connected to the second pixel electrode 16b through a contact hole 15cb formed in the interlayer insulating film 15a. Further, as shown in FIG. 1, the second drain electrode 14bb overlaps the second capacitor line 11bb via the semiconductor layer 13b and the gate insulating film 12, thereby forming a second auxiliary capacitor 6b.
  • the counter substrate 40 includes an insulating substrate 10b, a black matrix 31 provided in a lattice shape on the insulating substrate 10b, a red layer, a green layer, a blue layer, and the like between the lattices of the black matrix 31.
  • a color filter 32 a common electrode 33 provided so as to cover the black matrix 31 and the color filter 32, and an alignment film (not shown) provided so as to cover the common electrode 33.
  • the liquid crystal layer 40 is made of a nematic liquid crystal material having electro-optical characteristics and negative dielectric anisotropy.
  • the liquid crystal display panel 50 having the above configuration has each subpixel Pa on the liquid crystal layer 45 disposed between each first pixel electrode 16a and each second pixel electrode 16b on the TFT substrate 30a and the common electrode 33 on the counter substrate 40.
  • the transmittance of light transmitted through the panel is adjusted for each sub-pixel Pa and Pb, and an image is displayed. It is configured.
  • the liquid crystal display panel 50 as shown in FIG.
  • a voltage of ⁇ 20V to ⁇ 5V or + 5V to + 20V is applied to the first auxiliary capacitor 6a, and ⁇ 10V to 0V or
  • a voltage of 0V to + 10V different voltages are applied to the liquid crystal capacitance (liquid crystal layer 45) of the sub-pixel Pa and the liquid crystal capacitance (liquid crystal layer 45) of the sub-pixel Pb, and the sub-pixel Pa and the sub-pixel Pb are
  • the subpixels is a bright subpixel and a dark subpixel, and an image display in which contrast inversion due to viewing angle dependency on gradation is suppressed can be performed.
  • FIG. 4 is a graph showing the relationship between the voltage and the electric capacitance in the auxiliary capacitance (first auxiliary capacitance 6a or second auxiliary capacitance 6b) of the TFT substrate.
  • the solid line A is due to the TFT substrate of the embodiment of the present embodiment in which the semiconductor layer and the pixel electrode are in contact with each other
  • the broken line B is that the pixel electrode is in contact with only the drain electrode and the semiconductor This is due to the TFT substrate of the comparative example of this embodiment in which the layer and the pixel electrode do not contact each other.
  • a range E LP is a main operating range of the positive bias of the bright sub-pixel
  • a range E LN is a main operating range of the negative bias of the bright sub-pixel based on the applied voltage range exemplified above.
  • the range E DP is the main operating range of the dark subpixel positive bias
  • the range E DN is the main operating range of the dark subpixel negative bias.
  • FIG. 5 to FIG. 7 are explanatory views showing the manufacturing process of the TFT substrate 30a of the present embodiment continuously in section corresponding to the portion of the TFT substrate 30a in the sectional view of FIG.
  • the manufacturing method of this embodiment includes a gate layer forming step, a resist forming step, a first etching step, a second etching step, an interlayer insulating film forming step, and a pixel electrode forming step.
  • a metal film such as a titanium film is formed on the entire substrate of the insulating substrate 10a such as a glass substrate by sputtering, for example, and then the metal film is used with a first photomask.
  • a gate line 11a, a gate electrode 11aa, a first capacitor line 11ba, and a second capacitor line 11bb are formed.
  • a gate insulating film 12 is formed by sequentially forming a silicon film (thickness of about 1000 to 4500 mm) and a silicon oxide film (thickness of about 500 to 1500 mm).
  • an In—Ga—Zn—O-based semiconductor film 13 (thickness such as InGaZnO 4 ) is formed on the entire substrate on which the gate insulating film 12 has been formed, for example, by sputtering.
  • a metal conductive film 14 such as a titanium film (about 1500 to 6000 mm thick) and the like are sequentially formed.
  • the photosensitive resin film is applied to the second photo film.
  • a resist pattern Raa is formed as shown in FIG.
  • the resist pattern Raa is exposed so that a part of the region overlapping the first capacitor line 11ba and the second capacitor line 11bb and a region serving as the channel region C are exposed.
  • the source line 14a, the source electrode 14aa, the first drain electrode 14ba, and the second drain electrode 14bb are formed in a region.
  • ⁇ Second etching process> First, the substrate on which the source line 14a, the source electrode 14aa, the first drain electrode 14ba, the second drain electrode 14bb, and the channel region C are formed in the first etching step is heated at about 250 ° C. to obtain FIG. ), The resist pattern Raa is reflowed to convert the resist pattern Raa into the resist pattern Rab so as to cover the semiconductor film 13a exposed from the first drain electrode 14ba and the second drain electrode 14bb and the channel region C. To do.
  • the semiconductor film 13a exposed from the resist pattern Rab is etched by wet etching, thereby forming the semiconductor layer 13b and forming the TFT 5a as shown in FIG. 6C.
  • a silicon oxide film (thickness of about 1000 to 4000 mm) or the like is formed on the entire substrate from which the resist pattern Rab has been removed, for example, by CVD, as shown in FIG. 7A.
  • An insulating film 15 is formed.
  • the inorganic insulating film 15 is preferably a silicon oxide film, but may be a laminated film of a silicon oxide film and a silicon nitride film, a silicon nitride film, or the like.
  • an interlayer insulating film 15a provided with contact holes 15ca and 15cb is formed as shown in FIG. 7B.
  • an ITO film (having a thickness of about 600 mm to 2000 mm) is formed on the entire substrate on which the interlayer insulating film 15a has been formed in the interlayer insulating film forming step, for example, by sputtering, so that FIG.
  • the transparent conductive film 16 is formed as shown in FIG.
  • the first pixel electrode 16a and the second pixel electrode 16b are formed as shown in FIG.
  • the second auxiliary electrode 6b and the second auxiliary capacitor 6b are formed by bringing the second pixel electrode 16b into contact with the semiconductor layer 13b.
  • the TFT substrate 30a can be manufactured as described above.
  • the gate electrode 11aa and the first capacitance line 11ba are formed on the insulating substrate 10a using the first photomask in the gate layer forming step.
  • the second capacitor line 11bb, the resist pattern Raa is formed using the second photomask in the resist pattern forming step, and the source electrode 14aa and the second electrode are formed using the resist pattern Raa in the first etching step.
  • the first drain electrode 14ba, the second drain electrode 14bb and the channel region C are formed, and the semiconductor layer 13b is formed by using the resist pattern Rab modified by reflowing in the second etching step, thereby forming the TFT 5a.
  • a third photomask is used to form a contact hole.
  • An interlayer insulating film 15a provided with 15ca and 15cb is formed, and in the pixel electrode forming step, the first pixel electrode 16a and the second pixel electrode 16b are formed using the fourth photomask to form the first auxiliary capacitor 6a. Since the second auxiliary capacitor 6b is formed, the TFT substrate 30a including the first auxiliary capacitor 6a and the second auxiliary capacitor 6b can be manufactured using four photomasks.
  • the semiconductor layer 13b is disposed below the first drain electrode 14ba and the second drain electrode 14bb in each of the subpixels Pa and Pb, but in the first etching step, the source electrode 14aa, When forming the first drain electrode 14ba, the second drain electrode 14bb, and the channel region C, the semiconductor film 13a is exposed from the first drain electrode 14ba and the second drain electrode 14bb. Therefore, in the pixel electrode formation step, the first pixel By forming the electrode 16a and the second pixel electrode 16b, the semiconductor layer 13b and the first pixel electrode 16a and the second pixel electrode 16b are in contact with each other in each of the subpixels Pa and Pb.
  • the semiconductor layer 13b is made of an oxide semiconductor and the first pixel electrode 16a and the second pixel electrode 16b are made of an oxide conductor, the semiconductor layer 13b disposed in each of the subpixels Pa and Pb.
  • the band structures of the first pixel electrode 16a and the second pixel electrode 16b are similar.
  • the first auxiliary capacitance 6a and the second auxiliary capacitance 6b in which the semiconductor layer 13b is stacked can suppress a change in electric capacitance, and thus the first auxiliary capacitance 6a and the second auxiliary capacitance caused by the semiconductor layer 13b can be suppressed. 2 A change in the electric capacity of the auxiliary capacitor 6b can be suppressed.
  • each pixel P has a multi-pixel structure composed of a bright subpixel (Pa) and a dark subpixel (Pb).
  • the voltage applied between the second capacitor line 11bb and the second drain electrode 14bb is different, for example, when a semiconductor layer is simply stacked inside the first auxiliary capacitor and the second auxiliary capacitor, although there is a possibility that the electric capacitances of the first auxiliary capacitance and the second auxiliary capacitance may change, as described above, in each subpixel Pa and Pb, the semiconductor layer 13b, the first pixel electrode 16a, and the second pixel electrode 16b Contact each other Therefore, the electric capacity of the first auxiliary capacitor 6a caused by the voltage applied between the first capacitor line 11ba and
  • the semiconductor layer 13b in the portions of the first auxiliary capacitor 6a and the second auxiliary capacitor 6b functions as a conductor. Therefore, even if the semiconductor layer 13b is interposed, the first pixel electrode 16a and the second pixel electrode 16b, and the first drain electrode 14ba and the second drain electrode 14bb can be satisfactorily connected to each other.
  • the capacitor electrode in order to suppress the change in the capacitance of the auxiliary capacitor, when the capacitor electrode is formed by removing the semiconductor layer of the auxiliary capacitor and connecting the pixel electrode and the drain electrode, Since there is only the side surface of the contact hole, there is a concern about poor connection between the pixel electrode and the drain electrode. If the diameter of the contact hole is increased in order to eliminate this connection failure, there is a concern that the aperture ratio of the pixel will be reduced.
  • the semiconductor layer 13b is made of an oxide semiconductor, a TFT 5a having good characteristics such as high mobility, high reliability, and low off-current can be realized. Can do.
  • Embodiment 2 of the Invention 8 to 12 show Embodiment 2 of the TFT substrate and the manufacturing method thereof according to the present invention.
  • FIG. 8 is a cross-sectional view of the TFT substrate 30b of the present embodiment.
  • 9 to 12 are explanatory views showing the manufacturing process of the TFT substrate 30b of this embodiment continuously in cross section corresponding to the cross section of FIG.
  • the same parts as those in FIGS. 1 to 7 are denoted by the same reference numerals, and detailed description thereof will be omitted.
  • the drain electrode protrudes in the contact hole formed in the interlayer insulating film, the source layer such as the source line, the source electrode and the drain electrode, and the TFT substrate 30a in which the interlayer insulating film has a one-layer structure.
  • the drain electrode does not protrude in the contact hole formed in the interlayer insulating film, and the source layer such as the source line, the source electrode and the drain electrode, and the interlayer insulating film each have a two-layer structure.
  • An example of the TFT substrate 30b is shown.
  • the TFT substrate 30b includes an insulating substrate 10a, a plurality of gate lines (11a, see FIG. 1) provided on the insulating substrate 10a so as to extend in parallel with each other, and one of the gate lines 11a. And a plurality of first capacitor lines 11ba arranged to extend in parallel to each other and a plurality of first capacitor lines 11ba arranged to extend in parallel to each other.
  • each TFT 5b provided at each intersection of each gate line (11a) and each source line, and a first interlayer insulating film 20a and a second interlayer insulating film 21a provided to cover each TFT 5b.
  • An inter-layer insulating film 22a and an inter-layer insulating film 22a are provided in a matrix, and a first pixel electrode 23a and a second pixel electrode (not shown, refer to reference numeral 16b in FIG. 1) are provided via a gate line (11a). And a plurality of pixel electrodes arranged adjacent to each other, and an alignment film (not shown) provided to cover each pixel electrode (first pixel electrode 23a and second pixel electrode).
  • the TFT 5b includes a gate electrode 11aa provided on the insulating substrate 10a, a gate insulating film 12 provided so as to cover the gate electrode 11aa, and a gate electrode 12 provided on the gate insulating film 12.
  • a first drain electrode 19b provided so as to be separated from the source electrode 19a via one channel region C, and provided on the semiconductor layer 13b, and separated from the source electrode 19a via the other channel region C.
  • a second drain electrode (not shown, see reference numeral 14bb in FIG. 1).
  • the semiconductor layer 13d is made of, for example, an In—Ga—Zn—O-based oxide semiconductor such as InGaZnO 4 or In 2 Ga 2 ZnO 7 .
  • the 1st pixel electrode 23a and the 2nd pixel electrode are comprised by oxide conductors, such as ITO (Indium Tin Oxide) and IZO (Indium Zinc Oxide), for example.
  • ITO Indium Tin Oxide
  • IZO Indium Zinc Oxide
  • the source electrode 19a is a portion where each source line protrudes to the side.
  • the first drain electrode 19b is connected to the first pixel electrode 23a through a contact hole 21c formed in the interlayer insulating film 22a.
  • the first drain electrode 19b overlaps the first capacitor line 11ba via the semiconductor layer 13d and the gate insulating film 12, thereby constituting the first auxiliary capacitor 6c.
  • the second drain electrode is connected to the second pixel electrode through a contact hole (not shown) formed in the interlayer insulating film 22a.
  • the second drain electrode forms a second auxiliary capacitor by overlapping the second capacitor line (11bb) via the semiconductor layer 13d and the gate insulating film 12.
  • the manufacturing method of this embodiment includes a gate layer forming step, a resist forming step, a first etching step, a second etching step, an interlayer insulating film forming step, and a pixel electrode forming step.
  • a metal film such as a titanium film is formed on the entire substrate of the insulating substrate 10a such as a glass substrate by sputtering, for example, and then the metal film is used with a first photomask.
  • a gate line (11a), a gate electrode 11aa, a first capacitance line 11ba, and a second capacitance line (11bb) are formed.
  • silicon nitride is formed on the entire substrate on which the gate line (11a), the gate electrode 11aa, the first capacitor line 11ba, and the second capacitor line (11bb) are formed by the CVD method, for example.
  • a gate insulating film 12 is formed as shown in FIG. 9B by sequentially forming a film (thickness of about 1000 to 4500 mm) and a silicon oxide film (thickness of about 500 to 1500 mm).
  • an In—Ga—Zn—O-based semiconductor film 13 (thickness such as InGaZnO 4 ) is formed on the entire substrate on which the gate insulating film 12 has been formed, for example, by sputtering.
  • a first metal conductive film 17 such as a molybdenum film (about 500 to 2000 mm thick) and a second metal conductive film 18 such as a copper film (thickness about 1000 to 3500 mm) are sequentially formed.
  • a photosensitive resin film (thickness of about 1.5 ⁇ m to 3.0 ⁇ m) is formed on the entire substrate on which the semiconductor film 13 and the metal laminated film 19 composed of the first metal conductive film 17 and the second metal conductive film 18 are formed. Then, the photosensitive resin film is exposed, developed and baked using a second photomask to form a resist pattern Rba as shown in FIG. 9D.
  • the resist pattern Rba as shown in FIG. 9D, a part of the region overlapping with the first capacitor line 11ba and the second capacitor line (11bb) and a region serving as the channel region C are exposed.
  • ⁇ Second etching process> First, by heating the substrate on which the source line, source electrode (19a), first drain electrode (19b), second drain electrode, and channel region C are formed in the first etching step at about 250 ° C., FIG. As shown in FIG. 5B, the resist pattern Rba is reflowed so that the resist pattern Rba is covered with the resist pattern Rba so as to cover the semiconductor film 13c exposed from the first drain electrode 19b and the second drain electrode and the channel region C. Transformed to Rbb.
  • the semiconductor film 13c exposed from the resist pattern Rbb is etched by wet etching, thereby forming a semiconductor layer 13d and forming the TFT 5b as shown in FIG.
  • the source line, the source electrode (19a) composed of the lower metal layer 17aa and the upper metal layer 18aa, the first drain electrode (19b) composed of the lower metal layer 17ba and the upper metal layer 18ba, and the second drain electrode are Etching from the side by isotropic etching by wet etching, as shown in FIG.
  • a source electrode 19a composed of a source line, a lower metal layer 17ab and an upper metal layer 18ab, and a lower metal layer 17bb It becomes the 1st drain electrode 19b which consists of upper metal layer 18bb, and a 2nd drain electrode.
  • a silicon oxide film (thickness of about 1000 to 4000 mm) or the like is formed on the entire substrate from which the resist pattern Rbb has been removed by, for example, a CVD method, as shown in FIG.
  • An insulating film 20 is formed.
  • the inorganic insulating film 20 is preferably a silicon oxide film, but may be a laminated film of a silicon oxide film and a silicon nitride film, a silicon nitride film, or the like.
  • an organic insulating film 21 is formed by applying a photosensitive resin film to the entire substrate on which the inorganic insulating film 20 has been formed, for example, by spin coating.
  • a first interlayer insulating film 20a is formed as shown in FIG.
  • An interlayer insulating film 22a composed of the film 20a and the second interlayer insulating film 21a is formed.
  • an ITO film (having a thickness of about 600 to 2000 mm) is formed on the entire substrate on which the interlayer insulating film 22a has been formed in the above-described interlayer insulating film forming process, for example, by sputtering, so that FIG. As shown in FIG. 2, a transparent conductive film 23 is formed.
  • the first pixel electrode 23a and the second pixel electrode are formed as shown in FIG. 8, and the first pixel electrode 23a and the second pixel electrode are formed.
  • the two auxiliary electrodes are formed by bringing the two pixel electrodes into contact with the semiconductor layer 13d.
  • the TFT substrate 30b can be manufactured as described above.
  • the semiconductor layer 13d made of an oxide semiconductor
  • the first pixel electrode 23a made of an oxide conductor
  • the second pixel electrodes are in contact with each other, it is possible to suppress changes in the electric capacities of the first auxiliary capacitance 6c and the second auxiliary capacitance caused by the semiconductor layer 13d.
  • FIG. 13 is a cross-sectional view of the TFT substrate 30c of this embodiment.
  • the TFT substrate 30b in which the second interlayer insulating film constituting the interlayer insulating film is formed colorless is exemplified.
  • the second interlayer insulating film constituting the interlayer insulating film is colored.
  • a color filter on array TFT substrate 30c is illustrated.
  • the second interlayer insulating film 21b constituting the upper layer side of the interlayer insulating film 22b is colored red, green, or blue, and other configurations are substantially the same as the configuration of the TFT substrate 30b of the second embodiment. It has become.
  • the TFT substrate 30c uses a photosensitive resin film colored red, green or blue in the interlayer insulating film forming step of the manufacturing method described in the second embodiment, and repeats exposure and development for three colors. Can be manufactured. Note that the configuration of the color filter is omitted in the counter substrate arranged to face the TFT substrate 30c.
  • the semiconductor layer 13d made of an oxide semiconductor
  • the first pixel electrode 23a made of an oxide conductor, and the like, as in the above embodiments. Since the second pixel electrodes are in contact with each other, it is possible to suppress changes in the electric capacities of the first auxiliary capacitance 6c and the second auxiliary capacitance caused by the semiconductor layer 13d.
  • a TFT substrate having a multi-pixel structure is illustrated, but the present invention can also be applied to a TFT substrate having a single pixel structure.
  • an In—Ga—Zn—O-based oxide semiconductor is exemplified as the semiconductor layer.
  • the present invention includes, for example, an In—Si—Zn—O-based, In—Al—Zn— O-based, Sn-Si-Zn-O-based, Sn-Al-Zn-O-based, Sn-Ga-Zn-O-based, Ga-Si-Zn-O-based, Ga-Al-Zn-O-based, In-
  • oxide semiconductors such as Cu—Zn—O, Sn—Cu—Zn—O, Zn—O, In—O, and In—Zn—O.
  • the gate line, the gate electrode, the first capacitor line, and the second capacitor line having a single layer structure are exemplified.
  • the gate line, the gate electrode, the first capacitor line, and the second capacitor line are It may have a laminated structure.
  • the gate insulating film having a laminated structure is exemplified, but the gate insulating film may have a single layer structure.
  • a method of manufacturing a TFT substrate using four photomasks by reflowing a resist pattern is exemplified.
  • the photosensitive resin film is formed in halftone or graytone.
  • the method can also be applied to a method of manufacturing a TFT substrate using four photomasks.
  • a method for manufacturing a TFT substrate in which a resist pattern is reflowed by heating is exemplified.
  • the present invention is a TFT substrate in which reflow is performed by solvent treatment (atmosphere treatment, mist treatment, local application by inkjet, etc.) This method can also be applied.
  • the TFT substrate using the TFT electrode connected to the pixel electrode as the drain electrode has been exemplified.
  • the present invention is applied to the TFT substrate called the source electrode. Can also be applied.
  • the present invention can suppress a change in the capacitance of the auxiliary capacitor due to the semiconductor layer, and thus is useful for the TFT substrate constituting the liquid crystal display panel.

Abstract

　各ＴＦＴ（５ａ）が、ゲート電極（１１ａａ）と、ゲート電極（１１ａａ）を覆うように設けられたゲート絶縁膜（１２）と、ゲート絶縁膜（１２）上にゲート電極（１１ａａ）に重なるようにチャネル領域（Ｃ）が設けられた半導体層（１３ｂ）と、半導体層（１３ｂ）上にチャネル領域（Ｃ）が露出すると共に、チャネル領域（Ｃ）を介して互いに離間するように設けられたソース電極（１４ａａ）及びドレイン電極（１４ｂａ）とを備え、各補助容量（６ａ）が、容量線（１１ｂａ）と、容量線（１１ｂａ）を覆うように設けられたゲート絶縁膜（１２）と、ゲート絶縁膜（１２）上に容量線（１１ｂａ）に重なるように設けられた半導体層（１３ｂ）と、半導体層（１３ｂ）上に設けられ、各画素電極（１６ａ）に接続されたドレイン電極（１４ｂａ）とを備え、酸化物半導体からなる半導体層（１３ｂ）と酸化物導電体からなる各画素電極（１６ａ）とが互いに接触している。

Description

薄膜トランジスタ基板及びその製造方法並びに液晶表示パネル
　本発明は、薄膜トランジスタ基板及びその製造方法並びに液晶表示パネルに関し、特に、補助容量が設けられた薄膜トランジスタ基板及びその製造方法並びに液晶表示パネルに関するものである。
　アクティブマトリクス駆動方式の液晶表示パネルは、画像の最小単位である各画素毎に、例えば、薄膜トランジスタ（Thin Film Transistor、以下、「ＴＦＴ」とも称する）がスイッチング素子として設けられたＴＦＴ基板と、ＴＦＴ基板に対向するように配置された対向基板と、両基板の間に封入された液晶層とを備えている。このＴＦＴ基板では、各画素の液晶層、すなわち、液晶容量に充電された電荷を安定に保持するために、各画素毎に補助容量が設けられている。ここで、補助容量は、例えば、基板上に設けられた容量線と、容量線を覆うように設けられたゲート絶縁膜と、ゲート絶縁膜上に容量線に重なるように設けられた容量電極（例えば、ＴＦＴのドレイン電極）とにより構成されている。
　例えば、特許文献１には、絶縁基板上に形成されたゲート線、ゲート電極及び維持電極を覆うように、ゲート絶縁膜、半導体層（を形成する膜）、接触層（パターンを形成する膜）及び導電体層を順に蒸着し、導電体層上に２回の露光方法を用いて感光膜を形成した後に、感光膜を用いて半導体層（を形成する膜）、接触層（パターンを形成する膜）及び導電体層を２段階でエッチングして、データ配線、ソース電極、半導体層、接触層パターン、ドレイン電極及び維持蓄電器用導電体パターンを形成するＴＦＴ基板の製造方法が開示されている。
特開２００１－３１９８７６号公報
　ところで、特許文献１に開示された製造方法により製造されたＴＦＴ基板では、上記補助容量に相当する維持蓄電器が、維持電極、ゲート絶縁膜、維持蓄電器用半導体層、維持蓄電器用接触層パターン及び維持蓄電器用導電体パターンの積層構造により構成されている。ここで、特許文献１に開示された製造方法のように、半導体層とソース電極及びドレイン電極とを同一のフォトマスクを用いて形成する製造工程の簡略化を図ったＴＦＴ基板の製造方法では、ソース電極及びドレイン電極の下層に半導体層が配置するので、補助容量を構成する容量電極（ドレイン電極）の下層に半導体層が積層されてしまう。そうなると、容量線、ゲート絶縁膜、半導体層及びドレイン電極の積層構造により構成された補助容量では、ゲート絶縁膜だけでなく半導体層も誘電体層として機能することになり、ゲート絶縁膜と半導体層との間において、ＭＯＳ（Metal Oxide Semiconductor）構造による電気容量の変化が生じると共に、半導体層とドレイン電極との間において、ショットキー構造による電気容量の変化が生じるので、補助容量を介して画素電極の電位を制御する液晶表示パネルでは、画素電極が所定の電位で制御されなくなり、フリッカーなどの表示不良が発生してしまう。
　本発明は、かかる点に鑑みてなされたものであり、その目的とするところは、半導体層に起因する補助容量の電気容量の変化を抑制することにある。
　上記目的を達成するために、本発明は、酸化物半導体からなる半導体層と酸化物導電体からなる画素電極とが互いに接触するようにしたものである。
　具体的に本発明に係る薄膜トランジスタ基板は、マトリクス状に設けられた複数の画素電極と、上記各画素電極毎にそれぞれ設けられ、該各画素電極に接続された複数の薄膜トランジスタと、上記各画素電極毎にそれぞれ設けられた複数の補助容量とを備え、上記各薄膜トランジスタが、基板に設けられたゲート電極と、該ゲート電極を覆うように設けられたゲート絶縁膜と、該ゲート絶縁膜上に設けられ、上記ゲート電極に重なるようにチャネル領域が配置された半導体層と、該半導体層上に設けられ、上記チャネル領域が露出すると共に、該チャネル領域を介して互いに離間するように配置されたソース電極及びドレイン電極とを備え、上記各補助容量が、上記ゲート電極と同一層に同一材料により設けられた容量線と、該容量線を覆うように設けられた上記ゲート絶縁膜と、該ゲート絶縁膜上に上記容量線に重なるように設けられた上記半導体層と、該半導体層上に設けられ、上記各画素電極に接続された上記ドレイン電極とを備えた薄膜トランジスタ基板であって、上記半導体層は、酸化物半導体により構成され、上記各画素電極は、酸化物導電体により構成され、上記半導体層及び各画素電極は、互いに接触していることを特徴とする。
　上記の構成によれば、各薄膜トランジスタの半導体層が酸化物半導体により構成されていると共に、各画素電極が酸化物導電体により構成されているので、各画素に配置された半導体層及び画素電極のバンド構造が類似することになる。そして、各画素において、半導体層と画素電極とが互いに接触しているので、画素電極内のフリーキャリアが半導体層に拡散してゲート絶縁膜との界面付近まで広がり、補助容量の部分の半導体層が導体として機能することになる。そのため、各画素において、容量線、ゲート絶縁膜、半導体層及びドレイン電極の積層構造により構成された補助容量では、容量線とドレイン電極との間に電圧が印加されたときに、電荷を保持するための誘電体層がゲート絶縁膜だけになるので、電気容量の変化が抑制される。これにより、半導体層が積層された各補助容量において、電気容量の変化が抑制されるので、半導体層に起因する補助容量の電気容量の変化が抑制される。
　上記各画素電極は、上記各薄膜トランジスタを介して互いに隣り合うように設けられた第１画素電極及び第２画素電極を有し、上記ドレイン電極は、上記第１画素電極及び第２画素電極にそれぞれ接続された第１ドレイン電極及び第２ドレイン電極を有し、上記各補助容量は、上記第１画素電極及び第２画素電極に対応してそれぞれ設けられた第１補助容量及び第２補助容量を有し、上記容量線は、上記第１補助容量及び第２補助容量に対応してそれぞれ設けられた第１容量線及び第２容量線を有し、上記第１補助容量は、上記第１容量線と、該第１容量線を覆うように設けられた上記ゲート絶縁膜と、該ゲート絶縁膜上に上記第１容量線に重なるように設けられた上記半導体層と、該半導体層上に設けられた上記第１ドレイン電極とを備え、上記第２補助容量は、上記第２容量線と、該第２容量線を覆うように設けられた上記ゲート絶縁膜と、該ゲート絶縁膜上に上記第２容量線に重なるように設けられた上記半導体層と、該半導体層上に設けられた上記第２ドレイン電極とを備えていてもよい。
　上記の構成によれば、各画素電極が第１画素電極及び第２画素電極を有し、ドレイン電極が第１画素電極及び第２画素電極にそれぞれ接続された第１ドレイン電極及び第２ドレイン電極を有し、補助容量が、第１容量線、ゲート絶縁膜、半導体層及び第１ドレイン電極の積層構造により構成された第１補助容量、並びに第２容量線、ゲート絶縁膜、半導体層及び第２ドレイン電極の積層構造により構成された第２補助容量を有しているので、各画素において、例えば、第１画素電極及び第２画素電極に対応する各副画素の輝度が互いに異なる、すなわち、各画素が明副画素及び暗副画素により構成されたマルチ画素構造を有する薄膜トランジスタ基板が具体的に構成される。ここで、マルチ画素構造を有する薄膜トランジスタ基板では、一般的に、明副画素の液晶層に印加する電圧と、暗副画素の液晶層に印加する電圧とを異ならせるために、第１容量線及び第１ドレイン電極の間に印加する電圧と、第２容量線及び第２ドレイン電極の間に印加する電圧とを異ならせるので、第１補助容量及び第２補助容量の内部に半導体層が積層された場合には、第１補助容量及び第２補助容量の電気容量に変化が生じ、例えば、対向基板の共通電極の電圧とのバランスが崩れるおそれがあるものの、上記の構成によれば、第１容量線及び第１ドレイン電極の間に印加する電圧に起因する第１補助容量の電気容量、並びに第２容量線及び第２ドレイン電極の間に印加する電圧に起因する第２補助容量の電気容量の変化が抑制されるので、薄膜トランジスタ基板を備えた液晶表示パネルでは、各画素において、対向基板の共通電極の電圧とのバランスが保持された状態で、明副画素及び暗副画素の各液晶層に所定の電圧が印加される。
　また、本発明に係る薄膜トランジスタ基板の製造方法は、マトリクス状に設けられた複数の画素電極と、上記各画素電極毎にそれぞれ設けられ、該各画素電極に接続された複数の薄膜トランジスタと、上記各画素電極毎にそれぞれ設けられた複数の補助容量とを備え、上記各薄膜トランジスタが、基板に設けられたゲート電極と、該ゲート電極を覆うように設けられたゲート絶縁膜と、該ゲート絶縁膜上に設けられ、上記ゲート電極に重なるようにチャネル領域が配置された半導体層と、該半導体層上に設けられ、上記チャネル領域が露出すると共に、該チャネル領域を介して互いに離間するように配置されたソース電極及びドレイン電極とを備え、上記各補助容量が、上記ゲート電極と同一層に同一材料により設けられた容量線と、該容量線を覆うように設けられた上記ゲート絶縁膜と、該ゲート絶縁膜上に上記容量線に重なるように設けられた上記半導体層と、該半導体層上に設けられ、上記各画素電極に接続された上記ドレイン電極とを備えた薄膜トランジスタ基板を製造する方法であって、基板上に上記ゲート電極及び容量線を形成するゲート層形成工程と、上記形成されたゲート電極及び容量線を覆うように、上記ゲート絶縁膜、酸化物半導体からなる半導体膜、及び金属導電膜を順に成膜した後に、該金属導電膜上において上記ソース電極及びドレイン電極となる領域に、上記チャネル領域となる領域、及び該容量線と重なる領域の一部がそれぞれ露出するようにレジストパターンを形成するレジスト形成工程と、上記レジストパターンから露出する上記金属導電膜をエッチングして、上記ソース電極、ドレイン電極及びチャネル領域を形成すると共に、該ドレイン電極から上記半導体膜を露出させる第１エッチング工程と、上記第１エッチング工程で用いたレジストパターンをリフローすることにより、上記ドレイン電極から露出する半導体膜、及び上記チャネル領域を覆うように該レジストパターンを変成した後に、該変成されたレジストパターンから露出する上記半導体膜をエッチングすることにより、上記半導体層を形成して、上記各薄膜トランジスタを形成する第２エッチング工程と、上記第２エッチング工程で用いたレジストパターンを除去した後に、上記ドレイン電極から露出する上記半導体層に到達するようにコンタクトホールが設けられた層間絶縁膜を形成する層間絶縁膜形成工程と、上記層間絶縁膜上に酸化物導電体からなる上記各画素電極を形成して、該各画素電極に上記半導体層を接触させることにより、上記各補助容量を形成する画素電極形成工程とを備えることを特徴とする。
　上記の方法によれば、ゲート層形成工程において、例えば、第１のフォトマスクを用いて、基板上にゲート電極及び容量線を形成し、レジストパターン形成工程において、例えば、第２のフォトマスクを用いて、レジストパターンを形成し、第１エッチング工程において、そのレジストパターンを用いて、ソース電極、ドレイン電極及びチャネル領域を形成し、第２エッチング工程において、リフローして変成されたレジストパターンを用いて、半導体層を形成して薄膜トランジスタを形成し、層間絶縁膜形成工程において、例えば、第３のフォトマスクを用いて、コンタクトホールが設けられた層間絶縁膜を形成し、画素電極形成工程において、例えば、第４のフォトマスクを用いて、画素電極を形成して補助容量を形成するので、４枚のフォトマスクを用いて、補助容量を備えた薄膜トランジスタ基板が製造される。そして、製造された薄膜トランジスタ基板では、各画素において、ドレイン電極の下層に半導体層が配置するものの、第１エッチング工程において、ソース電極、ドレイン電極及びチャネル領域を形成する際に、ドレイン電極から半導体膜を露出させるので、画素電極形成工程において、画素電極を形成することにより、各画素において、半導体層と画素電極とが互いに接触することになる。ここで、半導体層が酸化物半導体により構成され、画素電極が酸化物導電体により構成されているので、各画素に配置された半導体層及び画素電極のバンド構造が類似することになる。そのため、各画素において、画素電極内のフリーキャリアが半導体層に拡散してゲート絶縁膜との界面付近まで広がり、補助容量の部分の半導体層が導体として機能することになり、容量線、ゲート絶縁膜、半導体層及びドレイン電極の積層構造により構成された補助容量では、容量線とドレイン電極との間に電圧が印加されたときに、電荷を保持するための誘電体層がゲート絶縁膜だけになるので、電気容量の変化が抑制される。これにより、半導体層が積層された各補助容量において、電気容量の変化が抑制されるので、半導体層に起因する補助容量の電気容量の変化が抑制される。
　また、本発明に係る液晶表示パネルは、互いに対向するように設けられた薄膜トランジスタ基板及び対向基板と、上記薄膜トランジスタ基板及び対向基板の間に設けられた液晶層とを備えた液晶表示パネルであって、上記薄膜トランジスタ基板は、マトリクス状に設けられた複数の画素電極と、上記各画素電極毎にそれぞれ設けられ、該各画素電極に接続された複数の薄膜トランジスタと、上記各画素電極毎にそれぞれ設けられた複数の補助容量とを備え、上記各薄膜トランジスタが、基板に設けられたゲート電極と、該ゲート電極を覆うように設けられたゲート絶縁膜と、該ゲート絶縁膜上に設けられ、上記ゲート電極に重なるようにチャネル領域が配置された半導体層と、該半導体層上に設けられ、上記チャネル領域が露出すると共に、該チャネル領域を介して互いに離間するように配置されたソース電極及びドレイン電極とを備え、上記各補助容量が、上記ゲート電極と同一層に同一材料により設けられた容量線と、該容量線を覆うように設けられた上記ゲート絶縁膜と、該ゲート絶縁膜上に上記容量線に重なるように設けられた上記半導体層と、該半導体層上に設けられ、上記各画素電極に接続された上記ドレイン電極とを備え、上記半導体層は、酸化物半導体により構成され、上記各画素電極は、酸化物導電体により構成され、上記半導体層及び各画素電極は、互いに接触していることを特徴とする。
　上記の構成によれば、薄膜トランジスタ基板において、各薄膜トランジスタの半導体層が酸化物半導体により構成されていると共に、各画素電極が酸化物導電体により構成されているので、各画素に配置された半導体層及び画素電極のバンド構造が類似することになる。そして、各画素において、半導体層と画素電極とが互いに接触しているので、画素電極内のフリーキャリアが半導体層に拡散してゲート絶縁膜との界面付近まで広がり、補助容量の部分の半導体層が導体として機能することになる。そのため、各画素において、容量線、ゲート絶縁膜、半導体層及びドレイン電極の積層構造により構成された補助容量では、容量線とドレイン電極との間に電圧が印加されたときに、電荷を保持するための誘電体層がゲート絶縁膜だけになるので、電気容量の変化が抑制される。これにより、半導体層が積層された各補助容量において、電気容量の変化が抑制されるので、薄膜トランジスタ基板において、半導体層に起因する補助容量の電気容量の変化が抑制されると共に、薄膜トランジスタ基板を備えた液晶表示パネルにおいて、フリッカーなどの表示不良の発生が抑制される。
　本発明によれば、酸化物半導体からなる半導体層と酸化物導電体からなる画素電極とが互いに接触しているので、半導体層に起因する補助容量の電気容量の変化を抑制することができる。
図１は、実施形態１に係るＴＦＴ基板の平面図である。 図２は、図１中のII－II線に沿ったＴＦＴ基板及びそれを備えた液晶表示パネルの断面図である。 図３は、実施形態１に係るＴＦＴ基板の等価回路図である。 図４は、実施形態１に係るＴＦＴ基板の補助容量における電圧及び電気容量の関係を示すグラフである。 図５は、実施形態１に係るＴＦＴ基板の製造工程を断面で示す第１の説明図である。 図６は、実施形態１に係るＴＦＴ基板の製造工程を断面で示す図５に続く第２の説明図である。 図７は、実施形態１に係るＴＦＴ基板の製造工程を断面で示す図６に続く第３の説明図である。 図８は、実施形態２に係るＴＦＴ基板の断面図である。 図９は、実施形態２に係るＴＦＴ基板の製造工程を断面で示す第１の説明図である。 図１０は、実施形態２に係るＴＦＴ基板の製造工程を断面で示す図９に続く第２の説明図である。 図１１は、実施形態２に係るＴＦＴ基板の製造工程を断面で示す図１０に続く第３の説明図である。 図１２は、実施形態２に係るＴＦＴ基板の製造工程を断面で示す図１１に続く第４の説明図である。 図１３は、実施形態３に係るＴＦＴ基板の断面図である。
　以下、本発明の実施形態を図面に基づいて詳細に説明する。なお、本発明は、以下の各実施形態に限定されるものではない。
　《発明の実施形態１》
　図１～図７は、本発明に係るＴＦＴ基板及びその製造方法並びに液晶表示パネルの実施形態１を示している。ここで、図１は、本実施形態のＴＦＴ基板３０ａの平面図である。また、図２は、図１中のII－II線に沿ったＴＦＴ基板３０ａ及びそれを備えた液晶表示パネル５０の断面図である。さらに、図３は、ＴＦＴ基板３０ａの等価回路図である。
　液晶表示パネル５０は、図２に示すように、互いに対向するように設けられたＴＦＴ基板３０ａ及び対向基板４０と、ＴＦＴ基板３０ａ及び対向基板４０の間に設けられた液晶層４５と、ＴＦＴ基板３０ａ及び対向基板４０を互いに接着すると共に、ＴＦＴ基板３０ａ及び対向基板４０の間に液晶層４５を封入するために枠状に設けられたシール材（不図示）とを備えている。
　ＴＦＴ基板３０ａは、図１～図３に示すように、絶縁基板１０ａと、絶縁基板１０ａ上に互いに平行に延びるように設けられた複数のゲート線１１ａと、各ゲート線１１ａの一方の側方（図１中の上側）にそれぞれ設けられ、互いに平行に延びるように配置された複数の第１容量線１１ｂａと、各ゲート線１１ａの他方の側方（図１中の下側）にそれぞれ設けられ、互いに平行に延びるように配置された複数の第２容量線１１ｂｂと、各ゲート線１１ａと直交する方向に互いに平行に延びるように設けられた複数のソース線１４ａと、各ゲート線１１ａ及び各ソース線１４ａの交差部分毎、すなわち、各画素Ｐ毎に設けられたＴＦＴ５ａと、各ＴＦＴ５ａを覆うように設けられた層間絶縁膜１５ａと、層間絶縁膜１５ａ上にマトリクス状に設けられ、各々、第１画素電極１６ａ及び第２画素電極１６ｂがゲート線１１ａを介して互いに隣り合うように配置された複数の画素電極と、各画素電極（第１画素電極１６ａ及び第２画素電極１６ｂ）を覆うように設けられた配向膜（不図示）とを備えている。
　ＴＦＴ５ａは、図１及び図２に示すように、絶縁基板１０ａ上に設けられたゲート電極１１ａａと、ゲート電極１１ａａを覆うように設けられたゲート絶縁膜１２と、ゲート絶縁膜１２上に設けられ、ゲート電極１１ａａに重なるように一対のチャネル領域Ｃが配置された半導体層１３ｂと、半導体層１３ｂ上に設けられ、一対のチャネル領域Ｃが露出するように配置されたソース電極１４ａａと、半導体層１３ｂ上に設けられ、一方のチャネル領域Ｃ（図１中の上側）を介してソース電極１４ａａに離間するように配置された第１ドレイン電極１４ｂａと、半導体層１３ｂ上に設けられ、他方のチャネル領域Ｃ（図１中の下側）を介してソース電極１４ａａに離間するように配置された第２ドレイン電極１４ｂｂとを備えている。
　ゲート電極１１ａａは、図１に示すように、各ゲート線１１ａが幅広く形成された部分である。
　半導体層１３ｂは、例えば、ＩｎＧａＺｎＯ4やＩｎ2Ｇａ2ＺｎＯ７などのＩｎ－Ｇａ－Ｚｎ－Ｏ系の酸化物半導体により構成されている。ここで、第１画素電極１６ａ及び第２画素電極１６ｂは、例えば、ＩＴＯ（Indium Tin Oxide）やＩＺＯ（Indium Zinc Oxide）などの酸化物導電体により構成されている。そして、半導体層１３ｂと第１画素電極１６ａ及び第２画素電極１６ｂとは、図１及び図２に示すように、層間絶縁膜１５ａに形成されたコンタクトホール１５ｃａ及び１５ｃｂ内でそれぞれ互いに接触している。
　ソース電極１４ａａは、図１に示すように、各ソース線１４ａが側方に突出した部分である。
　第１ドレイン電極１４ｂａは、図１及び図２に示すように、層間絶縁膜１５ａに形成されたコンタクトホール１５ｃａを介して第１画素電極１６ａに接続されている。また、第１ドレイン電極１４ｂａは、図１及び図２に示すように、半導体層１３ｂ及びゲート絶縁膜１２を介して、第１容量線１１ｂａに重なることにより、第１補助容量６ａを構成している。
　第２ドレイン電極１４ｂｂは、図１に示すように、層間絶縁膜１５ａに形成されたコンタクトホール１５ｃｂを介して第２画素電極１６ｂに接続されている。また、第２ドレイン電極１４ｂｂは、図１に示すように、半導体層１３ｂ及びゲート絶縁膜１２を介して、第２容量線１１ｂｂに重なることにより、第２補助容量６ｂを構成している。
　対向基板４０は、図２に示すように、絶縁基板１０ｂと、絶縁基板１０ｂ上に格子状に設けられたブラックマトリクス３１と、ブラックマトリクス３１の各格子間に赤色層、緑色層及び青色層などがそれぞれ設けられたカラーフィルター３２と、ブラックマトリクス３１及びカラーフィルター３２を覆うように設けられた共通電極３３と、共通電極３３を覆うように設けられた配向膜（不図示）とを備えている。
　液晶層４０は、電気光学特性を有し、負の誘電異方性を有するネマチックの液晶材料などにより構成されている。
　上記構成の液晶表示パネル５０は、ＴＦＴ基板３０ａ上の各第１画素電極１６ａ及び各第２画素電極１６ｂと対向基板４０上の共通電極３３との間に配置する液晶層４５に各副画素Ｐａ及びＰｂ毎に所定の電圧を印加して、液晶層４５の配向状態を変えることにより、各副画素Ｐａ及びＰｂ毎にパネル内を透過する光の透過率を調整して、画像を表示するように構成されている。そして、液晶表示パネル５０では、図３に示すように、例えば、第１補助容量６ａに－２０Ｖ～－５Ｖ又は＋５Ｖ～＋２０Ｖの電圧を印加すると共に、第２補助容量６ｂに－１０Ｖ～０Ｖ又は０Ｖ～＋１０Ｖの電圧を印加することにより、副画素Ｐａの液晶容量（液晶層４５）及び副画素Ｐｂの液晶容量（液晶層４５）に互いに異なる電圧が印加され、副画素Ｐａ及び副画素Ｐｂがそれぞれ明副画素及び暗副画素となり、階調に対する視角依存性に起因するコントラストの反転が抑制された画像表示を行うことができる。ここで、図４は、ＴＦＴ基板の補助容量（第１補助容量６ａ又は第２補助容量６ｂ）における電圧及び電気容量の関係を示すグラフである。なお、図４において、実線Ａは、半導体層と画素電極とが互いに接触する本実施形態の実施例のＴＦＴ基板によるものであり、破線Ｂは、画素電極がドレイン電極だけに接触して、半導体層と画素電極とが互いに接触しない本実施形態の比較例のＴＦＴ基板によるものである。また、上記例示した印加電圧の範囲に基づいて、図４において、範囲ＥＬＰは、明副画素の正バイアスの主要動作範囲であり、範囲ＥＬＮは、明副画素の負バイアスの主要動作範囲であり、範囲ＥＤＰは、暗副画素の正バイアスの主要動作範囲であり、範囲ＥＤＮは、暗副画素の負バイアスの主要動作範囲である。そして、図４から分かるように、本実施形態の実施例のＴＦＴ基板（実線Ａ参照）では、補助容量に印加される電圧の大きさによることなく、補助容量の電気容量がほぼ一定であるのに対し、本実施形態の比較例のＴＦＴ基板（破線Ｂ参照）では、補助容量に印加される電圧の大きさによって、補助容量の電気容量が変化してしまう。
　次に、本実施形態のＴＦＴ基板３０ａを製造する方法について、図５～図７を用いて説明する。ここで、図５～図７は、図２の断面図におけるＴＦＴ基板３０ａの部分に対応して、本実施形態のＴＦＴ基板３０ａの製造工程を連続的に断面で示す説明図である。なお、本実施形態の製造方法は、ゲート層形成工程、レジスト形成工程、第１エッチング工程、第２エッチング工程、層間絶縁膜形成工程及び画素電極形成工程を備える。
　＜ゲート層形成工程＞
　ガラス基板などの絶縁基板１０ａの基板全体に、例えば、スパッタリング法により、チタン膜（厚さ１５００Å～６０００Å程度）などの金属膜を成膜した後に、その金属膜を第１のフォトマスクを用いてパターニングすることにより、図５（ａ）に示すように、ゲート線１１ａ、ゲート電極１１ａａ、第１容量線１１ｂａ及び第２容量線１１ｂｂを形成する。
　＜レジスト形成工程＞
　まず、上記ゲート層形成工程でゲート線１１ａ、ゲート電極１１ａａ、第１容量線１１ｂａ及び第２容量線１１ｂｂが形成された形成された基板全体に、例えば、ＣＶＤ（Chemical Vapor Deposition）法により、窒化シリコン膜（厚さ１０００Å～４５００Å程度）及び酸化シリコン膜（厚さ５００Å～１５００Å程度）などを順に成膜することにより、図５（ｂ）に示すように、ゲート絶縁膜１２を形成する。
　続いて、ゲート絶縁膜１２が形成された基板全体に、図５（ｃ）に示すように、例えば、スパッタリング法により、ＩｎＧａＺｎＯ4などのＩｎ－Ｇａ－Ｚｎ－Ｏ系の半導体膜１３（厚さ２００Å～８００Å程度）、及びチタン膜（厚さ１５００Å～６０００Å程度）などの金属導電膜１４を順に成膜する。
　さらに、半導体膜１３及び金属導電膜１４が成膜された基板全体に、感光性樹脂膜（厚さ１．５μｍ～３．０μｍ程度）を塗布した後に、その感光性樹脂膜を第２のフォトマスクを用いる露光、現像及び焼成することにより、図５（ｄ）に示すように、レジストパターンＲａａを形成する。ここで、レジストパターンＲａａは、図５（ｄ）に示すように、第１容量線１１ｂａ及び第２容量線１１ｂｂとそれぞれ重なる領域の一部、並びにチャネル領域Ｃとなる領域が露出するように、ソース線１４ａ、ソース電極１４ａａ、第１ドレイン電極１４ｂａ及び第２ドレイン電極１４ｂｂとなる領域に形成する。
　＜第１エッチング工程＞
　上記レジスト形成工程で形成されたレジストパターンＲａａから露出する金属導電膜１４及びその下層の半導体膜１３の上層部をウエットエッチングでエッチングすることにより、図６（ａ）に示すように、ソース線１４ａ、ソース電極１４ａａ、第１ドレイン電極１４ｂａ、第２ドレイン電極１４ｂｂ、及びチャネル領域Ｃ（が設けられた半導体膜１３ａ）を形成する。
　＜第２エッチング工程＞
　まず、上記第１エッチング工程でソース線１４ａ、ソース電極１４ａａ、第１ドレイン電極１４ｂａ、第２ドレイン電極１４ｂｂ及びチャネル領域Ｃが形成された基板を２５０℃程度で加熱することにより、図６（ｂ）に示すように、レジストパターンＲａａをリフローして、第１ドレイン電極１４ｂａ及び第２ドレイン電極１４ｂｂから露出する半導体膜１３ａ、並びにチャネル領域Ｃを覆うように、レジストパターンＲａａをレジストパターンＲａｂに変成する。
　続いて、レジストパターンＲａｂから露出する半導体膜１３ａをウエットエッチングでエッチングすることにより、図６（ｃ）に示すように、半導体層１３ｂを形成して、ＴＦＴ５ａを形成する。
　＜層間絶縁膜形成工程＞
　まず、図６（ｄ）に示すように、上記第２エッチング工程でＴＦＴ５ａが形成された基板からレジストパターンＲａｂを剥離して除去する。
　続いて、レジストパターンＲａｂが除去された基板全体に、例えば、ＣＶＤ法により、酸化シリコン膜（厚さ１０００Å～４０００Å程度）などを成膜することにより、図７（ａ）に示すように、無機絶縁膜１５を形成する。なお、無機絶縁膜１５としては、酸化シリコン膜が望ましいが、酸化シリコン膜及び窒化シリコン膜の積層膜や窒化シリコン膜などであってもよい。
　さらに、無機絶縁膜１５を第３のフォトマスクを用いてパターニングすることにより、図７（ｂ）に示すように、コンタクトホール１５ｃａ及び１５ｃｂが設けられた層間絶縁膜１５ａを形成する。
　＜画素電極形成工程＞
　まず、上記層間絶縁膜形成工程で層間絶縁膜１５ａが形成された基板全体に、例えば、スパッタリング法により、ＩＴＯ膜（厚さ６００Å～２０００Å程度）などを成膜することにより、図７（ｂ）に示すように、透明導電膜１６を形成する。
　続いて、透明導電膜１６を第４のフォトマスクを用いてパターニングすることにより、図２に示すように、第１画素電極１６ａ及び第２画素電極１６ｂを形成すると共に、第１画素電極１６ａ及び第２画素電極１６ｂを半導体層１３ｂに接触させて、第１補助容量６ａ及び第２補助容量６ｂを形成する。
　以上のようにして、ＴＦＴ基板３０ａを製造することができる。
　以上説明したように、本実施形態のＴＦＴ基板３０ａ及びその製造方法によれば、ゲート層形成工程において、第１のフォトマスクを用いて、絶縁基板１０ａ上にゲート電極１１ａａ、第１容量線１１ｂａ及び第２容量線１１ｂｂを形成し、レジストパターン形成工程において、第２のフォトマスクを用いて、レジストパターンＲａａを形成し、第１エッチング工程において、レジストパターンＲａａを用いて、ソース電極１４ａａ、第１ドレイン電極１４ｂａ、第２ドレイン電極１４ｂｂ及びチャネル領域Ｃを形成し、第２エッチング工程において、リフローして変成されたレジストパターンＲａｂを用いて、半導体層１３ｂを形成してＴＦＴ５ａを形成し、層間絶縁膜形成工程において、第３のフォトマスクを用いて、コンタクトホール１５ｃａ及び１５ｃｂが設けられた層間絶縁膜１５ａを形成し、画素電極形成工程において、第４のフォトマスクを用いて、第１画素電極１６ａ及び第２画素電極１６ｂを形成して第１補助容量６ａ及び第２補助容量６ｂを形成するので、４枚のフォトマスクを用いて、第１補助容量６ａ及び第２補助容量６ｂを備えたＴＦＴ基板３０ａを製造することができる。そして、製造されたＴＦＴ基板３０ａでは、各副画素Ｐａ及びＰｂにおいて、第１ドレイン電極１４ｂａ及び第２ドレイン電極１４ｂｂの下層に半導体層１３ｂが配置するものの、第１エッチング工程において、ソース電極１４ａａ、第１ドレイン電極１４ｂａ、第２ドレイン電極１４ｂｂ及びチャネル領域Ｃを形成する際に、第１ドレイン電極１４ｂａ及び第２ドレイン電極１４ｂｂから半導体膜１３ａを露出させるので、画素電極形成工程において、第１画素電極１６ａ及び第２画素電極１６ｂを形成することにより、各副画素Ｐａ及びＰｂにおいて、半導体層１３ｂと第１画素電極１６ａ及び第２画素電極１６ｂとが互いに接触することになる。ここで、半導体層１３ｂが酸化物半導体により構成され、第１画素電極１６ａ及び第２画素電極１６ｂが酸化物導電体により構成されているので、各副画素Ｐａ及びＰｂに配置された半導体層１３ｂと第１画素電極１６ａ及び第２画素電極１６ｂとのバンド構造が類似することになる。そのため、各副画素Ｐａ及びＰｂにおいて、第１画素電極１６ａ及び第２画素電極１６ｂ内のフリーキャリアが半導体層１３ｂに拡散してゲート絶縁膜１２との界面付近まで広がり、第１補助容量６ａ及び第２補助容量６ｂの部分の半導体層１３ｂが導体として機能することになり、第１容量線１１ｂａ、ゲート絶縁膜１２、半導体層１３ｂ及び第１ドレイン電極１４ｂａの積層構造により構成された第１補助容量６ａ、並びに第２容量線１１ｂｂ、ゲート絶縁膜１２、半導体層１３ｂ及び第２ドレイン電極１４ｂｂの積層構造により構成された第２補助容量６ｂでは、第１容量線１１ｂａ及び第２容量線１１ｂｂと第１ドレイン電極１４ｂａ及び第２ドレイン電極１４ｂｂとの間に電圧が印加されたときに、電荷を保持するための誘電体層がゲート絶縁膜１２だけになるので、電気容量の変化を抑制することができる。これにより、半導体層１３ｂが積層された各第１補助容量６ａ及び各第２補助容量６ｂにおいて、電気容量の変化を抑制することができるので、半導体層１３ｂに起因する第１補助容量６ａ及び第２補助容量６ｂの電気容量の変化を抑制することができる。
　また、本実施形態のＴＦＴ基板３０ａによれば、各画素Ｐが明副画素（Ｐａ）及び暗副画素（Ｐｂ）により構成されたマルチ画素構造を有しているので、明副画素（Ｐａ）の液晶層４５に印加する電圧と、暗副画素（Ｐｂ）の液晶層４５に印加する電圧とを異ならせるために、第１容量線１１ｂａ及び第１ドレイン電極１４ｂａの間に印加する電圧と、第２容量線１１ｂｂ及び第２ドレイン電極１４ｂｂの間に印加する電圧とを異ならせる際に、例えば、第１補助容量及び第２補助容量の内部に半導体層が単に積層された場合には、第１補助容量及び第２補助容量の電気容量に変化が生じるおそれがあるものの、上述したように、各副画素Ｐａ及びＰｂにおいて、半導体層１３ｂと第１画素電極１６ａ及び第２画素電極１６ｂとが互いに接触しているので、第１容量線１１ｂａ及び第１ドレイン電極１４ｂａの間に印加する電圧に起因する第１補助容量６ａの電気容量、並びに第２容量線１１ｂｂ及び第２ドレイン電極１４ｂｂの間に印加する電圧に起因する第２補助容量６ｂの電気容量の変化を有効に抑制することができる。そして、ＴＦＴ基板３０ａを備えた液晶表示パネル５０では、各第１補助容量６ａ及び各第２補助容量６ｂの電気容量の変化を抑制することができるので、各副画素Ｐａ及びＰｂにおいて、対向基板４０の共通電極３３の電圧とのバランスが保持された状態で、明副画素（Ｐａ）及び暗副画素（Ｐｂ）の各液晶層４５に所定の電圧を印加することができ、フリッカーなどの表示不良の発生を抑制することができる。
　また、本実施形態のＴＦＴ基板３０ａによれば、第１補助容量６ａ及び第２補助容量６ｂの部分の半導体層１３ｂが導体として機能するので、半導体層１３ｂが介在しても、第１画素電極１６ａ及び第２画素電極１６ｂと第１ドレイン電極１４ｂａ及び第２ドレイン電極１４ｂｂとをそれぞれ良好に接続することができる。これに対して、補助容量の電気容量の変化を抑制するために、補助容量の部分の半導体層を除去して、画素電極で容量電極を形成した場合には、画素電極とドレイン電極との接続がコンタクトホールの側面だけになるので、画素電極とドレイン電極との接続不良が懸念される。そして、この接続不良を解消するために、コンタクトホールの径を大きく形成すれば、画素の開口率の低下が懸念される。
　また、本実施形態のＴＦＴ基板３０ａによれば、半導体層１３ｂが酸化物半導体により構成されているので、高移動度、高信頼性及び低オフ電流などの良好な特性を有するＴＦＴ５ａを実現することができる。
　《発明の実施形態２》
　図８～図１２は、本発明に係るＴＦＴ基板及びその製造方法の実施形態２を示している。ここで、図８は、本実施形態のＴＦＴ基板３０ｂの断面図である。また、図９～図１２は、図８の断面図に対応して、本実施形態のＴＦＴ基板３０ｂの製造工程を連続的に断面で示す説明図である。なお、以下の各実施形態において、図１～図７と同じ部分については同じ符号を付して、その詳細な説明を省略する。
　上記実施形態１では、層間絶縁膜に形成されたコンタクトホール内でドレイン電極が突出し、ソース線、ソース電極及びドレイン電極などのソース層、並びに層間絶縁膜がそれぞれ１層構造を有するＴＦＴ基板３０ａを例示したが、本実施形態では、層間絶縁膜に形成されたコンタクトホール内でドレイン電極が突出せず、ソース線、ソース電極及びドレイン電極などのソース層、並びに層間絶縁膜がそれぞれ２層構造を有するＴＦＴ基板３０ｂを例示する。
　ＴＦＴ基板３０ｂは、図８に示すように、絶縁基板１０ａと、絶縁基板１０ａ上に互いに平行に延びるように設けられた複数のゲート線（１１ａ、図１参照）と、各ゲート線１１ａの一方の側方にそれぞれ設けられ、互いに平行に延びるように配置された複数の第１容量線１１ｂａと、各ゲート線１１ａの他方の側方にそれぞれ設けられ、互いに平行に延びるように配置された複数の第２容量線（１１ｂｂ、図１参照）と、各ゲート線（１１ａ）と直交する方向に互いに平行に延びるように設けられた複数のソース線（不図示、図１中の符号１４ａ参照）と、各ゲート線（１１ａ）及び各ソース線の交差部分毎に設けられたＴＦＴ５ｂと、各ＴＦＴ５ｂを覆うように設けられ、第１層間絶縁膜２０ａ及び第２層間絶縁膜２１ａが積層された層間絶縁膜２２ａと、層間絶縁膜２２ａ上にマトリクス状に設けられ、各々、第１画素電極２３ａ及び第２画素電極（不図示、図１中の符号１６ｂ参照）がゲート線（１１ａ）を介して互いに隣り合うように配置された複数の画素電極と、各画素電極（第１画素電極２３ａ及び第２画素電極）を覆うように設けられた配向膜（不図示）とを備えている。
　ＴＦＴ５ｂは、図８に示すように、絶縁基板１０ａ上に設けられたゲート電極１１ａａと、ゲート電極１１ａａを覆うように設けられたゲート絶縁膜１２と、ゲート絶縁膜１２上に設けられ、ゲート電極１１ａａに重なるように一対のチャネル領域Ｃが配置された半導体層１３ｄと、半導体層１３ｄ上に設けられ、一対のチャネル領域Ｃが露出するように配置されたソース電極１９ａと、半導体層１３ｄ上に設けられ、一方のチャネル領域Ｃを介してソース電極１９ａに離間するように配置された第１ドレイン電極１９ｂと、半導体層１３ｂ上に設けられ、他方のチャネル領域Ｃを介してソース電極１９ａに離間するように配置された第２ドレイン電極（不図示、図１中の符号１４ｂｂ参照）とを備えている。
　半導体層１３ｄは、例えば、ＩｎＧａＺｎＯ4やＩｎ2Ｇａ2ＺｎＯ７などのＩｎ－Ｇａ－Ｚｎ－Ｏ系の酸化物半導体により構成されている。ここで、第１画素電極２３ａ及び第２画素電極は、例えば、ＩＴＯ（Indium Tin Oxide）やＩＺＯ（Indium Zinc Oxide）などの酸化物導電体により構成されている。そして、半導体層１３ｄと第１画素電極２３ａ及び第２画素電極とは、図８に示すように、層間絶縁膜２２ａに形成されたコンタクトホール２１ｃ内でそれぞれ互いに接触している。
　ソース電極１９ａは、各ソース線が側方に突出した部分である。
　第１ドレイン電極１９ｂは、図８に示すように、層間絶縁膜２２ａに形成されたコンタクトホール２１ｃを介して第１画素電極２３ａに接続されている。また、第１ドレイン電極１９ｂは、半導体層１３ｄ及びゲート絶縁膜１２を介して、第１容量線１１ｂａに重なることにより、第１補助容量６ｃを構成している。
　第２ドレイン電極は、層間絶縁膜２２ａに形成されたコンタクトホール（不図示）を介して第２画素電極に接続されている。また、第２ドレイン電極は、半導体層１３ｄ及びゲート絶縁膜１２を介して、第２容量線（１１ｂｂ）に重なることにより、第２補助容量を構成している。
　次に、本実施形態のＴＦＴ基板３０ｂを製造する方法について、図９～図１２を用いて説明する。ここで、本実施形態の製造方法は、ゲート層形成工程、レジスト形成工程、第１エッチング工程、第２エッチング工程、層間絶縁膜形成工程及び画素電極形成工程を備える。
　＜ゲート層形成工程＞
　ガラス基板などの絶縁基板１０ａの基板全体に、例えば、スパッタリング法により、チタン膜（厚さ１５００Å～６０００Å程度）などの金属膜を成膜した後に、その金属膜を第１のフォトマスクを用いてパターニングすることにより、図９（ａ）に示すように、ゲート線（１１ａ）、ゲート電極１１ａａ、第１容量線１１ｂａ及び第２容量線（１１ｂｂ）を形成する。
　＜レジスト形成工程＞
　まず、上記ゲート層形成工程でゲート線（１１ａ）、ゲート電極１１ａａ、第１容量線１１ｂａ及び第２容量線（１１ｂｂ）が形成された形成された基板全体に、例えば、ＣＶＤ法により、窒化シリコン膜（厚さ１０００Å～４５００Å程度）及び酸化シリコン膜（厚さ５００Å～１５００Å程度）などを順に成膜することにより、図９（ｂ）に示すように、ゲート絶縁膜１２を形成する。
　続いて、ゲート絶縁膜１２が形成された基板全体に、図９（ｃ）に示すように、例えば、スパッタリング法により、ＩｎＧａＺｎＯ4などのＩｎ－Ｇａ－Ｚｎ－Ｏ系の半導体膜１３（厚さ２００Å～８００Å程度）、モリブデン膜（厚さ５００Å～２０００Å程度）などの第１金属導電膜１７、及び銅膜（厚さ１０００Å～３５００Å程度）などの第２金属導電膜１８を順に成膜する。
　さらに、半導体膜１３並びに第１金属導電膜１７及び第２金属導電膜１８からなる金属積層膜１９が成膜された基板全体に、感光性樹脂膜（厚さ１．５μｍ～３．０μｍ程度）を塗布した後に、その感光性樹脂膜を第２のフォトマスクを用いる露光、現像及び焼成することにより、図９（ｄ）に示すように、レジストパターンＲｂａを形成する。ここで、レジストパターンＲｂａは、図９（ｄ）に示すように、第１容量線１１ｂａ及び第２容量線（１１ｂｂ）とそれぞれ重なる領域の一部、並びにチャネル領域Ｃとなる領域が露出するように、ソース線、ソース電極１９ａ、第１ドレイン電極１９ｂ及び第２ドレイン電極となる領域に形成する。
　＜第１エッチング工程＞
　上記レジスト形成工程で形成されたレジストパターンＲｂａから露出する金属積層膜１９及びその下層の半導体膜１３の上層部をウエットエッチングでエッチングすることにより、図１０（ａ）に示すように、ソース線、下層金属層１７ａａと上層金属層１８ａａとからなるソース電極（１９ａ）、下層金属層１７ｂａと上層金属層１８ｂａとからなる第１ドレイン電極（１９ｂ）、第２ドレイン電極、及びチャネル領域Ｃ（が設けられた半導体膜１３ｃ）を形成する。
　＜第２エッチング工程＞
　まず、上記第１エッチング工程でソース線、ソース電極（１９ａ）、第１ドレイン電極（１９ｂ）、第２ドレイン電極及びチャネル領域Ｃが形成された基板を２５０℃程度で加熱することにより、図１０（ｂ）に示すように、レジストパターンＲｂａをリフローして、第１ドレイン電極（１９ｂ）及び第２ドレイン電極から露出する半導体膜１３ｃ、並びにチャネル領域Ｃを覆うように、レジストパターンＲｂａをレジストパターンＲｂｂに変成する。
　続いて、レジストパターンＲｂｂから露出する半導体膜１３ｃをウエットエッチングでエッチングすることにより、図１０（ｃ）に示すように、半導体層１３ｄを形成して、ＴＦＴ５ｂを形成する。このとき、ソース線、下層金属層１７ａａと上層金属層１８ａａとからなるソース電極（１９ａ）、下層金属層１７ｂａと上層金属層１８ｂａとからなる第１ドレイン電極（１９ｂ）、及び第２ドレイン電極は、ウエットエッチングによる等方性エッチングにより側方からエッチングされて、図１０（ｃ）に示すように、ソース線、下層金属層１７ａｂと上層金属層１８ａｂとからなるソース電極１９ａ、下層金属層１７ｂｂと上層金属層１８ｂｂとからなる第１ドレイン電極１９ｂ、及び第２ドレイン電極となる。
　＜層間絶縁膜形成工程＞
　まず、図１０（ｄ）に示すように、上記第２エッチング工程でＴＦＴ５ｂが形成された基板からレジストパターンＲｂｂを剥離して除去する。
　続いて、レジストパターンＲｂｂが除去された基板全体に、例えば、ＣＶＤ法により、酸化シリコン膜（厚さ１０００Å～４０００Å程度）などを成膜することにより、図１１（ａ）に示すように、無機絶縁膜２０を形成する。なお、無機絶縁膜２０としては、酸化シリコン膜が望ましいが、酸化シリコン膜及び窒化シリコン膜の積層膜や窒化シリコン膜などであってもよい。
　その後、無機絶縁膜２０が形成された基板全体に、例えば、スピンコート法により、感光性樹脂膜を塗布することにより、図１１（ｂ）に示すように、有機絶縁膜２１を形成する。
　そして、有機絶縁膜２１を第３のフォトマスクを用いる露光、現像及び焼成することにより、図１１（ｃ）に示すように、コンタクトホール２１ｃが設けられた第２層間絶縁膜２１ａを形成する。
　さらに、第１層間絶縁膜２１ａのコンタクトホール２１ｃから露出する無機絶縁膜２０をエッチングすることにより、図１２（ａ）に示すように、第１層間絶縁膜２０ａを形成して、第１層間絶縁膜２０ａ及び第２層間絶縁膜２１ａからなる層間絶縁膜２２ａを形成する。
　＜画素電極形成工程＞
　まず、上記層間絶縁膜形成工程で層間絶縁膜２２ａが形成された基板全体に、例えば、スパッタリング法により、ＩＴＯ膜（厚さ６００Å～２０００Å程度）などを成膜することにより、図１２（ｂ）に示すように、透明導電膜２３を形成する。
　続いて、透明導電膜２３を第４のフォトマスクを用いてパターニングすることにより、図８に示すように、第１画素電極２３ａ及び第２画素電極を形成すると共に、第１画素電極２３ａ及び第２画素電極を半導体層１３ｄに接触させて、第１補助容量６ｃ及び第２補助容量を形成する。
　以上のようにして、ＴＦＴ基板３０ｂを製造することができる。
　以上説明したように、本実施形態のＴＦＴ基板３０ｂ及びその製造方法によれば、上記実施形態１と同様に、酸化物半導体からなる半導体層１３ｄと酸化物導電体からなる第１画素電極２３ａ及び第２画素電極とが互いに接触しているので、半導体層１３ｄに起因する第１補助容量６ｃ及び第２補助容量の電気容量の変化を抑制することができる。
　《発明の実施形態３》
　図１３は、本実施形態のＴＦＴ基板３０ｃの断面図である。
　上記実施形態２では、層間絶縁膜を構成する第２層間絶縁膜が無色に形成されたＴＦＴ基板３０ｂを例示したが、本実施形態では、層間絶縁膜を構成する第２層間絶縁膜が着色されたカラーフィルターオンアレイ構造のＴＦＴ基板３０ｃを例示する。
　ＴＦＴ基板３０ｃでは、層間絶縁膜２２ｂの上層側を構成する第２層間絶縁膜２１ｂが赤色、緑色又は青色に着色され、その他の構成が上記実施形態２のＴＦＴ基板３０ｂの構成と実質的に同じになっている。
　ＴＦＴ基板３０ｃは、上記実施形態２で説明した製造方法の層間絶縁膜形成工程において、赤色、緑色又は青色に着色された感光性樹脂膜を用い、露光及び現像を３色分、繰り返すことにより、製造することができる。なお、ＴＦＴ基板３０ｃに対向して配置される対向基板では、カラーフィルターの構成が省略されている。
　以上説明したように、本実施形態のＴＦＴ基板３０ｃ及びその製造方法によれば、上記各実施形態と同様に、酸化物半導体からなる半導体層１３ｄと酸化物導電体からなる第１画素電極２３ａ及び第２画素電極とが互いに接触しているので、半導体層１３ｄに起因する第１補助容量６ｃ及び第２補助容量の電気容量の変化を抑制することができる。
　なお、上記各実施形態では、マルチ画素構造を有するＴＦＴ基板を例示したが、本発明は、シングル画素構造を有するＴＦＴ基板にも適用することができる。
　また、上記各実施形態では、半導体層として、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の酸化物半導体を例示したが、本発明は、例えば、Ｉｎ-Ｓｉ-Ｚｎ-Ｏ系、Ｉｎ-Ａｌ-Ｚｎ-Ｏ系、Ｓｎ－Ｓｉ－Ｚｎ－Ｏ系、Ｓｎ－Ａｌ－Ｚｎ－Ｏ系、Ｓｎ－Ｇａ－Ｚｎ－Ｏ系、Ｇａ－Ｓｉ－Ｚｎ－Ｏ系、Ｇａ－Ａｌ－Ｚｎ－Ｏ系、Ｉｎ－Ｃｕ－Ｚｎ－Ｏ系、Ｓｎ－Ｃｕ－Ｚｎ－Ｏ系、Ｚｎ－Ｏ系、Ｉｎ－Ｏ系、Ｉｎ－Ｚｎ－Ｏ系などの酸化物半導体にも適用することができる。
　また、上記各実施形態では、単層構造を有するゲート線、ゲート電極、第１容量線及び第２容量線を例示したが、ゲート線、ゲート電極、第１容量線及び第２容量線は、積層構造を有するものであってもよい。
　また、上記各実施形態では、積層構造を有するゲート絶縁膜を例示したが、ゲート絶縁膜は、単層構造を有するものであってもよい。
　また、上記各実施形態では、レジストパターンをリフローすることにより、４枚のフォトマスクを用いてＴＦＴ基板を製造する方法を例示したが、本発明は、感光性樹脂膜をハーフトーン又はグレイトーンで露光してレジストパターンを形成することにより、４枚のフォトマスクを用いてＴＦＴ基板を製造する方法にも適用することができる。
　また、上記各実施形態では、レジストパターンを加熱によりリフローするＴＦＴ基板の製造方法を例示したが、本発明は、溶剤処理（雰囲気処理、ミスト処理、インクジェットでの局所塗布など）によりリフローするＴＦＴ基板の製造方法にも適用することができる。
　また、上記各実施形態では、画素電極に接続されたＴＦＴの電極をドレイン電極としたＴＦＴ基板を例示したが、本発明は、画素電極に接続されたＴＦＴの電極をソース電極と呼ぶＴＦＴ基板にも適用することができる。
　以上説明したように、本発明は、半導体層に起因する補助容量の電気容量の変化を抑制することができるので、液晶表示パネルを構成するＴＦＴ基板について有用である。
Ｃ　　　　　チャネル領域
Ｒａａ，Ｒａｂ，Ｒｂａ，Ｒｂｂ　　レジストパターン
５ａ，５ｂ　　　　ＴＦＴ
６ａ，６ｃ　　　　第１補助容量
６ｂ　　　　第２保持容量
１１ａａ　　ゲート電極
１１ｂａ　　第１容量線
１１ｂｂ　　第２容量線
１２　　　　ゲート絶縁膜
１３　　　　半導体膜
１３ｂ，１３ｄ　　半導体層
１４，１９　　　　金属導電膜
１４ａａ，１９ａ　　　ソース電極
１４ｂａ，１９ｂ　　　第１ドレイン電極
１４ｂｂ　　第２ドレイン電極
１５ａ，２２ａ，２２ｂ　　　　　　層間絶縁膜
１５ｃａ，１５ｃｂ，２１ｃ　　　　コンタクトホール
１６ａ，２３ａ　　第１画素電極
１６ｂ　　　第２画素電極
３０ａ～３０ｃ　　ＴＦＴ基板
４０　　　　対向基板
４５　　　　液晶層
５０　　　　液晶表示パネル

Claims (4)

  1. 　マトリクス状に設けられた複数の画素電極と、
    　上記各画素電極毎にそれぞれ設けられ、該各画素電極に接続された複数の薄膜トランジスタと、
    　上記各画素電極毎にそれぞれ設けられた複数の補助容量とを備え、
    　上記各薄膜トランジスタが、基板に設けられたゲート電極と、該ゲート電極を覆うように設けられたゲート絶縁膜と、該ゲート絶縁膜上に設けられ、上記ゲート電極に重なるようにチャネル領域が配置された半導体層と、該半導体層上に設けられ、上記チャネル領域が露出すると共に、該チャネル領域を介して互いに離間するように配置されたソース電極及びドレイン電極とを備え、
    　上記各補助容量が、上記ゲート電極と同一層に同一材料により設けられた容量線と、該容量線を覆うように設けられた上記ゲート絶縁膜と、該ゲート絶縁膜上に上記容量線に重なるように設けられた上記半導体層と、該半導体層上に設けられ、上記各画素電極に接続された上記ドレイン電極とを備えた薄膜トランジスタ基板であって、
    　上記半導体層は、酸化物半導体により構成され、
    　上記各画素電極は、酸化物導電体により構成され、
    　上記半導体層及び各画素電極は、互いに接触していることを特徴とする薄膜トランジスタ基板。
  2. 　請求項１に記載された薄膜トランジスタ基板において、
    　上記各画素電極は、上記各薄膜トランジスタを介して互いに隣り合うように設けられた第１画素電極及び第２画素電極を有し、
    　上記ドレイン電極は、上記第１画素電極及び第２画素電極にそれぞれ接続された第１ドレイン電極及び第２ドレイン電極を有し、
    　上記各補助容量は、上記第１画素電極及び第２画素電極に対応してそれぞれ設けられた第１補助容量及び第２補助容量を有し、
    　上記容量線は、上記第１補助容量及び第２補助容量に対応してそれぞれ設けられた第１容量線及び第２容量線を有し、
    　上記第１補助容量は、上記第１容量線と、該第１容量線を覆うように設けられた上記ゲート絶縁膜と、該ゲート絶縁膜上に上記第１容量線に重なるように設けられた上記半導体層と、該半導体層上に設けられた上記第１ドレイン電極とを備え、
    　上記第２補助容量は、上記第２容量線と、該第２容量線を覆うように設けられた上記ゲート絶縁膜と、該ゲート絶縁膜上に上記第２容量線に重なるように設けられた上記半導体層と、該半導体層上に設けられた上記第２ドレイン電極とを備えていることを特徴とする薄膜トランジスタ基板。
  3. 　マトリクス状に設けられた複数の画素電極と、
    　上記各画素電極毎にそれぞれ設けられ、該各画素電極に接続された複数の薄膜トランジスタと、
    　上記各画素電極毎にそれぞれ設けられた複数の補助容量とを備え、
    　上記各薄膜トランジスタが、基板に設けられたゲート電極と、該ゲート電極を覆うように設けられたゲート絶縁膜と、該ゲート絶縁膜上に設けられ、上記ゲート電極に重なるようにチャネル領域が配置された半導体層と、該半導体層上に設けられ、上記チャネル領域が露出すると共に、該チャネル領域を介して互いに離間するように配置されたソース電極及びドレイン電極とを備え、
    　上記各補助容量が、上記ゲート電極と同一層に同一材料により設けられた容量線と、該容量線を覆うように設けられた上記ゲート絶縁膜と、該ゲート絶縁膜上に上記容量線に重なるように設けられた上記半導体層と、該半導体層上に設けられ、上記各画素電極に接続された上記ドレイン電極とを備えた薄膜トランジスタ基板を製造する方法であって、
    　基板上に上記ゲート電極及び容量線を形成するゲート層形成工程と、
    　上記形成されたゲート電極及び容量線を覆うように、上記ゲート絶縁膜、酸化物半導体からなる半導体膜、及び金属導電膜を順に成膜した後に、該金属導電膜上において上記ソース電極及びドレイン電極となる領域に、上記チャネル領域となる領域、及び該容量線と重なる領域の一部がそれぞれ露出するようにレジストパターンを形成するレジスト形成工程と、
    　上記レジストパターンから露出する上記金属導電膜をエッチングして、上記ソース電極、ドレイン電極及びチャネル領域を形成すると共に、該ドレイン電極から上記半導体膜を露出させる第１エッチング工程と、
    　上記第１エッチング工程で用いたレジストパターンをリフローすることにより、上記ドレイン電極から露出する半導体膜、及び上記チャネル領域を覆うように該レジストパターンを変成した後に、該変成されたレジストパターンから露出する上記半導体膜をエッチングすることにより、上記半導体層を形成して、上記各薄膜トランジスタを形成する第２エッチング工程と、
    　上記第２エッチング工程で用いたレジストパターンを除去した後に、上記ドレイン電極から露出する上記半導体層に到達するようにコンタクトホールが設けられた層間絶縁膜を形成する層間絶縁膜形成工程と、
    　上記層間絶縁膜上に酸化物導電体からなる上記各画素電極を形成して、該各画素電極に上記半導体層を接触させることにより、上記各補助容量を形成する画素電極形成工程とを備えることを特徴とする薄膜トランジスタ基板の製造方法。
  4. 　互いに対向するように設けられた薄膜トランジスタ基板及び対向基板と、
    　上記薄膜トランジスタ基板及び対向基板の間に設けられた液晶層とを備えた液晶表示パネルであって、
    　上記薄膜トランジスタ基板は、
    　マトリクス状に設けられた複数の画素電極と、
    　上記各画素電極毎にそれぞれ設けられ、該各画素電極に接続された複数の薄膜トランジスタと、
    　上記各画素電極毎にそれぞれ設けられた複数の補助容量とを備え、
    　上記各薄膜トランジスタが、基板に設けられたゲート電極と、該ゲート電極を覆うように設けられたゲート絶縁膜と、該ゲート絶縁膜上に設けられ、上記ゲート電極に重なるようにチャネル領域が配置された半導体層と、該半導体層上に設けられ、上記チャネル領域が露出すると共に、該チャネル領域を介して互いに離間するように配置されたソース電極及びドレイン電極とを備え、
    　上記各補助容量が、上記ゲート電極と同一層に同一材料により設けられた容量線と、該容量線を覆うように設けられた上記ゲート絶縁膜と、該ゲート絶縁膜上に上記容量線に重なるように設けられた上記半導体層と、該半導体層上に設けられ、上記各画素電極に接続された上記ドレイン電極とを備え、
    　上記半導体層は、酸化物半導体により構成され、
    　上記各画素電極は、酸化物導電体により構成され、
    　上記半導体層及び各画素電極は、互いに接触していることを特徴とする液晶表示パネル。
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