JP2006269696A - 回路基板の製造方法、回路基板及び電子表示装置 - Google Patents
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Abstract
【解決手段】 下層導電部と上層導電部とが絶縁層を介して積層され、かつ絶縁層の貫通孔内及び上層導電部の開口部内に形成された配線を介して接続された構造を基板上に有する回路基板の製造方法であって、基板上に下層導電部、絶縁層及び上層導電膜を順次形成する工程と、上層導電膜上に、上層導電部間形成領域で上層導電部形成領域よりも膜厚が小さく、かつ上層導電部の開口部形成領域に開口部を有するフォトレジスト膜を形成する工程と、フォトレジスト膜の開口部領域内の上層導電膜及び絶縁層を除去して貫通孔を形成する工程と、貫通孔内に配線を形成する工程と、上層導電部間形成領域のフォトレジスト膜を除去する工程と、上層導電部間形成領域の上層導電膜を除去して上層導電部を形成する工程とを含む回路基板の製造方法。
【選択図】 図2
Description
このように回路基板にコンタクトホールを形成することによってもフォトマスクの使用枚数が増加することから、この点について改善の余地があった。
このように本発明においては、回路基板に形成される下層導電部、上層導電部及び絶縁層の数は特に限定されず、異なる階層に2以上設けられてもよいし、同一の階層に2以上設けられてもよい。
なお、上記(2)のフォトレジスト膜形成工程において、露光後には、通常、現像処理を行う。
なお、上記(7)の配線形成工程においては、通常、液状材料の注入後に、乾燥、焼成等の固化処理を行い、導電性物質を含有する液状材料から配線を形成させる。
図1は、本発明の実施例1に係る薄膜トランジスタ(TFT)アレイ基板の構造を示す平面模式図である。
実施例1に係るTFTアレイ基板は、図1に示すように、ガラス基板等の絶縁性基板(図示せず)上に、ゲート配線(走査信号線)6とソース配線(データ信号線)15とが互いに直交するように配置されており、ゲート配線6とソース配線15とが交差する付近には、薄膜トランジスタ(TFT)17が配置されている。TFT17は、ゲート配線6に接続されたゲート電極6bと、ソース配線15に接続されたソース電極17aと、ドレイン電極(ドレイン側導電部)17cとを有してなる。ドレイン電極17c(下層導電部)は、ゲート配線6と平行に配置された補助容量配線6cの上層まで延伸され、かつ、コンタクトホール27を介して画素電極24(上層導電部)と接続されている。また、ゲート配線6(下層導電部)は、末端6aでコンタクトホール28を介してゲート電極端子25(上層導電部)と接続されている。更に、ソース配線15(下層導電部)は、末端15aでコンタクトホール29を介してソース電極端子26(上層導電部)と接続されている。
TFT17は、図2の中央部に示すように、ゲート電極6b上に、ゲート絶縁層7、チャネル部17bを有する半導体層8、及び、ソース電極17a/ドレイン電極17cがこの順に積層された構造を有するボトムゲート形(逆スタガ形)TFTである。TFT17のドレイン電極17cと画素電極24とは、画素電極24の開口部に連結された貫通孔を有する絶縁層(保護層18及び層間絶縁膜19からなる絶縁層)を介して積層されており、かつ、コンタクトホール(絶縁層の貫通孔内及び画素電極24の開口部内に配線が形成されたもの)27を介して電気的に接続されている。このようにして、TFT駆動部1が構成されている。
以下に、実施例1に係るTFTアレイ基板の製造工程について説明する。
(1)下層導電部等の形成
まず、スパッタリング法等の蒸着法により、絶縁性基板5上にゲート金属薄膜を形成する。続いて、第1のマスクを用いたフォトリソグラフィによりフォトレジストパターンを形成した後、該フォトレジストパターンを用いたドライエッチング又はウェットエッチング等により、ゲート金属薄膜をパターニングすることで、図3に示すように、ゲート配線の末端6a、TFTのゲート電極6b、及び、補助容量配線6cを含むゲートパターンを形成する。ゲート金属薄膜としては、モリブデン/アルミニウム/モリブデン(Mo/Al/Mo)の3層構造を採用した。このとき、ゲート金属薄膜を構成する各種金属は、純金属であってもよいし、不純物を添加した金属であってもよい。
次に、図9に示すように、保護層18、層間絶縁膜19及び画素電極膜(上層導電膜)20を形成した後、第3のマスクを用いたフォトリソグラフィにより、フォトレジストパターン(フォトレジスト膜)21を形成する。保護層18は、プラズマCVD法等により、窒化シリコン、酸化シリコン等を堆積することで形成することができる。層間絶縁膜19は、無機物、有機物又は無機物と有機物との混合物で形成することができる。なお、層間絶縁膜19を無機物で構成する場合には、保護層18を省略することもできる。また、層間絶縁膜19としては、酸化シリコン膜を用いることができる。酸化シリコン膜は、スピンコート法、スリットコート法、キャップコート法等の一般的な塗布方法によりシロキサン又はポリシラザンを含むSOG(Spin on Glass)溶液を塗布した後、TFT17に損傷を与えない範囲の温度(例えば、250℃程度)で焼成することにより形成することができる。更に、画素電極膜20は、スパッタリング法等により、インジウム錫酸化物(ITO)やインジウム亜鉛酸化物(IZO)等の透明導電材料を蒸着することで形成することができる。
フォトレジストパターン21を形成するときに用いる第3のマスクとしては、画素電極間形成領域(上層導電部間形成領域)に対応するスリットを有するマスクが好適である。このようなマスクを用いれば、光の回折現象を利用することにより、画素電極間形成領域における膜厚(フォトレジストパターン部23の膜厚)が画素電極形成領域(上層導電部形成領域)における膜厚よりも相対的に小さいフォトレジストパターン21を簡便に形成することができる。露光条件としては、フォトレジストの種類、膜厚等に応じて適宜変更されるが、本実施例においては、幅9μmの画素電極間形成領域に対して、幅1〜1.5μmの遮光部と幅0.5〜1.0μmのスリットを有する第3のマスクを用いて、超高圧水銀ランプにより光量2〜10mJ/cm2の光を照射した。その結果、フォトレジストパターン21は、画素電極間形成領域における膜厚が2.0μm、画素電極形成領域における膜厚が4.0μmとなった。
次に、フォトレジストパターン21を用いた臭化水素酸(HBr溶液)、塩化鉄(II)を含む溶液等によるウェットエッチングにより、コンタクトホール形成領域22a、22b及び22cの画素電極膜20をエッチングした後、四フッ化炭素(CF4)を含むガスによる同じフォトレジストパターン21を用いたドライエッチングにより、コンタクトホール形成領域22a、22b及び22cの層間絶縁膜19及び保護層18をエッチングする。これにより、コンタクトホール形成領域22aでは、ゲート絶縁層7が露出し、コンタクトホール形成領域22b及び22cでは、第3の金属層12が露出する。このとき、コンタクトホール形成領域22aでは、更にゲート絶縁層7をエッチングする必要があるが、本実施例では、コンタクトホール形成領域22b及び22cで露出する金属層12が、CF4を含むガスを用いたドライエッチングに対して耐性を有するMoにより構成されているため、上記ドライエッチングを継続して行うことにより、図10に示すように、コンタクトホール形成領域22aのゲート絶縁層7もエッチングすることができる。なお、後述するように、本実施例では、導電性微粒子を含有する液状材料を注入することにより、コンタクトホールの形成を行うので、下層導電部と上層導電部とを接続する配線の被覆性を考慮してホールの形状を制御する必要が特になく、上記ドライエッチングを高速で行うことが可能となり、高い生産性を獲得することができる。
次に、図11に示すように、アッシングによりフォトレジストパターン21を薄膜化することにより、フォトレジストパターン21の相対的に膜厚が小さい部分(画素電極間形成領域のフォトレジストパターン)23を除去してフォトレジストパターン21’を形成するとともに、不要な画素電極膜20を露出させる。アッシング方法としては、減圧した酸素ガス雰囲気下でRF放電を生じさせることにより、酸素プラズマを生成させ、これによりフォトレジストを灰にする方法が好適である。
続いて、図12に示すように、フォトレジストパターン21’を用いたウェットエッチングにより、不要な画素電極膜20を除去することで、画素電極24、ゲート電極端子25及びソース電極端子26を形成する。このとき、コンタクトホール形成領域22a、22b及び22cで露出している金属層12を腐食しないエッチング溶液を用いる必要がある。本実施例では、金属膜12がMoで構成されるため、画素電極膜20を構成するITOやIZOをエッチングすることができ、かつMoを腐食しないHBr溶液、又は、塩酸(HCl溶液)と硫酸(H2SO4溶液)との混合溶液等を用いるとよい。その後、フォトレジストパターン21’を除去する。
次に、図13に示すように、インクジェット(IJ)法やスクリーン印刷法により、コンタクトホール形成領域22a、22b及び22cに形成したホール内に、導電性微粒子を含有する液状材料を注入し、適当な温度で分散媒を焼成又は乾燥し、導電性微粒子を溶融させることで、TFT17のドレイン電極と画素電極24とを電気的に接続するコンタクトホール27、ゲート配線の末端6aとゲート電極端子25とを電気的に接続するコンタクトホール28、及び、ソース配線の末端15aとソース電極端子26とを電気的に接続するコンタクトホール29を形成する。このとき、導電性微粒子を含有する液状材料としては、銀インジウム合金(Ag−In)の微粒子をテトラデカン溶媒に分散させてなる分散液、ITO微粒子をブチルカルビトール溶媒に分散させてなる分散液等を用いることができる。IJ法等を用いてこれらの分散液をホールに注入すると、毛細管現象により、分散液がゲート絶縁層7、保護層18、層間絶縁膜19、画素電極24、ゲート電極端子25及びソース電極端子26の側面を覆う。この後、TFT17に損傷を与えない範囲の温度(例えば、250℃程度)で加熱し、焼成を行うことで、Ag−InやITO等の導電性物質からなる配線が形成され、下層導電部と上層導電部とを電気的に接続することができる。
なお、導電性微粒子を含有する液状材料を用いて形成された配線の形状は、通常、中央部が窪み、周辺部が盛り上がった形状となる。液状材料に含有される導電性微粒子の比率としては、10質量%以上であることが好ましい。また、導電性微粒子を含有する液状材料を用いて形成された配線は、開口率に影響を与えない範囲内であれば画素電極24の上面を覆っていてもよく、例えば補助容量配線6cの範囲内であれば、画素電極24の上面を覆っていてもよい。
本実施例によれば、従来必要であった層間絶縁膜19にホールを形成するためのマスク工程と画素電極膜20をパターニングするためのマスク工程とを、1つのマスク工程で行うため、従来よりも1枚少ない3枚のマスクでTFTアレイ基板を製造することが可能である。したがって、製造工程を短縮することができ、設備投資額の削減や生産効率の向上を図ることが可能となる。
また本実施例で作製されるTFTアレイ基板においては、上層導電部の開口部が、各上層導電部内の同一の位置に配列されており、絶縁層の貫通孔と同一又は相似の平面形状を有している。
また、実施例1では、TFTに逆スタガ型TFTを用いているが、スタガ型TFTを用いてもよく、多結晶シリコンを半導体層に用いる場合には好適である。
更に、実施例1では、ドレイン電極17c(下層導電部)は、ゲート配線6と平行に配置された補助容量配線6cの上層まで延伸され、かつコンタクトホール27を介して画素電極24(上層導電部)と接続されているが、図27に示すようにドレイン電極77c(下層導電部)を延伸せずチャネル部77bに近接した場所においてコンタクトホール87を介して画素電極84(上層導電部)と接続してもよく、また図27の破線で示されるようにドレイン電極77c’ (下層導電部)を補助容量配線66cの上層まで延伸せず、コンタクトホール87を介して画素電極84(上層導電部)と接続してもよい。この場合、開口率の観点からチャネル部77bに近接した場所においてコンタクトホール87を介して画素電極84と接続することがより好適である。下層導電部77cを補助容量配線66cの上層まで延伸しない場合は、補助容量配線66c上に下層導電部97を形成し、コンタクトホール87を介して上層導電部84と接続し、補助容量を形成することができる。補助容量が不要である場合には、下層導電部97は必要なく、更に補助容量配線66cも形成する必要がない。
図14は、本発明の実施例2に係る薄膜トランジスタ(TFT)アレイ基板の構造を示す平面模式図である。
実施例2に係るTFTアレイ基板は、図14に示すように、絶縁性基板(図示せず)上に、ゲート配線(走査信号線)36とソース配線(データ信号線)45とが互いに直交するように配置されており、ゲート配線36とソース配線45とが交差する付近には、薄膜トランジスタ(TFT)47が配置されている。TFT47は、ゲート配線36に接続されたゲート電極36bと、ソース配線45に接続されたソース電極47aと、ドレイン電極(ドレイン側導電部)47cとを有してなる。ドレイン電極47c(下層導電部)は、ゲート配線36と平行に配置された補助容量配線36cの上層まで延伸され、かつ、コンタクトホール57を介して画素電極54(上層導電部)と接続されている。また、ゲート配線36(下層導電部)は、末端36aでコンタクトホール58を介してゲート電極端子55(上層導電部)と接続されている。更に、ソース配線45(下層導電部)は、末端45aでコンタクトホール59を介してソース電極端子56(上層導電部)と接続されている。
TFT47は、図15の中央部に示すように、ゲート電極36b上に、ゲート絶縁層37、チャネル部47bを有する半導体層38、及び、ソース電極47a/ドレイン電極47cがこの順に積層された構造を有するボトムゲート形(逆スタガ形)TFTである。TFT47のドレイン電極47cと、画素電極54とは、画素電極54の開口部に連結された貫通孔を有する絶縁層(保護層48及び層間絶縁膜49からなる絶縁層)を介して積層されており、かつ、コンタクトホール(絶縁層の貫通孔内及び画素電極54の開口部内に配線が形成されたもの)57を介して電気的に接続されている。このようにして、TFT駆動部31が構成されている。
以下に、実施例2に係るTFTアレイ基板の製造工程について説明する。
(1)下層導電部等の形成
まず、スパッタリング法等の蒸着法により、絶縁性基板5上にゲート金属薄膜を形成する。続いて、第1のマスクを用いたフォトリソグラフィによりフォトレジストパターンを形成した後、該フォトレジストパターンを用いたドライエッチング又はウェットエッチング等により、ゲート金属薄膜をパターニングすることで、図16に示すように、ゲート配線の末端36a、TFTのゲート電極36b、及び、補助容量配線36cを含むゲートパターンを形成する。ゲート金属薄膜としては、チタン/アルミニウム/チタン(Ti/Al/Ti)の3層構造を採用した。このとき、ゲート金属薄膜を構成する各種金属は、純金属であってもよいし、不純物を添加した金属であってもよい。
次に、図22に示すように、保護層48、層間絶縁膜49及び画素電極膜(上層導電膜)50を形成した後、第3のマスクを用いたフォトリソグラフィにより、フォトレジストパターン(フォトレジスト膜)51を形成する。保護層48は、プラズマCVD法等により、窒化シリコン、酸化シリコン等を堆積することで形成することができる。層間絶縁膜19は、無機物、有機物又は無機物と有機物との混合物で形成することができる。なお、層間絶縁膜49を無機物で構成する場合には、保護層48を省略することもできる。また、層間絶縁膜49としては、酸化シリコン膜等を用いることができる。酸化シリコン膜は、スピンコート法、スリットコート法、キャップコート法等の一般的な塗布方法により、シロキサン又はポリシラザンを含むSOG(Spin on Glass)溶液を塗布した後、TFT47に損傷を与えない範囲の温度(例えば、250℃程度)で焼成することにより形成することができる。更に、画素電極膜50は、スパッタリング法等により、インジウム錫酸化物(ITO)やインジウム亜鉛酸化物(IZO)等の透明導電材料を蒸着することで形成することができる。
フォトレジストパターン51を形成するときに用いる第3のマスクとしては、画素電極間形成領域(上層導電部間形成領域)に対応するスリットを有するマスクが好適である。このようなマスクを用いれば、光の回折現象を利用することにより、画素電極間形成領域における膜厚(フォトレジストパターン部53の膜厚)が画素電極形成領域(上層導電部形成領域)における膜厚よりも相対的に小さいフォトレジストパターン51を簡便に形成することができる。露光条件としては、フォトレジストの種類、膜厚等に応じて適宜変更されるが、本実施例においては、幅9μmの画素電極間形成領域に対して、幅1〜1.5μmの遮光部と幅0.5〜1.0μmのスリットを有する第3のマスクを用いて、超高圧水銀ランプにより光量2〜10mJ/cm2の光を照射した。その結果、フォトレジストパターン21は、画素電極間形成領域における膜厚が2.0μm、画素電極形成領域における膜厚が4.0μmとなった。
次に、フォトレジストパターン51を用いた臭化水素酸(HBr溶液)、塩化鉄(II)を含む溶液等によるウェットエッチングにより、コンタクトホール形成領域52a、52b及び52cの画素電極膜50をエッチングした後、四フッ化炭素(CF4)を含むガスによる同じフォトレジストパターン51を用いたドライエッチングにより、コンタクトホール形成領域52a、52b及び52cの層間絶縁膜49及び保護層48をエッチングする。これにより、コンタクトホール形成領域52aでは、ゲート絶縁層37が露出し、コンタクトホール形成領域52b及び52cでは、金属層41が露出する。このとき、コンタクトホール形成領域52aでは、更にゲート絶縁層37をエッチングする必要があるが、本実施例では、コンタクトホール形成領域52b及び52cで露出する金属層41が、CF4を含むガスを用いたドライエッチングに対して耐性を有するAlにより構成されているため、上記ドライエッチングを継続して行うことにより、図23に示すように、コンタクトホール形成領域52aのゲート絶縁層37もエッチングすることができる。更に、コンタクトホール形成領域52aのゲート配線末端36aは、Ti/Al/Tiの構成であり、TiがCF4ガスによるドライエッチングに耐性がないため、ゲート絶縁層37のエッチングにより、ゲート配線末端36aの最上層を構成するTiがエッチングされ、Alにより構成された金属層が露出した状態となる。なお、後述するように、本実施例では、導電性微粒子を含有する液状材料を注入することにより、コンタクトホールの形成を行うので、下層導電部と上層導電部とを接続する配線の被覆性を考慮してホールの形状を制御する必要が特になく、上記ドライエッチングを高速で行うことが可能となり、高い生産性を獲得することができる。
次に、図24に示すように、フォトレジストパターン51の相対的に膜厚が小さい部分(画素電極間形成領域のフォトレジストパターン)53をアッシングにより除去してフォトレジストパターン51’を形成するとともに、不要な画素電極膜50を露出させる。
続いて、図25に示すように、フォトレジストパターン51’を用いたウェットエッチングにより、不要な画素電極膜50をエッチングすることで、画素電極54、ゲート電極端子55及びソース電極端子56を形成する。このとき、コンタクトホール形成領域52a、52b及び52cで露出している金属層41を構成するAlをエッチングすることが可能で、かつ金属膜40を構成するTiを腐食しない溶液、例えば、塩化鉄(II)溶液と塩酸(HCl溶液)との混合溶液を用いる。Alは表面に酸化膜を形成しやすく、下層導電部と上層導電部とを接続したときにコンタクト抵抗の増加を招くことになるが、上記エッチング溶液を用いてAlを除去することにより、コンタクト抵抗の増加を抑制することができる。なお、このとき、Alにより構成された金属層がサイドエッチングされるため、コンタクトホール形成領域52a、52b及び52cでオーバーハング形状のホールが形成されるが、下層導電部と上層導電部とを接続するのに用いる導電性粒子を含有する液状材料によれば、被覆率が大きいので、下層導電部と上層導電部の間を途切れることなく接続することができる。その後、フォトレジストパターン51’を除去する。
次に、図26に示すように、インクジェット(IJ)法やスクリーン印刷法により、コンタクトホール形成領域52a、52b及び52cに形成したホール内に、導電性微粒子を含有する液状材料を注入し、適当な温度で分散媒を焼成又は乾燥し、導電性微粒子を溶融させることで、TFT47のドレイン電極と画素電極54とを電気的に接続するコンタクトホール57、ゲート配線の末端36aとゲート電極端子55とを電気的に接続するコンタクトホール58、及び、ソース配線の末端45aとソース電極端子56とを電気的に接続するコンタクトホール59を形成する。このとき、導電性微粒子を含有する液状材料としては、銀インジウム合金(Ag−In)の微粒子をテトラデカン溶媒に分散させてなる分散液、ITO微粒子をブチルカルビトール溶媒に分散させてなる分散液等を用いることができる。IJ法等を用いてこれらの分散液をホールに注入すると、毛細管現象により、分散液がゲート絶縁層37、保護層48、層間絶縁膜49、画素電極54、ゲート電極端子55及びソース電極端子56の側面を覆う。この後、TFT47に損傷を与えない範囲の温度(例えば、250℃程度)で加熱し、焼成を行うことで、Ag−InやITO等の導電性物質からなる配線が形成され、下層導電部と上層導電部とを電気的に接続することができる。
本実施例によれば、従来必要であった絶縁層にホールを形成するためのマスク工程と画素電極膜をパターニングするためのマスク工程を、1つのマスク工程で行うため、従来よりも1枚少ない3枚のマスクでTFTアレイ基板を製造することが可能である。したがって、製造工程を短縮することができ、設備投資額の削減や生産効率の向上を図ることが可能となる。
また本実施例で作製されるTFTアレイ基板においては、上層導電部の開口部が、各上層導電部内の同一の位置に配列されており、絶縁層の貫通孔と同一又は相似の平面形状を有している。
2、32:ゲート電極端子部
3、33:ソース電極端子部
5、35:絶縁性基板
6、36:ゲート配線(走査信号線)
6a、36a:ゲート配線6、36の末端
6b、36b:ゲート電極
6c、36c、66c:補助容量配線
7、37:ゲート絶縁層
8、38:半導体層
9、39:コンタクト層
10、40:第1の金属層
11、41:第2の金属層
12:第3の金属層
13、43:フォトレジストパターン
13’、43’:フォトレジストパターン
14、44:フォトレジストパターン13、43の相対的に膜厚が小さい部分
15、45:ソース配線(データ信号線)
15a、45a:ソース配線15、45の末端
17、47:薄膜トランジスタ(TFT)
17a、47a:ソース電極
17b、47b、77b: チャネル部
17c、47c、77c、77c’:ドレイン電極(ドレイン側導電部)
18、48:保護層
19、49:層間絶縁膜
20、50:画素電極膜(上層導電膜)
21、51:フォトレジストパターン(フォトレジスト膜)
21’、51’:フォトレジストパターン(フォトレジスト膜)
22a、52a:ゲート電極端子部2のコンタクトホール形成領域
22b、52b:TFT駆動部1のコンタクトホール形成領域
22c、52c:ソース電極端子部3のコンタクトホール形成領域
23、53:フォトレジストパターン21、51の薄膜部
24、54、84:画素電極
25、55:ゲート電極端子
26、56:ソース電極端子
27、57、87、87’:TFT駆動部1のコンタクトホール
28、58:ゲート電極端子部2のコンタクトホール
29、59:ソース電極端子部3のコンタクトホール
97:下層導電部
Claims (16)
- 下層導電部と、開口部を有する上層導電部とが、該開口部に連結された貫通孔を有する絶縁層を介して積層され、かつ絶縁層の貫通孔内及び上層導電部の開口部内に形成された配線を介して接続された構造を基板上に有する回路基板の製造方法であって、
該製造方法は、基板上に下層導電部、絶縁層及び上層導電膜を順次形成する工程と、
上層導電膜上に、上層導電部間形成領域における膜厚が上層導電部形成領域における膜厚よりも相対的に小さく、かつ上層導電部の開口部形成領域に開口部を有するフォトレジスト膜を形成する工程と、
フォトレジスト膜の開口部領域内の上層導電膜を除去して上層導電部の開口部を形成する工程と、
上層導電部の開口部領域内の絶縁層を除去して絶縁層の貫通孔を形成する工程と、
上層導電部間形成領域のフォトレジスト膜を除去する工程と、
上層導電部間形成領域の上層導電膜を除去して上層導電部を形成する工程と、
絶縁層の貫通孔内及び上層導電部の開口部内に配線を形成する工程とを含む
ことを特徴とする回路基板の製造方法。 - 前記フォトレジスト膜形成工程は、上層導電部間形成領域と上層導電部形成領域とに、異なる光量での露光を行うものであることを特徴とする請求項1記載の回路基板の製造方法。
- 前記上層導電部間形成領域のフォトレジスト膜除去工程は、アッシングを行うものであることを特徴とする請求項1又は2記載の回路基板の製造方法。
- 前記配線形成工程は、絶縁層の貫通孔内及び上層導電部の開口部内に、導電性物質を含有する液状材料の注入を行うものであることを特徴とする請求項1〜3のいずれかに記載の回路基板の製造方法。
- 前記回路基板は、薄膜トランジスタが基板上に設けられたものであり、かつ薄膜トランジスタのドレイン側導電部が下層導電部を構成し、画素電極が上層導電部を構成する構造を有することを特徴とする請求項1〜4のいずれかに記載の回路基板の製造方法。
- 前記回路基板は、電極端子が基板上に設けられたものであり、走査信号線及びデータ信号線の少なくともいずれか一方が下層導電部を構成し、電極端子が上層導電部を構成する構造を有することを特徴とする請求項1〜5のいずれかに記載の回路基板の製造方法。
- 請求項1〜6のいずれかに記載の回路基板の製造方法により製造されたことを特徴とする回路基板。
- 下層導電部と、開口部を有する上層導電部とが、該開口部に連結された貫通孔を有する絶縁層を介して積層され、かつ絶縁層の貫通孔内及び上層導電部の開口部内に形成された配線を介して接続された構造を基板上に有する回路基板であって、
該上層導電部の開口部は、絶縁層の貫通孔と同一又は相似の平面形状を有することを特徴とする回路基板。 - 下層導電部と、開口部を有する上層導電部とが、該開口部に連結された貫通孔を有する絶縁層を介して積層され、かつ絶縁層の貫通孔内及び上層導電部の開口部内に形成された配線を介して接続された構造を基板上に有する回路基板であって、
該上層導電部の開口部は、各上層導電部内の同一の位置に配列されていることを特徴とする回路基板。 - 下層導電部と、開口部を有する上層導電部とが、該開口部に連結された貫通孔を有する絶縁層を介して積層され、かつ絶縁層の貫通孔内及び上層導電部の開口部内に形成された配線を介して接続された構造を基板上に有する回路基板であって、
該配線は、導電性物質を含有する液状材料を絶縁層の貫通孔内及び上層導電部の開口部内に注入することにより形成されたものであることを特徴とする回路基板。 - 下層導電部と、開口部を有する上層導電部とが、該開口部に連結された貫通孔を有する絶縁層を介して積層され、かつ絶縁層の貫通孔内及び上層導電部の開口部内に形成された配線を介して接続された構造を基板上に有する回路基板であって、
該配線は、不均一な膜厚で形成されていることを特徴とする回路基板。 - 前記回路基板は、薄膜トランジスタが基板上に設けられたものであり、かつ薄膜トランジスタのドレイン側導電部が下層導電部を構成し、画素電極が上層導電部を構成する構造を有することを特徴とする請求項7〜11のいずれかに記載の回路基板。
- 前記回路基板は、電極端子が基板上に設けられたものであり、走査信号線及びデータ信号線の少なくともいずれか一方が下層導電部を構成し、電極端子が上層導電部を構成する構造を有することを特徴とする請求項7〜12のいずれかに記載の回路基板。
- 請求項7〜13のいずれかに記載の回路基板を備えることを特徴とする電子表示装置。
- 請求項7〜13のいずれかに記載の回路基板を備えることを特徴とする液晶表示装置。
- 請求項7〜13のいずれかに記載の回路基板を備えることを特徴とする有機エレクトロルミネセンス表示装置。
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