KR102629293B1 - 반도체 장치, 이 반도체 장치의 제작 방법, 또는 이 반도체 장치를 가지는 표시 장치 - Google Patents

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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

본 발명에 의하여 산화물 반도체막을 가지는 트랜지스터의 전기 특성의 편차를 억제한다. 본 발명은 제 1 게이트 전극; 제 1 게이트 전극 위의 제 1 절연막; 제 1 절연막 위의 산화물 반도체막; 산화물 반도체막 위의 소스 전극; 산화물 반도체막 위의 드레인 전극; 산화물 반도체막, 소스 전극, 및 드레인 전극 위의 제 2 절연막; 및 제 2 절연막 위의 제 2 게이트 전극을 가진다. 제 1 절연막은 제 1 개구부를 가진다. 제 1 절연막 위에는 제 1 개구부를 통하여 제 1 게이트 전극과 전기적으로 접속되는 접속 전극이 형성된다. 제 2 절연막은 접속 전극에 도달하는 제 2 개구부를 가진다. 제 2 게이트 전극은 산화물 도전막, 및 산화물 도전막 위의 금속막을 가진다. 접속 전극과 제 2 게이트 전극은 금속막을 사용하여 전기적으로 접속된다.

Description

반도체 장치, 이 반도체 장치의 제작 방법, 또는 이 반도체 장치를 가지는 표시 장치
본 발명의 일 형태는 산화물 반도체막을 가지는 반도체 장치 및 이 반도체 장치를 가지는 표시 장치에 관한 것이다. 또는 본 발명의 일 형태는 산화물 반도체막을 가지는 반도체 장치의 제작 방법에 관한 것이다.
또한 본 발명의 일 형태는 상술한 기술분야에 한정되지 않는다. 본 명세서 등에서 개시(開示)하는 발명의 일 형태의 기술분야는 물건, 방법, 또는 제작 방법에 관한 것이다. 또는 본 발명의 일 형태는 공정(process), 기계(machine), 제품(manufacture), 또는 조성물(composition of matter)에 관한 것이다. 특히 본 발명의 일 형태는 반도체 장치, 표시 장치, 발광 장치, 축전 장치, 기억 장치, 이들의 구동 방법, 또는 이들의 제조 방법에 관한 것이다.
또한 본 명세서 등에서 반도체 장치란 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 가리킨다. 트랜지스터 등의 반도체 소자를 비롯하여 반도체 회로, 연산 장치, 기억 장치는 반도체 장치의 일 형태이다. 촬상 장치, 표시 장치, 액정 표시 장치, 발광 장치, 전기 광학 장치, 발전 장치(박막 태양 전지, 유기 박막 태양 전지 등을 포함함), 및 전자 기기는 반도체 장치를 가지는 경우가 있다.
절연 표면을 가지는 기판 위에 형성된 반도체 박막을 사용하여 트랜지스터(전계 효과 트랜지스터(FET) 또는 박막 트랜지스터(TFT)라고도 함)를 구성하는 기술이 주목을 받고 있다. 상기 트랜지스터는 집적 회로(IC)나 화상 표시 장치(표시 장치)와 같은 전자 디바이스에 널리 응용되고 있다. 트랜지스터에 적용 가능한 반도체 박막으로서 실리콘을 대표로 하는 반도체 재료가 널리 알려져 있지만, 이 외의 재료로서 산화물 반도체가 주목을 받고 있다.
예를 들어, 2개의 게이트 전극 사이에 산화물 반도체막이 제공되는 듀얼 게이트 구조의 트랜지스터를 사용함으로써, 게이트 BT 스트레스로 인한 기생 채널의 형성이 억제된 반도체 장치가 개시되어 있다(특허문헌1 참조).
일본 공개특허공보 특개2014-241404호
산화물 반도체막을 채널 영역에 사용하는 트랜지스터로서는 전계 효과 이동도(단순히 이동도 또는 μFE라고 하는 경우가 있음)가 높은 것이 바람직하다. 예를 들어, 특허문헌 1에 기재된 바와 같이, 2개의 게이트 전극 사이에 산화물 반도체막이 제공되는 듀얼 게이트 구조의 트랜지스터를 사용함으로써 트랜지스터의 온 전류 및 전계 효과 이동도를 높일 수 있다.
또한 듀얼 게이트 구조의 트랜지스터를 사용하는 경우, 한쪽 게이트 전극과 다른 쪽 게이트 전극의 접속 저항은 낮은 것이 바람직하다. 상기 접속 저항이 높은 경우에는 트랜지스터의 전기 특성이 안정되지 않는 문제가 있다.
또한 산화물 반도체막을 채널 영역에 사용하는 트랜지스터에서는 산화물 반도체막 내에 형성되는 산소 결손은 트랜지스터 특성에 영향을 미치기 때문에 문제가 된다. 예를 들어, 산화물 반도체막 내에 산소 결손이 형성되면, 상기 산소 결손에 수소가 결합되어 캐리어 공급원이 된다. 산화물 반도체막 내에 캐리어 공급원이 생성되면, 산화물 반도체막을 가지는 트랜지스터의 전기 특성의 변동, 대표적으로는 문턱 전압의 시프트가 일어난다. 또한 트랜지스터마다 전기 특성에 편차가 생기는 문제가 있다. 따라서, 산화물 반도체막의 채널 영역에서는 산소 결손이 적을수록 바람직하다.
상기 문제를 감안하여 본 발명의 일 형태는 산화물 반도체막을 가지는 트랜지스터에서 전기 특성의 변동을 억제함과 동시에 신뢰성을 향상시키는 것을 과제 중 하나로 한다. 또는 본 발명의 일 형태는 2개의 게이트 전극을 가지는 듀얼 게이트 구조의 트랜지스터에서 한쪽 게이트 전극과 다른 쪽 게이트 전극의 접속 저항을 저감시켜 안정된 전기 특성을 가지는 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 또는 본 발명의 일 형태는 소비전력이 저감된 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 또는 본 발명의 일 형태는 신규 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 또는 본 발명의 일 형태는 신규 표시 장치를 제공하는 것을 과제 중 하나로 한다.
또한 상술한 과제의 기재는 다른 과제의 존재를 방해하는 것은 아니다. 또한 본 발명의 일 형태는 반드시 이들 과제 모두를 해결할 필요는 없다. 상술한 것 이외의 과제는 명세서 등의 기재로부터 저절로 명백해질 것이며, 명세서 등의 기재로부터 상술한 것 이외의 과제를 추출할 수 있다.
본 발명의 일 형태는 트랜지스터를 가지는 반도체 장치이며, 트랜지스터는 제 1 게이트 전극과, 제 1 게이트 전극 위의 제 1 절연막과, 제 1 절연막 위의 산화물 반도체막과, 산화물 반도체막 위의 소스 전극과, 산화물 반도체막 위의 드레인 전극과, 산화물 반도체막, 소스 전극, 및 드레인 전극 위의 제 2 절연막과, 제 2 절연막 위의 제 2 게이트 전극을 가지고, 제 1 절연막은 제 1 개구부를 가지고, 제 1 절연막 위에는 제 1 개구부를 통하여 제 1 게이트 전극과 전기적으로 접속되는 접속 전극이 형성되고, 제 2 절연막은 접속 전극에 도달하는 제 2 개구부를 가지고, 제 2 게이트 전극은 산화물 도전막과, 산화물 도전막 위의 금속막을 가지고, 접속 전극과 제 2 게이트 전극은 금속막을 사용하여 전기적으로 접속되는 반도체 장치이다.
또한 본 발명의 다른 일 형태는 트랜지스터를 가지는 반도체 장치이며, 트랜지스터는 제 1 게이트 전극과, 제 1 게이트 전극 위의 제 1 절연막과, 제 1 절연막 위의 산화물 반도체막과, 산화물 반도체막 위의 소스 전극과, 산화물 반도체막 위의 드레인 전극과, 산화물 반도체막, 소스 전극, 및 드레인 전극 위의 제 2 절연막과, 제 2 절연막 위의 제 2 게이트 전극을 가지고, 제 1 절연막은 제 1 개구부를 가지고, 제 1 절연막 위에는 제 1 개구부를 통하여 제 1 게이트 전극과 전기적으로 접속되는 접속 전극이 형성되고, 제 2 절연막은 접속 전극에 도달하는 제 2 개구부와, 소스 전극 및 드레인 전극 중 어느 하나에 도달하는 제 3 개구부를 가지고, 제 2 게이트 전극은 산화물 도전막과, 산화물 도전막 위의 금속막을 가지고, 제 3 개구부에는 금속막과 조성이 같은 도전막이 형성되고, 접속 전극과 제 2 게이트 전극은 금속막을 사용하여 전기적으로 접속되는 반도체 장치이다.
상기 형태에 있어서, 소스 전극 및 드레인 전극은 각각 제 1 금속막과, 제 1 금속막 위에 접하는 제 2 금속막과, 제 2 금속막 위에 접하는 제 3 금속막을 가지고, 제 2 금속막은 구리를 포함하고, 제 1 금속막 및 제 3 금속막은 각각 구리의 확산을 억제하는 재료를 포함하고, 제 1 금속막의 단부는 제 2 금속막의 단부보다 외측에 위치하는 영역을 가지고, 제 3 금속막은 제 2 금속막의 상면 및 측면을 덮고 또한 제 1 금속막과 접하는 영역을 가지는 것이 바람직하다.
또한 상기 형태에 있어서, 금속막, 도전막, 제 1 금속막, 및 제 3 금속막은 각각 독립적으로 타이타늄, 텅스텐, 탄탈럼, 및 몰리브데넘 중에서 선택되는 어느 하나 또는 복수를 가지는 것이 바람직하다.
또한 상기 형태에 있어서, 산화물 도전막은 산화물 반도체막이 가지는 금속 원소를 적어도 하나 가지는 것이 바람직하다.
또한 상기 형태에 있어서, 산화물 반도체막은 In과, M(M은 Al, Ga, Y, 또는 Sn)과, Zn을 가지는 것이 바람직하다. 또한 상기 형태에 있어서, 산화물 반도체막은 결정부를 가지고, 결정부는 c축 배향성을 가지는 것이 바람직하다.
또한 본 발명의 다른 일 형태는 상기 각 형태 중 어느 하나에 기재된 반도체 장치와, 표시 소자를 가지는 표시 장치이다. 또한 본 발명의 다른 일 형태는 상기 표시 장치와 터치 센서를 가지는 표시 모듈이다. 또한 본 발명의 다른 일 형태는 상기 형태들 중 어느 하나에 기재된 반도체 장치, 상기 표시 장치, 또는 상기 표시 모듈과, 조작 키 또는 배터리를 가지는 전자 기기이다.
본 발명의 일 형태에 의하여, 산화물 반도체막을 가지는 트랜지스터에서 전기 특성의 변동을 억제함과 동시에 신뢰성을 향상시킬 수 있다. 또는 본 발명의 일 형태에 의하여, 2개의 게이트 전극을 가지는 듀얼 게이트 구조의 트랜지스터에서 한쪽 게이트 전극과 다른 쪽 게이트 전극의 접속 저항을 저감시켜 안정된 전기 특성을 가지는 반도체 장치를 제공할 수 있다. 또는 본 발명의 일 형태에 의하여, 소비전력이 저감된 반도체 장치를 제공할 수 있다. 또는 본 발명의 일 형태에 의하여, 신규 반도체 장치를 제공할 수 있다. 또는 본 발명의 일 형태에 의하여, 신규 표시 장치를 제공할 수 있다.
또한 이들 효과의 기재는 다른 효과의 존재를 방해하는 것은 아니다. 또한 본 발명의 일 형태는 반드시 이들 효과 모두를 가질 필요는 없다. 또한 이들 외의 효과는 명세서, 도면, 청구항 등의 기재로부터 저절로 명백해질 것이며, 명세서, 도면, 청구항 등의 기재로부터 이들 외의 효과를 추출할 수 있다.
도 1은 반도체 장치의 일 형태를 나타내는 상면도 및 단면도.
도 2는 반도체 장치의 일 형태를 나타내는 단면도.
도 3은 반도체 장치의 일 형태를 나타내는 단면도.
도 4는 반도체 장치의 일 형태를 나타내는 단면도.
도 5는 반도체 장치의 일 형태를 나타내는 단면도.
도 6은 반도체 장치의 일 형태를 나타내는 단면도.
도 7은 반도체 장치의 제작 공정의 일례를 나타내는 단면도.
도 8은 반도체 장치의 제작 공정의 일례를 나타내는 단면도.
도 9는 반도체 장치의 제작 공정의 일례를 나타내는 단면도.
도 10은 반도체 장치의 제작 공정의 일례를 나타내는 단면도.
도 11은 반도체 장치의 제작 공정의 일례를 나타내는 단면도.
도 12는 반도체 장치의 제작 공정의 일례를 나타내는 단면도.
도 13은 산화물 반도체의 원자수비의 범위를 설명하는 도면.
도 14는 InMZnO4의 결정을 설명하는 도면.
도 15는 산화물 반도체의 적층 구조에서의 밴드도.
도 16은 CAAC-OS 및 단결정 산화물 반도체의 XRD에 의한 구조 해석을 설명하는 도면, 및 CAAC-OS의 제한 시야 전자 회절 패턴을 나타내는 도면.
도 17은 CAAC-OS의 단면TEM 이미지 및 평면TEM 이미지 및 그 화상 해석 이미지.
도 18은 nc-OS의 전자 회절 패턴을 나타내는 도면 및 nc-OS의 단면TEM 이미지.
도 19는 a-like OS의 단면TEM 이미지.
도 20은 In-Ga-Zn 산화물의 전자 조사에 의한 결정부의 변화를 나타내는 도면.
도 21은 표시 장치의 일 형태를 나타내는 상면도.
도 22는 표시 장치의 일 형태를 나타내는 단면도.
도 23은 표시 장치의 일 형태를 나타내는 단면도.
도 24는 표시 장치의 일 형태를 나타내는 단면도.
도 25는 표시 장치의 일 형태를 나타내는 단면도.
도 26은 표시 장치의 일 형태를 나타내는 단면도.
도 27은 표시 장치의 일 형태를 나타내는 단면도.
도 28은 표시 장치를 설명하는 블록도 및 회로도.
도 29는 본 발명의 일 형태를 설명하기 위한 회로도 및 타이밍 차트.
도 30은 본 발명의 일 형태를 설명하기 위한 그래프 및 회로도.
도 31은 본 발명의 일 형태를 설명하기 위한 회로도 및 타이밍 차트.
도 32는 본 발명의 일 형태를 설명하기 위한 회로도 및 타이밍 차트.
도 33은 본 발명의 일 형태를 설명하기 위한 블록도, 회로도, 및 파형도.
도 34는 본 발명의 일 형태를 설명하기 위한 회로도 및 타이밍 차트.
도 35는 본 발명의 일 형태를 설명하기 위한 회로도.
도 36은 본 발명의 일 형태를 설명하기 위한 회로도.
도 37은 표시 모듈을 설명하는 도면.
도 38은 전자 기기를 설명하는 도면.
도 39는 전자 기기를 설명하는 도면.
도 40은 표시 장치를 설명하는 사시도.
실시형태에 대하여 도면을 참조하면서 아래에서 설명한다. 다만, 실시형태는 많은 상이한 형태에서 실시할 수 있으며, 취지 및 그 범위에서 벗어남이 없이 그 형태 및 상세한 사항을 다양하게 변경할 수 있는 것은 통상의 기술자라면 용이하게 이해할 수 있다. 따라서, 본 발명은 아래의 실시형태의 기재 내용에 한정하여 해석되는 것은 아니다.
또한 도면에서 크기, 층 두께, 또는 영역은 명료화를 위하여 과장되어 있는 경우가 있다. 따라서, 본 발명의 실시형태는 반드시 그 스케일에 한정되지 않는다. 또한 도면은 이상적인 예를 모식적으로 도시한 것이고, 도면에 도시된 형상 또는 값 등에 한정되지 않는다.
또한 본 명세서에서 사용하는 "제 1", "제 2", "제 3"이라는 서수사는 구성 요소의 혼동을 피하기 위하여 붙인 것이고, 수적으로 한정하는 것이 아님을 부기한다.
또한 본 명세서에서 "위에", "아래에" 등의 배치를 나타내는 어구는 구성들의 위치 관계를 도면을 참조하여 설명하기 위하여 편의상 사용된다. 또한 구성들의 위치 관계는 각 구성을 묘사하는 방향에 따라 적절히 달라진다. 따라서, 명세서에서 설명된 어구에 한정되지 않고, 상황에 따라 적절히 바꿔 말할 수 있다.
또한 본 명세서 등에서 트랜지스터란 게이트와 드레인과 소스를 포함하는 적어도 3개의 단자를 가지는 소자이다. 그리고, 드레인(드레인 단자, 드레인 영역, 또는 드레인 전극)과 소스(소스 단자, 소스 영역, 또는 소스 전극) 사이에 채널 영역을 가지고, 드레인과 채널 영역과 소스를 통하여 전류를 흘릴 수 있는 것이다. 또한 본 명세서 등에서 채널 영역이란 주로 전류가 흐르는 영역을 말한다.
또한 소스나 드레인의 기능은 다른 극성의 트랜지스터를 채용하는 경우나, 회로 동작에서 전류의 방향이 변화되는 경우 등에는 서로 바뀌는 경우가 있다. 그러므로 본 명세서 등에서는 소스나 드레인이라는 용어는 바꿔 쓸 수 있는 것으로 한다.
또한 본 명세서 등에서 "전기적으로 접속"에는 "어떠한 전기적 작용을 가지는 것"을 통하여 접속되어 있는 경우가 포함된다. 여기서 "어떠한 전기적 작용을 가지는 것"은 접속 대상 간에서의 전기 신호의 주고받음을 가능하게 하는 것이면 특별한 제한을 받지 않는다. 예를 들어 "어떠한 전기적 작용을 가지는 것"에는 전극이나 배선을 비롯하여 트랜지스터 등의 스위칭 소자, 저항 소자, 인덕터, 커패시터, 이 외 각종 기능을 가지는 소자 등이 포함된다.
또한 본 명세서 등에서 "평행"이란 2개의 직선이 -10° 이상 10° 이하의 각도로 배치되어 있는 상태를 말한다. 따라서, -5° 이상 5° 이하의 경우도 포함된다. 또한 "수직"이란 2개의 직선이 80° 이상 100° 이하의 각도로 배치된 상태를 말한다. 따라서, 85° 이상 95° 이하의 경우도 포함된다.
또한 본 명세서 등에서 "막"이라는 용어와 "층"이라는 용어는 서로 바뀔 수 있다. 예를 들어 "도전층"이라는 용어를 "도전막"이라는 용어로 바꿀 수 있는 경우가 있다. 또한 예를 들어 "절연막"이라는 용어를 "절연층"이라는 용어로 바꿀 수 있는 경우가 있다.
또한 본 명세서 등에서 오프 전류란, 특별한 설명이 없는 한, 트랜지스터가 오프 상태(비도통 상태, 차단 상태라고도 함)일 때의 드레인 전류를 말한다. 오프 상태란, 특별한 설명이 없는 한, n채널형 트랜지스터에서는 게이트와 소스 사이의 전압(Vgs)이 문턱 전압(Vth)보다 낮은 상태, p채널형 트랜지스터에서는 게이트와 소스 사이의 전압(Vgs)이 문턱 전압(Vth)보다 높은 상태를 말한다. 예를 들어 n채널형 트랜지스터의 오프 전류란 게이트와 소스 사이의 전압(Vgs)이 문턱 전압(Vth)보다 낮을 때의 드레인 전류를 말하는 경우가 있다.
트랜지스터의 오프 전류는 Vgs에 의존하는 경우가 있다. 따라서, "트랜지스터의 오프 전류가 I 이하이다"라는 것은 트랜지스터의 오프 전류가 I 이하가 되는 Vgs의 값이 존재하는 것을 말하는 경우가 있다. "트랜지스터의 오프 전류"란 소정의 Vgs에서의 오프 상태, 소정의 범위 내의 Vgs에서의 오프 상태, 또는 충분히 저감된 오프 전류가 얻어지는 Vgs에서의 오프 상태 등에서의 오프 전류를 가리키는 경우가 있다.
일례로서 문턱 전압 Vth가 0.5V이고, Vgs가 0.5V일 때의 드레인 전류가 1×10-9A이고, Vgs가 0.1V일 때의 드레인 전류가 1×10-13A이고, Vgs가 -0.5V일 때의 드레인 전류가 1×10-19A이고, Vgs가 -0.8V일 때의 드레인 전류가 1×10-22A인 n채널형 트랜지스터를 상정한다. 상기 트랜지스터의 드레인 전류는 Vgs가 -0.5V일 때 또는 Vgs가 -0.5V 내지 -0.8V의 범위일 때 1×10-19A 이하이기 때문에, "상기 트랜지스터의 오프 전류는 1×10-19A 이하이다"라고 하는 경우가 있다. 상기 트랜지스터의 드레인 전류가 1×10-22A 이하가 되는 Vgs가 존재하기 때문에, "상기 트랜지스터의 오프 전류는 1×10-22A 이하이다"라고 하는 경우가 있다.
또한 본 명세서 등에서는 채널 폭 W를 가지는 트랜지스터의 오프 전류를 채널 폭 W당 흐르는 전류값으로 나타내는 경우가 있다. 또한 소정의 채널 폭(예를 들어 1μm)당 흐르는 전류값으로 나타내는 경우가 있다. 후자의 경우, 오프 전류의 단위는 전류/길이의 차원을 가지는 단위(예를 들어 A/μm)로 나타내어지는 경우가 있다.
트랜지스터의 오프 전류는 온도에 의존하는 경우가 있다. 본 명세서에서 오프 전류란, 특별히 기재되지 않는 한, 실온, 60℃, 85℃, 95℃, 또는 125℃일 때의 오프 전류를 말하는 경우가 있다. 또는 상기 트랜지스터가 포함되는 반도체 장치 등의 신뢰성이 보증되는 온도 또는 상기 트랜지스터가 포함되는 반도체 장치 등이 사용되는 온도(예를 들어 5℃ 내지 35℃ 중 어느 하나의 온도)일 때의 오프 전류를 나타내는 경우가 있다. "트랜지스터의 오프 전류가 I 이하이다"라는 것은 실온, 60℃, 85℃, 95℃, 125℃, 상기 트랜지스터가 포함되는 반도체 장치의 신뢰성이 보증되는 온도, 또는 상기 트랜지스터가 포함되는 반도체 장치 등이 사용되는 온도(예를 들어 5℃ 내지 35℃ 중 어느 하나의 온도)에서의 트랜지스터의 오프 전류가 I 이하가 되는 Vgs의 값이 존재하는 것을 가리키는 경우가 있다.
트랜지스터의 오프 전류는 드레인과 소스 사이의 전압(Vds)에 의존하는 경우가 있다. 본 명세서에서 오프 전류란, 특별히 기재되지 않는 한, Vds가 0.1V, 0.8V, 1V, 1.2V, 1.8V, 2.5V, 3V, 3.3V, 10V, 12V, 16V, 또는 20V일 때의 오프 전류를 말하는 경우가 있다. 또는 상기 트랜지스터가 포함되는 반도체 장치 등의 신뢰성이 보증되는 Vds 또는 상기 트랜지스터가 포함되는 반도체 장치 등에서 사용되는 Vds일 때의 오프 전류를 나타내는 경우가 있다. "트랜지스터의 오프 전류가 I 이하이다"라는 것은 Vds가 0.1V, 0.8V, 1V, 1.2V, 1.8V, 2.5V, 3V, 3.3V, 10V, 12V, 16V, 20V, 상기 트랜지스터가 포함되는 반도체 장치의 신뢰성이 보증되는 Vds, 또는 상기 트랜지스터가 포함되는 반도체 장치 등에서 사용되는 Vds일 때의 트랜지스터의 오프 전류가 I 이하가 되는 Vgs의 값이 존재하는 것을 가리키는 경우가 있다.
상기 오프 전류의 설명에서 드레인을 소스로 바꿔 읽어도 좋다. 즉 오프 전류란 트랜지스터가 오프 상태일 때 소스를 흐르는 전류를 말하는 경우도 있다.
또한 본 명세서 등에서는 오프 전류와 같은 의미로 누설 전류라고 기재하는 경우가 있다. 또한 본 명세서 등에서 오프 전류란 예를 들어 트랜지스터가 오프 상태일 때 소스와 드레인 사이를 흐르는 전류를 가리키는 경우가 있다.
또한 본 명세서 등에서 '반도체'라고 표기한 경우에도 예를 들어 도전성이 충분히 낮은 경우에는, '절연체'로서의 특성을 가지는 경우가 있다. 또한 '반도체'와 '절연체'는 경계가 애매하여 엄밀하게 구별할 수 없는 경우가 있다. 따라서, 본 명세서 등에 기재된 '반도체'는 '절연체'로 바꿔 말할 수 있는 경우가 있다. 마찬가지로 본 명세서 등에 기재된 '절연체'는 '반도체'로 바꿔 말할 수 있는 경우가 있다. 또는 본 명세서 등에 기재된 '절연체'를 '반절연체'로 바꿔 말할 수 있는 경우가 있다.
또한 본 명세서 등에서 '반도체'라고 표기한 경우에도 예를 들어 도전성이 충분히 높은 경우에는, '도전체'로서의 특성을 가지는 경우가 있다. 또한 '반도체'와 '도전체'는 경계가 애매하여 엄밀하게 구별할 수 없는 경우가 있다. 따라서 본 명세서 등에 기재된 '반도체'는 '도전체'로 바꿔 말할 수 있는 경우가 있다. 마찬가지로 본 명세서 등에 기재된 '도전체'는 '반도체'로 바꿔 말할 수 있는 경우가 있다.
또한 본 명세서 등에서 반도체의 불순물이란 반도체막을 구성하는 주성분 외의 것을 가리킨다. 예를 들어 농도가 0.1atomic% 미만인 원소는 불순물이다. 불순물이 함유됨으로써, 반도체에 DOS(Density of States)가 형성되는 일이나, 캐리어 이동도가 저하되는 일이나, 결정성이 저하되는 일 등이 일어나는 경우가 있다. 반도체가 산화물 반도체를 포함하는 경우, 반도체의 특성을 변화시키는 불순물로서는 예를 들어 1족 원소, 2족 원소, 14족 원소, 15족 원소, 및 주성분 이외의 전이 금속(transition metal) 등이 있으며, 특히 수소(물에도 포함됨), 리튬, 소듐, 실리콘, 붕소, 인, 탄소, 질소 등이 있다. 산화물 반도체의 경우, 예를 들어 수소 등의 불순물의 혼입으로 인하여 산소 결손이 형성되는 경우가 있다. 또한 반도체가 실리콘을 가지는 경우, 반도체의 특성을 변화시키는 불순물로서는 예를 들어 산소, 수소를 제외한 1족 원소, 2족 원소, 13족 원소, 15족 원소 등이 있다.
(실시형태 1)
본 실시형태에서는 본 발명의 일 형태의 반도체 장치 및 반도체 장치의 제작 방법에 대하여 도 1 내지 도 12를 참조하여 설명한다.
<1-1. 반도체 장치의 구성예 1>
도 1의 (A)는 본 발명의 일 형태의 반도체 장치인 트랜지스터(100)의 상면도이고, 도 1의 (B)는 도 1의 (A)에 나타낸 일점쇄선 X1-X2 간에서의 단면도에 상당하고, 도 1의 (C)는 도 1의 (A)에 나타낸 일점쇄선 Y1-Y2 간에서의 단면도에 상당한다. 또한 도 1의 (A)에서 번잡함을 피하기 위하여 트랜지스터(100)의 구성 요소의 일부(게이트 절연막으로서 기능하는 절연막 등)를 생략하여 도시하였다. 또한 일점쇄선 X1-X2 방향을 채널 길이 방향, 일점쇄선 Y1-Y2 방향을 채널 폭 방향이라고 부르는 경우가 있다. 또한 트랜지스터의 상면도에서는 이후의 도면에서도 도 1의 (A)와 마찬가지로 구성 요소의 일부를 생략하여 도시한 경우가 있다.
트랜지스터(100)는 기판(102) 위의 도전막(104)과, 기판(102) 및 도전막(104) 위의 절연막(106)과, 절연막(106) 위의 절연막(107)과, 절연막(107) 위의 산화물 반도체막(108)과, 산화물 반도체막(108) 위의 도전막(112a)과, 산화물 반도체막(108) 위의 도전막(112b)과, 산화물 반도체막(108) 도전막(112a), 및 도전막(112b) 위의 절연막(114)과, 절연막(114) 위의 절연막(116)과, 절연막(116) 위의 도전막(120a)과, 절연막(116) 위의 도전막(120b)을 가진다.
또한 절연막(106) 및 절연막(107)은 개구부(151)를 가지고, 절연막(106) 및 절연막(107) 위에는 개구부(151)를 통하여 도전막(104)과 전기적으로 접속된 도전막(112c)이 형성된다. 또한 절연막(114) 및 절연막(116)은 도전막(112b)에 도달되는 개구부(152a)와, 도전막(112c)에 도달되는 개구부(152b)를 가진다.
또한 산화물 반도체막(108)은 도전막(104) 측의 산화물 반도체막(108b)과, 산화물 반도체막(108b) 위의 산화물 반도체막(108c)을 가진다. 또한 산화물 반도체막(108b) 및 산화물 반도체막(108c)은 각각 In과 M(M은 Al, Ga, Y 또는 Sn)과 Zn을 가진다.
예를 들어 산화물 반도체막(108b)은 In의 원자수비가 M의 원자수비보다 많은 영역을 가지는 것이 바람직하다. 또한 산화물 반도체막(108c)은 산화물 반도체막(108b)보다 In의 원자수가 적은 영역을 가지는 것이 바람직하다.
산화물 반도체막(108b)이 In의 원자수비가 M의 원자수비보다 많은 영역을 가짐으로써 트랜지스터(100)의 전계 효과 이동도를 높일 수 있다. 구체적으로는 트랜지스터(100)의 전계 효과 이동도가 10cm2/Vs를 넘을 수 있고, 더 바람직하게는 트랜지스터(100)의 전계 효과 이동도가 30cm2/Vs를 넘을 수 있다.
예를 들어 전계 효과 이동도가 높은 상기 트랜지스터를 게이트 신호를 생성하는 게이트 드라이버(특히, 게이트 드라이버가 가지는 시프트 레지스터의 출력 단자에 접속되는 디멀티플렉서)에 사용함으로써, 액자 폭이 좁은(슬림 베젤이라고도 함) 반도체 장치 또는 표시 장치를 제공할 수 있다.
한편으로 산화물 반도체막(108b)이 In의 원자수비가 M의 원자수비보다 많은 영역을 가지는 경우, 광 조사 시에 트랜지스터(100)의 전기 특성이 변동되기 쉬워진다. 그러나 본 발명의 일 형태의 반도체 장치에서는 산화물 반도체막(108b) 위에 산화물 반도체막(108c)이 형성되어 있다. 산화물 반도체막(108c)은 산화물 반도체막(108b)보다 In의 원자수비가 적은 영역을 가지기 때문에 산화물 반도체막(108b)보다 Eg가 커진다. 따라서 산화물 반도체막(108b)과 산화물 반도체막(108c)의 적층 구조인 산화물 반도체막(108)은 광 부 바이어스 스트레스 시험에 대한 내성을 높일 수 있다.
또한 산화물 반도체막(108) 중에서 특히 산화물 반도체막(108b)의 채널 영역에 혼입되는 수소 또는 수분 등의 불순물은 트랜지스터 특성에 영향을 주기 때문에 문제가 된다. 따라서 산화물 반도체막(108b) 중의 채널 영역에서는 수소 또는 수분 등의 불순물이 적을수록 바람직하다. 또한 산화물 반도체막(108b) 중의 채널 영역에 형성되는 산소 결손은 트랜지스터 특성에 영향을 주기 때문에 문제가 된다. 예를 들어 산화물 반도체막(108b)의 채널 영역 중에 산소 결손이 형성되면, 상기 산소 결손에 수소가 결합하여 캐리어 공급원이 된다. 산화물 반도체막(108b)의 채널 영역 중에 캐리어 공급원이 생성되면, 산화물 반도체막(108b)을 가지는 트랜지스터(100)의 전기 특성의 변동, 대표적으로는 문턱 전압의 시프트가 발생한다. 따라서 산화물 반도체막(108b)의 채널 영역에서는 산소 결손이 적을수록 바람직하다.
그래서 본 발명의 일 형태에서는 산화물 반도체막(108)에 접하는 절연막 구체적으로는 산화물 반도체막(108) 상방에 형성되는 절연막(114, 116)이 과잉 산소를 포함하는 구성이다. 절연막(114, 116)으로부터 산화물 반도체막(108)으로 산소 또는 과잉 산소를 이동시킴으로써 산화물 반도체막 중의 산소 결손을 저감시킬 수 있다.
또한 본 발명의 일 형태에서는 절연막(114, 116)에 과잉 산소를 함유시키기 위하여 도전막(120a, 120b)을 적층 구조로 한다. 구체적으로는 도전막(120a)은 산화물 도전막(120a_1)과 산화물 도전막(120a_1) 위의 금속막(120a_2)을 가지고, 도전막(120b)은 산화물 도전막(120b_1)과 산화물 도전막(120b_1) 위의 금속막(120b_2)을 가진다.
상기 구성으로 함으로써, 예를 들어 산화물 도전막(120a_1) 및 산화물 도전막(120b_1)을 형성하는 공정에서 스퍼터링법을 사용하여 산소 가스를 포함하는 분위기에서 산화물 도전막을 형성함으로써, 산화물 도전막의 피형성면이 되는 절연막(116)에 산소 또는 과잉 산소를 첨가할 수 있다. 또한 금속막(120a_2)과 금속막(120b_2)을 가짐으로써, 상방으로부터 조사되는 광이 산화물 반도체막(108)에 조사되는 것을 억제할 수 있다.
또한 도전막(112c)과 도전막(120a)은 금속막(120a_2)을 사용하여 전기적으로 접속되고, 도전막(112b)과 도전막(120b)은 금속막(120b_2)을 사용하여 전기적으로 접속된다.
예를 들어 도전막(120a)을 산화물 도전막(120a_1)만으로 형성한 경우, 산화물 도전막(120b_1)과 도전막(112c)이 접속되는 구성이 된다. 이 구성의 경우, 도전막(112c)과 도전막(120a)의 접속 저항이 증가되는 경우가 있다. 한편으로 본 발명의 일 형태에서는 금속막(120a_2)을 사용하여 도전막(112c)과 접속되는 구성이 되기 때문에 도전막(112c)과 도전막(120a)의 접속 저항을 낮게 할 수 있다.
마찬가지로 도전막(120b)을 산화물 도전막(120b_1)만으로 형성한 경우, 산화물 도전막(120b_1)과 도전막(112b)이 접속되는 구성이 된다. 이 구성의 경우, 도전막(112b)과 도전막(120b)의 접속 저항이 증가되는 경우가 있다. 한편으로 본 발명의 일 형태에서는 금속막(120b_2)을 사용하여 도전막(120b)과 접속되는 구성이 되기 때문에 도전막(112b)과 도전막(120b)의 접속 저항을 낮게 할 수 있다.
또한 도전막(120a)이 가지는 금속막(120a_2)과 도전막(120b)이 가지는 금속막(120b_2)은 같은 금속막을 가공함으로써 형성된다. 바꿔 말하면, 개구부(152a)에는 금속막(120a_2)과 조성이 같은 금속막(120b_2)이 형성된다.
또한 트랜지스터(100) 위에는 절연막(118)이 제공된다. 절연막(118)은 절연막(116), 도전막(120a), 및 도전막(120b)을 덮도록 형성된다.
또한 트랜지스터(100)에서 절연막(106, 107)은 트랜지스터(100)의 제 1 게이트 절연막으로서의 기능을 가지고, 절연막(114, 116)은 트랜지스터(100)의 제 2 게이트 절연막으로서의 기능을 가지고, 절연막(118)은 트랜지스터(100)의 보호 절연막으로서의 기능을 가진다. 또한 트랜지스터(100)에서 도전막(104)은 제 1 게이트 전극으로서의 기능을 가지고, 도전막(120a)은 제 2 게이트 전극으로서의 기능을 가지고, 도전막(120b)은 표시 장치에 사용되는 화소 전극으로서의 기능을 가진다. 또한 트랜지스터(100)에서 도전막(112a)은 소스 전극으로서의 기능을 가지고, 도전막(112b)은 드레인 전극으로서의 기능을 가진다. 또한 트랜지스터(100)에서 도전막(112c)은 접속 전극으로서의 기능을 가진다. 또한 본 명세서 등에서 절연막(106, 107)을 제 1 절연막, 절연막(114, 116)을 제 2 절연막, 절연막(118)을 제 3 절연막이라고 각각 호칭하는 경우가 있다.
또한 도전막(112a)은 금속막(112a_1)과, 금속막(112a_1) 위에 접하는 금속막(112a_2)과, 금속막(112a_2) 위에 접하는 금속막(112a_3)을 가진다. 또한 도전막(120b)은 금속막(112b_1)과, 금속막(112b_1) 위에 접하는 금속막(112b_2)과, 금속막(112b_2) 위에 접하는 금속막(112b_3)을 가진다.
금속막(112a_2) 및 금속막(112b_2)은 각각 구리를 포함하고, 금속막(112a_1), 금속막(112b_1), 금속막(112a_3), 및 금속막(112b_3)은 각각 구리의 확산을 억제하는 재료를 포함한다. 또한 금속막(112a_1)의 단부는 금속막(112a_2)의 단부보다 외측에 위치하는 영역을 가지고, 금속막(112a_3)은 금속막(112a_2)의 상면 및 측면을 덮고 또한 금속막(112a_1)과 접하는 영역을 가진다. 또한 금속막(112b_1)의 단부는 금속막(112b_2)의 단부보다 외측에 위치하는 영역을 가지고, 금속막(112b_3)은 금속막(112b_2)의 상면 및 측면을 덮고 또한 금속막(112b_1)과 접하는 영역을 가진다. 또한 금속막(112c_1)의 단부는 금속막(112c_2)의 단부보다 외측에 위치하는 영역을 가지고, 금속막(112c_3)은 금속막(112c_2)의 상면 및 측면을 덮고 또한 금속막(112c_1)과 접하는 영역을 가진다.
도전막(112a) 및 도전막(112b)을 상기 구성으로 함으로써 배선 저항을 낮출 수 있다. 또한 도전막(112a, 112b)이 가지는 구리 원소가 외부로 확산되는 것을 억제할 수 있다. 따라서 안정된 전기 특성을 가지는 반도체 장치를 제공할 수 있다.
또한 도 1의 (C)에 도시된 바와 같이, 제 2 게이트 전극으로서 기능하는 도전막(120a)은 접속 전극으로서 기능하는 도전막(112c)을 개재(介在)하여 제 1 게이트 전극으로서 기능하는 도전막(104)과 전기적으로 접속된다. 따라서 도전막(104)과 도전막(120a)에는 동일한 전위가 공급된다.
또한 도 1의 (C)에 도시된 바와 같이, 산화물 반도체막(108)은 제 1 게이트 전극으로서 기능하는 도전막(104)과 제 2 게이트 전극으로서 기능하는 도전막(120a)의 각각과 대향하도록 위치하고, 게이트 전극으로서 기능하는 2개의 막에 끼워져 있다. 도전막(120a)의 채널 길이 방향의 길이 및 도전막(120a)의 채널 폭 방향의 길이는 각각 산화물 반도체막(108)의 채널 길이 방향의 길이 및 산화물 반도체막(108)의 채널 폭 방향의 길이보다 길고, 산화물 반도체막(108) 전체는 절연막(114, 116)을 개재하여 도전막(120a)으로 덮인다.
바꿔 말하면, 트랜지스터(100)의 채널 폭 방향에서 제 1 게이트 전극으로서 기능하는 도전막(104) 및 제 2 게이트 전극으로서 기능하는 도전막(120a)은 제 1 게이트 절연막으로서 기능하는 절연막(106, 107) 및 제 2 게이트 절연막으로서 기능하는 절연막(114, 116)을 개재하여 산화물 반도체막(108)을 둘러싸는 구성이다.
이러한 구성을 가짐으로써, 제 1 게이트 전극으로서 기능하는 도전막(104) 및 제 2 게이트 전극으로서 기능하는 도전막(120a)의 전계에 의하여 트랜지스터(100)에 포함되는 산화물 반도체막(108)을 전기적으로 둘러쌀 수 있다. 트랜지스터(100)와 같이, 채널 영역이 형성되는 산화물 반도체막을 제 1 게이트 전극 및 제 2 게이트 전극의 전계에 의하여 전기적으로 둘러싸는 트랜지스터의 디바이스 구조를 Surrounded channel(S-channel) 구조라고 부를 수 있다.
트랜지스터(100)는 S-channel 구조를 가지기 때문에, 제 1 게이트 전극으로서 기능하는 도전막(104)에 의하여 채널을 유발시키기 위한 전계를 산화물 반도체막(108)에 효과적으로 인가할 수 있으므로 트랜지스터(100)의 전류 구동 능력이 향상되어 높은 온 전류 특성을 얻을 수 있다. 또한 온 전류를 높일 수 있으므로 트랜지스터(100)를 미세화할 수 있다. 또한 트랜지스터(100)는 제 1 게이트 전극으로서 기능하는 도전막(104) 및 제 2 게이트 전극으로서 기능하는 도전막(120a)에 의하여 둘러싸인 구조를 가지기 때문에 트랜지스터(100)의 기계적 강도를 높일 수 있다.
상술한 바와 같이, 본 발명의 일 형태의 반도체 장치에서는 제 2 게이트 전극으로서 기능하는 도전막을 산화물 도전막과 금속막의 적층 구조로 함으로써, 제 2 게이트 전극으로서 기능하는 도전막의 피형성면에 산소를 첨가하고, 또한 접속 전극과의 접속에 상기 금속막을 사용함으로써 접속 저항을 낮출 수 있다. 이러한 구성으로 함으로써 전기 특성의 변동이 억제된 반도체 장치를 실현할 수 있다.
<1-2. 반도체 장치의 구성 요소>
본 실시형태의 반도체 장치에 포함되는 구성 요소에 대하여 아래에서 자세하게 설명한다.
[기판]
기판(102)의 재질 등에 큰 제한은 없지만 적어도 이후의 가열 처리에 견딜 수 있을 정도의 내열성을 가질 필요가 있다. 예를 들어 기판(102)으로서 유리 기판, 세라믹 기판, 석영 기판, 사파이어 기판 등을 사용하여도 좋다. 또한 실리콘이나 탄소화 실리콘을 재료로 한 단결정 반도체 기판, 다결정 반도체 기판, 실리콘 저마늄 등의 화합물 반도체 기판, SOI 기판 등을 적용할 수도 있고, 이들 기판 위에 반도체 소자가 제공된 것을 기판(102)으로서 사용하여도 좋다. 또한 기판(102)으로서 유리 기판을 사용하는 경우, 제 6 세대(1500mm×1850mm), 제 7 세대(1870mm×2200mm), 제 8 세대(2200mm×2400mm), 제 9 세대(2400mm×2800mm), 제 10 세대(2950mm×3400mm) 등의 대면적 기판을 사용함으로써 대형 표시 장치를 제작할 수 있다.
또한 기판(102)으로서 가요성 기판을 사용하여 가요성 기판 위에 직접 트랜지스터(100)를 형성하여도 좋다. 또는 기판(102)과 트랜지스터(100) 사이에 박리층을 제공하여도 좋다. 박리층은 그 위에 반도체 장치를 일부 또는 전부 완성시킨 후 기판(102)으로부터 분리하여 다른 기판에 전재(轉載)하는데 사용될 수 있다. 이때, 트랜지스터(100)는 내열성이 떨어지는 기판이나 가요성 기판에도 전재할 수 있다.
[도전막]
제 1 게이트 전극으로서 기능하는 도전막(104), 소스 전극으로서 기능하는 도전막(112a), 드레인 전극으로서 기능하는 도전막(112b), 접속 전극으로서 기능하는 도전막(112c), 제 2 게이트 전극으로서 기능하는 도전막(120a), 및 화소 전극으로서 기능하는 도전막(120b)으로서는 크로뮴(Cr), 구리(Cu), 알루미늄(Al), 금(Au), 은(Ag), 아연(Zn), 몰리브데넘(Mo), 탄탈럼(Ta), 타이타늄(Ti), 텅스텐(W), 망가니즈(Mn), 니켈(Ni), 철(Fe), 코발트(Co) 중에서 선택된 금속 원소, 또는 상술한 금속 원소를 성분으로 하는 합금이나 상술한 금속 원소를 조합한 합금 등을 사용하여 각각 형성할 수 있다.
또한 도전막(104, 112a, 112b, 112c, 120a, 120b)에는 인듐과 주석을 가지는 산화물, 텅스텐과 인듐을 가지는 산화물, 텅스텐과 인듐과 아연을 가지는 산화물, 타이타늄과 인듐을 가지는 산화물, 타이타늄과 인듐과 주석을 가지는 산화물, 인듐과 아연을 가지는 산화물, 실리콘과 인듐과 주석을 가지는 산화물, 인듐과 갈륨과 아연을 가지는 산화물 등의 산화물 도전체를 적용할 수도 있다.
특히 도전막(120a)이 가지는 산화물 도전막(120a_1) 및 도전막(120b)이 가지는 산화물 도전막(120b_1)에는 상술한 산화물 도전체를 적합하게 사용할 수 있다. 또한 산화물 도전막(120a_1, 120b_1)과 산화물 반도체막(108)(산화물 반도체막(108b) 및 산화물 반도체막(108c))이 동일한 금속 원소를 가지는 구성으로 하면 바람직하다. 상기 구성으로 함으로써 제조 비용을 억제할 수 있다.
여기서 산화물 도전체에 대하여 설명한다. 본 명세서 등에서 산화물 도전체를 OC(Oxide Conductor)라고 불러도 좋다. 산화물 도전체로서는 예를 들어 산화물 반도체에 산소 결손을 형성하고, 이 산소 결손에 수소를 첨가하면 전도대 근방에 도너 준위가 형성된다. 결과적으로 산화물 반도체는 도전성이 높아져 도전체화된다. 도전체화된 산화물 반도체를 산화물 도전체라고 할 수 있다. 일반적으로 산화물 반도체는 에너지 갭이 크기 때문에 가시광에 대하여 투광성을 가진다. 한편 산화물 도전체는 전도대 근방에 도너 준위를 가지는 산화물 반도체이다. 따라서 산화물 도전체는 도너 준위에 의한 흡수의 영향이 작고, 가시광에 대하여 산화물 반도체와 같은 정도의 투광성을 가진다.
또한 도전막(104, 112a, 112b, 112c, 120a, 120b)에는 Cu-X 합금막(X는 Mn, Ni, Cr, Fe, Co, Mo, Ta, 또는 Ti)을 적용하여도 좋다. Cu-X 합금막을 사용함으로써 웨트 에칭 프로세스로 가공할 수 있기 때문에 제조 비용을 억제할 수 있다.
특히, 도전막(112a)이 가지는 금속막(112a_2), 도전막(112b)이 가지는 금속막(112b_2), 및 도전막(112c)이 가지는 금속막(112c_2)에는 상술한 Cu-X 합금막을 적합하게 사용할 수 있다. Cu-X 합금막으로서는 Cu-Mn 합금막이 특히 바람직하다. 다만 본 발명의 일 형태는 이에 한정되지 않고, 금속막(112b_2) 및 금속막(112c_2)은 적어도 구리를 가지면 좋다.
또한 도전막(112a)이 가지는 금속막(112a_1, 112a_3), 도전막(112b_)이 가지는 금속막(112b_1, 112b_3), 및 도전막(112c)이 가지는 금속막(112c_1, 112c_3)에는 상술한 금속 원소 중에서도 특히 타이타늄, 텅스텐, 탄탈럼, 및 몰리브데넘 중에서 선택되는 어느 하나 또는 복수를 가지는 것이 바람직하다. 금속막(112a_1, 112a_3, 112b_1, 112b_3, 112c_1, 112c_3)이 타이타늄, 텅스텐, 탄탈럼, 및 몰리브데넘 중에서 선택되는 어느 하나 또는 복수를 가지면 금속막(112a_2, 112b_2)이 가지는 구리의 외부로의 확산을 억제할 수 있다. 즉 금속막(112a_1, 112a_3, 112b_1, 112b_3, 112c_1, 112c_3)은 소위 배리어 메탈로서의 기능을 가진다.
금속막(112a_1, 112a_3), 금속막(112b_1, 112b_3), 및 금속막(112c_1, 112c_3)에는 질소와 탄탈럼을 포함한 소위 질화 탄탈럼막을 사용하면 바람직하다. 상기 질화 탄탈럼막은 도전성을 가지고 또한 구리 또는 수소에 대하여 높은 배리어성을 가진다. 또한 질화 탄탈럼막은 그 자체로부터의 수소 방출이 적기 때문에 산화물 반도체막(108)과 접하는 금속막, 또는 산화물 반도체막(108) 근방의 금속막으로서 가장 적합하게 사용할 수 있다.
또한 금속막(112a_3, 112b_3)을 타이타늄, 텅스텐, 탄탈럼, 및 몰리브데넘 중에서 선택되는 어느 하나 또는 복수를 가지는 구성으로 함으로써, 금속막(120a_2, 120b_2)과의 접속 저항을 낮게 할 수 있다. 또한 금속막(120a_2, 120b_2)도 금속막(112a_3, 112b_3)과 같은 종류의 재료를 가지면 접속 저항을 더 낮게 할 수 있으므로 바람직하다.
[제 1 게이트 절연막으로서 기능하는 절연막]
트랜지스터(100)의 제 1 게이트 절연막으로서 기능하는 절연막(106, 107)으로서는, 플라스마 화학 기상 퇴적(PECVD: (Plasma Enhanced Chemical Vapor Deposition))법, 스퍼터링법 등에 의하여, 산화 실리콘막, 산화 질화 실리콘막, 질화산화 실리콘막, 질화 실리콘막, 산화 알루미늄막, 산화 하프늄막, 산화 이트륨막, 산화 지르코늄막, 산화 갈륨막, 산화 탄탈럼막, 산화 마그네슘막, 산화 란타넘막, 산화 세륨막, 및 산화 네오디뮴막을 1종 이상 포함하는 절연층을 각각 사용할 수 있다. 또한, 절연막(106, 107)의 적층 구조로 하지 않고, 상술한 재료 중에서 선택된 단층의 절연막, 또는 3층 이상의 절연막을 사용하여도 좋다.
또한 절연막(106)은 산소의 투과를 억제하는 블로킹막으로서의 기능을 가진다. 예를 들어 절연막(107, 114, 116) 및/또는 산화물 반도체막(108) 내에 과잉 산소를 공급하는 경우에, 절연막(106)은 산소의 투과를 억제할 수 있다.
또한, 트랜지스터(100)의 채널 영역으로서 기능하는 산화물 반도체막(108)과 접하는 절연막(107)은 산화물 절연막인 것이 바람직하고, 화학량론적 조성보다 과잉으로 산소를 함유한 영역(산소 과잉 영역)을 가지는 것이 더 바람직하다. 바꿔 말하면, 절연막(107)은 산소를 방출할 수 있는 절연막이다. 또한 절연막(107)에 산소 과잉 영역을 제공하기 위해서는 예를 들어 산소 분위기하에서 절연막(107)을 형성하면 좋다. 또는 성막 후의 절연막(107)을 산소 분위기하에서 가열 처리하면 좋다.
또한 절연막(107)으로서 산화 하프늄을 사용하는 경우, 다음 효과를 나타낸다. 산화 하프늄은 산화 실리콘이나 산화질화 실리콘과 비교하여 비유전율이 높다. 따라서 산화 실리콘을 사용한 경우와 비교하여 절연막(107)의 막 두께를 크게 할 수 있기 때문에, 터널 전류에 의한 누설 전류를 작게 할 수 있다. 즉 오프 전류가 작은 트랜지스터를 실현할 수 있다. 또한 결정 구조를 가지는 산화 하프늄은 비정질 구조를 가지는 산화 하프늄과 비교하여 높은 비유전율을 가진다. 따라서 오프 전류가 작은 트랜지스터로 하기 위해서는 결정 구조를 가지는 산화 하프늄을 사용하는 것이 바람직하다. 결정 구조의 예로서는 단사정계나 입방정계 등을 들 수 있다. 다만 본 발명의 일 형태는 이들에 한정되지 않는다.
또한 본 실시형태에서는 절연막(106)으로서 질화 실리콘막을 형성하고, 절연막(107)으로서 산화 실리콘막을 형성한다. 질화 실리콘막은 산화 실리콘막과 비교하여 비유전율이 높고, 산화 실리콘막과 동등한 정전 용량을 얻는 데 필요한 막 두께가 크기 때문에, 트랜지스터(100)의 게이트 절연막으로서 질화 실리콘막을 포함함으로써 절연막을 두껍게 할 수 있다. 따라서 트랜지스터(100)의 절연 내압의 저하를 억제하고, 나아가서는 절연 내압을 향상시킴으로써, 트랜지스터(100)의 정전 파괴를 억제할 수 있다.
[산화물 반도체막]
산화물 반도체막(108)으로서는 상술한 재료를 사용할 수 있다.
산화물 반도체막(108b)이 In-M-Zn 산화물인 경우, In-M-Zn 산화물을 성막하기 위하여 사용하는 스퍼터링 타깃의 금속 원소의 원자수비는 In＞M을 만족하는 것이 바람직하다. 이러한 스퍼터링 타깃의 금속 원소의 원자수비로서 In:M:Zn=2:1:3, In:M:Zn=3:1:2, In:M:Zn=4:2:4.1 등을 들 수 있다.
또한 산화물 반도체막(108c)이 In-M-Zn 산화물인 경우, In-M-Zn 산화물을 성막하기 위하여 사용하는 스퍼터링 타깃의 금속 원소의 원자수비는 In≤M을 만족하는 것이 바람직하다. 이러한 스퍼터링 타깃의 금속 원소의 원자수비로서 In:M:Zn=1:1:1, In:M:Zn=1:1:1.2, In:M:Zn=1:3:2, In:M:Zn=1:3:4, In:M:Zn=1:3:6 등을 들 수 있다.
또한 산화물 반도체막(108b) 및 산화물 반도체막(108c)이 각각 In-M-Zn 산화물인 경우, 스퍼터링 타깃으로서 다결정 In-M-Zn 산화물을 포함한 타깃을 사용하면 바람직하다. 다결정 In-M-Zn 산화물을 포함한 타깃을 사용함으로써, 결정성을 가지는 산화물 반도체막(108b) 및 산화물 반도체막(108c)을 형성하기 쉬워진다. 또한 성막되는 산화물 반도체막(108b) 및 산화물 반도체막(108c)의 원자수비는 각각 상기 스퍼터링 타깃에 포함되는 금속 원소의 원자수비의 ±40％의 변동을 포함한다. 예를 들어 산화물 반도체막(108b)의 스퍼터링 타깃으로서, 원자수비가 In:Ga:Zn=4:2:4.1을 사용하는 경우, 성막되는 산화물 반도체막(108b)의 원자수비는 In:Ga:Zn=4:2:3 근방이 되는 경우가 있다.
또한 산화물 반도체막(108)은 에너지 갭이 2eV 이상, 바람직하게는 2.5eV 이상, 더 바람직하게는 3eV 이상이다. 이와 같이, 에너지 갭이 넓은 산화물 반도체를 사용함으로써, 트랜지스터(100)의 오프 전류를 저감시킬 수 있다. 특히, 산화물 반도체막(108b)에는 에너지 갭이 2eV 이상, 바람직하게는 2eV 이상 3.0eV 이하인 산화물 반도체막을 사용하고, 산화물 반도체막(108c)에는 에너지 갭이 2.5eV 이상 3.5eV 이하인 산화물 반도체막을 사용하면 바람직하다. 또한 산화물 반도체막(108b)보다 산화물 반도체막(108c)의 에너지 갭이 큰 것이 더 바람직하다.
또한 산화물 반도체막(108b) 및 산화물 반도체막(108c)의 두께는 각각 3nm 이상 200nm 이하, 바람직하게는 3nm 이상 100nm 이하, 더 바람직하게는 3nm 이상 50nm 이하로 한다.
또한 산화물 반도체막(108c)으로서는 캐리어 밀도가 낮은 산화물 반도체막을 사용한다. 예를 들어 제 2 산화물 반도체막(108c)은 캐리어 밀도가 1×1017cm- 3 이하, 바람직하게는 1×1015cm-3 이하, 더 바람직하게는 1×1013cm- 3 이하, 더욱 바람직하게는 1×1011cm- 3 이하로 한다.
또한 이들에 한정되지 않고, 필요로 하는 트랜지스터의 반도체 특성 및 전기 특성(전계 효과 이동도, 문턱 전압 등)에 따라 적절한 조성의 것을 사용하면 좋다. 또한 필요로 하는 트랜지스터의 반도체 특성을 얻기 위하여 산화물 반도체막(108b) 및 산화물 반도체막(108c)의 캐리어 밀도나 불순물 농도, 결함 밀도, 금속 원소와 산소의 원자수비, 원자간 거리, 밀도 등을 적절한 것으로 하는 것이 바람직하다.
또한 산화물 반도체막(108b) 및 산화물 반도체막(108c)으로서 각각 불순물 농도가 낮고 결함 준위 밀도가 낮은 산화물 반도체막을 사용함으로써, 더 우수한 전기 특성을 가지는 트랜지스터를 제작할 수 있어 바람직하다. 여기서는, 불순물 농도가 낮고 결함 준위 밀도가 낮은(산소 결손이 적은) 것을 "고순도 진성" 또는 "실질적으로 고순도 진성"이라고 부른다. 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체막은 캐리어 발생원이 적기 때문에 캐리어 밀도를 낮출 수 있다. 따라서 이 산화물 반도체막에 채널 영역이 형성되는 트랜지스터는 문턱 전압이 마이너스가 되는 전기 특성(노멀리 온이라고도 함)이 되는 일이 적다. 또한 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체막은 결함 준위 밀도가 낮기 때문에 트랩 준위 밀도도 낮아지는 경우가 있다. 또한 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체막은 오프 전류가 현저히 작고, 채널 폭이 1×106μm이고 채널 길이(L)가 10μm인 소자이어도 소스 전극과 드레인 전극 사이의 전압(드레인 전압)이 1V 내지 10V의 범위에서 오프 전류가 반도체 파라미터 애널라이저의 측정 한계 이하 즉 1×10-13A 이하라는 특성을 얻을 수 있다.
따라서 상기 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체막에 채널 영역이 형성되는 트랜지스터는 전기 특성의 변동이 작고 신뢰성이 높은 트랜지스터로 할 수 있다. 또한 산화물 반도체막의 트랩 준위에 포획된 전하는 소실되는 데 걸리는 시간이 길어, 마치 고정 전하처럼 작용하는 경우가 있다. 그래서 트랩 준위 밀도가 높은 산화물 반도체막에 채널 영역이 형성되는 트랜지스터는 전기 특성이 불안정해지는 경우가 있다. 불순물로서는 수소, 질소, 알칼리 금속, 또는 알칼리 토금속 등이 있다.
산화물 반도체막에 포함되는 수소는, 금속 원자와 결합된 산소와 반응하여 물이 됨과 동시에 산소가 이탈된 격자(또는 산소가 이탈된 부분)에 산소 결손을 형성한다. 상기 산소 결손에 수소가 들어감으로써 캐리어인 전자가 생성되는 경우가 있다. 또한 수소의 일부가, 금속 원자와 결합된 산소와 결합하여 캐리어인 전자가 생성되는 경우가 있다. 따라서 수소가 포함되는 산화물 반도체막을 사용한 트랜지스터는 노멀리 온 특성을 가지기 쉽다. 그래서 산화물 반도체막(108)은 수소가 가능한 한 저감되어 있는 것이 바람직하다. 구체적으로는 산화물 반도체막(108)에서 SIMS 분석에 의하여 얻어지는 수소 농도를 2×1020atoms/cm3 이하, 바람직하게는 5×1019atoms/cm3 이하, 더 바람직하게는 1×1019atoms/cm3 이하, 더 바람직하게는 5×1018atoms/cm3 이하, 더 바람직하게는 1×1018atoms/cm3 이하, 더 바람직하게는 5×1017atoms/cm3 이하, 더욱 바람직하게는 1×1016atoms/cm3 이하로 한다.
또한 산화물 반도체막(108b)은 산화물 반도체막(108c)보다 수소 농도가 적은 영역을 가지는 것이 바람직하다. 산화물 반도체막(108b)이 산화물 반도체막(108c)보다 수소 농도가 적은 영역을 더 가짐으로써 신뢰성이 높은 반도체 장치로 할 수 있다.
또한 산화물 반도체막(108b)에서 14족 원소의 하나인 실리콘이나 탄소가 포함되면 산화물 반도체막(108b)에서 산소 결손이 증가하여 n형화된다. 그래서 산화물 반도체막(108b)에서의 실리콘이나 탄소의 농도와, 산화물 반도체막(108b)과의 계면 근방의 실리콘이나 탄소의 농도(SIMS 분석에 의하여 얻어지는 농도)를 2×1018atoms/cm3 이하, 바람직하게는 2×1017atoms/cm3 이하로 한다.
또한 산화물 반도체막(108b)에서 SIMS 분석에 의하여 얻어지는 알칼리 금속 또는 알칼리 토금속의 농도를 1×1018atoms/cm3 이하, 바람직하게는 2×1016atoms/cm3 이하로 한다. 알칼리 금속 및 알칼리 토금속은 산화물 반도체와 결합되면 캐리어를 생성하는 경우가 있어, 트랜지스터의 오프 전류가 증대되는 경우가 있다. 그래서 산화물 반도체막(108b)의 알칼리 금속 또는 알칼리 토금속의 농도를 저감하는 것이 바람직하다.
또한 산화물 반도체막(108b)에 질소가 포함되면, 캐리어인 전자가 발생하고 캐리어 밀도가 증가하여 n형화하기 쉽다. 결과적으로 질소가 포함되는 산화물 반도체막을 사용한 트랜지스터는 노멀리 온 특성을 가지기 쉽다. 따라서 상기 산화물 반도체막에서 질소가 가능한 한 저감되어 있는 것이 바람직하고, 예를 들어 SIMS 분석에 의하여 얻어지는 질소 농도는 5×1018atoms/cm3 이하로 하는 것이 바람직하다.
또한 산화물 반도체막(108b) 및 산화물 반도체막(108c)은 각각 비단결정 구조이어도 좋다. 비단결정 구조는 예를 들어 후술하는 CAAC-OS(C Axis Aligned Crystalline Oxide Semiconductor), 다결정 구조, 미결정 구조, 또는 비정질 구조를 포함한다. 비단결정 구조에서 비정질 구조는 결함 준위 밀도가 가장 높고, CAAC-OS는 결함 준위 밀도가 가장 낮다.
[제 2 게이트 절연막으로서 기능하는 절연막]
절연막(114, 116)은 트랜지스터(100)의 제 2 게이트 절연막으로서 기능한다. 또한 절연막(114, 116)은 산화물 반도체막(108)에 산소를 공급하는 기능을 가진다. 즉 절연막(114, 116)은 산소를 가진다. 또한 절연막(114)은 산소를 투과시킬 수 있는 절연막이다. 또한 절연막(114)은 이후에 형성되는 절연막(116)을 형성할 때 산화물 반도체막(108)으로의 대미지를 완화시키는 막으로서도 기능한다.
절연막(114)으로서는 두께가 5nm 이상 150nm 이하, 바람직하게는 5nm 이상 50nm 이하인 산화 실리콘, 산화질화 실리콘 등을 사용할 수 있다.
또한 절연막(114)은 결함량이 적은 것이 바람직하고, 대표적으로는 ESR 측정에 의하여 실리콘의 댕글링 본드(dangling bond)에서 유래하는 g=2.001에 나타나는 신호의 스핀 밀도가 3×1017spins/cm3 이하인 것이 바람직하다. 이것은 절연막(114)에 포함되는 결함 밀도가 많으면, 상기 결함에 산소가 결합되어 절연막(114)에서의 산소의 투과량이 감소되기 때문이다.
또한 절연막(114)에서는 외부로부터 절연막(114)에 들어간 산소가 모두 절연막(114)의 외부로 이동하지 않고, 절연막(114)에 머무르는 산소도 있다. 또한 절연막(114)에 산소가 들어감과 함께 절연막(114)에 포함되는 산소가 절연막(114)의 외부로 이동함으로써, 절연막(114)에서 산소의 이동이 생기는 경우도 있다. 절연막(114)으로서 산소를 투과시킬 수 있는 산화물 절연막을 형성하면, 절연막(114) 위에 형성되는 절연막(116)으로부터 이탈되는 산소를 절연막(114)을 통하여 산화물 반도체막(108)으로 이동시킬 수 있다.
또한 절연막(114)은 질소 산화물에 기인하는 준위 밀도가 낮은 산화물 절연막을 사용하여 형성할 수 있다. 또한 상기 질소 산화물에 기인하는 준위 밀도는 산화물 반도체막의 가전자대 상단의 에너지(Ev_os)와 산화물 반도체막의 전도대 하단의 에너지(Ec_os) 사이에 형성될 수 있는 경우가 있다. 상기 산화물 절연막으로서, 질소 산화물의 방출량이 적은 산화질화 실리콘막 또는 질소 산화물의 방출량이 적은 산화질화 알루미늄막 등을 사용할 수 있다.
또한 질소 산화물의 방출량이 적은 산화질화 실리콘막은 승온 탈리 가스 분석법에서 질소 산화물의 방출량보다 암모니아의 방출량이 많은 막이고, 대표적으로는 암모니아의 방출량은 1×1018분자/cm3 이상 5×1019분자/cm3 이하이다. 또한 암모니아의 방출량은 막의 표면 온도가 50℃ 이상 650℃ 이하, 바람직하게는 50℃ 이상 550℃ 이하의 가열 처리에 의한 방출량이다.
질소 산화물(NOx, x는 0을 초과하고 2 이하, 바람직하게는 1 이상 2 이하), 대표적으로는 NO2 또는 NO는 절연막(114) 등에 준위를 형성한다. 상기 준위는 산화물 반도체막(108)의 에너지 갭 내에 위치한다. 그러므로 질소 산화물이 절연막(114)과 산화물 반도체막(108)의 계면으로 확산되면, 상기 준위가 절연막(114) 측에서 전자를 트랩하는 경우가 있다. 결과적으로 트랩된 전자가 절연막(114)과 산화물 반도체막(108)의 계면 근방에 머물러 트랜지스터의 문턱 전압을 플러스 방향으로 시프트시킨다.
또한 질소 산화물은 가열 처리에 의하여 암모니아 및 산소와 반응한다. 절연막(114)에 포함되는 질소 산화물은 가열 처리에서 절연막(116)에 포함되는 암모니아와 반응하기 때문에 절연막(114)에 포함되는 질소 산화물이 저감된다. 따라서 절연막(114)과 산화물 반도체막(108)의 계면에서 전자가 트랩되기 어렵다.
절연막(114)으로서 상기 산화물 절연막을 사용함으로써, 트랜지스터의 문턱 전압의 시프트를 저감시킬 수 있어 트랜지스터의 전기 특성의 변동을 저감시킬 수 있다.
또한 절연막(114)은 트랜지스터의 제작 공정의 가열 처리, 대표적으로는 300℃ 이상 350℃ 미만의 가열 처리에 의하여, 100K 이하의 ESR 측정으로 얻어진 스펙트럼에서 g값이 2.037 이상 2.039 이하인 제 1 시그널, g값이 2.001 이상 2.003 이하인 제 2 시그널, 및 g값이 1.964 이상 1.966 이하인 제 3 시그널이 관측된다. 또한 제 1 시그널 및 제 2 시그널의 스플릿 폭, 및 제 2 시그널 및 제 3 시그널의 스플릿 폭은 X 밴드의 ESR 측정에서 약 5mT이다. 또한 g값이 2.037 이상 2.039 이하인 제 1 시그널, g값이 2.001 이상 2.003 이하인 제 2 시그널, 및 g값이 1.964 이상 1.966 이하인 제 3 시그널의 스핀 밀도의 합계는 1×1018spins/cm3 미만이고, 대표적으로는 1×1017spins/cm3 이상 1×1018spins/cm3 미만이다.
또한 100K 이하의 ESR 스펙트럼에서 g값이 2.037 이상 2.039 이하인 제 1 시그널, g값이 2.001 이상 2.003 이하인 제 2 시그널, 및 g값이 1.964 이상 1.966 이하인 제 3 시그널의 스핀 밀도의 합계는 질소 산화물(NOx, x는 0보다 크고 2 이하, 바람직하게는 1 이상 2 이하)에 기인하는 시그널에 상당한다. 질소 산화물의 대표적인 예로서는 일산화 질소, 이산화 질소 등을 들 수 있다. 즉, g값이 2.037 이상 2.039 이하인 제 1 시그널, g값이 2.001 이상 2.003 이하인 제 2 시그널, 및 g값이 1.964 이상 1.966 이하인 제 3 시그널의 스핀 밀도의 합계가 적을수록 산화물 절연막에 포함되는 질소 산화물의 함유량이 적다고 할 수 있다.
또한 상기 산화물 절연막은 SIMS로 측정되는 질소 농도가 6×1020atoms/cm3 이하이다.
기판 온도가 220℃ 이상 350℃ 이하이며, 실레인 및 일산화 이질소를 사용한 PECVD법을 사용하여 상기 산화물 절연막을 형성함으로써, 치밀하며 경도(硬度)가 높은 막을 형성할 수 있다.
절연막(116)은 화학량론적 조성을 만족시키는 산소보다 많은 산소를 포함하는 산화물 절연막을 사용하여 형성한다. 화학량론적 조성을 만족시키는 산소보다 많은 산소를 포함하는 산화물 절연막은 가열에 의하여 산소의 일부가 이탈된다. 화학량론적 조성을 만족시키는 산소보다 많은 산소를 포함하는 산화물 절연막은 TDS에서 산소 원자로 환산한 산소의 이탈량이 1.0×1019atoms/cm3 이상, 바람직하게는 3.0×1020atoms/cm3 이상인 산화물 절연막이다. 또한 상기 TDS 분석에서의 막의 표면 온도는 100℃ 이상 700℃ 이하, 또는 100℃ 이상 500℃ 이하의 범위 내인 것이 바람직하다.
절연막(116)으로서는 두께가 30nm 이상 500nm 이하, 바람직하게는 50nm 이상 400nm 이하인 산화 실리콘, 산화질화 실리콘 등을 사용할 수 있다.
또한 절연막(116)은 결함량이 적은 것이 바람직하고, 대표적으로는 ESR 측정에 의하여 실리콘의 댕글링 본드에서 유래하는 g=2.001에 나타나는 신호의 스핀 밀도가 1.5×1018spins/cm3 미만, 또한 1×1018spins/cm3 이하인 것이 바람직하다. 또한 절연막(116)은 절연막(114)과 비교하여 산화물 반도체막(108)으로부터 떨어져 있기 때문에 절연막(114)보다 결함 밀도가 많아도 좋다.
또한 절연막(114, 116)은 같은 종류의 재료의 절연막을 사용할 수 있기 때문에, 절연막(114)과 절연막(116)의 계면을 명확하게 확인할 수 없는 경우가 있다. 따라서 본 실시형태에서는 절연막(114)과 절연막(116)의 계면을 파선(破線)으로 도시하였다. 또한 본 실시형태에서는 절연막(114)과 절연막(116)의 2층 구조에 대하여 설명하였지만, 이에 한정되지 않고, 예를 들어 절연막(114)의 단층 구조 또는 3층 이상의 적층 구조로 하여도 좋다.
[보호 절연막으로서 기능하는 절연막]
절연막(118)은 트랜지스터(100)의 보호 절연막으로서 기능한다.
절연막(118)은 수소 및 질소 중 어느 한쪽 또는 양쪽을 가진다. 또는 절연막(118)은 질소 및 실리콘을 가진다. 또한 절연막(118)은 산소, 수소, 물, 알칼리 금속, 알칼리 토금속 등을 블로킹할 수 있는 기능을 가진다. 절연막(118)을 제공함으로써, 산화물 반도체막(108)으로부터 외부로의 산소의 확산과, 절연막(114, 116)에 포함되는 산소의 외부로의 확산과, 외부로부터 산화물 반도체막(108)으로의 수소, 물 등의 진입을 방지할 수 있다.
절연막(118)으로서는 예를 들어 질화물 절연막을 사용할 수 있다. 상기 질화물 절연막으로서는 질화 실리콘, 질화산화 실리콘, 질화 알루미늄, 질화산화 알루미늄 등이 있다.
또한 상술한 도전막, 절연막, 산화물 반도체막, 금속막 등의 다양한 막은 스퍼터링법이나 PECVD법에 의하여 형성할 수 있지만, 다른 방법, 예를 들어, 열 CVD(Chemical Vapor Deposition)법에 의하여 형성하여도 좋다. 열 CVD법의 예로서는 MOCVD(Metal Organic Chemical Vapor Deposition)법 또는 ALD(Atomic Layer Deposition)법 등을 들 수 있다.
열 CVD법은 플라스마를 사용하지 않는 성막 방법이기 때문에 플라스마 대미지로 인하여 결함이 생성되는 일이 없다는 이점을 가진다.
열 CVD법에서는 원료 가스와 산화제를 체임버 내에 동시에 공급하고, 체임버 내를 대기압하 또는 감압하로 하고, 기판 근방 또는 기판 위에서 반응시켜 기판 위에 퇴적시킴으로써 성막하여도 좋다.
또한 ALD법에서는 체임버 내를 대기압 또는 감압하로 하고, 반응을 위한 원료 가스가 순차적으로 체임버로 도입되고, 그 가스 도입의 순서를 반복함으로써 성막하여도 좋다.
MOCVD법, ALD법 등의 열 CVD법은 상기 실시형태의 도전막, 절연막, 산화물 반도체막, 금속 산화막 등의 다양한 막을 형성할 수 있고, 예를 들어 In-Ga-ZnO막을 형성하는 경우에는, 트라이메틸인듐, 트라이메틸갈륨, 및 디메틸아연을 사용한다. 또한 트라이메틸인듐의 화학식은 In(CH3)3이다. 또한 트라이메틸갈륨의 화학식은 Ga(CH3)3이다. 또한 다이메틸아연의 화학식은 Zn(CH3)2이다. 또한 이들 조합에 한정되지 않고, 트라이메틸갈륨 대신에 트라이에틸갈륨(화학식 Ga(C2H5)3)을 사용할 수도 있고, 다이메틸아연 대신에 다이에틸아연(화학식 Zn(C2H5)2)을 사용할 수도 있다.
예를 들어 ALD를 사용하는 성막 장치에 의하여 산화 하프늄막을 형성하는 경우에는, 용매와 하프늄 전구체 화합물을 포함한 액체(하프늄알콕사이드나 테트라키스다이메틸아마이드하프늄(TDMAH) 등의 하프늄아마이드)를 기화시킨 원료 가스와, 산화제로서 오존(O3)의 2종류의 가스를 사용한다. 또한 테트라키스디메틸아마이드하프늄의 화학식은 Hf[N(CH3)2]4이다. 또한 다른 재료액으로서 테트라키스(에틸메틸아마이드)하프늄 등이 있다.
예를 들어 ALD를 사용하는 성막 장치에 의하여 산화 알루미늄막을 형성하는 경우에는, 용매와 알루미늄 전구체 화합물을 포함한 액체(트라이메틸알루미늄(TMA) 등)를 기화시킨 원료 가스와, 산화제로서 H2O의 2종류의 가스를 사용한다. 또한 트라이메틸알루미늄의 화학식은 Al(CH3)3이다. 또한 다른 재료액으로서는 트리스(다이메틸아마이드)알루미늄, 트라이아이소뷰틸알루미늄, 알루미늄트리스(2,2,6,6-테트라메틸-3,5-헵탄다이오네이트) 등이 있다.
예를 들어 ALD를 사용하는 성막 장치에 의하여 산화 실리콘막을 형성하는 경우에는, 헥사클로로다이실레인을 피형성면에 흡착시켜, 흡착물에 포함되는 염소를 제거하고, 산화성 가스(O2, 일산화 이질소)의 라디칼을 공급하여 흡착물과 반응시킨다.
예를 들어 ALD를 사용하는 성막 장치에 의하여 텅스텐막을 형성하는 경우에는, WF6 가스와 B2H6 가스를 순차적으로 반복하여 도입하여 초기 텅스텐막을 형성하고, 이 후, WF6 가스와 H2 가스를 사용하여 텅스텐막을 형성한다. 또한 B2H6 가스 대신에 SiH4 가스를 사용하여도 좋다.
예를 들어 ALD를 사용하는 성막 장치에 의하여 산화물 반도체막, 예를 들어 In-Ga-ZnO막을 형성하는 경우에는, In(CH3)3 가스와 O3 가스를 순차적으로 반복하여 도입하여 In-O층을 형성하고, 이 후, Ga(CH3)3 가스와 O3 가스를 사용하여 GaO층을 형성하고, 또한 이 후 Zn(CH3)2 가스와 O3 가스를 사용하여 ZnO층을 형성한다. 또한 이들 층의 순서는 이 예에 한정되지 않는다. 또한 이들 가스를 섞어서 In-Ga-O층이나 In-Zn-O층, Ga-Zn-O층 등의 혼합 화합물층을 형성하여도 좋다. 또한 O3 가스 대신에 Ar 등의 불활성 가스로 버블링하여 얻어진 H2O 가스를 사용하여도 좋지만, H를 포함하지 않는 O3 가스를 사용하는 것이 바람직하다. 또한 In(CH3)3 가스 대신에 In(C2H5)3 가스를 사용하여도 좋다. 또한 Ga(CH3)3 가스 대신에 Ga(C2H5)3 가스를 사용하여도 좋다. 또한 Zn(CH3)2 가스를 사용하여도 좋다.
<1-3. 반도체 장치의 구성예 2>
다음으로 도 1의 (A), (B), (C)에 도시된 트랜지스터(100)의 변형예에 대하여 도 2 내지 도 6을 사용하여 설명한다.
도 2의 (A) 및 (B)는 도 1의 (B) 및 (C)에 도시된 트랜지스터(100)의 변형예인 트랜지스터(100A)의 단면도이다. 또한 도 3의 (A) 및 (B)는 도 1의 (B) 및 (C)에 도시된 트랜지스터(100)의 변형예인 트랜지스터(100B)의 단면도이다. 또한 도 4의 (A) 및 (B)는 도 1의 (B) 및 (C)에 도시된 트랜지스터(100)의 변형예인 트랜지스터(100C)의 단면도이다. 또한 도 5의 (A) 및 (B)는 도 1의 (B) 및 (C)에 도시된 트랜지스터(100)의 변형예인 트랜지스터(100D)의 단면도이다. 또한 도 6의 (A) 및 (B)는 도 1의 (B) 및 (C)에 도시된 트랜지스터(100)의 변형예인 트랜지스터(100E)의 단면도이다.
도 2의 (A) 및 (B)에 도시된 트랜지스터(100A)는 도 1의 (B) 및 (C)에 도시된 트랜지스터(100)가 가지는 산화물 반도체막(108)을 3층의 적층 구조로 한 것이다. 더 구체적으로는, 트랜지스터(100A)가 가지는 산화물 반도체막(108)은 산화물 반도체막(108a)과, 산화물 반도체막(108a) 위의 산화물 반도체막(108b)과, 산화물 반도체막(108b) 위의 산화물 반도체막(108c)을 가진다.
도 3의 (A) 및 (B)에 도시된 트랜지스터(100B)는 도 1의 (B) 및 (C)에 도시된 트랜지스터(100)가 가지는 산화물 반도체막(108)을 단층 구조로 한 것이다. 더 구체적으로는, 트랜지스터(100B)는 산화물 반도체막(108b)을 가진다.
도 4의 (A) 및 (B)에 도시된 트랜지스터(100C)는 도 1의 (B) 및 (C)에 도시된 트랜지스터(100)와 산화물 반도체막(108)의 형상이 다르다. 더 구체적으로는 트랜지스터(100)가 가지는 산화물 반도체막(108c)은 도면에서 도전막(112a, 112b)으로부터 노출된 영역의 두께가 얇다. 바꿔 말하면 산화물 반도체막의 일부가 오목부를 가지는 형상에 대하여 예시하였다. 한편으로 트랜지스터(100C)가 가지는 산화물 반도체막(108c)은 도면에서 도전막(112a, 112b)으로부터 노출된 영역의 두께가 얇지 않다. 바꿔 말하면 산화물 반도체막의 일부가 오목부를 가지지 않는 형상이다.
도 5의 (A) 및 (B)에 도시된 트랜지스터(100D)는 도 1의 (B) 및 (C)에 도시된 트랜지스터(100)와 도전막(112a, 112b, 112c)의 구조가 다르다. 더 구체적으로는 트랜지스터(100D)가 가지는 도전막(112a, 112b, 112c)은 단층 구조이다.
도 6의 (A) 및 (B)에 도시된 트랜지스터(100E)는 소위 채널 보호형 트랜지스터 구조이다. 산화물 반도체막(108) 위에 채널 보호막으로서 기능하는 절연막(115)이 형성된다. 절연막(115)으로서는 절연막(114)과 같은 재료를 사용할 수 있다. 또한 절연막(115)을 제공하는 경우, 절연막(114)을 제공하지 않고 도전막(112a, 112b), 절연막(115) 위에 절연막(116)을 제공하는 구성으로 할 수 있다.
이와 같이, 본 발명의 반도체 장치로서는 산화물 반도체막의 적층 구조, 산화물 반도체막의 형상, 또는 도전막의 적층 구조 등이 달라도 적용할 수 있다. 또한 본 실시형태에 따른 트랜지스터는 상기 구조 각각을 자유로이 조합할 수 있다.
<1-4. 반도체 장치의 제작 방법>
다음으로 본 발명의 일 형태의 반도체 장치인 트랜지스터(100)의 제작 방법에 대하여 도 7 내지 도 12를 사용하여 설명한다.
또한 도 7의 (A) 내지 (C), 도 8의 (A) 내지 (C), 도 9의 (A) 내지 (C), 도 10의 (A) 내지 (C), 도 11의 (A) 내지 (C), 및 도 12는 반도체 장치의 제작 방법을 설명하기 위한 단면도이다. 또한 도 7의 (A) 내지 (C), 도 8의 (A) 내지 (C), 도 9의 (A) 내지 (C), 도 10의 (A) 내지 (C), 도 11의 (A) 내지 (C), 및 도 12에서 왼쪽이 채널 길이 방향의 단면도이고, 오른쪽이 채널 폭 방향의 단면도이다.
우선 기판(102) 위에 도전막을 형성하고, 상기 도전막을 리소그래피 공정 및 에칭 공정을 실시하여 가공하여 제 1 게이트 전극으로서 기능하는 도전막(104)을 형성한다. 다음으로 도전막(104) 위에 제 1 게이트 절연막으로서 기능하는 절연막(106, 107)을 형성한다(도 7의 (A) 참조).
본 실시형태에서는 기판(102)으로서 유리 기판을 사용하고, 제 1 게이트 전극으로서 기능하는 도전막(104)으로서 두께 50nm의 타이타늄막 및 두께 200nm의 구리막을 각각 스퍼터링법에 의하여 형성한다. 또한 절연막(106)으로서 두께 400nm의 질화 실리콘막을 PECVD법에 의하여 형성하고, 절연막(107)으로서 두께 50nm의 산화질화 실리콘막을 PECVD법에 의하여 형성한다.
또한 절연막(106)으로서는 질화 실리콘막의 적층 구조로 할 수 있다. 구체적으로는 절연막(106)을 제 1 질화 실리콘막과, 제 2 질화 실리콘막과, 제 3 질화 실리콘막의 3층 적층 구조로 할 수 있다. 상기 3층 적층 구조의 일례로서는 다음과 같이 형성할 수 있다.
제 1 질화 실리콘막으로서는, 예를 들어 원료 가스로서 유량 200sccm의 실레인, 유량 2000sccm의 질소, 및 유량 100sccm의 암모니아 가스를 PE-CVD 장치의 반응실에 공급하고, 반응실 내의 압력을 100Pa로 제어하고, 27.12MHz의 고주파 전원을 사용하여 2000W의 전력을 공급함으로써, 두께가 50nm가 되도록 형성하면 좋다.
제 2 질화 실리콘막으로서는, 원료 가스로서 유량 200sccm의 실레인, 유량 2000sccm의 질소, 및 유량 2000sccm의 암모니아 가스를 PECVD 장치의 반응실에 공급하고, 반응실 내의 압력을 100Pa로 제어하고, 27.12MHz의 고주파 전원을 사용하여 2000W의 전력을 공급함으로써, 두께가 300nm가 되도록 형성하면 좋다.
제 3 질화 실리콘막으로서는, 유량 200sccm의 실레인, 및 유량 5000sccm의 질소를 원료 가스로서 PECVD 장치의 반응실에 공급하고, 반응실 내의 압력을 100Pa로 제어하고, 27.12MHz의 고주파 전원을 사용하여 2000W의 전력을 공급함으로써, 두께가 50nm가 되도록 형성하면 좋다.
또한 상기 제 1 질화 실리콘막, 제 2 질화 실리콘막, 및 제 3 질화 실리콘막 형성 시의 기판 온도는 350℃ 이하로 할 수 있다.
절연막(106)을 질화 실리콘막의 3층의 적층 구조로 함으로써, 예를 들어 도전막(104)에 구리를 포함하는 도전막을 사용하는 경우에 다음 효과를 가진다.
제 1 질화 실리콘막은 도전막(104)으로부터의 구리 원소의 확산을 억제할 수 있다. 제 2 질화 실리콘막은 수소를 방출하는 기능을 가지고, 게이트 절연막으로서 기능하는 절연막의 내압을 향상시킬 수 있다. 제 3 질화 실리콘막은 제 3 질화 실리콘막으로부터의 수소 방출이 적고, 또한 제 2 질화 실리콘막으로부터 방출되는 수소의 확산을 억제할 수 있다.
절연막(107)으로서는, 이후에 형성되는 산화물 반도체막(108)(더 구체적으로는 산화물 반도체막(108b))과의 계면 특성을 향상시키기 위하여 산소를 포함하는 절연막으로 형성되면 바람직하다. 또한 절연막(107)을 형성한 후에 절연막(107)에 산소를 더 첨가하여도 좋다. 절연막(107)에 첨가하는 산소로서는 산소 라디칼, 산소 원자, 산소 원자 이온, 산소 분자 이온 등이 있다. 또한 첨가 방법으로서는, 이온 도핑법, 이온 주입법, 플라스마 처리법 등이 있다.
다음으로 절연막(107) 위에 산화물 반도체막(108b_0) 및 산화물 반도체막(108c_0)을 형성한다(도 7의 (B) 및 (C) 참조).
또한 도 7의 (B)는 절연막(107) 위에 산화물 반도체막(108b_0)을 형성할 때의 성막 장치 내부의 단면 모식도이다. 도 7의 (B)에는 성막 장치로서 스퍼터링 장치를 사용하고, 이 스퍼터링 장치 내부에 설치된 타깃(191)과, 타깃(191) 아래 쪽에 형성되는 플라스마(192)가 모식적으로 도시되었다.
우선, 산화물 반도체막(108b_0)을 형성할 때 산소 가스를 포함하는 분위기에서 플라스마를 방전시킨다. 이때, 산화물 반도체막(108b_0)의 피형성면이 되는 절연막(107) 내에 산소가 첨가된다. 또한 산화물 반도체막(108b_0)을 형성할 때, 산소 가스 이외에 불활성 가스(예를 들어 헬륨 가스, 아르곤 가스, 제논 가스 등)를 혼합시켜도 된다.
산소 가스로서는, 적어도 산화물 반도체막(108b_0)을 형성할 때 포함되면 좋고, 산화물 반도체막(108b_0)을 형성할 때의 성막 가스 전체에서 차지하는 산소 가스 비율은 0%를 초과하고 100% 이하, 바람직하게는 10% 이상 100% 이하, 더 바람직하게는 30% 이상 100% 이하이다.
또한 도 7의 (B)에서, 절연막(107)에 첨가되는 산소 또는 과잉 산소를 모식적으로 파선의 화살표로 나타내었다.
또한 산화물 반도체막(108b_0)과 산화물 반도체막(108c_0)의 형성 시의 기판 온도는 같아도 좋고 달라도 좋다. 다만, 산화물 반도체막(108b_0)과 산화물 반도체막(108c_0)의 기판 온도를 같게 함으로써, 제조 비용을 저감할 수 있으므로 바람직하다.
예를 들어 산화물 반도체막(108)을 형성할 때의 기판 온도로서는 실온 이상 340℃ 미만, 바람직하게는 실온 이상 300℃ 이하, 더 바람직하게는 100℃ 이상 250℃ 이하, 더욱 바람직하게는 100℃ 이상 200℃ 이하이다. 산화물 반도체막(108)을 가열하면서 형성함으로써, 산화물 반도체막(108)의 결정성을 높일 수 있다. 한편으로 기판(102)으로서 대형 유리 기판(예를 들어 제 6 세대 내지 제 10 세대)을 사용하는 경우, 산화물 반도체막(108)을 형성할 때의 기판 온도를 150℃ 이상 340℃ 미만으로 한 경우, 기판(102)이 변형(일그러지거나 또는 휘어지는)되는 경우가 있다. 따라서, 대형 유리 기판을 사용하는 경우에는 산화물 반도체막(108)을 형성할 때의 기판 온도를 100℃ 이상 150℃ 미만으로 함으로써, 유리 기판의 변형을 억제할 수 있다.
또한 스퍼터링 가스의 고순도화도 필요하다. 예를 들어 스퍼터링 가스로서 사용되는 산소 가스나 아르곤 가스는 노점이 -40℃ 이하, 바람직하게는 -80℃ 이하, 더 바람직하게는 -100℃ 이하, 더욱 바람직하게는 -120℃ 이하까지 고순도화된 가스를 사용함으로써, 산화물 반도체막에 수분 등이 들어가는 것을 가능한 한 방지할 수 있다.
또한 스퍼터링법으로 산화물 반도체막을 형성하는 경우, 스퍼터링 장치의 체임버는 산화물 반도체막에 불순물이 되는 물 등을 가능한 한 제거하기 위하여 크라이오펌프(cryopump)와 같은 흡착식의 진공 배기 펌프를 사용하여 고진공(예를 들어 5×10-7Pa 내지 1×10-4Pa 정도)으로 배기하는 것이 바람직하다. 또는 터보 분자 펌프와 콜드 트랩을 조합하여 배기계로부터 체임버 내로 가스, 특히 탄소 또는 수소를 포함한 가스가 역류되지 않도록 해 두는 것이 바람직하다.
또한 산화물 반도체막(108b_0)이 형성된 후, 이어서 반도체막(108b) 위에 산화물 반도체막(108c_0)이 형성된다. 산화물 반도체막(108c_0)의 형성 조건으로서는 산화물 반도체막(108b_0)의 형성 조건과 같은 조건을 사용할 수 있다. 다만, 산화물 반도체막(108b_0)의 형성 조건과 산화물 반도체막(108c_0)의 형성 조건은 같아도 좋고 달라도 좋다.
본 실시형태에서는 In-Ga-Zn 금속 산화물 타깃(In: Ga: Zn=4:2:4.1[원자수비])을 사용하여 스퍼터링법에 의하여 산화물 반도체막(108b_0)을 형성하고, 이 후, 진공 중에서 연속적으로 In-Ga-Zn 금속 산화물 타깃(In: Ga: Zn=1:1:1.2[원자수비])을 사용하여 스퍼터링법에 의하여 산화물 반도체막(108c_0)을 형성한다. 또한 산화물 반도체막(108b_0)의 형성 시의 기판 온도를 170℃로 하고, 산화물 반도체막(108c_0)의 형성 시의 기판 온도를 170℃로 한다. 또한 산화물 반도체막(108b_0)의 형성 시의 성막 가스로서 유량 60sccm의 산소 가스와 유량 140sccm의 아르곤 가스를 사용한다. 또한 산화물 반도체막(108c_0) 형성 시의 성막 가스로서 유량 100sccm의 산소 가스와 유량 100sccm의 아르곤 가스를 사용한다.
다음으로 산화물 반도체막(108b_0) 및 산화물 반도체막(108c_)을 원하는 형상으로 가공함으로써, 섬 형상의 산화물 반도체막(108b) 및 섬 형상의 산화물 반도체막(108c)을 형성한다. 또한 본 실시형태에서는 산화물 반도체막(108b) 및 산화물 반도체막(108c)으로 섬 형상의 산화물 반도체막(108)이 구성된다(도 8의 (A) 참조).
또한 산화물 반도체막(108)을 형성한 후에 가열 처리(이후, 제 1 가열 처리라고 함)를 실시하면 바람직하다. 제 1 가열 처리에 의하여, 산화물 반도체막(108)에 포함되는 수소, 물 등을 저감시킬 수 있다. 또한 수소, 물 등의 저감을 목적으로 한 가열 처리는, 산화물 반도체막(108)을 섬 형상으로 가공하기 전에 실시하여도 좋다. 또한 제 1 가열 처리는 산화물 반도체막의 고순도화 처리의 하나이다.
제 1 가열 처리로서는 예를 들어 150℃ 이상 기판의 변형점 미만, 바람직하게는 200℃ 이상 450℃ 이하, 더 바람직하게는 250℃ 이상 350℃ 이하로 할 수 있다.
또한 제 1 가열 처리는 전기로, RTA 장치 등을 사용할 수 있다. RTA 장치를 사용함으로써, 단시간에 한하여 기판의 변형점 이상의 온도로 가열 처리를 실시할 수 있다. 그러므로 가열 시간을 단축할 수 있다. 또한 제 1 가열 처리는 질소, 산소, 초건조 공기(물의 함유량이 20ppm 이하, 바람직하게는 1ppm 이하, 바람직하게는 10ppb 이하의 공기), 또는 희가스(아르곤, 헬륨 등)의 분위기하에서 실시하면 좋다. 또한 상기 질소, 산소, 초건조 공기, 또는 희가스에 수소, 물 등이 포함되지 않는 것이 바람직하다. 또한 질소 또는 희가스 분위기에서 가열 처리한 후, 산소 또는 초건조 공기 분위기에서 가열하여도 좋다. 결과적으로 산화물 반도체막 내에 포함되는 수소, 물 등을 이탈시킴과 동시에 산화물 반도체막 내에 산소를 공급할 수 있다. 결과적으로 산화물 반도체막 내에 포함되는 산소 결손을 저감시킬 수 있다.
다음으로 절연막(106) 및 절연막(107)의 원하는 영역에 개구부(151)를 형성한다. 또한 개구부(151)는 도전막(104)에 도달된다(도 8의 (B) 참조).
개구부(151)로서는 드라이 에칭법 및 웨트 에칭법 중 어느 한쪽 또는 양쪽을 사용하여 형성할 수 있다. 본 실시형태에서는 드라이 에칭법을 사용하여 개구부(151)를 형성한다.
다음으로 절연막(107), 산화물 반도체막(108), 및 도전막(104) 위에 도전막(112_1, 112_2)을 형성한다(도 8의 (C) 참조).
본 실시형태에서는 도전막(112_1)으로서 두께 30nm의 타이타늄막을 스퍼터링법에 의하여 형성한다. 또한 도전막(112_2)으로서 두께 200nm의 구리막을 스퍼터링법에 의하여 형성한다.
다음으로 도전막(112_2) 위의 원하는 영역에 마스크(141a, 141b, 141c)를 형성한다. 이어서 마스크(141a, 141b, 141c)를 사용하여 도전막(112_2)을 가공함으로써 섬 형상의 금속막(112a_2)과, 섬 형상의 금속막(112b_2)과, 섬 형상의 금속막(112c_2)을 형성한다(도 9의 (A) 참조).
또한 본 실시형태에서는 웨트 에칭 장치를 사용하여 도전막(112_2)을 가공한다. 다만, 도전막(112_2)의 가공 방법은 이에 한정되지 않고, 예를 들어 드라이 에칭 장치를 사용하여도 좋다.
다음으로 마스크(141a, 141b, 141c)를 제거한다. 이어서 도전막(112_1) 및 금속막(112a_2, 112b_2, 112c_2) 위에 도전막(112_3)을 형성한다(도 9의 (B) 참조).
본 실시형태에서는 도전막(112_3)으로서 두께 10nm의 타이타늄막을 스퍼터링법에 의하여 형성한다. 또한 도전막(112_3)을 형성함으로써 금속막(112a_2, 112b_2, 112c_2)은 도전막(112_1)과 도전막(112_3)으로 둘러싸인 구조가 된다. 금속막(112a_2, 112b_2, 112c_2)이 도전막(112_1)과 도전막(112_3)으로 둘러싸인 구성으로 함으로써 금속막(112a_2, 112b_2, 112c_2)에 포함되는 구리 원소가 외부로 확산, 특히 산화물 반도체막(108)으로 확산되는 것을 억제할 수 있다.
다음으로 도전막(112_3) 위의 원하는 영역에 마스크(142a, 142b, 142c)를 형성한다. 이어서 마스크(142a, 142b, 142c)를 사용하여 도전막(112_1) 및 도전막(112_3)을 가공함으로써, 섬 형상의 금속막(112a_1)과, 섬 형상의 금속막(112b_1)과, 섬 형상의 금속막(112c_1)과, 섬 형상의 금속막(112a_3)과, 섬 형상의 금속막(112b_3)과, 섬 형상의 금속막(112c_3)을 형성한다. 이 공정을 실시함으로써 금속막(112a_1), 금속막(112a_2), 및 금속막(112a_3)을 가지는 도전막(112a)과, 금속막(112b_1), 금속막(112b_2), 및 금속막(112b_3)을 가지는 도전막(112b)과, 금속막(112c_1), 금속막(112c_2), 및 금속막(112c_3)을 가지는 도전막(112c)이 형성된다(도 9의 (C) 참조).
또한 본 실시형태에서는 드라이 에칭 장치를 사용하여 도전막(112_1) 및 도전막(112_3)을 가공한다. 다만, 도전막(112_1) 및 도전막(112_3)의 가공 방법으로서는 이에 한정되지 않고, 예를 들어 웨트 에칭 장치를 사용하여도 좋다.
또한 도전막(112a, 112b) 형성 후에, 산화물 반도체막(108)(더 구체적으로는 산화물 반도체막(108c))의 표면(백 채널 측)을 세척하여도 좋다. 상기 세척 방법으로서는, 예를 들어 인산 등의 약액을 사용한 세척이 있다. 인산 등의 약액을 사용하여 세척을 실시함으로써, 산화물 반도체막(108c)의 표면에 부착된 불순물(예를 들어, 도전막(112a), 도전막(112b)에 포함되는 원소 등)을 제거할 수 있다. 또한 상기 세척을 반드시 실시할 필요는 없고, 경우에 따라서는 세척을 실시하지 않아도 된다.
또한 도전막(112a, 112b)을 형성하는 공정 및 상기 세척 공정 중 어느 한쪽 또는 양쪽에서, 산화물 반도체막(108) 중 도전막(112a, 112b)으로부터 노출된 영역이 얇아지는 경우가 있다.
다음으로 산화물 반도체막(108) 및 도전막(112a, 112b) 위에 절연막(114) 및 절연막(116)을 형성한다(도 10의 (A) 참조).
또한 절연막(114)을 형성한 후, 대기에 노출시키지 않고 연속적으로 절연막(116)을 형성하는 것이 바람직하다. 절연막(114) 형성 후, 대기 개방하지 않고, 원료 가스의 유량, 압력, 고주파 전력, 및 기판 온도 중 하나 이상을 조정하여 절연막(116)을 연속적으로 형성함으로써, 절연막(114)과 절연막(116)의 계면에서 대기 성분에서 유래하는 불순물 농도를 저감시킬 수 있다.
예를 들어 절연막(114)으로서 PECVD법을 사용하여 산화질화 실리콘막을 형성할 수 있다. 이 경우, 원료 가스로서는 실리콘을 포함한 퇴적성 가스 및 산화성 가스를 사용하는 것이 바람직하다. 실리콘을 포함한 퇴적성 가스의 대표적인 예로서는, 실레인, 다이실레인, 트라이실레인, 플루오린화 실레인 등이 있다. 산화성 가스로서는 일산화이질소, 이산화질소 등이 있다. 또한 상기 퇴적성 가스의 유량에 대하여 산화성 가스의 유량을 20배 이상 5000배 이하, 바람직하게는 40배 이상 100배 이하로 한다.
본 실시형태에서는 절연막(114)으로서 기판(102)을 유지하는 온도를 220℃로 하고, 유량 50sccm의 실레인 및 유량 2000sccm의 일산화 이질소를 원료 가스로 하고, 처리실 내의 압력을 20Pa로 하고, 평행 평판 전극에 공급하는 고주파 전력을 13.56MHz, 100W(전력 밀도로서는 1.6×10-2W/cm2)로 하는 PECVD법을 사용하여 산화질화 실리콘막을 형성한다.
절연막(116)으로서는, PECVD 장치의 진공 배기된 처리실 내에 재치(載置)된 기판을 180℃ 이상 350℃ 이하로 유지하고, 처리실에 원료 가스를 도입하여 처리실 내의 압력을 100Pa 이상 250Pa 이하, 더 바람직하게는 100Pa 이상 200Pa 이하로 하고, 처리실 내에 제공된 전극에 0.17W/cm2 이상 0.5W/cm2 이하, 더 바람직하게는 0.25W/cm2 이상 0.35W/cm2 이하의 고주파 전력을 공급하는 조건으로 산화 실리콘막 또는 산화질화 실리콘막을 형성한다.
절연막(116)의 성막 조건으로서, 상기 압력의 반응실에서 상기 파워 밀도의 고주파 전력을 공급함으로써, 플라스마 중에서 원료 가스의 분해 효율이 높아지고 산소 라디칼이 증가되어 원료 가스의 산화가 진행되기 때문에, 절연막(116) 내의 산소 함유량이 화학량론적 조성보다 많아진다. 한편으로 기판 온도가 상기 온도로 형성된 막에서는 실리콘과 산소의 결합력이 약하기 때문에, 이후의 공정의 가열 처리에 의하여 막 내의 산소의 일부가 이탈된다. 이로써, 화학량론적 조성을 만족시키는 산소보다 많은 산소를 포함하고, 가열에 의하여 산소의 일부가 이탈되는 산화물 절연막을 형성할 수 있다.
또한 절연막(116)의 형성 공정에서 절연막(114)이 산화물 반도체막(108)의 보호막이 된다. 따라서 산화물 반도체막(108)에 대한 대미지를 저감시키면서, 파워 밀도가 높은 고주파 전력을 사용하여 절연막(116)을 형성할 수 있다.
또한 절연막(116)의 성막 조건에서, 산화성 가스에 대한 실리콘을 포함한 퇴적성 가스의 유량을 증가시킴으로써, 절연막(116)의 결함량을 저감시킬 수 있다. 대표적으로는 ESR 측정에 의하여 실리콘의 댕글링 본드에서 유래하는 g=2.001에 나타나는 신호의 스핀 밀도가 6×1017spins/cm3 미만, 바람직하게는 3×1017spins/cm3 이하, 더 바람직하게는 1.5×1017spins/cm3 이하인 결함량이 적은 산화물 절연막을 형성할 수 있다. 이로써, 트랜지스터(100)의 신뢰성을 높일 수 있다.
또한 절연막(114, 116)을 형성한 후에 가열 처리(이후, 제 2 가열 처리라고 함)를 실시하는 것이 바람직하다. 제 2 가열 처리에 의하여, 절연막(114, 116)에 포함되는 질소 산화물을 저감시킬 수 있다. 또는 제 2 가열 처리에 의하여, 절연막(114, 116)에 포함되는 산소의 일부를 산화물 반도체막(108)으로 이동시켜, 산화물 반도체막(108)에 포함되는 산소 결손을 저감시킬 수 있다.
제 2 가열 처리의 온도는 대표적으로는 400℃ 미만, 바람직하게는 375℃ 미만, 더 바람직하게는 150℃ 이상 350℃ 이하로 한다. 제 2 가열 처리는 질소, 산소, 초건조 공기(물의 함유량이 20ppm 이하, 바람직하게는 1ppm 이하, 바람직하게는 10ppb 이하의 공기), 또는 희가스(아르곤, 헬륨 등)의 분위기하에서 실시하면 좋다. 또한 상기 질소, 산소, 초건조 공기, 또는 희가스에 수소, 물 등이 포함되지 않는 것이 바람직한 상기 가열 처리에는 전기로, RTA 등을 사용할 수 있다.
다음으로 절연막(116) 위에 산화물 도전막(120_1)을 형성한다(도 10의 (B) 및 (C) 참조).
또한 도 10의 (B)는 절연막(116) 위에 산화물 도전막(120_1)을 형성할 때의 성막 장치 내부의 단면 모식도이다. 도 10의 (B)에서는 성막 장치로서 스퍼터링 장치를 사용하고, 이 스퍼터링 장치 내부에 설치된 타깃(193)과 타깃(193) 하방에 형성되는 플라스마(194)를 모식적으로 나타내었다.
우선, 산화물 도전막(120_1)을 형성할 때 산소 가스를 포함한 분위기에서 플라스마를 방전시킨다. 이때 산화물 도전막(120_1)의 피형성면이 되는 절연막(116) 내에 산소가 첨가된다. 또한 산화물 도전막(120_1)을 형성할 때 산소 가스 외에 불활성 가스(예를 들어 헬륨 가스, 아르곤 가스, 제논 가스 등)를 혼합시켜도 좋다.
산소 가스로서는 적어도 산화물 도전막(120_1)을 형성할 때 포함되면 좋고, 산화물 도전막(120_1)을 형성할 때의 성막 가스 전체에서 차지하는 산소 가스의 비율로서는 0%를 초과하고 100% 이하, 바람직하게는 10% 이상 100% 이하, 더 바람직하게는 30% 이상 100% 이하이다.
또한 도 10의 (B)에서, 절연막(116)에 첨가되는 산소 또는 과잉 산소를 모식적으로 파선의 화살표로 나타내었다.
본 실시형태에서는 In-Ga-Zn 금속 산화물 타깃(In:Ga:Zn=4:2:4.1[원자수비])을 사용하여 스퍼터링법에 의하여 산화물 도전막(120_1)을 형성한다.
또한 본 실시형태에서는 산화물 도전막(120_1)을 형성할 때 절연막(116)에 산소를 첨가하는 방법에 대하여 예시하였지만 이에 한정되지 않는다. 예를 들어 산화물 도전막(120_1)을 형성한 후에, 절연막(116)에 산소를 더 첨가하여도 좋다.
절연막(116)에 산소를 첨가하는 방법으로서는 예를 들어 인듐, 주석, 및 실리콘을 가지는 산화물(ITSO라고도 함) 타깃(In2O3:SnO2:SiO2=85:10:5[중량%])을 사용하여 막 두께 5nm의 ITSO막을 산화물 도전막(120_1)으로서 형성한다.
이 경우, 산화물 도전막(120_1)의 막 두께로서는 1nm 이상 20nm 이하, 또는 2nm 이상 10nm 이하로 하면 적합하게 산소를 투과하고 또한 산소의 방출을 억제할 수 있기 때문에 바람직하다. 이 후, 산화물 도전막(120_1)을 통과시켜 절연막(116)에 산소를 첨가한다. 산소의 첨가 방법으로서는 이온 도핑법, 이온 주입법, 플라스마 처리법 등을 들 수 있다. 또한 산소를 첨가할 때, 기판 측에 바이어스 전압을 인가함으로써 효과적으로 산소를 절연막(116)에 첨가할 수 있다. 상기 바이어스 전압으로서는, 예를 들어 애싱 장치를 사용하고 이 애싱 장치의 기판 측에 인가하는 바이어스 전압의 전력 밀도를 1W/cm2 이상 5W/cm2 이하로 하면 좋다. 또한 산소를 첨가할 때의 기판 온도로서는 실온 이상 300℃ 이하, 바람직하게는 100℃ 이상 250℃ 이하로 함으로써, 절연막(116)에 효율적으로 산소를 첨가할 수 있다.
다음으로 산화물 도전막(120_1) 위에 리소그래피 공정에 의하여 마스크를 형성하고, 산화물 도전막(120_1) 및 절연막(114, 116)의 원하는 영역에 개구부(152a, 152b)를 형성한다. 또한 개구부(152a)는 도전막(112b)에 도달되도록 형성되고, 개구부(152b)는 도전막(112c)에 도달되도록 형성된다(도 11의 (A) 참조).
개구부(152a, 152b)로서는 드라이 에칭법 및 웨트 에칭법 중 어느 한쪽 또는 양쪽을 사용하여 형성할 수 있다. 본 실시형태에서는 드라이 에칭법을 사용하여 개구부(152a, 152b)를 형성한다.
다음으로 산화물 도전막(120_1), 도전막(112b), 및 도전막(112c) 위에 금속막(120_2)을 형성한다(도 11의 (B) 참조).
본 실시형태에서는 금속막(120_2)으로서 스퍼터링법을 사용하여 막 두께 100nm의 타이타늄막을 형성한다.
다음으로 금속막(120_2) 위에 리소그래피법에 의하여 마스크를 형성한 후, 금속막(120_2) 및 산화물 도전막(120_1)을 원하는 형상으로 가공함으로써, 섬 형상의 도전막(120a)과 섬 형상의 도전막(120b)을 형성한다. 또한 도전막(120a)은 섬 형상의 산화물 도전막(120a_1)과 섬 형상의 금속막(120a_2)을 가지고, 도전막(120b)은 섬 형상의 산화물 도전막(120b_1)과 섬 형상의 금속막(120b_2)을 가진다(도 11의 (C) 참조).
다음으로 절연막(116) 및 도전막(120a, 120b) 위에 절연막(118)을 형성한다(도 12 참조).
절연막(118)은 수소 및 질소 중 어느 한쪽 또는 양쪽을 가진다. 절연막(118)으로서는 예를 들어 질화 실리콘막을 사용하면 바람직하다. 또한 절연막(118)으로서는 예를 들어 스퍼터링법 또는 PECVD법을 사용하여 형성할 수 있다. 예를 들어 절연막(118)을 PECVD법으로 성막하는 경우, 기판 온도는 400℃ 미만, 바람직하게는 375℃ 미만, 더욱 바람직하게는 180℃ 이상 350℃ 이하이다. 절연막(118)을 형성하는 경우의 기판 온도를 상술한 범위로 함으로써, 치밀한 막을 형성할 수 있어 바람직하다. 또한 절연막(118)을 형성하는 경우의 기판 온도를 상술한 범위로 함으로써, 절연막(114, 116) 내의 산소 또는 과잉 산소를 산화물 반도체막(108)으로 이동시킬 수 있다.
또한 절연막(118)으로서 PECVD법에 의하여 질화 실리콘막을 형성하는 경우, 실리콘을 포함한 퇴적성 가스, 질소, 및 암모니아를 원료 가스로서 사용하는 것이 바람직하다. 질소와 비교하여 소량의 암모니아를 사용함으로써, 플라스마 중에서 암모니아가 해리되어 활성종이 발생한다. 이 활성종은 실리콘을 포함한 퇴적성 가스에 포함되는 실리콘과 수소의 결합, 및 질소의 삼중 결합을 절단한다. 결과적으로 실리콘과 질소의 결합이 촉진되고 실리콘과 수소의 결합이 적고, 결함이 적고 치밀한 질화 실리콘막을 형성할 수 있다. 한편으로 질소에 대한 암모니아의 양이 많으면 실리콘을 포함한 퇴적성 가스 및 질소의 분해가 진행되지 않고, 실리콘과 수소의 결합이 잔존하여, 결함이 증대되고 거친 질화 실리콘막이 형성된다. 따라서 원료 가스에서 암모니아에 대한 질소의 유량비를 5배 이상 50배 이하, 10배 이상 50배 이하로 하는 것이 바람직하다.
본 실시형태에서는 절연막(118)으로서 PECVD 장치를 사용하여 실레인, 질소, 및 암모니아를 원료 가스로서 사용하여 두께 50nm의 질화 실리콘막을 형성한다. 유량은 실레인이 50sccm, 질소가 5000sccm, 암모니아가 100sccm이다. 처리실의 압력을 100Pa, 기판 온도를 350℃로 하고, 27.12MHz의 고주파 전원을 사용하여, 1000W의 고주파 전력을 평행 평판 전극에 공급한다. PECVD 장치는 전극 면적이 6000cm2인 평행 평판형의 PECVD 장치이며, 공급한 전력을 단위 면적당 전력(전력 밀도)으로 환산하면 1.7×10-1W/cm2이다.
또한 절연막(118) 형성 후에, 상술한 제 1 가열 처리 및 제 2 가열 처리와 동등한 가열 처리(이후, 제 3 가열 처리라고 함)를 실시하여도 좋다.
제 3 가열 처리를 실시함으로써, 산화물 도전막(120_1)의 형성 시에 절연막(116)에 첨가된 산소가 산화물 반도체막(108)(특히 산화물 반도체막(108b)) 내로 이동하여 산화물 반도체막(108) 내의 산소 결손이 보전된다.
상술한 공정으로 도 1의 (C) 및 (D)에 도시된 트랜지스터(100)를 제작할 수 있다.
또한 트랜지스터(100)의 모든 제작 공정에서 기판 온도를 400℃ 미만, 바람직하게는 375℃ 미만, 더 바람직하게는 180℃ 이상 350℃ 이하로 함으로써 대면적의 기판을 사용하여도 기판의 변형(일그러짐 또는 휘어짐)을 매우 적게 할 수 있으므로 바람직하다. 또한 트랜지스터(100)의 제작 공정에서 기판 온도가 높아지는 공정으로서는 대표적으로는 절연막(106, 107)의 형성 시의 기판 온도(400℃ 미만, 바람직하게는 250℃ 이상 350℃ 이하), 산화물 반도체막(108)의 형성 시의 기판 온도(실온 이상 340℃ 미만, 바람직하게는 100℃ 이상 200℃ 이하, 더 바람직하게는 100℃ 이상 150℃ 미만), 절연막(116, 118)의 형성 시의 기판 온도(400℃ 미만, 바람직하게는 375℃ 미만, 더 바람직하게는 180℃ 이상 350℃ 이하), 제 1 가열 처리, 제 2 가열 처리, 또는 제 3 가열 처리(400℃ 미만, 바람직하게는 375℃ 미만, 더 바람직하게는 180℃ 이상 350℃ 이하) 등을 들 수 있다.
또한 본 실시형태에 기재된 구성, 방법은 다른 실시형태에 기재된 구성, 방법과 적절히 조합하여 사용할 수 있다.
(실시형태 2)
본 실시형태에서는 본 발명의 일 형태에 사용할 수 있는 산화물 반도체의 조성 및 산화물 반도체의 구조 등에 대하여 도 13 내지 도 20을 참조하여 설명한다.
<2-1 산화물 반도체의 조성>
우선, 산화물 반도체의 조성에 대하여 설명한다.
산화물 반도체는 적어도 인듐 또는 아연을 포함하는 것이 바람직하다. 특히 인듐 및 아연을 포함하는 것이 바람직하다. 또한 이들에 더하여 알루미늄, 갈륨, 이트륨, 또는 주석 등이 포함되는 것이 바람직하다. 또한 붕소, 실리콘, 타이타늄, 철, 니켈, 저마늄, 지르코늄, 몰리브데넘, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 텅스텐, 또는 마그네슘 등 중에서 선택된 1종류 또는 복수 종류가 포함되어도 좋다.
여기서 산화물 반도체가 인듐, 원소 M, 및 아연을 가지는 경우를 생각한다. 또한 원소 M은 알루미늄, 갈륨, 이트륨, 또는 주석 등으로 한다. 이 외에 원소 M에 적용할 수 있는 원소로서는 붕소, 실리콘, 타이타늄, 철, 니켈, 저마늄, 지르코늄, 몰리브데넘, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 텅스텐, 마그네슘 등이 있다. 다만, 원소 M으로서 복수의 상술한 원소를 조합하여도 상관없다.
우선, 도 13의 (A), (B), 및 (C)를 사용하여 본 발명에 따른 산화물 반도체가 가지는 인듐, 원소 M, 및 아연의 원자수비의 바람직한 범위에 대하여 설명한다. 또한 도 13에는 산소의 원자수비를 기재하지 않았다. 또한 산화물 반도체가 가지는 인듐, 원소 M, 및 아연의 원자수비의 각 항을 [In], [M], 및 [Zn]으로 한다.
도 13의 (A), 도 13의 (B), 및 도 13의 (C)에서 파선은 원자수비가 [In]:[M]:[Zn]=(1+α):(1-α):1(-1≤α≤1)이 되는 라인, 원자수비가 [In]:[M]:[Zn]=(1+α):(1-α):2가 되는 라인, 원자수비가 [In]:[M]:[Zn]=(1+α):(1-α):3이 되는 라인, 원자수비가 [In]:[M]:[Zn]=(1+α):(1-α):4가 되는 라인, 및 원자수비가 [In]:[M]:[Zn]=(1+α):(1-α):5가 되는 라인을 나타낸다.
또한, 일점쇄선은 원자수비가 [In]:[M]:[Zn]=1:1:β(β≥0)가 되는 라인, 원자수비가 [In]:[M]:[Zn]=1:2:β가 되는 라인, 원자수비가 [In]:[M]:[Zn]=1:3:β가 되는 라인, 원자수비가 [In]:[M]:[Zn]=1:4:β가 되는 라인, 원자수비가 [In]:[M]:[Zn]=2:1:β가 되는 라인, 및 원자수비가 [In]:[M]:[Zn]=5:1:β가 되는 라인을 나타낸다.
또한, 이점쇄선은 원자수비가 [In]:[M]:[Zn]=(1+γ):2:(1-γ)(-1≤γ≤1)가 되는 라인을 나타낸다. 또한, 도 13에 나타낸 원자수비가 [In]:[M]:[Zn]=0:2:1 또는 그 근방값인 산화물 반도체는 스피넬형 결정 구조를 가지기 쉽다.
도 13의 (A) 및 (B)에는 본 발명의 일 형태의 산화물 반도체가 가지는 인듐, 원소 M, 및 아연의 원자수비의 바람직한 범위의 일례에 대하여 도시하였다.
일례로서 도 14에 [In]:[M]:[Zn]=1:1:1의 InMZnO4의 결정 구조를 도시하였다. 또한, 도 14는 b축에 평행한 방향으로부터 관찰한 경우의 InMZnO4의 결정 구조이다. 또한, 도 14에 도시된 M, Zn, 및 산소를 가지는 층(이후, (M, Zn)층)에서의 금속 원소는 원소 M 또는 아연을 나타낸다. 이 경우, 원소 M과 아연의 비율이 같은 것으로 한다. 원소 M과 아연은 치환할 수 있고 배열이 불규칙하다.
InMZnO4는 층상 결정 구조(층상 구조라고도 함)를 가지고, 도 14에 도시된 바와 같이 인듐 및 산소를 가지는 층(이후, In층) 하나에 대하여 원소 M, 아연, 및 산소를 가지는 (M, Zn)층 2개를 가진다.
또한 인듐과 원소 M은 서로 치환할 수 있다. 그러므로 (M, Zn)층의 원소 M이 인듐과 치환되면, (In, M, Zn)층이라고 나타낼 수도 있다. 이 경우, In층 하나에 대하여 (In, M, Zn)층 2개를 가지는 층상 구조를 가진다.
원자수비가 [In]:[M]:[Zn]=1:1:2인 산화물 반도체는 In층 하나에 대하여 (M, Zn)층 3개를 가지는 층상 구조를 가진다. 즉, [In] 및 [M]에 대하여 [Zn]이 커지면, 산화물 반도체가 결정화된 경우, In층에 대한 (M,Zn)층의 비율이 증가된다.
다만, 산화물 반도체 내에서 In층 하나에 대하여 (M, Zn)층이 정수(整數)가 아닌 경우, In층 하나에 대하여 (M, Zn)층이 정수인 층상 구조를 복수 종류 가지는 경우가 있다. 예를 들어 [In]:[M]:[Zn]=1:1:1.5의 경우, In층 하나에 대하여 (M, Zn)층 2개를 가지는 층상 구조와, (M, Zn)층 3개를 가지는 층상 구조가 혼재하는 층상 구조가 되는 경우가 있다.
예를 들어 산화물 반도체를 스퍼터링 장치로 성막하는 경우, 타깃의 원자수비로부터 벗어난 원자수비를 가지는 막이 형성된다. 특히, 성막 시의 기판 온도에 따라서는 타깃의 [Zn]보다 막의 [Zn]이 작아지는 경우가 있다.
또한 산화물 반도체 내에서 복수의 상이 공존하는 경우가 있다(2상 공존, 3상 공존 등). 예를 들어 원자수비가 [In]:[M]:[Zn]=0:2:1인 원자수비의 근방값이면, 스피넬형 결정 구조와 층상 결정 구조의 2상이 공존하기 쉽다. 또한 원자수비가 [In]:[M]:[Zn]=1:0:0인 원자수비의 근방값이면, 빅스비아이트형 결정 구조와 층상 결정 구조의 2상이 공존하기 쉽다. 산화물 반도체 내에서 복수의 상이 공존하는 경우, 상이한 결정 구조 사이에서 입계(그레인 바운더리라고도 함)가 형성되는 경우가 있다.
또한 인듐의 함유율을 높임으로써, 산화물 반도체의 캐리어 이동도(전자 이동도)를 높일 수 있다. 이것은 인듐, 원소 M, 및 아연을 가지는 산화물 반도체에서는 주로 중금속의 s궤도가 캐리어 전도에 기여하므로, 인듐의 함유율을 높임으로써 s궤도가 중첩되는 영역이 더 커지기 때문에, 인듐의 함유율이 높은 산화물 반도체는 인듐의 함유율이 낮은 산화물 반도체와 비교하여 캐리어 이동도가 높아지기 때문이다.
한편으로 산화물 반도체 내의 인듐 및 아연의 함유율이 낮아지면, 캐리어 이동도는 낮아진다. 따라서 원자수비가 [In]:[M]:[Zn]=0:1:0 및 그 근방값(예를 들어 도 13의 (C)에 도시된 영역 C)이면, 절연성이 높아진다.
따라서 본 발명의 일 형태의 산화물 반도체는 캐리어 이동도가 높고 입계가 적은 층상 구조를 가지기 쉽고, 도 13의 (A)의 영역 A로 나타내어진 원자수비를 가지는 것이 바람직하다.
또한 도 13의 (B)에 도시된 영역 B는 [In]:[M]:[Zn]=4:2:3 내지 4.1 및 그 근방값을 나타낸다. 근방값에는 예를 들어 원자수비 [In]:[M]:[Zn]=5:3:4가 포함된다. 영역 B로 나타내어진 원자수비를 가지는 산화물 반도체는 특히 결정성이 높고 캐리어 이동도도 높은 우수한 산화물 반도체이다.
또한 산화물 반도체가 층상 구조를 형성하는 조건은 원자수비에 의하여 일의적으로 정해지지 않는다. 층상 구조를 형성하기 위한 난이도는 원자수비에 따라 달라진다. 한편으로 원자수비가 같아도 형성 조건에 따라 층상 구조가 되는 경우도 있고 층상 구조가 되지 않는 경우도 있다. 따라서 도시된 영역은 산화물 반도체가 층상 구조를 가지는 원자수비를 나타내는 영역이고, 영역 A 내지 영역 C의 경계는 엄밀하지 않다.
<2-2. 산화물 반도체를 트랜지스터에 사용하는 구성>
다음으로 산화물 반도체를 트랜지스터에 사용하는 구성에 대하여 설명한다.
또한 산화물 반도체를 트랜지스터에 사용함으로써 입계에서 일어나는 캐리어 산란 등을 감소시킬 수 있으므로 높은 전계 효과 이동도의 트랜지스터를 실현할 수 있다. 또한 신뢰성이 높은 트랜지스터를 실현할 수 있다.
또한 트랜지스터의 채널 영역에는 캐리어 밀도가 낮은 산화물 반도체를 사용하는 것이 바람직하다. 예를 들어 산화물 반도체의 캐리어 밀도는 8×1011/cm3 미만, 바람직하게는 1×1011/cm3 미만, 더 바람직하게는 1×1010/cm3 미만이고, 1×10-9/cm3 이상으로 하면 좋다.
또한 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체는 캐리어 발생원이 적기 때문에 캐리어 밀도를 낮출 수 있다. 또한 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체는 결함 준위 밀도가 낮기 때문에 트랩 준위 밀도도 낮아지는 경우가 있다.
또한 산화물 반도체의 트랩 준위에 포획된 전하는 소실하는 데 걸리는 시간이 길어 마치 고정 전하처럼 작용하는 경우가 있다. 그래서 트랩 준위 밀도가 높은 산화물 반도체에 채널 영역이 형성되는 트랜지스터는 전기 특성이 불안정해지는 경우가 있다.
따라서 트랜지스터의 전기 특성을 안정시키기 위해서는, 산화물 반도체 내의 불순물 농도를 저감시키는 것이 유효하다. 또한 산화물 반도체 내의 불순물 농도를 저감하기 위해서는, 근접한 막 내의 불순물 농도도 저감시키는 것이 바람직하다. 불순물로서는 수소, 질소, 알칼리 금속, 알칼리 토금속, 철, 니켈, 실리콘 등이 있다.
여기서 산화물 반도체 내에서 각 불순물이 미치는 영향에 대하여 설명한다.
산화물 반도체에 14족 원소의 하나인 실리콘이나 탄소가 포함되면, 산화물 반도체에서 결함 준위가 형성된다. 이로 인하여 산화물 반도체에서의 실리콘이나 탄소의 농도와, 산화물 반도체와의 계면 근방의 실리콘이나 탄소의 농도(2차 이온 질량 분석법(SIMS: Secondary Ion Mass Spectrometry)에 의하여 얻어지는 농도)를 2×1018atoms/cm3 이하, 바람직하게는 2×1017atoms/cm3 이하로 한다.
또한 산화물 반도체에 알칼리 금속 또는 알칼리 토금속이 포함되면, 결함 준위를 형성하고 캐리어를 생성하는 경우가 있다. 따라서 알칼리 금속 또는 알칼리 토금속이 포함되는 산화물 반도체를 사용한 트랜지스터는 노멀리 온(normally-on) 특성을 가지기 쉽다. 따라서 산화물 반도체 내의 알칼리 금속 또는 알칼리 토금속의 농도를 저감하는 것이 바람직하다. 구체적으로는 SIMS에 의하여 얻어지는 산화물 반도체 내의 알칼리 금속 또는 알칼리 토금속의 농도를 1×1018atoms/cm3 이하, 바람직하게는 2×1016atoms/cm3 이하로 한다.
또한 산화물 반도체에서 질소가 포함되면, 캐리어인 전자가 생김으로써 캐리어 밀도가 증가되어 n형화되기 쉽다. 결과적으로 질소가 포함된 산화물 반도체를 반도체에 사용한 트랜지스터는 노멀리 온 특성을 가지기 쉽다. 따라서 상기 산화물 반도체에서 질소는 가능한 한 저감되어 있는 것이 바람직하다. 예를 들어 산화물 반도체 내의 질소 농도는 SIMS에서 5×1019atoms/cm3 미만, 바람직하게는 5×1018atoms/cm3 이하, 더 바람직하게는 1×1018atoms/cm3 이하, 더욱 바람직하게는 5×1017atoms/cm3 이하로 한다.
또한 산화물 반도체에 포함되는 수소는 금속 원자와 결합하는 산소와 반응하여 물이 되기 때문에 산소 결손을 형성하는 경우가 있다. 상기 산소 결손에 수소가 들어감으로써 캐리어인 전자가 생성되는 경우가 있다. 또한 수소의 일부가 금속 원자와 결합된 산소와 결합하여, 캐리어인 전자가 생성되는 경우가 있다. 따라서 수소가 포함된 산화물 반도체를 사용한 트랜지스터는 노멀리 온 특성을 가지기 쉽다. 그러므로 산화물 반도체 내의 수소는 가능한 한 저감되어 있는 것이 바람직하다. 구체적으로는 산화물 반도체에서 SIMS에 의하여 얻어지는 수소 농도를 1×1020atoms/cm3 미만, 바람직하게는 1×1019atoms/cm3 미만, 더 바람직하게는 5×1018atoms/cm3 미만, 더욱 바람직하게는 1×1018atoms/cm3 미만으로 한다.
불순물이 충분히 저감된 산화물 반도체를 트랜지스터의 채널 형성 영역에 사용함으로써 안정된 전기 특성을 부여할 수 있다.
또한 산화물 반도체막은 에너지 갭이 2eV 이상, 2.5eV 이상, 또는 3eV 이상이면 바람직하다.
또한 산화물 반도체막의 두께는 3nm 이상 200nm 이하, 바람직하게는 3nm 이상 100nm 이하, 더 바람직하게는 3nm 이상 60nm 이하이다.
또한 산화물 반도체막이 In-M-Zn 산화물인 경우, In-M-Zn 산화물을 성막하기 위하여 사용하는 스퍼터링 타깃의 금속 원소의 원자수비로서 In:M:Zn=1:1:0.5, In:M:Zn=1:1:1, In:M:Zn=1:1:1.2, In:M:Zn=2:1:1.5, In:M:Zn=2:1:2.3, In:M:Zn=2:1:3, In:M:Zn=3:1:2, In:M:Zn=4:2:4.1, In:M:Zn=5:1:7 등이 바람직하다.
또한 성막되는 산화물 반도체막의 금속 원소의 원자수비는 각각 상기 스퍼터링 타깃에 포함되는 금속 원소의 원자수비의 ±40% 정도 변동하는 경우가 있다. 예를 들어 스퍼터링 타깃으로서 원자수비 In:Ga:Zn=4:2:4.1을 사용하는 경우, 형성되는 산화물 반도체막의 원자수비는 In:Ga:Zn=4:2:3 근방이 되는 경우가 있다. 또한 스퍼터링 타깃으로서 원자수비 In:Ga:Zn=5:1:7을 사용하는 경우, 형성되는 산화물 반도체막의 원자수비는 In:Ga:Zn=5:1:6 근방이 되는 경우가 있다.
<2-3. 산화물 반도체의 적층 구조>
다음으로 산화물 반도체의 적층 구조에 대하여 설명한다.
여기서는 산화물 반도체의 적층 구조로서 산화물 반도체를 2층 구조 또는 3층 구조로 한 경우에 대하여 설명한다. 산화물 반도체 S1, 산화물 반도체 S2, 및 산화물 반도체 S3의 적층 구조에 접하는 절연체의 밴드도와, 산화물 반도체 S2 및 산화물 반도체 S3의 적층 구조에 접하는 절연체의 밴드도에 대하여 도 15를 사용하여 설명한다.
도 15의 (A)는 절연체(I1), 산화물 반도체(S1), 산화물 반도체(S2), 산화물 반도체(S3), 및 절연체(I2)를 가지는 적층 구조의 막 두께 방향의 밴드도의 일례이다. 또한 도 15의 (B)는 절연체(I1), 산화물 반도체(S2), 산화물 반도체(S3), 및 절연체(I2)를 가지는 적층 구조의 막 두께 방향의 밴드도의 일례이다. 또한 밴드도는 쉽게 이해하기 위하여 절연체(I1), 산화물 반도체(S1), 산화물 반도체(S2), 산화물 반도체(S3), 및 절연체(I2)의 전도대 하단의 에너지 준위(Ec)를 나타낸다.
산화물 반도체(S1) 및 산화물 반도체(S3)는 산화물 반도체(S2)보다 전도대 하단의 에너지 준위가 진공 준위에 가깝고, 대표적으로는 산화물 반도체(S2)의 전도대 하단의 에너지 준위와, 산화물 반도체(S1) 및 산화물 반도체(S3)의 전도대 하단의 에너지 준위 사이의 차이가 0.15eV 이상 또는 0.5eV 이상이고 2eV 이하 또는 1eV 이하인 것이 바람직하다. 즉 산화물 반도체(S1) 및 산화물 반도체(S3)의 전자 친화력과 산화물 반도체(S2)의 전자 친화력 사이의 차이가 0.15eV 이상 또는 0.5eV 이상이고 2eV 이하 또는 1eV 이하인 것이 바람직하다.
도 15의 (A) 및 (B)에 도시된 바와 같이, 산화물 반도체(S1), 산화물 반도체(S2), 산화물 반도체(S3)에서 전도대 하단의 에너지 준위는 완만하게 변화한다. 바꿔 말하면, 연속적으로 변화 또는 연속 접합한다고 할 수도 있다. 이러한 밴드도를 얻기 위해서는 산화물 반도체(S1)와 산화물 반도체(S2) 사이의 계면, 또는 산화물 반도체(S2)와 산화물 반도체(S3) 사이의 계면에서 형성되는 혼합층의 결함 준위 밀도를 낮추면 좋다.
구체적으로는 산화물 반도체(S1)와 산화물 반도체(S2), 산화물 반도체(S2)와 산화물 반도체(S3)가 산소 외에 공통의 원소를 가짐으로써(주성분으로 함으로써), 결함 준위 밀도가 낮은 혼합층을 형성할 수 있다. 예를 들어 산화물 반도체(S2)가 In-Ga-Zn 산화물 반도체인 경우, 산화물 반도체(S1) 및 산화물 반도체(S3)로서 In-Ga-Zn 산화물 반도체, Ga-Zn 산화물 반도체, 산화 갈륨 등을 사용하면 좋다.
이때, 캐리어의 주된 경로는 산화물 반도체(S2)가 된다. 산화물 반도체(S1)와 산화물 반도체(S2) 사이의 계면, 및 산화물 반도체(S2)와 산화물 반도체(S3) 사이의 계면에서의 결함 준위 밀도를 낮출 수 있기 때문에 계면 산란이 캐리어 전도에 미치는 영향이 작고, 높은 온 전류를 얻을 수 있다.
트랩 준위에 전자가 포획됨으로써, 포획된 전자는 고정 전하처럼 작용하기 때문에, 트랜지스터의 문턱 전압은 플러스 방향으로 시프트된다. 산화물 반도체(S1) 및 산화물 반도체(S3)를 제공함으로써, 산화물 반도체(S2)로부터 트랩 준위를 멀리할 수 있다. 이 구성으로 함으로써, 트랜지스터의 문턱 전압이 플러스 방향으로 시프트되는 것을 방지할 수 있다.
산화물 반도체(S1) 및 산화물 반도체(S3)는 산화물 반도체(S2)와 비교하여 도전율이 충분히 낮은 재료를 사용한다. 이때, 산화물 반도체(S2), 산화물 반도체(S2)와 산화물 반도체(S1) 사이의 계면, 및 산화물 반도체(S2)와 산화물 반도체(S3) 사이의 계면이 주로 채널 영역으로서 기능한다. 예를 들어 산화물 반도체(S1) 및 산화물 반도체(S3)로서는 도 13의 (C)에서 절연성이 높은 영역 C로 나타내어진 원자수비를 가지는 산화물 반도체를 사용하면 좋다. 또한 도 13의 (C)에 도시된 영역 C는 [In]:[M]:[Zn]=0:1:0 또는 그 근방값의 원자수비를 나타낸다.
특히, 산화물 반도체(S2)로서 영역 A로 나타내어진 원자수비를 가지는 산화물 반도체를 사용하는 경우에는, 산화물 반도체(S1) 및 산화물 반도체(S3)로서 [M]/[In]이 1 이상, 바람직하게는 2 이상인 산화물 반도체를 사용하는 것이 바람직하다. 또한 산화물 반도체(S3)로서는 충분히 높은 절연성을 얻을 수 있는 [M]/([Zn]+[In])이 1 이상인 산화물 반도체를 사용하는 것이 바람직하다.
<2-4. 산화물 반도체의 구조>
다음으로 산화물 반도체의 구조에 대하여 설명한다.
산화물 반도체는 단결정 산화물 반도체와, 이 외의 비단결정 산화물 반도체로 나누어진다. 비단결정 산화물 반도체로서는 CAAC-OS(c-axis aligned crystalline oxide semiconductor), 다결정 산화물 반도체, nc-OS(nanocrystalline oxide semiconductor), a-like OS(amorphous-like oxide semiconductor), 및 비정질 산화물 반도체 등이 있다.
또한 다른 관점에서 보면, 산화물 반도체는 비정질 산화물 반도체와 이 외의 결정성 산화물 반도체로 나누어진다. 결정성 산화물 반도체로서는 단결정 산화물 반도체, CAAC-OS, 다결정 산화물 반도체, 및 nc-OS 등이 있다.
비정질 구조에 대해서는, 일반적으로, 등방적이며 불균질 구조를 가지지 않고, 준안정 상태에서 원자의 배치가 고정화되지 않고, 결합 각도에 유연성이 있고, 단거리 질서를 가지지만 장거리 질서는 가지지 않는다는 견해 등이 있다.
즉 안정된 산화물 반도체를 완전한 비정질(completely amorphous) 산화물 반도체라고 부를 수는 없다. 또한 등방적이지 않은(예를 들어 미소한 영역에서 주기 구조를 가지는) 산화물 반도체를 완전한 비정질 산화물 반도체라고 부를 수는 없다. 한편으로 a-like OS는 등방적이지 않지만 공동(보이드라고도 부름)을 가지는 불안정한 구조이다. 불안정하다는 점에서는 a-like OS는 물성적으로는 비정질 산화물 반도체에 가깝다.
[CAAC-OS]
우선 CAAC-OS에 대하여 설명한다.
CAAC-OS는 c축 배향된 복수의 결정부(펠릿이라고도 함)를 가지는 산화물 반도체의 일종이다.
CAAC-OS를 X선 회절(XRD: X-Ray Diffraction)에 의하여 해석한 경우에 대하여 설명한다. 예를 들어 공간군 R-3m으로 분류되는 InGaZnO4의 결정을 가지는 CAAC-OS에 대하여 out-of-plane법에 의한 구조 해석을 실시하면, 도 16의 (A)에 도시된 바와 같이 회절각(2θ)이 31° 근방에 피크가 나타난다. 이 피크는 InGaZnO4의 결정의 (009)면에 귀속되기 때문에 CAAC-OS에서 결정이 c축 배향성을 가지고 c축이 CAAC-OS막이 형성되는 면(피형성면이라고도 함) 또는 CAAC-OS막 상면에 실질적으로 수직인 방향으로 배향되는 것을 확인할 수 있다. 또한 2θ가 31° 근방일 때의 피크 외에도 2θ가 36° 근방일 때도 피크가 나타나는 경우가 있다. 2θ가 36° 근방일 때의 피크는 공간군 Fd-3m으로 분류되는 결정 구조에 기인한다. 그러므로 CAAC-OS는 상기 피크를 나타내지 않는 것이 바람직하다.
한편으로 피형성면에 평행한 방향으로부터 X선을 입사시키는 in-plane법에 의하여 CAAC-OS의 구조를 해석하면, 2θ가 56° 근방일 때 피크가 나타난다. 이 피크는 InGaZnO4의 결정의 (110)면에 귀속된다. 그리고 2θ를 56° 근방에 고정하고, 시료면의 법선 벡터를 축(φ축)으로 하여 시료를 회전시키면서 분석(φ스캔)을 실시하여도, 도 16의 (B)에 도시된 바와 같이, 명료한 피크는 나타나지 않는다. 한편으로 단결정 InGaZnO4에 대하여 2θ를 56° 근방에 고정하고 φ스캔을 실시한 경우, 도 16의 (C)에 도시된 바와 같이, (110)면과 등가인 결정면에 귀속되는 피크가 6개 관찰된다. 따라서 XRD를 사용한 구조 해석으로부터, CAAC-OS는 a축 및 b축의 배향이 불규칙한 것을 확인할 수 있다.
다음으로 전자 회절에 의하여 해석한 CAAC-OS에 대하여 설명한다. 예를 들어 InGaZnO4의 결정을 가지는 CAAC-OS에 대하여 프로브 직경이 300nm인 전자 빔을 CAAC-OS의 피형성면에 평행하게 입사시키면, 도 16의 (D)에 도시된 바와 같은 회절 패턴(제한 시야 전자 회절 패턴이라고도 함)이 나타나는 경우가 있다. 이 회절 패턴에는 InGaZnO4의 결정의 (009)면에서 유래하는 스폿이 포함된다. 따라서 전자 회절에 의해서도 CAAC-OS에 포함되는 펠릿이 c축 배향성을 가지고, c축이 피형성면 또는 상면에 실질적으로 수직인 방향을 향하고 있는 것을 알 수 있다. 한편으로 같은 시료에 대하여 시료면에 수직인 방향으로부터 프로브 직경이 300nm인 전자 빔을 입사시켰을 때의 회절 패턴을 도 16의 (E)에 도시하였다. 도 16의 (E)를 보면, 고리 모양의 회절 패턴이 확인된다. 따라서 프로브 직경이 300nm인 전자 빔을 사용한 전자 회절로부터도, CAAC-OS에 포함되는 펠릿의 a축 및 b축은 배향성을 가지지 않는 것을 알 수 있다. 또한 도 16의 (E)에서 제 1 고리는 InGaZnO4의 결정의 (010)면 및 (100)면 등에서 유래하는 것으로 생각된다. 또한 도 16의 (E)에서의 제 2 링은 (110)면 등에서 유래하는 것으로 생각된다.
또한 투과형 전자 현미경(TEM: Transmission Electron Microscope)에 의하여 CAAC-OS의 명시야상과 회절 패턴의 복합 해석상(고분해능 TEM 이미지이라고도 함)을 관찰하면, 복수의 펠릿을 확인할 수 있다. 한편으로 고분해능 TEM 이미지에서도 펠릿들 사이의 경계, 즉 결정립계(그레인 바운더리라고도 함)를 명확하게 확인할 수 없는 경우가 있다. 그러므로 CAAC-OS는 결정립계에 기인하는 전자 이동도의 저하가 일어나기 어렵다고 할 수 있다.
도 17의 (A)에 시료면과 대략 평행한 방향에서 관찰한 CAAC-OS의 단면의 고분해능 TEM 이미지를 도시하였다. 고분해능 TEM 이미지의 관찰에는, 구면 수차 보정(Spherical Aberration Corrector) 기능을 사용하였다. 구면 수차 보정 기능을 사용한 고분해능 TEM 이미지를 특히 Cs 보정 고분해능 TEM 이미지라고 부른다. Cs 보정 고분해능 TEM 이미지는 예를 들어 JEOL Ltd. 제의 원자 분해능 분석 전자 현미경 JEM-ARM200F 등에 의하여 관찰할 수 있다.
도 17의 (A)로부터 금속 원자가 층 형상으로 배열되어 있는 영역인 펠릿을 확인할 수 있다. 펠릿 하나의 크기는 1nm 이상인 것이나, 3nm 이상인 것이 있는 것을 알 수 있다. 따라서 펠릿을 나노 결정(nc: nanocrystal)이라고 부를 수도 있다. 또한 CAAC-OS를 CANC(C-Axis Aligned nanocrystals)를 가지는 산화물 반도체라고 부를 수도 있다. 펠릿은 CAAC-OS의 피형성면 또는 상면의 요철을 반영하고 있으며, CAAC-OS의 피형성면 또는 상면과 평행하게 된다.
또한 도 17의 (B) 및 (C)에 시료면과 실질적으로 수직인 방향으로부터 관찰한 CAAC-OS의 평면의 Cs 보정 고분해능 TEM 이미지를 나타내었다. 도 17의 (D) 및 (E)는 각각 도 17의 (B) 및 (C)를 화상 처리한 이미지이다. 화상 처리의 방법에 대하여 아래에서 설명한다. 우선, 도 17의 (B)를 고속 푸리에 변환(FFT: Fast Fourier Transform) 처리함으로써 FFT 이미지를 취득한다. 다음으로, 취득한 FFT 이미지에서 원점을 기준으로 하여 2.8nm-1 내지 5.0nm-1의 범위가 남도록 마스크 처리를 한다. 이어서, 마스크 처리한 FFT 이미지를 역고속 푸리에 변환(IFFT: Inverse Fast Fourier Transform) 처리함으로써, 화상 처리된 이미지를 취득한다. 이와 같이 취득한 이미지를 FFT 필터링 이미지라고 부른다. FFT 필터링 이미지는 Cs 보정 고분해능 TEM 이미지에서 주기 성분을 추출한 이미지이고 격자 배열을 나타낸 것이다.
도 17의 (D)에서는 격자 배열이 흐트러진 부분을 파선으로 나타내었다. 파선으로 둘러싸인 영역이 하나의 펠릿이다. 그리고, 파선으로 나타낸 부분이 펠릿과 펠릿의 연결부이다. 파선은 육각형이기 때문에 펠릿이 육각형인 것을 알 수 있다. 또한 펠릿의 형상은 정육각형에 한정되지 않고, 비정육각형인 경우가 많다.
도 17의 (E)에서는 격자 배열이 정렬된 영역과, 격자 배열이 정렬된 다른 영역 사이에서 격자 배열의 방향이 변화된 부분을 점선으로 나타내고, 격자 배열의 방향의 변화를 파선으로 나타내었다. 점선 근방에서도 명확한 결정립계를 확인할 수 없다. 점선 근방의 격자점을 중심으로 하여 주위의 격자점을 연결하면, 일그러진 육각형이나 오각형 및/또는 칠각형 등이 형성된다. 즉, 격자 배열을 일그러지게 함으로써 결정립계의 형성이 억제되는 것을 알 수 있다. 이것은 CAAC-OS가 a-b면 방향에서 원자 배열이 조밀하지 않거나, 금속 원소가 치환되어 원자간의 결합 거리가 변화되는 것 등에 의하여 일그러짐을 허용할 수 있기 때문이라고 생각된다.
상술한 바와 같이, CAAC-OS는 c축 배향성을 가지고, 또한 a-b면 방향에서 복수의 펠릿(나노 결정)이 연결되고 일그러짐을 가지는 결정 구조를 가진다. 따라서, CAAC-OS를 CAA crystal(c-axis-aligned a-b-plane-anchored crystal)을 가지는 산화물 반도체라고 부를 수도 있다.
CAAC-OS는 결정성이 높은 산화물 반도체이다. 산화물 반도체의 결정성은 불순물의 혼입이나 결함의 생성 등에 의하여 저하되는 경우가 있기 때문에, CAAC-OS는 불순물이나 결함(산소 결손 등)이 적은 산화물 반도체라고도 할 수 있다.
또한 불순물은 산화물 반도체의 주성분 외의 원소이며, 수소, 탄소, 실리콘, 전이 금속 원소 등이 있다. 예를 들어 실리콘 등, 산화물 반도체를 구성하는 금속 원소보다 산소와의 결합력이 강한 원소는 산화물 반도체로부터 산소를 빼앗음으로써 산화물 반도체의 원자 배열을 흐트러지게 하여 결정성을 저하시키는 요인이 된다. 또한 철이나 니켈 등의 중금속, 아르곤, 이산화탄소 등은 원자 반경(또는 분자 반경)이 크기 때문에 산화물 반도체의 원자 배열을 흐트러지게 하여 결정성을 저하시키는 요인이 된다.
산화물 반도체가 불순물이나 결함을 가지는 경우, 빛이나 열 등에 의하여 특성이 변동되는 경우가 있다. 예를 들어 산화물 반도체에 포함되는 불순물은 캐리어 트랩이 되는 경우나, 캐리어 발생원이 되는 경우가 있다. 예를 들어 산화물 반도체 내의 산소 결손은 캐리어 트랩이 되는 경우나, 수소를 트랩함으로써 캐리어 발생원이 되는 경우가 있다.
불순물 및 산소 결손이 적은 CAAC-OS는 캐리어 밀도가 낮은 산화물 반도체이다. 구체적으로는 캐리어 밀도가 8×1011cm-3 미만, 바람직하게는 1×1011cm- 3 미만, 더 바람직하게는 1×1010cm- 3 미만이고, 1×10-9cm- 3 이상인 산화물 반도체로 할 수 있다. 이러한 산화물 반도체를 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체라고 부른다. CAAC-OS는 불순물 농도가 낮고 결함 준위 밀도가 낮다. 즉 안정적인 특성을 가지는 산화물 반도체라고 할 수 있다.
[nc-OS]
다음으로 nc-OS에 대하여 설명한다.
nc-OS를 XRD에 의하여 해석한 경우에 대하여 설명한다. 예를 들어 out-of-plane법에 의하여 nc-OS의 구조를 해석하면 배향성을 나타내는 피크가 나타나지 않는다. 즉 nc-OS의 결정은 배향성을 가지지 않는다.
또한, 예를 들어, InGaZnO4의 결정을 가지는 nc-OS를 박편화하고, 두께가 34nm인 영역에 대하여, 프로브 직경이 50nm인 전자 빔을 피형성면에 평행하게 입사시키면, 도 18의 (A)에 나타낸 바와 같은 고리 모양의 회절 패턴(나노빔 전자 회절 패턴)이 관측된다. 또한 같은 시료에 프로브 직경이 1nm인 전자 빔을 입사시켰을 때의 회절 패턴(나노빔 전자 회절 패턴)을 도 18의 (B)에 나타내었다. 도 18의 (B)에서는 고리 모양의 영역 내에 복수의 스폿이 관측된다. 따라서 nc-OS는 프로브 직경이 50nm인 전자 빔을 입사시켜도 질서성이 확인되지 않지만, 프로브 직경이 1nm인 전자 빔을 입사시키면 질서성이 확인된다.
또한 두께가 10nm 미만인 영역에 대하여 프로브 직경이 1nm인 전자 빔을 입사시키면, 도 18의 (C)에 나타낸 바와 같이, 스폿이 실질적으로 정육각형으로 배치된 전자 회절 패턴이 관측되는 경우가 있다. 따라서 두께가 10nm 미만인 범위에서, nc-OS가 질서성이 높은 영역, 즉 결정을 가지는 것을 알 수 있다. 또한 결정이 다양한 방향을 향하고 있기 때문에 규칙적인 전자 회절 패턴이 관측되지 않는 영역도 있다.
도 18의 (D)에 피형성면에 실질적으로 평행한 방향으로부터 관찰한 nc-OS의 단면의 Cs 보정 고분해능 TEM 이미지를 나타내었다. nc-OS는 고분해능 TEM 이미지에서 보조선으로 나타낸 부분 등과 같이 결정부를 확인할 수 있는 영역과, 명확한 결정부를 확인할 수 없는 영역을 가진다. nc-OS에 포함되는 결정부의 크기는 1nm 이상 10nm 이하이며, 특히 1nm 이상 3nm 이하인 경우가 많다. 또한 결정부의 크기가 10nm보다 크고 100nm 이하인 산화물 반도체를 미결정 산화물 반도체(micro crystalline oxide semiconductor)라고 부르는 경우가 있다. nc-OS는 예를 들어 고분해능 TEM 이미지에서는, 결정립계를 명확하게 확인할 수 없는 경우가 있다. 또한 나노 결정은 CAAC-OS에서의 펠릿과 기원이 같을 가능성이 있다. 그러므로 이후의 설명에서는 nc-OS의 결정부를 펠릿이라고 부르는 경우가 있다.
이와 같이, nc-OS는 미소한 영역(예를 들어 1nm 이상 10nm 이하의 영역, 특히 1nm 이상 3nm 이하의 영역)에서 원자 배열에 주기성을 가진다. 또한 nc-OS는 상이한 펠릿들 사이에서 결정 방위에 규칙성이 보이지 않는다. 그러므로 막 전체에서 배향성이 보이지 않는다. 따라서 nc-OS는 분석 방법에 따라서는 a-like OS나 비정질 산화물 반도체와 구별할 수 없는 경우가 있다.
또한 펠릿(나노 결정) 사이에서 결정 방위가 규칙성을 가지지 않기 때문에, nc-OS를 RANC(Random Aligned nanocrystals)를 가지는 산화물 반도체, 또는 NANC(Non-Aligned nanocrystals)를 가지는 산화물 반도체라고 부를 수도 있다.
nc-OS는 비정질 산화물 반도체보다 규칙성이 높은 산화물 반도체이다. 그러므로 nc-OS는 a-like OS나 비정질 산화물 반도체보다 결함 준위 밀도가 낮다. 다만 nc-OS는 상이한 펠릿들 사이에서 결정 방위에 규칙성이 보이지 않는다. 그러므로 nc-OS는 CAAC-OS와 비교하여 결함 준위 밀도가 높다.
[a-like OS]
a-like OS는 nc-OS와 비정질 산화물 반도체의 중간의 구조를 가지는 산화물 반도체이다.
도 19에 a-like OS의 고분해능 단면 TEM 이미지를 나타낸다. 여기서 도 19의 (A)는 전자 조사 시작 시에서의 a-like OS의 고분해능 단면 TEM 이미지이다. 도 19의 (B)는 4.3×108e-/nm2의 전자(e-)를 조사한 후의 a-like OS의 고분해능 단면 TEM 이미지이다. 도 19의 (A) 및 (B)로부터, a-like OS는 전자 조사 시작 시부터, 세로 방향으로 연신(延伸)하는 줄무늬 형상의 명(明) 영역이 관찰되는 것을 알 수 있다. 또한 명 영역은 전자 조사 후에 형상이 변화되는 것을 알 수 있다. 또한 명 영역은 공동 또는 저밀도 영역인 것으로 추측된다.
a-like OS는 공동을 가지기 때문에 불안정한 구조이다. a-like OS가 CAAC-OS 및 nc-OS와 비교하여 불안정한 구조임을 나타내기 위하여 전자 조사로 인한 구조의 변화에 대하여 아래에서 설명한다.
시료로서 a-like OS, nc-OS, 및 CAAC-OS를 준비한다. 시료는 모두 In-Ga-Zn 산화물이다.
우선 각 시료의 고분해능 단면 TEM 이미지를 취득한다. 고분해능 단면 TEM 이미지에 의거하면, 각 시료는 모두 결정부를 가진다.
또한 InGaZnO4의 결정의 단위 격자는 In-O층 3층과 Ga-Zn-O층 6층의 총 9층이 c축 방향으로 층상으로 중첩된 구조를 가지는 것이 알려져 있다. 이들 근접하는 층들의 간격은 (009)면의 격자면 간격(d값이라고도 함)과 같은 정도이며, 결정 구조 해석으로부터 그 값은 0.29nm로 산출된다. 그러므로 아래에서는 격자 줄무늬(lattice fringe)의 간격이 0.28nm 이상 0.30nm 이하인 부분을 InGaZnO4의 결정부로 간주하였다. 또한 격자 줄무늬는 InGaZnO4의 결정의 a-b면에 대응한다.
도 20은 각 시료의 결정부(22개소 내지 30개소)의 평균 크기를 조사한 예이다. 또한 상술한 격자 줄무늬의 길이를 결정부의 크기로 하였다. 도 20으로부터, a-like OS는 TEM 이미지의 취득 등에 따른 누적 전자 조사량에 따라 결정부가 커지는 것을 알 수 있다. 도 20으로부터, TEM에 의한 관찰 초기에는 1.2nm 정도의 크기였던 결정부(초기핵이라고도 함)가 전자(e-)의 누적 조사량이 4.2×108e-/nm2에서는 1.9nm 정도의 크기까지 성장한 것을 알 수 있다. 한편으로 nc-OS 및 CAAC-OS는 전자 조사 시작 시부터 누적 전자 조사량이 4.2×108e-/nm2가 될 때까지의 범위에서 결정부의 크기는 변화되지 않은 것을 알 수 있다. 도 20으로부터, 누적 전자 조사량과 상관없이 nc-OS 및 CAAC-OS의 결정부의 크기는 각각 1.3nm 정도 및 1.8nm 정도인 것을 알 수 있다. 또한 전자 빔 조사 및 TEM 관찰은 히타치 H-9000NAR 투과 전자 현미경을 사용하였다. 전자 빔 조사 조건은 가속 전압을 300kV, 전류 밀도를 6.7×105e-/(nm2·s), 조사 영역의 직경을 230nm로 하였다.
이와 같이, a-like OS에서는 전자 조사에 의한 결정부의 성장이 관찰되는 경우가 있다. 한편으로 nc-OS 및 CAAC-OS는 전자 조사에 의한 결정부의 성장이 거의 관찰되지 않는다. 즉 a-like OS는 nc-OS 및 CAAC-OS와 비교하여 불안정한 구조인 것을 알 수 있다.
또한 a-like OS는 공동을 가지기 때문에 nc-OS 및 CAAC-OS와 비교하여 밀도가 낮은 구조이다. 구체적으로는 a-like OS의 밀도는 동일한 조성을 가지는 단결정의 밀도의 78.6% 이상 92.3% 미만이다. 또한 nc-OS의 밀도 및 CAAC-OS의 밀도는 동일한 조성을 가지는 단결정의 밀도의 92.3% 이상 100% 미만이다. 단결정의 밀도의 78% 미만인 산화물 반도체는 성막 자체가 어렵다.
예를 들어 In:Ga:Zn=1:1:1[원자수비]을 만족시키는 산화물 반도체에서 능면체정(rhombohedral crystal) 구조를 가지는 단결정 InGaZnO4의 밀도는 6.357g/cm3이다. 따라서 예를 들어 In:Ga:Zn=1:1:1[원자수비]을 만족시키는 산화물 반도체에서 a-like OS의 밀도는 5.0g/cm3 이상 5.9g/cm3 미만이다. 또한 예를 들어 In:Ga:Zn=1:1:1[원자수비]을 만족시키는 산화물 반도체에서 nc-OS의 밀도 및 CAAC-OS의 밀도는 5.9g/cm3 이상 6.3g/cm3 미만이다.
또한 같은 조성을 가지는 단결정이 존재하지 않는 경우, 임의의 비율로 조성이 상이한 단결정을 조합함으로써, 원하는 조성을 가지는 단결정에 상당하는 밀도를 어림잡을 수 있다. 원하는 조성을 가지는 단결정에 상당하는 밀도는 조성이 상이한 단결정을 조합하는 비율에 따라 가중 평균하여 어림잡으면 좋다. 다만, 밀도는 가능한 한 적은 종류의 단결정을 조합하여 어림잡는 것이 바람직하다.
상술한 바와 같이, 산화물 반도체는 다양한 구조를 가지고, 각각이 다양한 특성을 가진다. 또한 산화물 반도체는 예를 들어 비정질 산화물 반도체, a-like OS, nc-OS, CAAC-OS 중, 2종 이상을 가지는 적층막이어도 좋다.
또한 본 실시형태에 기재된 구성은 다른 실시형태 또는 다른 실시형태에 기재된 구성과 적절히 조합하여 사용할 수 있다.
(실시형태 3)
본 실시형태에서는 상술한 실시형태에 예시한 트랜지스터를 가지는 표시 장치의 일례에 대하여 도 21 내지 도 27을 사용하여 아래에서 설명한다.
21은 표시 장치의 일례를 도시한 상면도이다. 도 21에 도시된 표시 장치(700)는 제 1 기판(701) 위에 제공된 화소부(702)와, 제 1 기판(701)에 제공된 소스 드라이버 회로부(704) 및 게이트 드라이버 회로부(706)와, 화소부(702), 소스 드라이버 회로부(704), 및 게이트 드라이버 회로부(706)를 둘러싸도록 배치되는 밀봉재(712)와, 제 1 기판(701)에 대향하도록 제공되는 제 2 기판(705)을 가진다. 또한 제 1 기판(701)과 제 2 기판(705)은 밀봉재(712)에 의하여 밀봉된다. 즉 화소부(702), 소스 드라이버 회로부(704), 및 게이트 드라이버 회로부(706)는 제 1 기판(701), 밀봉재(712), 및 제 2 기판(705)에 의하여 밀봉된다. 또한 도 21에는 도시하지 않았지만, 제 1 기판(701)과 제 2 기판(705) 사이에는 표시 소자가 제공된다.
또한 표시 장치(700)에서, 제 1 기판(701) 위의, 밀봉재(712)에 의하여 둘러싸인 영역과는 상이한 영역에 화소부(702), 소스 드라이버 회로부(704), 게이트 드라이버 회로부(706), 및 게이트 드라이버 회로부(706)와 각각 전기적으로 접속되는 FPC(FPC: Flexible printed circuit) 단자부(708)가 제공된다. 또한 FPC 단자부(708)에는 FPC(716)가 접속되고, FPC(716)에 의하여 화소부(702), 소스 드라이버 회로부(704), 및 게이트 드라이버 회로부(706)에 각종 신호 등이 공급된다. 또한 화소부(702), 소스 드라이버 회로부(704), 게이트 드라이버 회로부(706), 및 FPC 단자부(708)에는 신호선(710)이 각각 접속되어 있다. FPC(716)에 의하여 공급되는 각종 신호 등은 신호선(710)을 통하여 화소부(702), 소스 드라이버 회로부(704), 게이트 드라이버 회로부(706), 및 FPC 단자부(708)에 공급된다.
또한 표시 장치(700)에 게이트 드라이버 회로부(706)를 복수로 제공하여도 좋다. 또한 표시 장치(700)로서는 소스 드라이버 회로부(704) 및 게이트 드라이버 회로부(706)를 화소부(702)와 같은 제 1 기판(701)에 형성한 예를 나타내었지만, 이 구성에 한정되지 않는다. 예를 들어, 게이트 드라이버 회로부(706)만을 제 1 기판(701)에 형성하여도 좋고, 또는 소스 드라이버 회로부(704)만을 제 1 기판(701)에 형성하여도 좋다. 이 경우, 소스 드라이버 회로 또는 게이트 드라이버 회로 등이 형성된 기판(예를 들어 단결정 반도체막, 다결정 반도체막으로 형성된 구동 회로 기판)을 제 1 기판(701)에 형성하는 구성으로 하여도 좋다. 또한 별도로 형성한 구동 회로 기판의 접속 방법은 특별히 한정되지 않고, COG(Chip On Glass) 방법, 와이어 본딩 방법 등을 사용할 수 있다.
또한 표시 장치(700)가 가지는 화소부(702), 소스 드라이버 회로부(704), 및 게이트 드라이버 회로부(706)는 복수의 트랜지스터를 가지고, 본 발명의 일 형태의 반도체 장치인 트랜지스터를 적용할 수 있다.
또한 표시 장치(700)는 다양한 소자를 가질 수 있다. 상기 소자의 일례로서는 예를 들어 일렉트로루미네선스(EL) 소자(유기물 및 무기물을 포함하는 EL 소자, 유기 EL 소자, 무기 EL 소자, LED 등), 발광 트랜지스터 소자(전류에 따라 발광하는 트랜지스터), 전자 방출 소자, 액정 소자, 전자 잉크 소자, 전기 영동 소자, 일렉트로웨팅 소자, 플라스마 디스플레이 패널(PDP), MEMS(micro electro mechanical systems) 디스플레이(예를 들어, 그레이팅 라이트 밸브(GLV), 디지털 마이크로 미러 디바이스(DMD), 디지털 마이크로 셔터(DMS) 소자, 인터페로매트릭 모듈레이션(IMOD) 소자 등), 압전 세라믹 디스플레이 등을 들 수 있다.
또한 EL 소자를 사용한 표시 장치의 일례로서는 EL 디스플레이 등이 있다. 전자 방출 소자를 사용한 표시 장치의 일례로서는, 필드 이미션 디스플레이(FED) 또는 SED(SED: Surface-conduction Electron-emitter Display)방식 평면형 디스플레이 등이 있다. 액정 소자를 사용한 표시 장치의 일례로서는 액정 디스플레이(투과형 액정 디스플레이, 반투과형 액정 디스플레이, 반사형 액정 디스플레이, 직시형 액정 디스플레이, 투사형 액정 디스플레이) 등이 있다. 전자 잉크 소자 또는 전기 영동 소자를 사용한 표시 장치의 일례로서는 전자 종이 등이 있다. 또한 반투과형 액정 디스플레이나 반사형 액정 디스플레이를 실현하는 경우에는 화소 전극의 일부 또는 전체가 반사 전극으로서의 기능을 가지도록 하면 좋다. 예를 들어, 화소 전극의 일부 또는 전체가 알루미늄, 은 등을 가지도록 하면 좋다. 또한 이 경우, 반사 전극 아래에 SRAM 등의 기억 회로를 제공할 수도 있다. 이로써, 소비전력을 더 저감시킬 수 있다.
또한 표시 장치(700)에서의 표시 방식은 프로그레시브 방식이나 인터레이스 방식 등을 사용할 수 있다. 또한 컬러 표시할 때, 화소에서 제어되는 색 요소로서는 RGB(R는 적색, G는 녹색, B는 청색을 나타냄)의 3색에 한정되지 않는다. 예를 들어 R의 화소, G의 화소, B의 화소, 및 W(백색)의 화소의 4화소로 구성되어도 좋다. 또는 펜타일(pentile) 배열과 같이, RGB 중 2색으로 하나의 색 요소를 구성하고, 색 요소에 따라 다른 2색이 선택됨으로써 구성되어도 좋다. 또는 RGB에 황색, 시안, 마젠타 등을 1색 이상 추가하여도 좋다. 또한 색 요소의 도트마다 그 표시 영역의 크기가 상이하여도 좋다. 다만, 개시되는 발명은 컬러 표시의 표시 장치에 한정되지 않고, 흑백 표시의 표시 장치에 적용할 수도 있다.
또한 백라이트(유기 EL 소자, 무기 EL 소자, LED, 형광등 등)에 백색 발광(W)을 사용하여 표시 장치를 풀 컬러 표시하기 위하여 착색층(컬러 필터라고도 함)을 사용하여도 좋다. 착색층은 예를 들어 적색(R), 녹색(G), 청색(B), 황색(Y) 등을 적절히 조합하여 사용할 수 있다. 착색층을 사용함으로써, 착색층을 사용하지 않는 경우와 비교하여 색 재현성을 높일 수 있다. 이때, 착색층을 가지는 영역과 착색층을 가지지 않는 영역을 배치함으로써, 착색층을 가지지 않는 영역에서의 백색광을 직접 표시에 이용하여도 좋다. 일부에 착색층을 가지지 않는 영역을 배치함으로써, 밝은 표시를 실시할 때 착색층으로 인한 휘도 저하를 적게 할 수 있어 소비전력을 20% 내지 30% 정도 저감할 수 있는 경우가 있다. 다만, 유기 EL 소자나 무기 EL 소자 등의 자발광 소자를 사용하여 풀 컬러 표시하는 경우, R, G, B, Y, W를 각각의 발광색을 가지는 소자로부터 발광시켜도 좋다. 자발광 소자를 사용함으로써, 착색층을 사용한 경우보다 소비전력을 더 저감시킬 수 있는 경우가 있다.
또한 컬러화 방식으로서는, 상술한 백색 발광으로부터의 발광의 일부를 컬러 필터를 통과시킴으로써 적색, 녹색, 청색으로 변환하는 방식(컬러 필터 방식) 외에, 적색, 녹색, 청색의 발광을 각각 사용하는 방식(3색 방식), 또는 청색 발광으로부터의 발광의 일부를 적색이나 녹색으로 변환하는 방식(색 변환 방식, 퀀텀닷(quantum dot) 방식)을 적용하여도 좋다.
본 실시형태에서는 액정 소자 및 EL 소자를 표시 소자로서 사용하는 구성에 대하여 도 22 및 도 24를 사용하여 설명한다. 또한 도 22는 도 21에 도시된 일점쇄선 Q-R에서의 단면도이며, 표시 소자로서 액정 소자를 사용한 구성이다. 또한 도 24는 도 21에 도시된 일점쇄선 Q-R에서의 단면도이며, 표시 소자로서 EL 소자를 사용한 구성이다.
우선 도 22 및 도 24에 도시된 공통적인 부분에 대하여 설명하고, 그 다음에 다른 부분에 대하여 아래에서 설명한다.
<3-1. 표시 장치의 공통 부분에 관한 설명>
도 22 및 도 24에 도시된 표시 장치(700)는 리드 배선부(711)와, 화소부(702)와, 소스 드라이버 회로부(704)와, FPC 단자부(708)를 가진다. 또한 리드 배선부(711)는 신호선(710)을 가진다. 또한 화소부(702)는 트랜지스터(750) 및 용량 소자(790)를 가진다. 또한 소스 드라이버 회로부(704)는 트랜지스터(752)를 가진다.
트랜지스터(750) 및 트랜지스터(752)는 상술한 트랜지스터(100)와 같은 구성이다. 또한 트랜지스터(750) 및 트랜지스터(752)의 구성에 대해서는 상술한 실시형태에서 설명된 다른 트랜지스터를 사용하여도 좋다.
본 실시형태에서 사용하는 트랜지스터는 고순도화되고 산소 결손의 형성이 억제된 산화물 반도체막을 가진다. 상기 트랜지스터는 오프 전류를 낮출 수 있다. 따라서 화상 신호 등의 전기 신호의 유지 시간을 길게 할 수 있고, 전원 온 상태에서는 기록 간격도 길게 설정할 수 있다. 그러므로 리프레시 동작의 빈도를 적게 할 수 있기 때문에 소비전력을 억제하는 효과를 가진다.
또한 본 실시형태에서 사용하는 트랜지스터는 비교적 높은 전계 효과 이동도를 얻을 수 있기 때문에 고속으로 구동할 수 있다. 예를 들어 이와 같은 고속으로 구동할 수 있는 트랜지스터를 액정 표시 장치에 사용함으로써, 화소부의 스위칭 트랜지스터와, 구동 회로부에 사용하는 드라이버 트랜지스터를 동일 기판 위에 형성할 수 있다. 즉 별도로 구동 회로로서 실리콘 웨이퍼 등에 의하여 형성된 반도체 장치를 사용할 필요가 없기 때문에, 반도체 장치의 부품 점수를 삭감할 수 있다. 또한 화소부에서도 고속으로 구동할 수 있는 트랜지스터를 사용함으로써 고화질의 화상을 제공할 수 있다.
용량 소자(790)는 트랜지스터(750)가 가지는 제 1 게이트 전극으로서 기능하는 도전막과 동일한 도전막을 가공하는 공정을 거쳐 형성되는 하부 전극, 및 트랜지스터(750)가 가지는 소스 전극 및 드레인 전극으로서 기능하는 도전막과 동일한 도전막을 가공하는 공정을 거쳐 형성되는 상부 전극을 가진다. 또한 하부 전극과 상부 전극 사이에는, 트랜지스터(750)가 가지는 제 1 게이트 절연막으로서 기능하는 절연막과 동일한 절연막을 형성하는 공정을 거쳐 형성되는 절연막이 제공된다. 즉 용량 소자(790)는 한 쌍의 전극 사이에 유전체막으로서 기능하는 절연막이 개재된 적층형의 구조이다.
또한 도 22 및 도 24에서는 트랜지스터(750), 트랜지스터(752) 및 용량 소자(790) 위에 평탄화 절연막(770)이 제공된다.
평탄화 절연막(770)으로서는 폴리이미드 수지, 아크릴 수지, 폴리이미드아마이드 수지, 벤조사이클로뷰텐 수지, 폴리아마이드 수지, 에폭시 수지 등의 내열성을 가지는 유기 재료를 사용할 수 있다. 또한 이들 재료로 형성되는 절연막을 복수 적층시킴으로써, 평탄화 절연막(770)을 형성하여도 좋다. 또한 평탄화 절연막(770)을 제공하지 않는 구성으로 하여도 좋다.
또한 도 22 및 도 24에서는 화소부(702)가 가지는 트랜지스터(750)와, 소스 드라이버 회로부(704)가 가지는 트랜지스터(752)에 같은 구조의 트랜지스터를 사용하는 구성에 대하여 예시하였지만, 이에 한정되지 않는다. 예를 들어 화소부(702)와 소스 드라이버 회로부(704)에는 상이한 트랜지스터를 사용하여도 좋다. 구체적으로는, 화소부(702)에 스태거형 트랜지스터를 사용하고, 소스 드라이버 회로부(704)에 실시형태 1에 나타낸 역 스태거형 트랜지스터를 사용하는 구성, 또는 화소부(702)에 실시형태 1에 나타낸 역 스태거형 트랜지스터를 사용하고 소스 드라이버 회로부(704)에 스태거형 트랜지스터를 사용하는 구성 등을 들 수 있다. 또한 상기 소스 드라이버 회로부(704)를 게이트 드라이버 회로부로 바꿔 읽어도 좋다.
또한 신호선(710)은 트랜지스터(750, 752)의 소스 전극 및 드레인 전극으로서 기능하는 도전막과 동일한 공정을 거쳐 형성된다. 신호선(710)으로서 예를 들어 구리 원소를 포함한 재료를 사용한 경우, 배선 저항에 기인하는 신호 지연 등이 적고, 대화면으로 표시할 수 있다.
또한 FPC 단자부(708)는 접속 전극(760), 이방성 도전막(780), 및 FPC(716)를 가진다. 또한 접속 전극(760)은 트랜지스터(750, 752)의 소스 전극 및 드레인 전극으로서 기능하는 도전막과 같은 공정을 거쳐 형성된다. 또한 접속 전극(760)은 이방성 도전막(780)을 통하여, FPC(716)가 가지는 단자와 전기적으로 접속된다.
또한 제 1 기판(701) 및 제 2 기판(705)으로서는 예를 들어 유리 기판을 사용할 수 있다. 또한 제 1 기판(701) 및 제 2 기판(705)으로서 가요성을 가지는 기판을 사용하여도 좋다. 상기 가요성을 가지는 기판으로서는 예를 들어 플라스틱 기판 등을 들 수 있다.
또한 제 1 기판(701)과 제 2 기판(705) 사이에는 구조체(778)가 제공된다. 구조체(778)는 절연막을 선택적으로 에칭함으로써 얻어지는 기둥 형상의 스페이서이고 제 1 기판(701)과 제 2 기판(705) 사이의 거리(셀 갭)를 제어하기 위하여 제공된다. 또한 구조체(778)로서 구(球) 형상의 스페이서를 사용하여도 좋다.
또한 제 2 기판(705) 측에는 블랙매트릭스로서 기능하는 차광막(738), 컬러 필터로서 기능하는 착색막(736), 차광막(738) 및 착색막(736)과 접하는 절연막(734)이 제공된다.
<3-2. 액정 소자를 사용한 표시 장치의 구성예>
도 22에 도시된 표시 장치(700)는 액정 소자(775)를 가진다. 액정 소자(775)는 도전막(772), 도전막(774), 및 액정층(776)을 가진다. 도전막(774)은 제 2 기판(705) 측에 제공되고 대향 전극으로서의 기능을 가진다. 도 22에 도시된 표시 장치(700)는 도전막(772)과 도전막(774)에 인가되는 전압에 따라 액정층(776)의 배향 상태가 바뀜으로써 광의 투과와 비투과가 제어되어 화상을 표시할 수 있다.
또한 도전막(772)은 트랜지스터(750)가 가지는 소스 전극 및 드레인 전극으로서 기능하는 도전막과 전기적으로 접속된다. 도전막(772)은 평탄화 절연막(770) 위에 형성되고, 화소 전극 즉 표시 소자의 한쪽의 전극으로서 기능한다. 또한 도전막(772)은 반사 전극으로서의 기능을 가진다. 도 22에 도시된 표시 장치(700)는 외광을 이용하고 도전막(772)으로 빛을 반사시켜 착색막(736)을 통하여 표시하는, 소위 반사형 컬러 액정 표시 장치다.
도전막(772)으로서는 가시광에 대하여 투광성이 있는 도전막 또는 가시광에 대하여 반사성이 있는 도전막을 사용할 수 있다. 가시광에 대하여 투광성이 있는 도전막으로서는 예를 들어 인듐(In), 아연(Zn), 및 주석(Sn) 중에서 선택된 1종류를 포함한 재료를 사용하면 좋다. 가시광에 대하여 반사성이 있는 도전막으로서는 예를 들어 알루미늄 또는 은을 포함한 재료를 사용하면 좋다. 본 실시형태에서는 도전막(772)으로서 가시광에 대하여 반사성을 가지는 도전막을 사용한다.
또한 도 22에서는 도전막(772)을 트랜지스터(750)의 드레인 전극으로서 기능하는 도전막과 접속시키는 구성에 대하여 예시하였지만, 이에 한정되지 않는다. 예를 들어, 도 23에 도시된 바와 같이, 접속 전극으로서 기능하는 도전막(777)을 개재하여 트랜지스터(750)의 드레인 전극으로서 기능하는 도전막과 도전막(772)을 전기적으로 접속시키는 구성으로 하여도 좋다. 또한 트랜지스터(750)의 제 2 게이트 전극으로서 기능하는 도전막과 동일한 도전막을 가공하는 공정을 거쳐 형성되기 때문에, 제조 공정을 늘리지 않고, 도전막(777)을 형성할 수 있다.
또한 도 22에 도시된 표시 장치(700)는 반사형의 컬러 액정 표시 장치에 대하여 예시하였지만, 이에 한정되지 않고, 예를 들어, 도전막(772)으로서 가시광에 대하여 투광성이 있는 도전막을 사용함으로써, 투과형의 컬러 액정 표시 장치로 하여도 좋다. 또는 반사형의 컬러 액정 표시 장치와 투과형의 컬러 액정 표시 장치를 조합한, 소위 반투과형의 컬러 액정 표시 장치로 하여도 좋다.
여기서 투과형의 컬러 액정 표시 장치의 일례를 도 25에 나타내었다. 도 25는 도 21에 도시된 일점쇄선 Q-R에서의 단면도이며, 표시 소자로서 액정 소자를 사용한 구성이다. 또한 도 25에 도시된 표시 장치(700)는 액정 소자의 구동 방식으로서 횡전계 방식(예를 들어 FFS 모드)을 사용하는 구성의 일례이다. 도 25에 도시된 구성의 경우, 화소 전극으로서 기능하는 도전막(772) 위에 절연막(773)이 제공되고, 절연막(773) 위에 도전막(774)이 제공된다. 이 경우, 도전막(774)은 공통 전극(커먼 전극이라고도 함)으로서의 기능을 가지고, 절연막(773)을 개재하여 도전막(772)과 도전막(774) 사이에 생기는 전계에 의하여 액정층(776)의 배향 상태를 억제할 수 있다.
또한 도 22 및 도 25에 도시하지 않았지만, 도전막(772) 및 도전막(774) 중 어느 한쪽 또는 양쪽에, 액정층(776)과 접하는 측에 각각 배향막을 제공하는 구성으로 하여도 좋다. 또한 도 22 및 도 25에 도시하지 않았지만, 편광 부재, 위상차 부재, 반사 방지 부재 등의 광학 부재(광학 기판) 등을 적절히 제공하여도 좋다. 예를 들어, 편광 기판 및 위상차 기판에 의한 원 편광을 사용하여도 좋다. 또한 광원으로서 백라이트, 사이드 라이트 등을 사용하여도 좋다.
표시 소자로서 액정 소자를 사용하는 경우, 서모트로픽 액정, 저분자 액정, 고분자 액정, 고분자 분산형 액정, 강유전성 액정, 반강유전성 액정 등을 사용할 수 있다. 이들 액정 재료는 조건에 따라 콜레스테릭상, 스멕틱상, 큐빅상, 키랄 네마틱상, 등방상 등을 나타낸다.
또한 횡전계 방식을 채용하는 경우, 배향막을 사용하지 않는 블루상을 나타내는 액정을 사용하여도 좋다. 블루상은 액정상의 하나이며, 콜레스테릭 액정을 승온시키면 콜레스테릭상으로부터 등방상으로 전이(轉移)하기 직전에 발현하는 상이다. 블루상은 좁은 온도 범위에서밖에 발현하지 않기 때문에, 온도 범위를 개선하기 위하여 수 중량％ 이상의 키랄제를 혼합시킨 액정 조성물을 액정층에 사용한다. 블루상을 나타내는 액정 및 키랄제를 포함하는 액정 조성물은 응답 속도가 짧고, 광학적 등방성이기 때문에 배향 처리가 불필요하다. 또한 배향막을 제공하지 않아도 되므로 러빙 처리도 불필요하기 때문에, 러빙 처리에 의하여 발생하는 정전 파괴를 방지할 수 있어, 제작 공정 중의 액정 표시 장치의 불량이나 파손을 경감할 수 있다. 또한 블루상을 나타내는 액정 재료는 시야각 의존성이 작다.
또한 표시 소자로서 액정 소자를 사용하는 경우, TN(Twisted Nematic) 모드, IPS(In-Plane-Switching) 모드, FFS(Fringe Field Switching) 모드, ASM(Axially Symmetric aligned Micro-cell) 모드, OCB(Optical Compensated Birefringence) 모드, FLC(Ferroelectric Liquid Crystal) 모드, AFLC(AntiFerroelectric Liquid Crystal) 모드 등을 사용할 수 있다.
또한 노멀리 블랙형의 액정 표시 장치, 예를 들어, 수직 배향(VA) 모드를 채용한 투과형의 액정 표시 장치로 하여도 좋다. 수직 배향 모드로서는 몇 가지를 들 수 있지만, 예를 들어, MVA(Multi-Domain Vertical Alignment) 모드, PVA(Patterned Vertical Alignment) 모드, ASV 모드 등을 사용할 수 있다.
<3-3. 발광 소자를 사용한 표시 장치>
도 24에 도시된 표시 장치(700)는 발광 소자(782)를 가진다. 발광 소자(782)는 도전막(772), EL층(786), 및 도전막(788)을 가진다. 도 24에 도시된 표시 장치(700)에서는, 발광 소자(782)가 가지는 EL층(786)이 발광함으로써 화상을 표시할 수 있다. 또한 EL층(786)은 유기 화합물 또는 퀀텀닷 등의 무기 화합물을 가진다.
유기 화합물에 사용할 수 있는 재료로서는, 형광성 재료 또는 인광성 재료 등을 들 수 있다. 또한 퀀텀닷에 사용할 수 있는 재료로서는 콜로이드상 퀀텀닷 재료, 합금형 퀀텀닷 재료, 코어 셸형 퀀텀닷 재료, 코어형 퀀텀닷 재료 등을 들 수 있다. 또한 12족과 16족, 13족과 15족, 또는 14족과 16족의 원소군을 포함한 재료를 사용하여도 좋다. 또는 카드뮴(Cd), 셀레늄(Se), 아연(Zn), 황(S), 인(P), 인듐(In), 텔루륨(Te), 납(Pb), 갈륨(Ga), 비소(As), 알루미늄(Al) 등의 원소를 가지는 퀀텀닷 재료를 사용하여도 좋다.
또한 도 24에 도시된 표시 장치(700)에는 평탄화 절연막(770) 및 도전막(772) 위에 절연막(730)이 제공된다. 절연막(730)은 도전막(772)의 일부를 덮는다. 또한 발광 소자(782)는 톱 이미션 구조이다. 따라서, 도전막(788)은 투광성을 기지며, EL층(786)이 발하는 광을 투과시킨다. 또한 본 실시형태에서는 톱 이미션 구조에 대하여 예시하지만, 이에 한정되지 않는다. 예를 들어, 도전막(772) 측으로 광을 사출하는 보텀 이미션 구조나, 도전막(772) 및 도전막(788)의 양쪽으로 광을 사출하는 듀얼 이미션 구조에도 적용할 수 있다.
또한 발광 소자(782)와 중첩되는 위치에 착색막(736)이 제공되고, 절연막(730)과 중첩되는 위치, 리드 배선부(711), 및 소스 드라이버 회로부(704)에 차광막(738)이 제공된다. 또한 착색막(736) 및 차광막(738)은 절연막(734)으로 덮여 있다. 또한 발광 소자(782)와 절연막(734) 사이는 밀봉막(732)으로 충전되어 있다. 또한 도 24에 도시된 표시 장치(700)에서는 착색막(736)을 제공하는 구성에 대하여 예시하였으나, 이에 한정되지 않는다. 예를 들어, EL층(786)을 화소마다 구분하여 형성하는 경우에는 착색막(736)을 제공하지 않는 구성으로 하여도 좋다.
<3-4. 표시 장치에 입출력 장치를 제공하는 구성예>
또한 도 24 및 도 25에 도시된 표시 장치(700)에 입출력 장치를 제공하여도 좋다. 상기 입출력 장치로서는 예를 들어 터치 패널 등을 들 수 있다.
도 24 및 도 25에 도시된 표시 장치(700)에 터치 패널(791)을 제공하는 구성을 도 26 및 도 27에 도시하였다.
도 26은 도 24에 도시된 표시 장치(700)에 터치 패널(791)이 제공된 구성의 단면도이고, 도 27은 도 25에 도시된 표시 장치(700)에 터치 패널(791)이 제공된 구성의 단면도이다.
우선, 도 26 및 도 27에 도시된 터치 패널(791)에 대하여 아래에서 설명한다.
도 26 및 도 27에 도시된 터치 패널(791)은 기판(705)과 착색막(736) 사이에 제공되는 소위 인셀형 터치 패널이다. 터치 패널(791)은 차광막(738) 및 착색막(736)을 형성하기 전에 기판(705) 측에 형성하면 좋다.
또한 터치 패널(791)은 차광막(738), 절연막(792), 전극(793), 전극(794), 절연막(795), 전극(796), 및 절연막(797)을 가진다. 예를 들어 손가락이나 스타일러스 등의 피검지체가 근접함으로써, 전극(793)과 전극(794)의 상호 용량의 변화를 검지할 수 있다.
또한 도 26 및 도 27에 도시된 트랜지스터(750)의 상방에서는, 전극(793)과 전극(794)의 교차부를 명시하였다. 전극(796)은 절연막(795)에 제공된 개구부를 통하여, 전극(794)을 끼우는 2개의 전극(793)과 전기적으로 접속된다. 또한 도 26 및 도 27에서는 전극(796)이 제공되는 영역을 화소부(702)에 제공한 구성을 예시하였지만, 이에 한정되지 않고, 예를 들어 소스 드라이버 회로부(704)에 형성하여도 좋다.
전극(793) 및 전극(794)은 차광막(738)과 중첩되는 영역에 제공된다. 또한 도 26에 도시된 바와 같이, 전극(793)은 발광 소자(782)와 중첩되지 않도록 제공되면 바람직하다. 도 27에 도시된 바와 같이, 전극(793)은 액정 소자(775)와 중첩되지 않도록 제공되면 바람직하다. 바꿔 말하면, 전극(793)은 발광 소자(782) 및 액정 소자(775)와 중첩되는 영역에 개구부를 가진다. 즉 전극(793)은 메시 형상을 가진다. 이러한 구성으로 함으로써, 전극(793)은 발광 소자(782)가 사출하는 광을 차단하지 않는 구성으로 할 수 있다. 또는 전극(793)은 액정 소자(775)를 투과하는 광을 차단하지 않는 구성으로 할 수 있다. 따라서 터치 패널(791)을 배치하는 것으로 인한 휘도의 저하가 매우 적기 때문에, 시인성이 높고, 또한 소비전력이 저감된 표시 장치를 실현할 수 있다. 또한 전극(794)도 같은 구성으로 하면 좋다.
또한 전극(793) 및 전극(794)이 발광 소자(782)와 중첩되지 않기 때문에, 전극(793) 및 전극(794)에는 가시광의 투과율이 낮은 금속 재료를 사용할 수 있다. 또는 전극(793) 및 전극(794)이 액정 소자(775)와 중첩되지 않기 때문에, 전극(793) 및 전극(794)에는 가시광의 투과율이 낮은 금속 재료를 사용할 수 있다.
그러므로 가시광의 투과율이 높은 산화물 재료를 사용한 전극과 비교하여, 전극(793) 및 전극(794)의 저항을 낮출 수 있어, 터치 패널의 센서 감도를 향상시킬 수 있다.
예를 들어, 전극(793, 794, 796)에는 도전성 나노 와이어를 사용하여도 좋다. 상기 나노 와이어는 직경의 평균값이 1nm 이상 100nm 이하, 바람직하게는 5nm 이상 50nm 이하, 더 바람직하게는 5nm 이상 25nm 이하의 크기로 하면 좋다. 또한 상기 나노와이어로서, Ag 나노와이어, Cu 나노와이어, 또는 Al 나노와이어 등의 금속 와이어, 또는 카본 나노 튜브 등을 사용하면 좋다. 예를 들어, 전극(664, 665, 667) 중 어느 하나 또는 전부에 Ag 나노 와이어를 사용하는 경우, 가시광에 대한 광 투과율을 89% 이상, 시트 저항값을 40Ω/□ 이상 100Ω/□ 이하로 할 수 있다.
또한 도 26 및 도 27에서는 인셀형 터치 패널의 구성에 대하여 예시하였지만, 이에 한정되지 않는다. 예를 들어, 표시 장치(700) 위에 형성되는 소위 온셀형의 터치 패널이나, 표시 장치(700)에 접착시켜 사용되는 소위 아웃셀형의 터치 패널로 하여도 좋다.
이와 같이, 본 발명의 일 형태의 표시 장치는 다양한 형태의 터치 패널과 조합하여 사용할 수 있다.
또한 본 실시형태에 기재된 구성은 다른 실시형태에 기재된 구성과 적절히 조합하여 사용할 수 있다.
(실시형태 4)
본 실시형태에서는 본 발명의 일 형태의 반도체 장치를 가지는 표시 장치에 대하여 도 28을 사용하여 설명한다.
<4. 표시 장치의 회로 구성>
도 28의 (A)에 도시된 표시 장치는 표시 소자의 화소를 가지는 영역(이후, 화소부(502)라고 함)과, 화소부(502) 외측에 배치되며 화소를 구동하기 위한 회로를 가지는 회로부(이후, 구동 회로부(504)라고 함)와, 소자의 보호 기능을 가지는 회로(이후, 보호 회로(506)라고 함)와, 단자부(507)를 가진다. 또한 보호 회로(506)를 제공하지 않는 구성으로 하여도 좋다.
구동 회로부(504)의 일부 또는 전부는 화소부(502)와 동일 기판 위에 형성되는 것이 바람직하다. 이로써, 부품 수나 단자 수를 저감시킬 수 있다. 구동 회로부(504)의 일부 또는 전부가 화소부(502)와 동일 기판 위에 형성되지 않는 경우에는, 구동 회로부(504)의 일부 또는 전부는 COG나 TAB(Tape Automated Bonding)에 의하여 실장할 수 있다.
화소부(502)는 X행(X는 2 이상의 자연수) Y열(Y는 2 이상의 자연수)로 배치된 복수의 표시 소자를 구동하기 위한 회로(이후, 화소 회로부(501)라고 함)를 가지고, 구동 회로부(504)는 화소를 선택하는 신호(주사 신호)를 출력하는 회로(이후, 게이트 드라이버(504a)라고 함), 화소의 표시 소자를 구동하기 위한 신호(데이터 신호)를 공급하기 위한 회로(이후, 소스 드라이버(504b)) 등의 구동 회로를 가진다.
게이트 드라이버(504a)는 시프트 레지스터 등을 가진다. 게이트 드라이버(504a)는 단자부(507)를 통하여, 시프트 레지스터를 구동하기 위한 신호가 입력되고, 신호를 출력한다. 예를 들어 게이트 드라이버(504a)는 스타트 펄스 신호, 클록 신호 등이 입력되고, 펄스 신호를 출력한다. 게이트 드라이버(504a)는 주사 신호가 공급되는 배선(이후, 주사선(GL_1) 내지 주사선(GL_X)이라고 함)의 전위를 제어하는 기능을 가진다. 또한 게이트 드라이버(504a)를 복수로 제공하고, 복수의 게이트 드라이버(504a)에 의하여 주사선(GL_1) 내지 주사선(GL_X)을 분할하여 제어하여도 좋다. 또는 게이트 드라이버(504a)는 초기화 신호를 공급할 수 있는 기능을 가진다. 다만, 이에 한정되지 않고, 게이트 드라이버(504a)는 다른 신호를 공급할 수도 있다.
소스 드라이버(504b)는 시프트 레지스터 등을 가진다. 소스 드라이버(504b)는 단자부(507)를 통하여 시프트 레지스터를 구동하기 위한 신호 외에 데이터 신호의 바탕이 되는 신호(화상 신호)가 입력된다. 소스 드라이버(504b)는 화상 신호를 바탕으로 화소 회로(501)에 기록하는 데이터 신호를 생성하는 기능을 가진다. 또한 소스 드라이버(504b)는 스타트 펄스, 클록 신호 등이 입력되어 얻어지는 펄스 신호에 따라 데이터 신호의 출력을 제어하는 기능을 가진다. 또한 소스 드라이버(504b)는 데이터 신호가 공급되는 배선(이후, 데이터선(DL_1) 내지 데이터선(DL_Y)이라고 함)의 전위를 제어하는 기능을 가진다. 또는 소스 드라이버(504b)는 초기화 신호를 공급할 수 있는 기능을 가진다. 다만, 이에 한정되지 않고, 소스 드라이버(504b)는 다른 신호를 공급할 수도 있다.
소스 드라이버(504b)는 예를 들어 복수의 아날로그 스위치 등을 사용하여 구성된다. 소스 드라이버(504b)는 복수의 아날로그 스위치를 순차적으로 온 상태로 함으로써, 화상 신호를 시분할한 신호를 데이터 신호로서 출력할 수 있다. 또한 시프트 레지스터 등을 사용하여 소스 드라이버(504b)를 구성하여도 좋다.
복수의 화소 회로(501) 각각에는, 주사 신호가 공급되는 복수의 주사선(GL) 중 하나를 통하여 펄스 신호가 입력되고, 데이터 신호가 공급되는 복수의 데이터선(DL) 중 하나를 통하여 데이터 신호가 입력된다. 또한 복수의 화소 회로(501) 각각은 게이트 드라이버(504a)에 의하여 데이터 신호의 데이터 기록 및 유지가 제어된다. 예를 들어 m번째 행 n번째 열의 화소 회로(501)는 주사선(GL_m)(m은 X 이하의 자연수)을 통하여 게이트 드라이버(504a)로부터 펄스 신호가 입력되고, 주사선(GL_m)의 전위에 따라 데이터선(DL_n)(n은 Y 이하의 자연수)을 통하여 소스 드라이버(504b)로부터 데이터 신호가 입력된다.
도 28의 (A)에 도시된 보호 회로(506)는 예를 들어 게이트 드라이버(504a)와 화소 회로(501) 사이의 배선인 주사선(GL)에 접속된다. 또는 보호 회로(506)는 소스 드라이버(504b)와 화소 회로(501) 사이의 배선인 데이터선(DL)에 접속된다. 또는 보호 회로(506)는 게이트 드라이버(504a)와 단자부(507) 사이의 배선에 접속될 수 있다. 또는 보호 회로(506)는 소스 드라이버(504b)와 단자부(507) 사이의 배선에 접속될 수 있다. 또한 단자부(507)는 외부의 회로로부터 표시 장치에 전원 및 제어 신호, 및 화상 신호를 입력하기 위한 단자가 제공된 부분을 말한다.
보호 회로(506)는 이 자체가 접속되는 배선에 일정한 범위 외의 전위가 공급되었을 때, 상기 배선과 다른 배선을 도통 상태로 하는 회로이다.
도 28의 (A)에 도시된 바와 같이, 화소부(502)와 구동 회로부(504) 각각에 보호 회로(506)를 제공함으로써, ESD(Electro Static Discharge: 정전기 방전) 등에 의하여 발생하는 과전류에 대한 표시 장치의 내성을 높일 수 있다. 다만, 보호 회로(506)의 구성은 이에 한정되지 않고, 예를 들어 게이트 드라이버(504a)에 보호 회로(506)를 접속한 구성, 또는 소스 드라이버(504b)에 보호 회로(506)를 접속한 구성으로 할 수도 있다. 또는 단자부(507)에 보호 회로(506)를 접속시킨 구성으로 할 수도 있다.
또한 도 28의 (A)에서는 게이트 드라이버(504a) 및 소스 드라이버(504b)에 의하여 구동 회로부(504)를 형성하는 예를 나타내었지만, 이 구성에 한정되지 않는다. 예를 들어, 게이트 드라이버(504a)만을 형성하고, 별도로 준비된 소스 드라이버 회로가 형성된 기판(예를 들어, 단결정 반도체막, 다결정 반도체막으로 형성된 구동 회로 기판)을 실장하는 구성으로 하여도 좋다.
또한 도 28의 (A)에 도시된 복수의 화소 회로(501)는 예를 들어 도 28의 (B)에 도시된 구성으로 할 수 있다.
도 28의 (B)에 도시된 화소 회로(501)는 액정 소자(570)와, 트랜지스터(550)와, 용량 소자(560)를 가진다. 트랜지스터(550)에는 상술한 실시형태에 나타낸 트랜지스터를 적용할 수 있다.
액정 소자(570)의 한 쌍의 전극 중 한쪽의 전위는, 화소 회로(501)의 사양에 따라 적절히 설정된다. 액정 소자(570)의 배향 상태는 기록되는 데이터에 따라 설정된다. 또한 복수의 화소 회로(501) 각각이 가지는 액정 소자(570)의 한 쌍의 전극 중 한쪽에 공통 전위(커먼 전위)를 공급하여도 좋다. 또한 각 행의 화소 회로(501)의 액정 소자(570)의 한 쌍의 전극 중 한쪽에 상이한 전위를 공급하여도 좋다.
예를 들어 액정 소자(570)를 구비하는 표시 장치의 구동 방법으로서는, TN 모드, STN 모드, VA 모드, ASM(Axially Symmetric Aligned Micro-cell) 모드, OCB(Optically Compensated Birefringence) 모드, FLC(Ferroelectric Liquid Crystal) 모드, AFLC(AntiFerroelectric Liquid Crystal) 모드, MVA 모드, PVA(Patterned Vertical Alignment) 모드, IPS 모드, FFS 모드, 또는 TBA(Transverse Bend Alignment) 모드 등을 사용하여도 좋다. 또한 표시 장치의 구동 방법으로서는, 상술한 구동 방법 외에 ECB(Electrically Controlled Birefringence) 모드, PDLC(Polymer Dispersed Liquid Crystal) 모드, PNLC(Polymer Network Liquid Crystal) 모드, 게스트 호스트 모드 등이 있다. 다만, 이에 한정되지 않고, 액정 소자 및 그 구동 방식으로서 다양한 것을 사용할 수 있다.
m번째 행 n번째 열의 화소 회로(501)에서 트랜지스터(550)의 소스 전극 및 드레인 전극 중 한쪽은 데이터선(DL_n)에 전기적으로 접속되고, 다른 쪽은 액정 소자(570)의 한 쌍의 전극 중 다른 쪽에 전기적으로 접속된다. 또한 트랜지스터(550)의 게이트 전극은 주사선(GL_m)에 전기적으로 접속된다. 트랜지스터(550)는 온 상태 또는 오프 상태가 됨으로써 데이터 신호의 데이터의 기록을 제어하는 기능을 가진다.
용량 소자(560)의 한 쌍의 전극 중 한쪽은 전위가 공급되는 배선(이후, 전위 공급선(VL))에 전기적으로 접속되고, 다른 쪽은 액정 소자(570)의 한 쌍의 전극 중 다른 쪽에 전기적으로 접속된다. 또한 전위 공급선(VL)의 전위값은 화소 회로(501)의 사양에 따라 적절히 설정된다. 용량 소자(560)는 기록된 데이터를 유지하는 저장 용량으로서의 기능을 가진다.
예를 들어 도 28의 (B)의 화소 회로(501)를 가지는 표시 장치에서는 예를 들어 도 28의 (A)에 도시된 게이트 드라이버(504a)에 의하여 각 행의 화소 회로(501)를 순차적으로 선택하고, 트랜지스터(550)를 온 상태로 하여 데이터 신호의 데이터를 기록한다.
데이터가 기록된 화소 회로(501)는 트랜지스터(550)가 오프 상태가 됨으로써 유지 상태가 된다. 이것을 행마다 순차적으로 실시함으로써 화상이 표시될 수 있다.
또한 도 28의 (A)에 도시된 복수의 화소 회로(501)는 예를 들어 도 28의 (C)에 도시된 구성으로 할 수 있다.
도 28의 (C)에 도시된 화소 회로(501)는 트랜지스터(552, 554)와, 용량 소자(562)와, 발광 소자(572)를 가진다. 트랜지스터(552) 및 트랜지스터(554) 중 어느 한쪽 또는 양쪽에 상술한 실시형태에 나타낸 트랜지스터를 적용할 수 있다.
트랜지스터(552)의 소스 전극 및 드레인 전극 중 한쪽은 데이터 신호가 공급되는 배선(이후, 신호선(DL_n)이라고 함)에 전기적으로 접속된다. 또한 트랜지스터(552)의 게이트 전극은 게이트 신호가 공급되는 배선(이후, 주사선(GL_m)이라고 함)에 전기적으로 접속된다.
트랜지스터(552)는 온 상태 또는 오프 상태가 됨으로써, 데이터 신호의 데이터 기록을 제어하는 기능을 가진다.
용량 소자(562)의 한 쌍의 전극 중 한쪽은 전위가 공급되는 배선(이후, 전위 공급선(VL_a)이라고 함)에 전기적으로 접속되고, 다른 쪽은 트랜지스터(552)의 소스 전극 및 드레인 전극 중 다른 쪽에 전기적으로 접속된다.
용량 소자(562)는 기록된 데이터를 유지하는 저장 용량으로서의 기능을 가진다.
트랜지스터(554)의 소스 전극 및 드레인 전극 중 한쪽은 전위 공급선(VL_a)에 전기적으로 접속된다. 또한 트랜지스터(554)의 게이트 전극은 트랜지스터(552)의 소스 전극 및 드레인 전극 중 다른 쪽에 전기적으로 접속된다.
발광 소자(572)의 애노드 및 캐소드 중 한쪽은 전위 공급선(VL_b)에 전기적으로 접속되고, 다른 쪽은 트랜지스터(554)의 소스 전극 및 드레인 전극 중 다른 쪽에 전기적으로 접속된다.
발광 소자(572)로서는 예를 들어 유기 일렉트로루미네선스 소자(유기 EL 소자라고도 함) 등을 사용할 수 있다. 다만, 발광 소자(572)로서는 이에 한정되지 않고, 무기 재료로 이루어지는 무기 EL 소자를 사용하여도 좋다.
또한 전위 공급선(VL_a) 및 전위 공급선(VL_b) 중 한쪽에는 고전원 전위(VDD)가 공급되고, 다른 쪽에는 저전원 전위(VSS)가 공급된다.
도 28의 (C)의 화소 회로(501)를 가지는 표시 장치에서는, 도 28의 (A)에 도시된 게이트 드라이버(504a)에 의하여 각 행의 화소 회로(501)를 순차적으로 선택하고, 트랜지스터(552)를 온 상태로 하여 데이터 신호의 데이터를 기록한다.
데이터가 기록된 화소 회로(501)는 트랜지스터(552)가 오프 상태가 됨으로써 유지 상태가 된다. 또한 기록된 데이터 신호의 전위에 따라 트랜지스터(554)의 소스 전극과 드레인 전극 사이에 흐르는 전류량이 제어되고, 발광 소자(572)는 흐르는 전류량에 따른 휘도로 발광한다. 이를 행마다 순차적으로 실시함으로써 화상이 표시될 수 있다.
또한 본 실시형태에 기재된 구성은 다른 실시형태에 기재된 구성과 적절히 조합하여 사용할 수 있다.
(실시형태 5)
본 실시형태에서는 상술한 실시형태에서 설명한 트랜지스터를 적용할 수 있는 회로 구성의 일례에 대하여 도 29 내지 도 32를 사용하여 설명한다.
또한 본 실시형태에서는 상술한 실시형태에서 설명한 산화물 반도체를 가지는 트랜지스터를 OS 트랜지스터라고 하여 아래에서 설명한다.
<5. 인버터 회로의 구성예>
도 29의 (A)에는 구동 회로가 가지는 시프트 레지스터나 버퍼 등에 적용할 수 있는 인버터의 회로도를 도시하였다. 인버터(800)는 입력 단자(IN)에 공급되는 신호의 논리를 반전한 신호를 출력 단자(OUT)에 출력한다. 인버터(800)는 복수의 OS 트랜지스터를 가진다. 신호(SBG)는 OS 트랜지스터의 전기 특성을 전환할 수 있는 신호이다.
도 29의 (B)는 인버터(800)의 일례이다. 인버터(800)는 OS 트랜지스터(810) 및 OS 트랜지스터(820)를 가진다. 인버터(800)는 n채널형 트랜지스터만으로 제작할 수 있기 때문에, CMOS(Complementary Metal Oxide Semiconductor)로 인버터(CMOS 인버터)를 제작하는 경우와 비교하여 낮은 비용으로 제작할 수 있다.
또한 OS 트랜지스터를 가지는 인버터(800)는 Si 트랜지스터로 구성되는 CMOS 위에 배치할 수도 있다. 인버터(800)는 CMOS의 회로에 중첩하여 배치할 수 있기 때문에 인버터(800) 추가에 의한 회로 면적의 증가를 억제할 수 있다.
OS 트랜지스터(810, 820)는 프런트 게이트로서 기능하는 제 1 게이트와, 백 게이트로서 기능하는 제 2 게이트와, 소스 및 드레인 중 한쪽으로서 기능하는 제 1 단자와, 소스 및 드레인 중 다른 쪽으로서 기능하는 제 2 단자를 가진다.
OS 트랜지스터(810)의 제 1 게이트는 제 2 단자에 접속된다. OS 트랜지스터(810)의 제 2 게이트는 신호(SBG)를 공급하는 배선에 접속된다. OS 트랜지스터(810)의 제 1 단자는 전압(VDD)을 공급하는 배선에 접속된다. OS 트랜지스터(810)의 제 2 단자는 출력 단자(OUT)에 접속된다.
OS 트랜지스터(820)의 제 1 게이트는 입력 단자(IN)에 접속된다. OS 트랜지스터(820)의 제 2 게이트는 입력 단자(IN)에 접속된다. OS 트랜지스터(820)의 제 1 단자는 출력 단자(OUT)에 접속된다. OS 트랜지스터(820)의 제 2 단자는 전압(VSS)을 공급하는 배선에 접속된다.
도 29의 (C)는 인버터(800)의 동작을 설명하기 위한 타이밍 차트이다. 도 29의 (C)의 타이밍 차트는 입력 단자(IN)의 신호 파형, 출력 단자(OUT)의 신호 파형, 신호(SBG)의 신호 파형, 및 OS 트랜지스터(810)의 문턱 전압의 변화를 나타낸다.
신호(SBG)를 OS 트랜지스터(810)의 제 2 게이트에 공급함으로써 OS 트랜지스터(810)의 문턱 전압을 제어할 수 있다.
신호(SBG)는 문턱 전압을 마이너스 시프트시키기 위한 전압(VBG _A), 문턱 전압을 플러스 시프트시키기 위한 전압(VBG _B)을 가진다. 제 2 게이트에 전압(VBG _A)을 공급함으로써 OS 트랜지스터(810)는 문턱 전압(VTH _A)으로 마이너스 시프트시킬 수 있다. 또한 제 2 게이트에 전압(VBG _B)을 공급함으로써 OS 트랜지스터(810)는 문턱 전압(VTH_B)으로 플러스 시프트시킬 수 있다.
상술한 설명을 가시화하기 위하여 도 30의 (A)에 트랜지스터의 전기 특성의 하나인 Id-Vg 커브를 나타내었다.
상술한 OS 트랜지스터(810)의 전기 특성은 제 2 게이트의 전압을 전압(VBG _A)과 같이 크게 함으로써 도 30의 (A) 중의 파선(840)으로 나타내어진 곡선으로 시프트시킬 수 있다. 또한 상술한 OS 트랜지스터(810)의 전기 특성은 제 2 게이트의 전압을 전압(VBG _B)과 같이 작게 함으로써 도 30의 (A) 중의 실선(841)으로 나타내어진 곡선으로 시프트시킬 수 있다. 도 30의 (A)에 나타낸 바와 같이 OS 트랜지스터(810)는 신호(SBG)를 전압(VBG _A) 또는 전압(VBG _B)으로 전환함으로써 문턱 전압을 플러스 시프트 또는 마이너스 시프트시킬 수 있다.
문턱 전압을 문턱 전압(VTH _B)으로 플러스 시프트시킴으로써 OS 트랜지스터(810)를 전류가 흐르기 어려운 상태로 할 수 있다. 도 30의 (B)에는 이 상태를 가시화시켜 도시하였다.
도 30의 (B)에 도시된 바와 같이 OS 트랜지스터(810)에 흐르는 전류(IB)를 매우 작게 할 수 있다. 그러므로 입력 단자(IN)에 공급하는 신호가 하이 레벨이고 OS 트랜지스터(820)가 온 상태(ON)일 때, 출력 단자(OUT)의 전압을 가파르게 하강시킬 수 있다.
도 30의 (B)에 도시된 바와 같이, OS 트랜지스터(810)를 전류가 흐르기 어려운 상태로 할 수 있기 때문에 도 29의 (C)에 나타낸 타이밍 차트에서의 출력 단자의 신호 파형(831)을 가파르게 변화시킬 수 있다. 전압(VDD)을 공급하는 배선과 전압(VSS)을 공급하는 배선 사이에 흐르는 관통 전류를 적게 할 수 있기 때문에 저소비전력으로 동작할 수 있다.
또한 문턱 전압을 문턱 전압(VTH _A)으로 마이너스 시프트시킴으로써 OS 트랜지스터(810)를 전류가 흐르기 쉬운 상태로 할 수 있다. 도 30의 (C)에는 이 상태를 가시화시켜 도시하였다. 도 30의 (C)에 도시된 바와 같이 이때 흐르는 전류(IA)를 적어도 전류(IB)보다 크게 할 수 있다. 그러므로 입력 단자(IN)에 공급하는 신호가 로 레벨이고 OS 트랜지스터(820)가 오프 상태(OFF)일 때, 출력 단자(OUT)의 전압을 가파르게 상승시킬 수 있다. 도 30의 (C)에 도시된 바와 같이, OS 트랜지스터(810)를 전류가 흐르기 쉬운 상태로 할 수 있기 때문에 도 29의 (C)에 나타낸 타이밍 차트에서의 출력 단자의 신호 파형(832)을 가파르게 변화시킬 수 있다.
또한 신호(SBG)에 의한 OS 트랜지스터(810)의 문턱 전압의 제어는 OS 트랜지스터(820)의 상태가 전환되기 전, 즉 시각(T1)이나 시각(T2) 이전에 실시하는 것이 바람직하다. 예를 들어 도 29 (C)에 도시된 바와 같이, 입력 단자(IN)에 공급하는 신호가 하이 레벨로 전환되는 시각(T1) 이전에, 문턱 전압(VTH _A)에서 문턱 전압(VTH_B)으로 OS 트랜지스터(810)의 문턱 전압을 전환하는 것이 바람직하다. 또한 도 29의 (C)에 도시된 바와 같이, 입력 단자(IN)에 공급하는 신호가 로 레벨로 전환되는 시각(T2) 이전에, 문턱 전압(VTH _B)에서 문턱 전압(VTH _A)으로 OS 트랜지스터(810)의 문턱 전압을 전환하는 것이 바람직하다.
또한 도 29의 (C)의 타이밍 차트는 입력 단자(IN)에 공급하는 신호에 따라 신호(SBG)를 전환하는 구성을 나타내지만, 다른 구성으로 하여도 좋다. 예를 들어 문턱 전압을 제어하기 위한 전압은 플로팅 상태로 한 OS 트랜지스터(810)의 제 2 게이트에 유지시키는 구성으로 하여도 좋다. 상기 구성을 실현할 수 있는 회로 구성의 일례에 대하여 도 31의 (A)에 도시하였다.
도 31의 (A)에서는 도 29의 (B)에 도시된 회로 구성에 더하여 OS 트랜지스터(850)를 가진다. OS 트랜지스터(850)의 제 1 단자는 OS 트랜지스터(810)의 제 2 게이트에 접속된다. 또한 OS 트랜지스터(850)의 제 2 단자는 전압(VBG _B)(또는 전압(VBG_A))을 공급하는 배선에 접속된다. OS 트랜지스터(850)의 제 1 게이트는 신호(SF)를 공급하는 배선에 접속된다. OS 트랜지스터(850)의 제 2 게이트는 전압(VBG_B)(또는 전압(VBG _A))을 공급하는 배선에 접속된다.
도 31의 (A)의 동작에 대하여 도 31의 (B)의 타이밍 차트를 사용하여 설명한다.
OS 트랜지스터(810)의 문턱 전압을 제어하기 위한 전압은, 입력 단자(IN)에 공급하는 신호가 하이 레벨로 전환되는 시각(T3) 이전에, OS 트랜지스터(810)의 제 2 게이트에 공급하는 구성으로 한다. 신호(SF)를 하이 레벨로 하여 OS 트랜지스터(850)를 온 상태로 하고, 노드(NBG)에 문턱 전압을 제어하기 위한 전압(VBG _B)을 공급한다.
노드(NBG)가 전압(VBG _B)이 된 후에는 OS 트랜지스터(850)를 오프 상태로 한다. OS 트랜지스터(850)는 오프 전류가 매우 작기 때문에 계속 오프 상태로 함으로써 일단 노드(NBG)에 유지시킨 문턱 전압(VBG _B)을 유지할 수 있다. 그러므로 OS 트랜지스터(850)의 제 2 게이트에 전압(VBG _B)을 공급하는 동작의 횟수가 감소되기 때문에 전압(VBG _B)의 재기록에 필요한 만큼의 소비전력을 작게 할 수 있다.
또한 도 29의 (B) 및 도 31의 (A)의 회로 구성에서는 OS 트랜지스터(810)의 제 2 게이트에 공급하는 전압을 외부로부터의 제어에 의하여 공급하는 구성에 대하여 도시하였지만 다른 구성으로 하여도 좋다. 예를 들어 문턱 전압을 제어하기 위한 전압을 입력 단자(IN)에 공급하는 신호를 바탕으로 생성하고, OS 트랜지스터(810)의 제 2 게이트에 공급하는 구성으로 하여도 좋다. 상기 구성을 실현할 수 있는 회로 구성의 일례에 대하여 도 32의 (A)에 나타내었다.
도 32의 (A)에서는 도 29의 (B)에 도시된 회로 구성에서, 입력 단자(IN)와 OS 트랜지스터(810)의 제 2 게이트 사이에 CMOS 인버터(860)를 가진다. CMOS 인버터(860)의 입력 단자는 입력 단자(IN)에 접속된다. CMOS 인버터(860)의 출력 단자는 OS 트랜지스터(810)의 제 2 게이트에 접속된다.
도 32의 (A)의 동작에 대하여 도 32의 (B)의 타이밍 차트를 사용하여 설명한다. 도 32의 (B)의 타이밍 차트는 입력 단자(IN)의 신호 파형, 출력 단자(OUT)의 신호 파형, CMOS 인버터(860)의 출력 파형(IN_B), 및 OS 트랜지스터(810)의 문턱 전압의 변화에 대하여 나타낸다.
입력 단자(IN)에 공급하는 신호의 논리를 반전한 신호인 출력 파형(IN_B)은 OS 트랜지스터(810)의 문턱 전압을 제어하는 신호로 할 수 있다. 따라서 도 30의 (A) 내지 (C)에서 설명한 바와 같이 OS 트랜지스터(810)의 문턱 전압을 제어할 수 있다. 예를 들어, 도 32의 (B)에서의 시각(T4)이 될 때, 입력 단자(IN)에 공급하는 신호는 하이 레벨이고 OS 트랜지스터(820)는 온 상태가 된다. 이때, 출력 파형(IN_B)은 로 레벨이 된다. 그러므로 OS 트랜지스터(810)를 전류가 흐르기 어려운 상태로 할 수 있어 출력 단자(OUT)의 전압의 상승을 가파르게 하강시킬 수 있다.
또한 도 32의 (B)에서의 시각(T5)이 될 때, 입력 단자(IN)에 공급하는 신호가 로 레벨인 경우에 OS 트랜지스터(820)는 오프 상태가 된다. 이때, 출력 파형(IN_B)은 하이 레벨이 된다. 그러므로 OS 트랜지스터(810)를 전류가 흐르기 쉬운 상태로 할 수 있어 출력 단자(OUT)의 전압을 가파르게 상승시킬 수 있다.
상술한 바와 같이, 본 실시형태의 구성에서는 OS 트랜지스터를 가지는 인버터의 백 게이트 전압을 입력 단자(IN)의 신호의 논리에 따라 전환한다. 상기 구성으로 함으로써 OS 트랜지스터의 문턱 전압을 제어할 수 있다. 입력 단자(IN)에 공급하는 신호에 의하여 OS 트랜지스터의 문턱 전압을 제어함으로써 출력 단자(OUT)의 전압을 가파르게 변화시킬 수 있다. 또한 전원 전압을 공급하는 배선 사이의 관통 전류를 작게 할 수 있다. 그러므로 저소비전력화를 도모할 수 있다.
또한 본 실시형태에 기재된 구성은 다른 실시형태에 기재된 구성과 적절히 조합하여 사용할 수 있다.
(실시형태 6)
본 실시형태에서는 상술한 실시형태에서 설명한 산화물 반도체를 가지는 트랜지스터(OS 트랜지스터)를 복수의 회로에 사용하는 반도체 장치의 일례에 대하여 도 33 내지 도 36을 사용하여 설명한다.
<6. 반도체 장치의 회로 구성예>
도 33의 (A)는 반도체 장치(900)의 블록도이다. 반도체 장치(900)는 전원 회로(901), 회로(902), 전압 생성 회로(903), 회로(904), 전압 생성 회로(905), 및 회로(906)를 가진다.
전원 회로(901)는 기준이 되는 전압 VORG를 생성하는 회로이다. 전압 VORG는 단일의 전압이 아니라 복수의 전압이어도 좋다. 전압 VORG는 반도체 장치(900)의 외부로부터 공급되는 전압 V0을 바탕으로 생성될 수 있다. 반도체 장치(900)는 외부로부터 공급되는 단일의 전원 전압을 바탕으로 전압 VORG를 생성할 수 있다. 그러므로 반도체 장치(900)는 외부로부터 복수의 전원 전압을 공급받지 않고 동작할 수 있다.
회로(902, 904, 및 906)는 서로 상이한 전원 전압으로 동작하는 회로이다. 예를 들어 회로(902)의 전원 전압은 전압 VORG와 전압 VSS(VORG>VSS)에 의하여 인가되는 전압이다. 또한 예를 들어, 회로(904)의 전원 전압은 전압 VPOG와 전압 VSS(VPOG>VORG)에 의하여 인가되는 전압이다. 또한 예를 들어, 회로(906)의 전원 전압은 전압(VORG)과 전압(VNEG)(VORG＞VSS＞VNEG)에 의하여 인가되는 전압이다. 또한 전압 VSS를 그라운드(GND)와 등전위로 하면, 전원 회로(901)에서 생성하는 전압의 종류를 삭감할 수 있다.
전압 생성 회로(903)는 전압 VPOG를 생성하는 회로이다. 전압 생성 회로(903)는 전원 회로(901)로부터 공급되는 전압 VORG를 바탕으로 전압 VPOG를 생성할 수 있다. 그러므로 회로(904)를 가지는 반도체 장치(900)는 외부로부터 공급되는 단일의 전원 전압을 바탕으로 동작할 수 있다.
전압 생성 회로(905)는 전압 VNEG를 생성하는 회로이다. 전압 생성 회로(905)는 전원 회로(901)로부터 공급되는 전압 VORG를 바탕으로 전압 VNEG를 생성할 수 있다. 그러므로 회로(906)를 가지는 반도체 장치(900)는 외부로부터 공급되는 단일의 전원 전압을 바탕으로 동작할 수 있다.
도 33의 (B)는 전압 VPOG로 동작하는 회로(904)의 일례이고, 도 33의 (C)는 회로(904)를 동작시키기 위한 신호의 파형의 일례이다.
도 33의 (B)에 트랜지스터(911)를 도시하였다. 트랜지스터(911)의 게이트에 공급되는 신호는 예를 들어 전압 VPOG 및 전압 VSS를 바탕으로 생성된다. 이 신호는 트랜지스터(911)를 도통 상태로 하는 동작 시에는 전압 VPOG, 비도통 상태로 하는 동작 시에는 전압 VSS로 한다. 전압 VPOG는 도 33의 (C)에 도시된 바와 같이 전압 VORG보다 크다. 그러므로 트랜지스터(911)는 소스(S)와 드레인(D) 사이를 도통 상태로 하는 동작을 더 확실하게 실시할 수 있다. 결과적으로 회로(904)를 오동작이 저감된 회로로 할 수 있다.
도 33의 (D)는 전압 VNEG로 동작하는 회로(906)의 일례이고, 도 33의 (E)는 회로(906)를 동작시키기 위한 신호의 파형의 일례이다.
도 33의 (D)에는 백 게이트를 가지는 트랜지스터(912)를 도시하였다. 트랜지스터(912)의 게이트에 공급되는 신호는 예를 들어 전압 VORG 및 전압 VSS를 바탕으로 생성된다. 이 신호는 트랜지스터(911)를 도통 상태로 하는 동작 시에는 전압 VORG, 비도통 상태로 하는 동작 시에는 전압 VSS로 한다. 또한 트랜지스터(912)의 백 게이트에 공급하는 전압은 전압 VNEG를 바탕으로 생성된다. 전압 VNEG는 도 33의 (E)에 도시된 바와 같이 전압 VSS(GND)보다 작다. 그러므로 트랜지스터(912)의 문턱 전압은 플러스 시프트되도록 제어할 수 있다. 따라서 트랜지스터(912)를 더 확실하게 비도통 상태로 할 수 있고, 소스(S)와 드레인(D) 사이를 흐르는 전류를 작게 할 수 있다. 결과적으로 회로(906)를, 오동작이 저감되고 또한 저소비전력화가 도모된 회로로 할 수 있다.
또한 전압 VNEG는 트랜지스터(912)의 백 게이트에 직접 공급되는 구성으로 하여도 좋다. 또는 전압 VORG 및 전압 VNEG를 바탕으로 트랜지스터(912)의 게이트에 공급되는 신호를 생성하고, 이 신호를 트랜지스터(912)의 백 게이트에 공급하는 구성으로 하여도 좋다.
또한 도 34의 (A) 및 (B)에는 도 33의 (D) 및 (E)의 변형예를 도시하였다.
도 34의 (A)의 회로도에는 전압 생성 회로(905)와 회로(906) 사이의, 제어 회로(921)에 의하여 도통 상태가 제어될 수 있는 트랜지스터(922)를 도시하였다. 트랜지스터(922)는 n채널형 OS 트랜지스터로 한다. 제어 회로(921)가 출력하는 제어 신호 SBG는 트랜지스터(922)의 도통 상태를 제어하는 신호이다. 또한 회로(906)가 가지는 트랜지스터(912A, 912B)는 트랜지스터(922)와 같은 OS 트랜지스터이다.
도 34의 (B)의 타이밍 차트는 제어 신호 SBG와, 트랜지스터(912A, 912B)의 백 게이트 전위의 상태를 나타내는 노드 NBG의 전위 변화를 나타낸다. 제어 신호 SBG가 하이 레벨일 때 트랜지스터(922)가 도통 상태가 되어, 노드 NBG가 전압 VNEG가 된다. 이 후, 제어 신호 SBG가 로 레벨일 때 노드 NBG가 전기적으로 플로팅 상태가 된다. 트랜지스터(922)는 OS 트랜지스터이기 때문에 오프 전류가 작다. 그러므로 노드 NBG가 전기적으로 플로팅 상태가 되어도, 공급된 전압 VNEG를 유지할 수 있다.
또한 도 35의 (A)에는 상술한 전압 생성 회로(903)에 적용할 수 있는 회로 구성의 일례를 나타내었다. 도 35의 (A)에 도시된 전압 생성 회로(903)는 다이오드 D1 내지 D5, 용량 소자 C1 내지 C5, 및 인버터 INV를 가지는 5단의 차지 펌프이다. 클록 신호 CLK는 용량 소자 C1 내지 C5에 직접 또는 인버터 INV를 통하여 공급된다. 인버터 INV의 전원 전압을 전압 VORG와 전압 VSS에 의하여 인가되는 전압으로 하면, 클록 신호 CLK에 의하여 전압 VORG의 5배의 양의 전압으로 승압된 전압 VPOG를 얻을 수 있다. 또한 다이오드 D1 내지 다이오드 D5의 순방향 전압은 0V로 하였다. 또한 차지 펌프의 단수를 변경함으로써 원하는 전압 VPOG를 얻을 수 있다.
또한 상술한 전압 생성 회로(905)에 적용할 수 있는 회로 구성의 일례를 도 35의 (B)에 도시하였다. 도 35의 (B)에 도시된 전압 생성 회로(905)는 다이오드 D1 내지 D5, 용량 소자 C1 내지 C5, 및 인버터 INV를 가지는 4단계의 차지 펌프이다. 클록 신호 CLK는 용량 소자 C1 내지 C5에 직접 또는 인버터 INV를 통하여 공급된다. 인버터 INV의 전원 전압을 전압 VORG와 전압 VSS에 의하여 인가되는 전압으로 하면, 클록 신호 CLK에 의하여 그라운드, 즉, 전압 VSS에서 전압 VORG의 4배의 음의 전압으로 강압된 전압 VNEG를 얻을 수 있다. 또한 다이오드 D1 내지 D5의 순방향 전압은 0V로 하였다. 또한 차지 펌프의 단수를 변경함으로써 원하는 전압 VNEG를 얻을 수 있다.
또한 상술한 전압 생성 회로(903)의 회로 구성은 도 35의 (A)에 도시된 회로도의 구성에 한정되지 않는다. 예를 들어 전압 생성 회로(903)의 변형예를 도 36의 (A) 내지 (C)에 도시하였다. 또한 전압 생성 회로(903)의 변형예는 도 36의 (A) 내지 (C)에 도시된 전압 생성 회로(903A 내지 903C)에서 각 배선에 공급하는 전압을 변경함으로써 또는 소자의 배치를 변경함으로써 실현할 수 있다.
도 36의 (A)에 도시된 전압 생성 회로(903A)는 트랜지스터 M1 내지 M10, 용량 소자 C11 내지 C14, 및 인버터 INV1을 가진다. 클록 신호 CLK는 트랜지스터 M1 내지 M10의 게이트에 직접 또는 인버터 INV1을 통하여 공급된다. 클록 신호 CLK에 의하여 전압 VORG의 4배의 양의 전압으로 승압된 전압 VPOG를 얻을 수 있다. 또한 단수를 변경함으로써 원하는 전압 VPOG를 얻을 수 있다. 도 36의 (A)에 도시된 전압 생성 회로(903A)는 트랜지스터 M1 내지 M10을 OS 트랜지스터로 함으로써 오프 전류를 작게 할 수 있어 용량 소자 C11 내지 C14에 유지된 전하의 누설을 억제할 수 있다. 그러므로 전압 VORG에서 전압 VPOG로 효율적으로 승압할 수 있다.
또한 도 36의 (B)에 도시된 전압 생성 회로(903B)는 트랜지스터 M11 내지 M14, 용량 소자 C15 및 C16, 및 인버터 INV2를 가진다. 클록 신호 CLK는 트랜지스터 M11 내지 M14의 게이트에 직접 또는 인버터 INV2를 통하여 공급된다. 클록 신호 CLK에 의하여 전압 VORG의 2배의 양의 전압으로 승압된 전압 VPOG를 얻을 수 있다. 도 36의 (B)에 도시된 전압 생성 회로(903B)는 트랜지스터 M11 내지 M14를 OS 트랜지스터로 함으로써 오프 전류를 작게 할 수 있어 용량 소자 C15 및 C16에 유지된 전하의 누설을 억제할 수 있다. 그러므로 전압 VORG에서 전압 VPOG로 효율적으로 승압할 수 있다.
또한 도 36의 (C)에 도시된 전압 생성 회로(903C)는 인덕터 Ind1, 트랜지스터 M15, 다이오드 D6, 및 용량 소자 C17을 가진다. 트랜지스터 M15는 제어 신호 EN에 의하여 도통 상태가 제어된다. 제어 신호 EN에 의하여 전압 VORG가 승압된 전압 VPOG를 얻을 수 있다. 도 36의 (C)에 도시된 전압 생성 회로(903C)는 인덕터 Ind1을 사용하여 전압을 승압하기 때문에 변환 효율 높게 전압을 승압할 수 있다.
여기까지 설명한 바와 같이 본 실시형태의 구성에서는 반도체 장치가 가지는 회로에 필요한 전압을 내부에서 생성할 수 있다. 그러므로 반도체 장치는 외부로부터 공급하는 전원 전압의 수를 삭감할 수 있다.
또한 본 실시형태에서 기재된 구성 등은 다른 실시형태에 기재된 구성과 적절히 조합하여 사용할 수 있다.
(실시형태 7)
본 실시형태에서는 본 발명의 일 형태의 반도체 장치를 가지는 표시 모듈 및 전자 기기에 대하여 도 37 내지 도 40을 참조하여 설명한다.
<7-1. 표시 모듈>
도 37에 도시된 표시 모듈(7000)은 상부 커버(7001)와 하부 커버(7002) 사이에, FPC(7003)에 접속된 터치 패널(7004), FPC(7005)에 접속된 표시 패널(7006), 백라이트(7007), 프레임(7009), 인쇄 기판(7010), 배터리(7011)를 가진다.
본 발명의 일 형태의 반도체 장치는 예를 들어 표시 패널(7006)에 사용할 수 있다.
상부 커버(7001) 및 하부 커버(7002)는 터치 패널(7004) 및 표시 패널(7006)의 크기에 맞추어 형상이나 치수를 적절히 변경할 수 있다.
터치 패널(7004)은 저항막 방식 또는 정전 용량 방식의 터치 패널을 표시 패널(7006)에 중첩시켜 사용할 수 있다. 또한 표시 패널(7006)의 대향 기판(밀봉 기판)에 터치 패널 기능을 부가할 수도 있다. 또한 표시 패널(7006)의 각 화소 내에 광 센서를 제공하고, 광학식 터치 패널로 할 수도 있다.
백라이트(7007)는 광원(7008)을 가진다. 또한 도 37에서, 백라이트(7007) 위에 광원(7008)을 배치하는 구성에 대하여 예시하였지만, 이에 한정되지 않는다. 예를 들어 백라이트(7007)의 단부에 광원(7008)을 배치하고, 또한 광 확산판을 사용하는 구성으로 하여도 좋다. 또한 유기 EL 소자 등의 자발광형의 발광 소자를 사용하는 경우, 또는 반사형 패널 등의 경우에는, 백라이트(7007)를 제공하지 않는 구성으로 하여도 좋다.
프레임(7009)은 표시 패널(7006)의 보호 기능 외에, 프린트 기판(7010)의 동작에 의하여 발생하는 전자기파를 차단하기 위한 전자기 실드로서의 기능을 가진다. 또한 프레임(7009)은 방열판으로서의 기능을 가져도 좋다.
프린트 기판(7010)은 전원 회로, 비디오 신호 및 클록 신호를 출력하기 위한 신호 처리 회로를 가진다. 전원 회로에 전력을 공급하는 전원으로서는, 외부의 상용 전원이어도 좋고, 별도로 제공된 배터리(7011)에 의한 전원이어도 좋다. 배터리(7011)는 상용 전원을 사용하는 경우에는 생략할 수 있다.
또한 표시 모듈(7000)에는 편광판, 위상차판, 프리즘 시트 등의 부재를 추가로 제공하여도 좋다.
<7-2. 전자 기기 1>
다음으로 도 38의 (A) 내지 (E)에 전자 기기의 일례를 도시하였다.
도 38의 (A)는 파인더(8100)가 장착된 상태의 카메라(8000)의 외관을 나타낸 것이다.
카메라(8000)는 하우징(8001), 표시부(8002), 조작 버튼(8003), 셔터 버튼(8004) 등을 가진다. 또한 카메라(8000)에는 탈착 가능한 렌즈(8006)가 장착된다.
여기서 카메라(8000)를, 렌즈(8006)를 하우징(8001)으로부터 떼어 내어 교환할 수 있는 구성으로 하였지만, 렌즈(8006)와 하우징이 일체화되어도 좋다.
카메라(8000)는 셔터 버튼(8004)을 누름으로써 촬상할 수 있다. 또한 표시부(8002)는 터치 패널로서의 기능을 가지며, 표시부(8002)를 터치함으로써 촬상할 수도 있다.
카메라(8000)의 하우징(8001)은 전극을 가지는 마운트를 가지고, 파인더(8100) 외에, 스트로보 장치 등을 접속할 수 있다.
파인더(8100)는 하우징(8101), 표시부(8102), 버튼(8103) 등을 가진다.
하우징(8101)은 카메라(8000)의 마운트와 결합하는 마운트를 가지고, 파인더(8100)를 카메라(8000)에 장착할 수 있다. 또한 상기 마운트는 전극을 가지고, 상기 전극을 통하여 카메라(8000)로부터 수신한 영상 등을 표시부(8102)에 표시시킬 수 있다.
버튼(8103)은 전원 버튼으로서의 기능을 가진다. 버튼(8103)에 의하여 표시부(8102)의 표시의 ON/OFF를 전환할 수 있다.
카메라(8000)의 표시부(8002), 및 파인더(8100)의 표시부(8102)에 본 발명의 일 형태의 표시 장치를 적용할 수 있다.
또한 도 38의 (A)에서는, 카메라(8000)와 파인더(8100)를 별도의 전자 기기로 하고, 이들을 탈착 가능한 구성으로 하였지만, 표시 장치를 가진 파인더가 카메라(8000)의 하우징(8001)에 내장되어도 좋다.
도 38의 (B)는 헤드 마운트 디스플레이(8200)의 외관을 도시한 도면이다.
헤드 마운트 디스플레이(8200)는 장착부(8201), 렌즈(8202), 본체(8203), 표시부(8204), 및 케이블(8205) 등을 가진다. 또한 장착부(8201)에는 배터리(8206)가 내장된다.
케이블(8205)은 배터리(8206)로부터 본체(8203)에 전력을 공급한다. 본체(8203)는 무선 수신기 등을 구비하고, 수신한 화상 데이터 등의 영상 정보를 표시부(8204)에 표시시킬 수 있다. 또한 본체(8203)에 제공된 카메라로 사용자의 눈알이나 눈꺼풀의 움직임을 파악하고, 그 정보를 바탕으로 사용자의 시점(視点)의 좌표를 산출함으로써, 사용자의 시점을 입력 수단으로서 사용할 수 있다.
또한 장착부(8201)에는 사용자와 접하는 위치에 복수의 전극이 제공되어도 좋다. 본체(8203)는 사용자의 눈알의 움직임에 따라 전극에 흐르는 전류를 검지함으로써, 사용자의 시점을 인식하는 기능을 가져도 좋다. 또한 상기 전극에 흐르는 전류를 검지함으로써, 사용자의 맥박을 모니터링하는 기능을 가져도 좋다. 또한 장착부(8201)는 온도 센서, 압력 센서, 가속도 센서 등 각종 센서를 가져도 좋고, 사용자의 생체 정보를 표시부(8204)에 표시하는 기능을 가져도 좋다. 또한 사용자의 머리의 움직임 등을 검출하여, 표시부(8204)에 표시하는 영상을 그 움직임에 맞추어 변화시켜도 좋다.
표시부(8204)에 본 발명의 일 형태의 표시 장치를 적용할 수 있다.
도 38의 (C), (D), (E)는 헤드 마운트 디스플레이(8300)의 외관을 도시한 도면이다. 헤드 마운트 디스플레이(8300)는 하우징(8301), 표시부(8302), 밴드상의 고정구(8304), 및 한 쌍의 렌즈(8305)를 가진다.
사용자는 렌즈(8305)를 통하여 표시부(8302)의 표시를 인식할 수 있다. 또한 표시부(8302)를 만곡시켜 배치하는 것이 바람직하다. 표시부(8302)를 만곡시켜 배치함으로써, 사용자가 높은 임장감을 느낄 수 있다. 또한 본 실시형태에서는 표시부(8302)를 하나 제공하는 구성에 대하여 예시하였지만, 이에 한정되지 않고, 예를 들어 표시부(8302)를 2개 제공하는 구성으로 하여도 좋다. 이 경우 사용자의 한쪽 눈에 하나의 표시부가 배치되는 구성으로 하면, 시차를 사용한 3차원 표시 등을 실시할 수도 있다.
또한 표시부(8302)에 본 발명의 일 형태의 표시 장치를 적용할 수 있다. 본 발명의 일 형태의 반도체 장치를 가지는 표시 장치는 정세(精細)도가 매우 높기 때문에, 도 38의 (E)와 같이, 렌즈(8305)를 사용하여 확대하더라도 사용자에게 화소가 인식되지 않고, 더 현실감이 높은 영상을 표시할 수 있다.
<7-3. 전자 기기 2>
다음으로 도 38의 (A) 내지 (E)에 나타낸 전자 기기와 상이한 전자 기기의 일례를 도 39의 (A) 내지 (G)에 나타내었다.
도 39의 (A) 내지 (G)에 도시된 전자 기기는, 하우징(9000), 표시부(9001), 스피커(9003), 조작 키(9005)(전원 스위치 또는 조작 스위치를 포함함), 접속 단자(9006), 센서(9007)(힘, 변위, 위치, 속도, 가속도, 각속도, 회전 수, 거리, 광, 액체, 자기, 온도, 화학 물질, 음성, 시간, 경도, 전기장, 전류, 전압, 전력, 방사선, 유량, 습도, 경사도, 진동, 냄새, 또는 적외선을 측정하는 기능을 포함하는 것), 마이크로폰(9008) 등을 가진다.
도 39의 (A) 내지 (G)에 도시된 전자 기기는 다양한 기능을 가진다. 예를 들어 다양한 정보(정지 화상, 동영상, 텍스트 화상 등)를 표시부에 표시하는 기능, 터치 패널 기능, 달력, 날짜 또는 시각 등을 표시하는 기능, 다양한 소프트웨어(프로그램)에 의하여 처리를 제어하는 기능, 무선 통신 기능, 무선 통신 기능을 사용하여 다양한 컴퓨터 네트워크에 접속하는 기능, 무선 통신 기능을 사용하여 다양한 데이터의 송신 또는 수신을 실시하는 기능, 기록 매체에 기록되어 있는 프로그램 또는 데이터를 판독하여 표시부에 표시하는 기능 등을 가질 수 있다. 또한 도 39의 (A) 내지 (G)에 도시된 전자 기기가 가질 수 있는 기능은 이들에 한정되지 않고, 다양한 기능을 가질 수 있다. 또한 도 39의 (A) 내지 (G)에는 나타내지 않았지만, 전자 기기는 복수의 표시부를 가지는 구성으로 하여도 좋다. 또한 이 전자 기기에 카메라 등을 제공하여 정지 화상을 촬영하는 기능, 동영상을 촬영하는 기능, 촬영한 화상을 기록 매체(외부 또는 카메라에 내장)에 저장하는 기능, 촬영한 화상을 표시부에 표시하는 기능 등을 가져도 좋다.
도 39의 (A) 내지 (G)에 도시된 전자 기기의 상세한 사항에 대하여 아래에서 설명한다.
도 39의 (A)는 텔레비전 장치(9100)를 도시한 사시도이다. 텔레비전 장치(9100)에는 대화면, 예를 들어 50인치 이상, 또는 100인치 이상의 표시부(9001)를 제공할 수 있다.
도 39의 (B)는 휴대 정보 단말(9101)을 도시한 사시도이다. 휴대 정보 단말(9101)은 예를 들어 전화기, 수첩, 또는 정보 열람 장치 등 중에서 선택된 하나 또는 복수의 기능을 가진다. 구체적으로는 스마트폰으로서 사용할 수 있다. 또한 휴대 정보 단말(9101)에는 스피커(9003), 접속 단자(9006), 센서(9007) 등을 제공하여도 좋다. 또한 휴대 정보 단말(9101)은 문자나 화상 정보를 그 복수의 면에 표시할 수 있다. 예를 들어 3개의 조작 버튼(9050)(조작 아이콘 또는 단순히 아이콘이라고도 함)을 표시부(9001) 중 한 면에 표시할 수 있다. 또한 파선의 직사각형으로 나타낸 정보(9051)를 표시부(9001)의 다른 면에 표시할 수 있다. 또한 정보(9051)의 일례로서는, 전자 메일이나 SNS(소셜 네트워킹 서비스)나 전화 등의 착신을 알리는 표시, 전자 메일이나 SNS 등의 제목, 전자 메일이나 SNS 등의 송신자명, 일시, 시각, 배터리의 잔량, 안테나 수신의 강도 등이 있다. 또는 정보(9051)가 표시되는 위치에, 정보(9051) 대신에 조작 버튼(9050) 등을 표시하여도 좋다.
도 39의 (C)는 휴대 정보 단말(9102)을 나타내는 사시도이다. 휴대 정보 단말(9102)은 표시부(9001)의 3면 이상에 정보를 표시하는 기능을 가진다. 여기서는 정보(9052), 정보(9053), 정보(9054)가 각각 다른 면에 표시되어 있는 예를 나타내었다. 예를 들어, 휴대 정보 단말(9102)의 사용자는 옷의 가슴 포켓에 휴대 정보 단말(9102)을 수납한 상태로, 그 표시(여기서는 정보(9053))를 확인할 수 있다. 구체적으로는, 착신한 전화의 발신자의 전화번호 또는 이름 등을 휴대 정보 단말(9102)의 상방으로부터 관찰할 수 있는 위치에 표시한다. 사용자는 휴대 정보 단말(9102)을 포켓으로부터 꺼내지 않고 표시를 확인하여 전화를 받을지 여부를 판단할 수 있다.
도 39의 (D)는 손목시계형 휴대 정보 단말(9200)을 나타낸 사시도이다. 휴대 정보 단말(9200)은 이동 전화, 전자 메일, 문장 열람 및 작성, 음악 재생, 인터넷 통신, 및 컴퓨터 게임 등 다양한 애플리케이션을 실행할 수 있다. 또한 표시부(9001)는 그 표시면이 만곡되어 제공되고, 만곡된 표시면을 따라 표시를 실시할 수 있다. 또한 휴대 정보 단말(9200)은 통신 규격된 근거리 무선 통신을 실행할 수 있다. 예를 들어, 무선 통신이 가능한 헤드세트와의 상호 통신에 의하여 핸즈프리로 통화를 할 수도 있다. 또한 휴대 정보 단말(9200)은 접속 단자(9006)를 가지고, 커넥터를 통하여 다른 정보 단말기와 직접 데이터를 주고받을 수 있다. 또한 접속 단자(9006)를 통하여 충전을 실시할 수도 있다. 또한 충전 동작은 접속 단자(9006)를 통하지 않고, 무선 급전에 의하여 실시하여도 좋다.
도 39의 (E), (F), (G)는 접을 수 있는 휴대 정보 단말(9201)을 도시한 사시도이다. 또한 도 39의 (E)는 휴대 정보 단말(9201)을 펼친 상태의 사시도이고, 도 39의 (F)는 휴대 정보 단말(9201)을 펼친 상태 및 접은 상태 중 어느 한쪽에서 다른 쪽으로 변화되는 도중의 상태의 사시도이고, 도 39의 (G)는 휴대 정보 단말(9201)을 접은 상태의 사시도이다. 휴대 정보 단말(9201)은 접은 상태에서는 휴대성이 우수하고, 펼친 상태에서는 이음매가 없는 넓은 표시 영역으로 표시의 일람성이 우수하다. 휴대 정보 단말(9201)이 가지는 표시부(9001)는 힌지(9055)에 의하여 연결된 3개의 하우징(9000)으로 지지된다. 힌지(9055)를 통하여 2개의 하우징(9000) 사이를 굴곡시킴으로써, 휴대 정보 단말(9201)을 펼친 상태로부터 접은 상태로 가역적으로 변형시킬 수 있다. 예를 들어, 휴대 정보 단말(9201)은 곡률 반경 1mm 이상 150mm 이하로 구부릴 수 있다.
다음으로 도 38의 (A) 내지 (E)에 도시된 전자 기기 및 도 39의 (A) 내지 (G)에 도시된 전자 기기와 상이한 전자 기기의 일례를 도 40의 (A) 및 (B)에 도시하였다. 도 40의 (A) 및 (B)는 복수의 표시 패널을 가지는 표시 장치의 사시도이다. 또한 도 40의 (A)는 복수의 표시 패널이 감긴 형태의 사시도이고, 도 40의 (B)는 복수의 표시 패널이 전개된 상태의 사시도이다.
도 40의 (A) 및 (B)에 도시된 표시 장치(9500)는 복수의 표시 패널(9501)과, 축부(9511)와, 베어링부(9512)를 가진다. 또한 복수의 표시 패널(9501)은 표시 영역(9502)과, 투광성을 가지는 영역(9503)을 가진다.
또한 복수의 표시 패널(9501)은 가요성을 가진다. 또한 인접한 2개의 표시 패널(9501)은 이들의 일부가 서로 중첩되도록 제공된다. 예를 들어, 인접한 2개의 표시 패널(9501)의 투광성을 가지는 영역(9503)을 중첩시킬 수 있다. 복수의 표시 패널(9501)을 사용함으로써 대화면의 표시 장치로 할 수 있다. 또한 사용 상황에 따라 표시 패널(9501)을 감을 수 있기 때문에 범용성이 우수한 표시 장치로 할 수 있다.
또한 도 40의 (A) 및 (B)에서 표시 영역(9502)이 인접한 표시 패널(9501)로부터 이격된 상태를 도시하였지만, 이에 한정되지 않고, 예를 들어 인접한 표시 패널(9501)의 표시 영역(9502)을 틈 없이 중첩시킴으로써 연속된 표시 영역(9502)으로 하여도 좋다.
본 실시형태에서 설명된 전자 기기는 어떠한 정보를 표시하기 위한 표시부를 가지는 것을 특징으로 한다. 다만, 본 발명의 일 형태의 반도체 장치는 표시부를 가지지 않는 전자 기기에도 적용할 수 있다.
또한 본 실시형태에 기재된 구성은 다른 실시형태에 기재된 구성과 적절히 조합하여 사용할 수 있다.
100: 트랜지스터
100A: 트랜지스터
100B: 트랜지스터
100C: 트랜지스터
100D: 트랜지스터
100E: 트랜지스터
102: 기판
104: 도전막
106: 절연막
107: 절연막
108: 산화물 반도체막
108a: 산화물 반도체막
108b: 산화물 반도체막
108b_0: 산화물 반도체막
108c: 산화물 반도체막
108c_: 산화물 반도체막
108c_0: 산화물 반도체막
112_1: 도전막
112_2: 도전막
112_3: 도전막
112a: 도전막
112a_1: 금속막
112a_2: 금속막
112a_3: 금속막
112b: 도전막
112b_: 도전막
112b_1: 금속막
112b_2: 금속막
112b_3: 금속막
112c: 도전막
112c_1: 금속막
112c_2: 금속막
112c_3: 금속막
114: 절연막
115: 절연막
116: 절연막
118: 절연막
120_1: 산화물 도전막
120_2: 금속막
120a: 도전막
120a_1: 산화물 도전막
120a_2: 금속막
120b: 도전막
120b_1: 산화물 도전막
120b_2: 금속막
141a: 마스크
141b: 마스크
141c: 마스크
142a: 마스크
142b: 마스크
142c: 마스크
151: 개구부
152a: 개구부
152b: 개구부
191: 타깃
192: 플라스마
193: 타깃
194: 플라스마
501: 화소 회로
502: 화소부
504: 구동 회로부
504a: 게이트 드라이버
504b: 소스 드라이버
506: 보호 회로
507: 단자부
550: 트랜지스터
552: 트랜지스터
554: 트랜지스터
560: 용량 소자
562: 용량 소자
570: 액정 소자
572: 발광 소자
664: 전극
665: 전극
667: 전극
700: 표시 장치
701: 기판
702: 화소부
704: 소스 드라이버 회로부
705: 기판
706: 게이트 드라이버 회로부
708: FPC 단자부
710: 신호선
711: 배선부
712: 밀봉재
716: FPC
730: 절연막
732: 밀봉막
734: 절연막
736: 착색막
738: 차광막
750: 트랜지스터
752: 트랜지스터
760: 접속 전극
770: 평탄화 절연막
772: 도전막
773: 절연막
774: 도전막
775: 액정 소자
776: 액정층
777: 도전막
778: 구조체
780: 이방성 도전막
782: 발광 소자
786: EL층
788: 도전막
790: 용량 소자
791: 터치 패널
792: 절연막
793: 전극
794: 전극
795: 절연막
796: 전극
797: 절연막
800: 인버터
810: OS 트랜지스터
820: OS 트랜지스터
831: 신호 파형
832: 신호 파형
840: 파선
841: 실선
850: OS 트랜지스터
860: CMOS 인버터
900: 반도체 장치
901: 전원 회로
902: 회로
903: 전압 생성 회로
903A: 전압 생성 회로
903B: 전압 생성 회로
903C: 전압 생성 회로
904: 회로
905: 전압 생성 회로
906: 회로
911: 트랜지스터
912: 트랜지스터
912A: 트랜지스터
912B: 트랜지스터
921: 제어 회로
922: 트랜지스터
7000: 표시 모듈
7001: 상부 커버
7002: 하부 커버
7003: FPC
7004: 터치 패널
7005: FPC
7006: 표시 패널
7007: 백라이트
7008: 광원
7009: 프레임
7010: 인쇄 기판
7011: 배터리
8000: 카메라
8001: 하우징
8002: 표시부
8003: 조작 버튼
8004: 셔터 버튼
8006: 렌즈
8100: 파인더
8101: 하우징
8102: 표시부
8103: 버튼
8200: 헤드 마운트 디스플레이
8201: 장착부
8202: 렌즈
8203: 본체
8204: 표시부
8205: 케이블
8206: 배터리
8300: 헤드 마운트 디스플레이
8301: 하우징
8302: 표시부
8304: 고정구
8305: 렌즈
9000: 하우징
9001: 표시부
9003: 스피커
9005: 조작 키
9006: 접속 단자
9007: 센서
9008: 마이크로폰
9050: 조작 버튼
9051: 정보
9052: 정보
9053: 정보
9054: 정보
9055: 힌지
9100: 텔레비전 장치
9101: 휴대 정보 단말
9102: 휴대 정보 단말
9200: 휴대 정보 단말
9201: 휴대 정보 단말
9500: 표시 장치
9501: 표시 패널
9502: 표시 영역
9503: 영역
9511: 축부
9512: 베어링부

Claims (18)

  1. 트랜지스터를 가지는 반도체 장치로서,
    상기 트랜지스터는
    제 1 게이트 전극과,
    상기 제 1 게이트 전극 위의 제 1 절연막과,
    상기 제 1 절연막 위의 산화물 반도체막과,
    상기 산화물 반도체막 위의 소스 전극과,
    상기 산화물 반도체막 위의 드레인 전극과,
    상기 산화물 반도체막, 상기 소스 전극, 및 상기 드레인 전극 위의 제 2 절연막과,
    상기 제 2 절연막 위의 제 2 게이트 전극을 가지고,
    상기 제 1 절연막은 제 1 개구부를 가지고,
    상기 제 1 절연막 위에는 상기 제 1 개구부를 통하여 상기 제 1 게이트 전극과 전기적으로 접속되는 접속 전극이 형성되고,
    상기 접속 전극은 구리를 포함하고,
    상기 제 2 절연막은
    상기 접속 전극에 도달하는 제 2 개구부를 가지고,
    상기 제 2 게이트 전극은
    산화물 도전막과,
    상기 산화물 도전막 위의 금속막을 가지고,
    상기 접속 전극과 상기 제 2 게이트 전극은 서로 전기적으로 접속되고,
    상기 금속막은 상기 접속 전극과 직접 접촉하는 것을 특징으로 하는 반도체 장치.
  2. 트랜지스터를 가지는 반도체 장치로서,
    상기 트랜지스터는
    제 1 게이트 전극과,
    상기 제 1 게이트 전극 위의 제 1 절연막과,
    상기 제 1 절연막 위의 산화물 반도체막과,
    상기 산화물 반도체막 위의 소스 전극과,
    상기 산화물 반도체막 위의 드레인 전극과,
    상기 산화물 반도체막, 상기 소스 전극, 및 상기 드레인 전극 위의 제 2 절연막과,
    상기 제 2 절연막 위의 제 2 게이트 전극을 가지고,
    상기 제 1 절연막은 제 1 개구부를 가지고,
    상기 제 1 절연막 위에는 상기 제 1 개구부를 통하여 상기 제 1 게이트 전극과 전기적으로 접속되는 접속 전극이 형성되고,
    상기 접속 전극은 구리를 포함하고,
    상기 제 2 절연막은
    상기 접속 전극에 도달하는 제 2 개구부와,
    상기 소스 전극 및 상기 드레인 전극 중 어느 하나에 도달하는 제 3 개구부를 가지고,
    상기 제 2 게이트 전극은
    산화물 도전막과,
    상기 산화물 도전막 위의 금속막을 가지고,
    상기 제 3 개구부에는 상기 금속막과 조성이 같은 도전막이 형성되고,
    상기 접속 전극과 상기 제 2 게이트 전극은 서로 전기적으로 접속되고,
    상기 금속막은 상기 접속 전극과 직접 접촉하는 것을 특징으로 하는 반도체 장치.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 소스 전극 및 상기 드레인 전극은 각각
    제 1 금속막과, 상기 제 1 금속막 위에 접하는 제 2 금속막과, 상기 제 2 금속막 위에 접하는 제 3 금속막을 가지고,
    상기 제 2 금속막은 구리를 포함하고,
    상기 제 1 금속막 및 상기 제 3 금속막은
    각각 상기 구리의 확산을 억제하는 재료를 포함하고,
    상기 제 1 금속막의 단부는
    상기 제 2 금속막의 단부보다 외측에 위치하는 영역을 가지고,
    상기 제 3 금속막은 상기 제 2 금속막의 상면 및 측면을 덮고 또한 상기 제 1 금속막과 접하는 영역을 가지는 것을 특징으로 하는 반도체 장치.
  4. 제 1 항에 있어서,
    상기 금속막은 타이타늄, 텅스텐, 탄탈럼, 및 몰리브데넘 중에서 선택되는 어느 하나 또는 복수를 가지는 것을 특징으로 하는 반도체 장치.
  5. 제 1 항 또는 제 2 항에 있어서,
    상기 산화물 도전막은
    상기 산화물 반도체막이 가지는 금속 원소를 적어도 하나 가지는 것을 특징으로 하는 반도체 장치.
  6. 제 1 항 또는 제 2 항에 있어서,
    상기 산화물 반도체막은
    In과, M(M은 Al, Ga, Y, 또는 Sn)과, Zn을 가지는 것을 특징으로 하는 반도체 장치.
  7. 제 1 항 또는 제 2 항에 있어서,
    상기 산화물 반도체막은
    결정부를 가지고,
    상기 결정부는 c축 배향성을 가지는 것을 특징으로 하는 반도체 장치.
  8. 제 1 항 또는 제 2 항에 따른 반도체 장치와,
    표시 소자를 가지는 것을 특징으로 하는 표시 장치.
  9. 제 8 항에 따른 표시 장치와,
    터치 센서를 가지는 것을 특징으로 하는 표시 모듈.
  10. 제 1 항 또는 제 2 항에 따른 반도체 장치와,
    조작 키 또는 배터리를 가지는 것을 특징으로 하는 전자 기기.
  11. 제 2 항에 있어서,
    상기 금속막 및 상기 도전막은 각각 독립적으로 타이타늄, 텅스텐, 탄탈럼, 및 몰리브데넘 중에서 선택되는 어느 하나 또는 복수를 가지는 것을 특징으로 하는 반도체 장치.
  12. 제 3 항에 있어서,
    상기 금속막, 상기 제 1 금속막, 및 상기 제 3 금속막은 각각 독립적으로 타이타늄, 텅스텐, 탄탈럼, 및 몰리브데넘 중에서 선택되는 어느 하나 또는 복수를 가지는 것을 특징으로 하는 반도체 장치.
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  14. 삭제
  15. 삭제
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  17. 삭제
  18. 삭제
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