KR102399893B1 - 반도체 장치와 그 제작 방법, 및 상기 반도체 장치를 포함하는 표시 장치 - Google Patents

반도체 장치와 그 제작 방법, 및 상기 반도체 장치를 포함하는 표시 장치 Download PDF

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KR102399893B1
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주니치 코에즈카
케니치 오카자키
다이스케 쿠로사키
유키노리 시마
야스하루 호사카
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

트랜지스터는 게이트 전극, 게이트 전극 위의 게이트 절연막, 게이트 절연막 위의 산화물 반도체막, 및 산화물 반도체막에 전기적으로 접속된 소스 전극 및 드레인 전극을 포함한다. 산화물 반도체막은 게이트 전극 측에 제 1 산화물 반도체막을 포함하고, 제 1 산화물 반도체막 위에 제 2 산화물 반도체막을 포함한다. 제 1 산화물 반도체막은 In의 원자 비율이 M(M은 Ti, Ga, Sn, Y, Zr, La, Ce, Nd, 또는 Hf)보다 큰 제 1 영역을 포함한다. 제 2 산화물 반도체막은 In의 원자 비율이 제 1 산화물 반도체막보다 작은 제 2 영역을 포함한다. 제 2 영역은 제 1 영역보다 얇은 부분을 포함한다.

Description

반도체 장치와 그 제작 방법, 및 상기 반도체 장치를 포함하는 표시 장치{SEMICONDUCTOR DEVICE, MANUFACTURING METHOD THEREOF, AND DISPLAY DEVICE INCLUDING THE SEMICONDUCTOR DEVICE}
본 발명의 일 형태는 산화물 반도체막을 포함하는 반도체 장치와, 상기 반도체 장치를 포함하는 표시 장치에 관한 것이다. 본 발명의 다른 일 형태는 산화물 반도체막을 포함하는 상기 반도체 장치의 제작 방법에 관한 것이다.
다만, 본 발명의 일 형태는 상술한 기술 분야에 한정되지 않는다. 본 명세서 등에 개시(開示)된 발명의 일 형태의 기술 분야는 물건, 방법, 또는 제작 방법에 관한 것이다. 또한, 본 발명은 공정(process), 기계(machine), 제품(manufacture), 또는 조성물(composition of matter)에 관한 것이다. 특히, 본 발명은 반도체 장치, 표시 장치, 발광 장치, 축전 장치, 저장 장치, 그 구동 방법, 또는 그 제작 방법에 관한 것이다.
본 명세서 등에서 반도체 장치란 일반적으로 반도체 특성을 이용함으로써 기능할 수 있는 장치를 의미한다. 트랜지스터 등의 반도체 소자, 반도체 회로, 연산 장치, 및 메모리 장치는 각각 반도체 장치의 일 형태이다. 촬상 장치, 표시 장치, 액정 표시 장치, 발광 장치, 전기 광학 장치, 발전 장치(박막 태양 전지 및 유기 박막 태양 전지 등을 포함함), 및 전자 기기는 각각 반도체 장치를 포함할 수 있다.
절연 표면을 가지는 기판 위에 형성된 반도체 박막을 사용하여 트랜지스터(FET(field-effect transistor) 또는 TFT(thin film transistor)라고도 함)를 형성하는 기술이 주목을 받고 있다. 이러한 트랜지스터는 집적 회로(IC) 및 화상 표시 장치(표시 장치) 등 광범위한 전자 기기에 적용된다. 트랜지스터에 사용할 수 있는 반도체 박막의 재료로서 실리콘으로 대표되는 반도체 재료가 널리 알려져 있다. 또 다른 재료로서는 산화물 반도체가 주목을 모으고 있다.
산화물 반도체를 사용한 트랜지스터에 안정적인 전기 특성이 부여된 신뢰성이 있는 반도체 장치가 개시되어 있다(예를 들어, 특허문헌 1 참조). 이 반도체 장치에서는, In을 많이 함유하는 산화물 반도체막이 채널 측에 제공되고, Ga 등의 스태빌라이저를 많이 함유하는 산화물 반도체막이 백 채널 측에 제공되도록, 조성이 상이한 산화물 반도체막들이 적층되어 있다.
일본 공개 특허 출원 제2013-175715호
In을 많이 함유하는 산화물 반도체막은 작은 에너지 밴드 갭(Eg)을 가질 수 있다(예를 들어, 3.0eV 미만). 이 경우, Eg가 큰(예를 들어, 3.0eV 이상 3.5eV 이하) 산화물 반도체막은 Eg가 작은 산화물 반도체막보다 더 광에 영향을 받는다. 음 바이어스 전압의 인가와 광 조사를 행하는 바이어스 온도 스트레스 테스트(광을 이용한 네거티브 GBT(gate bias temperature) 테스트)의 결과, Eg가 작은 산화물 반도체막을 포함하는 트랜지스터의 신뢰성은 저하되는 경우가 있다.
광 조사를 행하는 네거티브 GBT 스트레스 테스트는 가속 테스트의 일종이며, 장기간의 사용에 의하여 일어나는 트랜지스터의 특성 변화를 짧은 시간에 평가할 수 있다. 특히, 광 조사를 행하는 네거티브 GBT 스트레스 테스트 전후에 있어서의 트랜지스터의 문턱 전압의 시프트량(ΔVth)은 신뢰성을 평가하는 데 중요한 지표이다. 광 조사를 행하는 네거티브 GBT 스트레스 테스트 전후에 있어서의 문턱 전압의 시프트(ΔVth)가 작을수록 트랜지스터의 신뢰성이 높다.
이 문제를 감안하여, 본 발명의 일 형태의 과제는 In을 많이 함유하는 산화물 반도체막을 포함하는 트랜지스터를 포함하는 반도체 장치의 전기 특성의 변화를 억제하고, 신뢰성을 향상시키는 것이다. 본 발명의 일 형태의 다른 과제는 소비전력이 낮은 반도체 장치를 제공하는 것이다. 본 발명의 일 형태의 다른 과제는 신규 반도체 장치를 제공하는 것이다. 본 발명의 일 형태의 다른 과제는 신규 반도체 장치의 제작 방법을 제공하는 것이다. 본 발명의 일 형태의 다른 과제는 신규 표시 장치의 제작 방법을 제공하는 것이다.
또한, 상술한 과제의 기재는, 다른 과제의 존재를 방해하지 않는다. 본 발명의 일 형태에서 모든 과제를 해결할 필요는 없다. 상술한 과제 외의 과제는 명세서 등의 기재로부터 명백해질 것이며 추출될 수 있다.
본 발명의 일 형태는 트랜지스터를 포함하는 반도체 장치이다. 트랜지스터는 게이트 전극, 게이트 전극 위의 게이트 절연막, 게이트 절연막 위의 산화물 반도체막, 산화물 반도체막에 전기적으로 접속된 소스 전극, 및 산화물 반도체막에 전기적으로 접속된 드레인 전극을 포함한다. 산화물 반도체막은 게이트 전극 측에 제 1 산화물 반도체막을 포함하고, 제 1 산화물 반도체막 위에 제 2 산화물 반도체막을 포함한다. 제 1 산화물 반도체막은 In의 원자 비율이 M(M은 Ti, Ga, Sn, Y, Zr, La, Ce, Nd, 또는 Hf)의 원자 비율보다 큰 제 1 영역을 포함한다. 제 2 산화물 반도체막은 In의 원자 비율이 제 1 산화물 반도체막보다 작은 제 2 영역을 포함한다. 제 2 영역은 제 1 영역보다 얇은 부분을 포함한다.
본 발명의 다른 일 형태는 트랜지스터를 포함하는 반도체 장치이다. 트랜지스터는 제 1 게이트 전극, 제 1 게이트 전극 위의 제 1 게이트 절연막, 제 1 게이트 절연막 위의 산화물 반도체막, 산화물 반도체막에 전기적으로 접속된 소스 전극, 산화물 반도체막에 전기적으로 접속된 드레인 전극, 산화물 반도체막 위의 제 2 게이트 절연막, 및 제 2 게이트 절연막 위의 제 2 게이트 전극을 포함한다. 산화물 반도체막은 게이트 전극 측에 제 1 산화물 반도체막을 포함하고, 제 1 산화물 반도체막 위에 제 2 산화물 반도체막을 포함한다. 제 1 산화물 반도체막은 In의 원자 비율이 M(M은 Ti, Ga, Sn, Y, Zr, La, Ce, Nd, 또는 Hf)의 원자 비율보다 큰 제 1 영역을 포함한다. 제 2 산화물 반도체막은 In의 원자 비율이 제 1 산화물 반도체막보다 작은 제 2 영역을 포함한다. 제 2 영역은 제 1 영역보다 얇은 부분을 포함한다.
상술한 구조 중 어느 것에서, 산화물 반도체막은 In, M, 및 Zn을 함유하는 것이 바람직하고, M은 Ga인 것이 바람직하다. 상술한 구조 중 어느 것에서, 산화물 반도체막은 결정부를 포함하고, 결정부는 어떤 부분을 포함하고, 그 부분의 c축이, 산화물 반도체막이 형성되는 면의 법선 벡터에 평행한 것이 바람직하다.
상술한 구조 중 어느 것에서, 제 1 영역은 결정부의 비율이 제 2 영역보다 큰 부분을 포함하는 것이 바람직하다. 상술한 구조 중 어느 것에서, 제 1 영역은 수소 농도가 제 2 영역보다 낮은 부분을 포함하는 것이 바람직하다.
본 발명의 다른 일 형태는 표시 소자와 상술한 구조 중 어느 것에 따른 반도체 장치를 포함하는 표시 장치이다. 본 발명의 다른 일 형태는 상기 표시 장치, 및 터치 센서를 포함하는 표시 모듈이다. 본 발명의 다른 일 형태는 상술한 구조 중 어느 것에 따른 반도체 장치, 상기 표시 장치, 또는 상기 표시 모듈, 그리고 조작 키 또는 배터리를 포함하는 전자 기기이다.
본 발명의 다른 일 형태는, 기판 위에 게이트 전극을 형성하는 단계, 게이트 전극 위에 게이트 절연막을 형성하는 단계, 게이트 절연막 위에 제 1 산화물 반도체막을 형성하는 단계, 제 1 산화물 반도체막 위에 제 2 산화물 반도체막을 형성하는 단계, 제 2 산화물 반도체막 위에 소스 전극 및 드레인 전극을 형성하는 단계, 제 2 산화물 반도체막 위에 산화물 절연막을 형성하는 단계, 산화물 절연막 위에 산화물 도전막을 형성하는 단계, 산화물 도전막을 통하여 산화물 절연막에 산소를 첨가하는 단계, 및 산화물 도전막을 제거하는 단계를 포함하는 반도체 장치의 제작 방법이다. 소스 전극 및 드레인 전극을 형성하는 단계에서, 제 2 산화물 반도체막의 한 영역은 제 1 산화물 반도체막보다 얇아진다. 산화물 절연막을 형성하는 단계는 PECVD 장치에서 180℃ 이상 350℃ 이하의 온도에서 행해진다. 산화물 절연막을 형성하는 단계에서의 온도는 트랜지스터의 제작 단계에서 가장 높다.
본 발명의 다른 일 형태는, 기판 위에 제 1 게이트 전극을 형성하는 단계, 제 1 게이트 전극 위에 제 1 게이트 절연막을 형성하는 단계, 제 1 게이트 절연막 위에 제 1 산화물 반도체막을 형성하는 단계, 제 1 산화물 반도체막 위에 제 2 산화물 반도체막을 형성하는 단계, 제 2 산화물 반도체막 위에 소스 전극 및 드레인 전극을 형성하는 단계, 제 2 산화물 반도체막 위에 제 2 게이트 절연막으로서 기능하는 산화물 절연막을 형성하는 단계, 산화물 절연막 위에 산화물 도전막을 형성하는 단계, 산화물 도전막을 통하여 산화물 절연막에 산소를 첨가하는 단계, 산화물 도전막을 제거하는 단계, 및 산화물 절연막 위에 제 2 게이트 전극을 형성하는 단계를 포함하는 반도체 장치의 제작 방법이다. 소스 전극 및 드레인 전극을 형성하는 단계에서, 제 2 산화물 반도체막의 한 영역은 제 1 산화물 반도체막보다 얇아진다. 산화물 절연막을 형성하는 단계는 PECVD 장치에서 180℃ 이상 350℃ 이하의 온도에서 행해진다. 산화물 절연막을 형성하는 단계에서의 온도는 트랜지스터의 제작 단계에서 가장 높다.
상술한 구조 중 어느 것에서, 제 1 산화물 반도체막 및 제 2 산화물 반도체막은 각각 O, In, Zn, 및 M(M은 Ti, Ga, Sn, Y, Zr, La, Ce, Nd, 또는 Hf)을 함유하는 것이 바람직하다. 상술한 구조 중 어느 것에서, 제 1 산화물 반도체막 및 제 2 산화물 반도체막은 각각 결정부를 포함하고, 결정부의 c축이 제 1 산화물 반도체막의 형성 표면의 법선 벡터 또는 제 2 산화물 반도체막의 형성 표면의 법선 벡터에 평행한 부분이 포함되는 것이 바람직하다.
본 발명의 일 형태의 하나의 과제에 따르면, 산화물 반도체를 포함하는 트랜지스터를 사용한 반도체 장치에서, 전기 특성의 변화를 억제할 수 있고, 신뢰성을 향상시킬 수 있다. 본 발명의 일 형태의 하나의 과제에 따르면, 신뢰성이 높은 반도체 장치를 제공할 수 있다. 본 발명의 일 형태에 따르면, 신규 반도체 장치, 신규 반도체 장치의 제작 방법, 또는 신규 표시 장치를 제공할 수 있다.
또한, 이들 효과의 기재는 다른 효과의 존재를 방해하지 않는다. 본 발명의 일 형태는 반드시 상술한 모든 과제를 해결할 필요는 없다. 다른 효과는 명세서, 도면, 및 청구항 등의 기재로부터 명백해질 것이며 명세서, 도면, 및 청구항 등의 기재로부터 추출될 수 있다.
도 1의 (A) 내지 (C)는 반도체 장치의 일 형태를 도시한 상면도 및 단면도이다.
도 2는 반도체 장치의 일 형태를 도시한 단면도이다.
도 3의 (A) 내지 (C)는 반도체 장치의 제작 공정의 예를 도시한 단면도이다.
도 4의 (A) 내지 (D)는 반도체 장치의 제작 공정의 예를 도시한 단면도이다.
도 5의 (A) 내지 (D)는 반도체 장치의 제작 공정의 예를 도시한 단면도이다.
도 6의 (A) 내지 (C)는 반도체 장치의 제작 공정의 예를 도시한 단면도이다.
도 7의 (A) 내지 (H)는 반도체 장치의 제작 공정의 예를 도시한 단면도이다.
도 8은 표시 장치의 일 형태를 도시한 상면도이다.
도 9는 표시 장치의 일 형태를 도시한 단면도이다.
도 10은 표시 장치의 일 형태를 도시한 단면도이다.
도 11의 (A) 내지 (C)는 표시 장치를 도시한 블록도 및 회로도이다.
도 12는 표시 모듈을 도시한 도면이다.
도 13의 (A) 내지 (G)는 전자 기기를 도시한 것이다.
도 14는 SIMS 분석의 결과를 나타낸 것이다.
도 15의 (A) 및 (B)는 TDS 분석 결과를 나타낸 것이다.
도 16의 (A) 및 (B)는 TDS 분석의 결과를 나타낸 것이다.
도 17은 ESR 측정의 결과를 나타낸 것이다.
도 18은 ESR 측정의 결과를 나타낸 것이다.
도 19의 (A) 내지 (C)는 실시예에 따른 트랜지스터의 ID-VG 특성을 나타낸 것이다.
도 20의 (A) 내지 (C)는 실시예에 따른 트랜지스터의 ID-VG 특성을 나타낸 것이다.
도 21의 (A) 내지 (C)는 실시예에 따른 트랜지스터의 ID-VG 특성을 나타낸 것이다.
도 22는 실시예에 따른 트랜지스터의 게이트 BT 스트레스 테스트의 결과를 나타낸 것이다.
도 23은 실시예에 따른 트랜지스터의 게이트 BT 스트레스 테스트의 결과를 나타낸 것이다.
도 24의 (A) 내지 (C)는 실시예에 따른 트랜지스터의 ID-VG 특성을 나타낸 것이다.
도 25의 (A) 내지 (C)는 실시예에 따른 트랜지스터의 ID-VG 특성을 나타낸 것이다.
도 26의 (A) 및 (B)는 실시예에 따른 트랜지스터의 ID-VG 특성을 나타낸 것이다.
도 27의 (A) 및 (B)는 실시예에 따른 트랜지스터의 Vth 및 Ion의 확률 분포를 나타낸 것이다.
도 28은 실시예에 따른 트랜지스터에 행한 게이트 BT 스트레스 테스트의 결과를 나타낸 것이다.
도 29의 (A) 및 (B)는 실시예에 따른 트랜지스터에 행한 게이트 BT 스트레스 테스트의 결과를 나타낸 것이다.
도 30의 (A) 및 (B)는 실시예에 따른 표시 장치의 화소부의 상면도이다.
도 31의 (A) 및 (B)는 실시예에 따른 표시 장치의 베젤 영역의 상면도이다.
도 32의 (A) 및 (B)는 실시예에 따른 화소부 및 보호 회로부의 단면도이다.
도 33은 실시예에 따른 보호 회로의 회로도이다.
도 34의 (A) 내지 (C)는 CAAC-OS의 단면의 Cs 보정 고분해능 TEM 이미지이고, 도 34의 (D)는 CAAC-OS의 단면 개략도이다.
도 35의 (A) 내지 (D)는 CAAC-OS의 평면의 Cs 보정 고분해능 TEM 이미지이다.
도 36의 (A) 내지 (C)는 XRD에 의한 CAAC-OS 및 단결정 산화물 반도체의 구조 분석을 나타낸 것이다.
도 37의 (A) 및 (B)는 CAAC-OS의 전자 회절 패턴을 나타낸 것이다.
도 38은 전자 조사로 인한 In-Ga-Zn 산화물의 결정부의 변화를 나타낸 것이다.
도 39의 (A) 및 (B)는 CAAC-OS 및 nc-OS의 퇴적 모델을 도시한 개략도이다.
도 40의 (A) 내지 (C)는 InGaZnO4 결정 및 펠릿을 나타낸 것이다.
도 41의 (A) 내지 (D)는 CAAC-OS의 퇴적 모델을 나타낸 개략도이다.
이하에서 실시형태에 대하여 도면을 참조하여 설명한다. 실시형태는 다양한 형태로 실시될 수 있다. 본 발명의 취지 및 범위에서 벗어남이 없이 형태 및 자세한 사항을 다양하게 변경할 수 있다는 것은 당업자에 의하여 용이하게 이해된다. 그러므로, 본 발명은 이하의 실시형태의 기재에 한정하여 해석되지 말아야 한다.
도면에 있어서 크기, 층 두께, 또는 영역은 명료화를 위하여 과장되어 있는 경우가 있다. 그러므로, 본 발명의 실시형태는 이러한 스케일에 한정되지 않는다. 또한, 도면은 이상적인 예를 나타낸 개략도이고, 본 발명의 실시형태는 도면에 나타낸 형상 또는 값에 한정되지 않는다.
또한, 본 명세서에서 "제 1", "제 2", 및 "제 3" 등의 서수사는 구성 요소 간의 혼동을 피하기 위하여 사용한 것이고, 이 용어는 구성 요소를 수적으로 한정하지 않는다.
또한, 본 명세서에서 "위에", "상에", "아래에", 및 "밑에" 등 배치를 설명하는 용어는, 도면을 참조하여 구성 요소 간의 위치 관계를 설명함에 있어서 편의상 사용한 것이다. 구성 요소 간의 위치 관계는, 각 구성 요소를 설명하는 방향에 따라 적절히 달라진다. 따라서, 본 명세서에서 사용된 용어에 한정되지 않고, 상황에 따라 적절히 설명할 수 있다.
본 명세서 등에서 트랜지스터는, 게이트, 드레인, 및 소스의 적어도 3개의 단자를 가지는 소자이다. 또한, 트랜지스터는 드레인(드레인 단자, 드레인 영역, 또는 드레인 전극)과 소스(소스 단자, 소스 영역, 또는 소스 전극) 사이에 채널 영역을 가지고, 드레인 영역, 채널 영역, 및 소스 영역을 통하여 전류가 흐를 수 있다. 또한, 본 명세서 등에 있어서, 채널 영역이란, 전류가 주로 흐르는 영역을 말한다.
소스와 드레인의 기능은, 예를 들어 다른 극성의 트랜지스터를 채용하거나, 또는 회로 동작에서 전류 흐름의 방향이 변화될 때에 바뀔 수 있다. 그러므로, 본 명세서 등에서는, "소스"와 "드레인"의 용어를 서로 바꿀 수 있다.
또한, 본 명세서 등에서 "전기적으로 접속된다"라는 표현에는 구성 요소들이 "어떤 전기적 작용을 가지는 물체"를 통하여 접속되어 있는 경우가 포함된다. "어떤 전기적 작용을 가지는 물체"에는, 그 물체를 통하여 접속된 구성 요소들 사이에서 전기 신호가 송수신될 수 있기만 하면, 특별한 한정은 없다. "어떤 전기적 작용을 가지는 물체"의 예에는 전극 및 배선뿐만 아니라 트랜지스터 등의 스위칭 소자, 레지스터, 인덕터, 커패시터, 및 다양한 기능을 가지는 소자가 있다.
또한 본 명세서 등에서 "산화 질화 실리콘막"이란 질소보다 높은 비율로 산소를 포함하는 막을 말하고, "질화 산화 실리콘막"이란 산소보다 높은 비율로 질소를 포함하는 막을 말한다.
본 명세서 등에서 도면을 참조하여 발명의 구조를 설명함에 있어서, 동일한 부분에는 상이한 도면에서 공통의 부호를 사용한다.
본 명세서 등에서 "평행"이라는 용어는, 두 직선 사이에 형성되는 각도가 -10° 이상 10° 이하인 것을 가리키기 때문에, -5° 이상 5° 이하의 각도를 포함한다. "수직"이라는 용어는, 두 직선 사이에 형성되는 각도가 80° 이상 100° 이하인 것을 가리키기 때문에, 85° 이상 95° 이하의 각도를 포함한다.
본 명세서 등에서, "막" 및 "층"이라는 용어는 경우 또는 상황에 따라 서로 교체될 수 있다. 예를 들어, "도전층"이라는 용어를 "도전막"이라는 용어로 바꿀 수 있는 경우가 있다. '절연막'이라는 용어를 '절연층'이라는 용어로 바꿀 수 있는 경우가 있다.
(실시형태 1)
본 실시형태에서, 본 발명의 일 형태인 반도체 장치 및 반도체 장치의 제작 방법에 대하여 도 1의 (A) 내지 (C) 내지 도 7의 (A) 내지 (G)를 참조하여 설명한다.
<반도체 장치의 구조예 1>
도 1의 (A)는 본 발명의 일 형태에 따른 반도체 장치인 트랜지스터(100)의 상면도이다. 도 1의 (B)는 도 1의 (A)에서의 일점쇄선 X1-X2를 따라 취한 단면도이다. 도 1의 (C)는 도 1의 (A)에서의 일점쇄선 Y1-Y2를 따라 취한 단면도이다. 또한 도 1의 (A)에서, 트랜지스터(100)의 일부의 구성 요소(예를 들어, 게이트 절연막으로서 기능하는 절연막)는 복잡화를 피하기 위하여 도시하지 않았다. 일점쇄선 X1-X1의 방향은 채널 길이 방향이라고 부를 수 있고, 일점쇄선 Y1-Y2의 방향은 채널 폭 방향이라고 부를 수 있다. 도 1의 (A)와 같이, 이하에서 설명하는 트랜지스터의 상면도에서 일부의 구성 요소를 도시하지 않은 경우가 있다.
트랜지스터(100)는 기판(102) 위의 게이트 전극으로서 기능하는 도전막(104), 기판(102) 및 도전막(104) 위의 절연막(106), 절연막(106) 위의 절연막(107), 절연막(107) 위의 산화물 반도체막(108), 및 산화물 반도체막(108)에 전기적으로 접속된 소스 및 드레인 전극들로서 기능하는 도전막들(112a 및 112b)을 포함한다. 트랜지스터(100) 위, 구체적으로는 도전막(112a 및 112b) 및 산화물 반도체막(108) 위에 절연막(114, 116, 및 118)이 제공된다. 절연막(114, 116, 및 118)은 트랜지스터(100)의 보호 절연막으로서 기능한다.
산화물 반도체막(108)은 도전막(104) 측에 제 1 산화물 반도체막(108a)을 포함하고, 제 1 산화물 반도체막(108a) 위에 제 2 산화물 반도체막(108b)을 포함한다. 도전막(104)은 게이트 전극으로서 기능한다. 절연막(106 및 107)은 트랜지스터(100)의 게이트 절연막으로서 기능한다.
산화물 반도체막(108)에는 In-M 산화물(M은 Ti, Ga, Sn, Y, Zr, La, Ce, Nd, 또는 Hf) 또는 In-M-Zn 산화물을 사용할 수 있다. 산화물 반도체막(108)에 In-M-Zn 산화물을 사용하는 것이 특히 바람직하다.
제 1 산화물 반도체막(108a)은 In의 원자 비율이 M의 원자 비율보다 큰 제 1 영역을 포함한다. 제 2 산화물 반도체막(108b)은 In의 원자 비율이 제 1 산화물 반도체막(108a)보다 작은 제 2 영역을 포함한다. 제 2 영역은 제 1 영역보다 얇은 부분을 포함한다.
In의 원자 비율이 M보다 큰 제 1 영역을 포함하는 제 1 산화물 반도체막(108a)은 트랜지스터(100)의 전계 효과 이동도(단순히 이동도 또는 μFE라고도 함)를 높일 수 있다. 구체적으로, 트랜지스터(100)의 전계 효과 이동도는 10cm2/Vs를 초과할 수 있고, 바람직하게는 30cm2/Vs를 초과할 수 있다.
예를 들어, 전계 효과 이동도가 높은 트랜지스터를, 게이트 신호를 생성하는 게이트 드라이버(구체적으로, 게이트 드라이버에 포함되는 시프트 레지스터의 출력 단자에 접속되는 디멀티플렉서)에 사용하면, 반도체 장치 또는 표시 장치의 프레임을 좁게 할 수 있다.
한편, In의 원자 비율이 M보다 큰 제 1 영역을 포함하는 제 1 산화물 반도체막(108a)은, 광 조사에 있어서의 트랜지스터(100)의 전기 특성의 변화를 용이하게 한다. 그러나, 본 발명의 일 형태에 따른 반도체 장치에서는 제 1 산화물 반도체막(108a) 위에 제 2 산화물 반도체막(108b)이 형성된다. 또한, 제 2 산화물 반도체막(108b)에서 채널 영역 및 채널 영역 부근을 포함하는 부분의 두께는 제 1 산화물 반도체막(108a)의 두께보다 얇다.
또한, 제 2 산화물 반도체막(108b)은 In의 원자 비율이 제 1 산화물 반도체막(108a)보다 작은 제 2 영역을 포함하기 때문에, 제 1 산화물 반도체막(108a)보다 Eg가 크다. 이러한 이유로, 제 1 산화물 반도체막(108a)과 제 2 산화물 반도체막(108b)의 층상 구조인 산화물 반도체막(108)은 광 조사를 행하는 네거티브 바이어스 스트레스 테스트에 대한 내성이 높다.
광 조사 중에 산화물 반도체막(108)에 의하여 흡수되는 광의 양을 저감할 수 있다. 그 결과, 광 조사로 인한 트랜지스터(100)의 전기 특성의 변화를 저감할 수 있다. 본 발명의 일 형태에 따른 반도체 장치에서, 절연막(114) 또는 절연막(116)은 과잉 산소를 포함한다. 이 구조는 광 조사로 인한 트랜지스터(100)의 전기 특성의 변화를 더 저감할 수 있다.
여기서, 산화물 반도체막(108)에 대하여 도 2를 참조하여 자세히 설명한다.
도 2는 도 1의 (B)에 나타낸 트랜지스터(100)의 산화물 반도체막(108)과 그 주변을 확대한 단면도이다.
도 2에서, t1, t2-1, 및 t2-2는 각각, 제 1 산화물 반도체막(108a)의 두께, 제 2 산화물 반도체막(108b)의 한 두께, 및 제 2 산화물 반도체막(108b)의 다른 두께를 나타낸다. 제 1 산화물 반도체막(108a) 위의 제 2 산화물 반도체막(108b)은, 도전막(112a 및 112b)이 형성될 때에 제 1 산화물 반도체막(108a)이 에칭 가스 또는 에천트에 노출되는 것을 방지한다. 그래서 제 1 산화물 반도체막(108a)의 두께는 감소되지 않거나 또는 거의 감소되지 않는다. 한편, 제 2 산화물 반도체막(108b)에서는, 도전막(112a 및 112b)의 형성에 의하여 도전막(112a 및 112b)과 중첩되지 않은 부분이 에칭되어, 에칭된 영역에 오목부가 형성된다. 바꿔 말하면, 도전막(112a 및 112b)과 중첩되는 영역에서 제 2 산화물 반도체막(108b)의 두께는 t2-1이고, 도전막(112a 및 112b)과 중첩되지 않은 영역에서 제 2 산화물 반도체막(108b)의 두께는 t2-2이다.
제 1 산화물 반도체막(108a)과 제 2 산화물 반도체막(108b)의 두께의 관계로서는, t2-1>t1>t2-2가 바람직하다. 이 두께의 관계를 가지는 트랜지스터는 높은 전계 효과 이동도를 가질 수 있고 광 조사에 있어서의 문턱 전압의 변동이 더 적을 수 있다.
트랜지스터(100)에 포함되는 산화물 반도체막(108)에 산소 빈자리가 형성되면, 캐리어로서 기능하는 전자가 발생되고, 이 결과 트랜지스터(100)가 노멀리 온이 되기 쉽다. 그러므로, 안정적인 트랜지스터 특성을 위해서는, 산화물 반도체막(108)의 산소 빈자리, 특히 제 1 산화물 반도체막(108a)의 산소 빈자리를 저감하는 것이 중요하다. 본 발명의 일 형태에 따른 트랜지스터의 구조에서, 산화물 반도체막(108) 위의 절연막, 여기서는 산화물 반도체막(108) 위의 절연막(114) 및/또는 절연막(116)에 과잉 산소를 도입함으로써, 산소가 절연막(114) 및/또는 절연막(116)으로부터 산화물 반도체막(108)으로 이동하여, 산화물 반도체막(108), 특히 제 1 산화물 반도체막(108a)의 산소 빈자리가 채워진다.
절연막들(114 및 116)은 화학량론적 조성을 초과하여 산소를 포함하는 영역(산소 과잉 영역)을 각각 포함하는 것이 바람직하다. 바꿔 말하면, 절연막(114 및 116)은 산소를 방출할 수 있는 절연막이다. 또한 산소 과잉 영역은 예를 들어, 퇴적 후의 절연막(114 및 116)에 산소를 도입하는 식으로 절연막(114 및 116)에 형성한다. 산소의 도입 방법으로서, 이온 주입법, 이온 도핑법, 플라스마 잠입 이온 주입법, 또는 플라스마 처리 등을 채용할 수 있다.
제 1 산화물 반도체막(108a)의 산소 빈자리를 채우기 위해서는, 제 2 산화물 반도체막(108b)에서 채널 영역 및 채널 영역 부근을 포함하는 부분의 두께가 얇은 것이 바람직하고, t2-2<t1이 만족되는 것이 바람직하다. 예를 들어, 제 2 산화물 반도체막(108b)에서 채널 영역 및 채널 영역 부근을 포함하는 부분의 두께는 바람직하게는 1nm 이상 20nm 이하, 더 바람직하게는 3nm 이상 10nm 이하이다.
본 실시형태의 반도체 장치의 다른 구성 요소에 대하여 이하에서 자세히 설명한다.
<기판>
적어도 나중에 행해지는 가열 처리에 견딜 수 있을 정도의 내열성을 가지는 재료이기만 하면, 기판(102)의 재료의 특성 등에 특별한 한정은 없다. 예를 들어, 유리 기판, 세라믹 기판, 석영 기판, 또는 사파이어 기판 등을 기판(102)으로서 사용하여도 좋다. 또는, 실리콘 또는 탄소화 실리콘 등으로 만들어진 단결정 반도체 기판 또는 다결정 반도체 기판, 실리콘 저마늄 등으로 만들어진 화합물 반도체 기판, 또는 SOI 기판 등을 기판(102)으로서 사용하여도 좋다. 또는, 반도체 소자가 제공된 이들 기판 중 어느 것을 기판(102)으로서 사용하여도 좋다. 기판(102)으로서 유리 기판을 사용하는 경우, 다음 중 어느 크기의 유리 기판을 사용할 수 있다: 6세대(1500mm×1850mm), 7세대(1870mm×2200mm), 8세대(2200mm×2400mm), 9세대(2400mm×2800mm), 및 10세대(2950mm×3400mm)이다. 따라서, 대형 표시 장치를 제작할 수 있다.
또는, 기판(102)으로서 플렉시블 기판을 사용하여도 좋고, 트랜지스터(100)를 플렉시블 기판에 직접 제공하여도 좋다. 또는, 기판(102)과 트랜지스터(100) 사이에 분리층을 제공하여도 좋다. 분리층은, 분리층 위에 형성된 반도체 장치의 일부 또는 전체를 기판(102)으로부터 분리하고 다른 기판으로 전치(轉置)할 때에 사용할 수 있다. 이러한 경우, 트랜지스터(100)는 내열성이 낮은 기판 또는 플렉시블 기판에도 전치할 수 있다.
<게이트 전극, 소스 및 드레인 전극으로서 기능하는 도전막>
게이트 전극으로서 기능하는 도전막(104), 그리고 소스 전극 및 드레인 전극으로서 기능하는 도전막들(112a 및 112b)은 각각, 크로뮴(Cr), 구리(Cu), 알루미늄(Al), 금(Au), 은(Ag), 아연(Zn), 몰리브데넘(Mo), 탄탈럼(Ta), 타이타늄(Ti), 텅스텐(W), 망가니즈(Mn), 니켈(Ni), 철(Fe), 및 코발트(Co) 중에서 선택되는 금속 원소; 이들 금속 원소 중 어느 것을 성분으로서 포함하는 합금; 또는 이들 금속 원소 중 어느 것의 조합을 포함하는 합금 등을 사용하여 형성할 수 있다.
또한, 도전막(104, 112a, 및 112b)은 단층 구조 또는 2층 이상의 적층 구조를 가져도 좋다. 예를 들어, 실리콘을 포함하는 알루미늄막의 단층 구조, 타이타늄막이 알루미늄막 위에 적층된 2층 구조, 타이타늄막이 질화 타이타늄막 위에 적층된 2층 구조, 텅스텐막이 질화 타이타늄막 위에 적층된 2층 구조, 텅스텐막이 질화 탄탈럼막 또는 질화 텅스텐막 위에 적층된 2층 구조, 및 타이타늄막, 알루미늄막, 및 타이타늄막이 이 순서대로 적층된 3층 구조 등을 들 수 있다. 또는, 타이타늄, 탄탈럼, 텅스텐, 몰리브데넘, 크로뮴, 네오디뮴, 및 스칸듐 중에서 선택되는 하나 이상의 원소와 알루미늄을 조합한 합금막 또는 질화막을 사용하여도 좋다.
도전막(104, 112a, 및 112b)은 인듐 주석 산화물, 산화 텅스텐을 포함하는 인듐 산화물, 산화 텅스텐을 포함하는 인듐 아연 산화물, 산화 타이타늄을 포함하는 인듐 산화물, 산화 타이타늄을 포함하는 인듐 주석 산화물, 인듐 아연 산화물, 또는 산화 실리콘이 첨가된 인듐 주석 산화물 등의 투광성 도전 재료를 사용하여 형성할 수 있다.
Cu-X 합금막(X는 Mn, Ni, Cr, Fe, Co, Mo, Ta, 또는 Ti)을 도전막(104, 112a, 및 112b)에 사용하여도 좋다. Cu-X 합금막을 사용하면 가공에 습식 에칭 공정을 사용할 수 있기 때문에 제작 비용을 절감할 수 있다.
<게이트 절연막으로서 기능하는 절연막>
트랜지스터(100)의 게이트 절연막들로서 기능하는 절연막들(106 및 107) 각각으로서, 플라스마 강화 화학 기상 증착(PECVD)법 또는 스퍼터링법 등에 의하여 형성된 다음 중 적어도 하나의 막을 포함하는 절연층을 사용할 수 있다: 산화 실리콘막, 산화 질화 실리콘막, 질화 산화 실리콘막, 질화 실리콘막, 산화 알루미늄막, 산화 하프늄막, 산화 이트륨막, 산화 지르코늄막, 산화 갈륨막, 산화 탄탈럼막, 산화 마그네슘막, 산화 란타넘막, 산화 세륨막, 및 산화 네오디뮴막이다. 또한 절연막들(106 및 107)의 적층 구조 대신에, 상술한 것 중에서 선택되는 재료를 사용하여 형성되는 단층의 절연막 또는 3층 이상의 절연막을 사용하여도 좋다.
절연막(106)은 산소의 투과를 억제하는 차단막으로서의 기능을 가진다. 예를 들어, 과잉 산소가 절연막(107), 절연막(114), 절연막(116), 및/또는 산화물 반도체막(108)에 공급되는 경우, 절연막(106)은 산소의 투과를 억제할 수 있다.
또한 트랜지스터(100)의 채널 영역으로서 기능하는 산화물 반도체막(108)과 접촉되는 절연막(107)은 산화물 절연막인 것이 바람직하고 화학량론적 조성을 초과하여 산소를 포함하는 영역(산소 과잉 영역)을 포함하는 것이 바람직하다. 바꿔 말하면, 절연막(107)은 산소를 방출할 수 있는 절연막이다. 절연막(107)에 산소 과잉 영역을 제공하기 위해서는 예를 들어, 절연막(107)을 산소 분위기에서 형성한다. 또는, 퇴적 후의 절연막(107)에 산소를 도입함으로써 산소 과잉 영역을 형성하여도 좋다. 산소의 도입 방법으로서, 이온 주입법, 이온 도핑법, 플라스마 잠입 이온 주입법, 또는 플라스마 처리 등을 채용할 수 있다.
절연막(107)에 산화 하프늄을 사용하는 경우, 다음 효과가 얻어진다. 산화 하프늄은 산화 실리콘 및 산화 질화 실리콘보다 유전율이 높다. 그러므로 산화 하프늄을 사용함으로써, 산화 실리콘을 사용하는 경우에 비하여 절연막(107)의 두께를 두껍게 할 수 있으므로, 터널 전류로 인한 누설 전류를 낮게 할 수 있다. 즉, 오프 상태 전류가 낮은 트랜지스터를 제공할 수 있다. 또한, 결정 구조를 가지는 산화 하프늄은 비정질 구조를 가지는 산화 하프늄보다 유전율이 높다. 그러므로, 오프 상태 전류가 낮은 트랜지스터를 제공하기 위해서는 결정 구조를 가지는 산화 하프늄을 사용하는 것이 바람직하다. 결정 구조의 예에는 단사정계 구조 및 입방정계 구조가 포함된다. 또한 본 발명의 일 형태는 이에 한정되지 않는다.
본 실시형태에서는, 절연막(106)으로서 질화 실리콘막을 형성하고, 절연막(107)으로서 산화 실리콘막을 형성한다. 질화 실리콘막은 산화 실리콘막보다 유전율이 높고 산화 실리콘막과 동등한 용량을 얻기 위해서는 더 두꺼운 두께가 필요하다. 따라서, 트랜지스터(100)의 게이트 절연막에 질화 실리콘막이 포함되면, 절연막의 두께를 두껍게 할 수 있다. 이에 의하여 트랜지스터(100)의 내전압의 저하를 저감할 수 있고, 또한 내전압을 높일 수 있기 때문에, 트랜지스터(100)에 대한 정전 방전 대미지가 저감된다.
<산화물 반도체막>
산화물 반도체층(108)은 상술한 재료를 사용하여 형성될 수 있다. 산화물 반도체막(108)이 In-M-Zn 산화물을 포함하는 경우, In-M-Zn 산화물의 형성에 사용하는 스퍼터링 타깃의 금속 원소의 원자비가 In≥M 및 Zn≥M을 만족시키는 것이 바람직하다. 이러한 스퍼터링 타깃의 금속 원소의 원자비로서는 In:M:Zn=1:1:1, In:M:Zn=1:1:1.2, In:M:Zn=2:1:3, In:M:Zn=3:1:2, 및 In:M:Zn=4:2:4.1이 바람직하다. 산화물 반도체막(108)을 In-M-Zn 산화물로 형성하는 경우, 스퍼터링 타깃으로서 다결정 In-M-Zn 산화물을 포함하는 타깃을 사용하는 것이 바람직하다. 다결정 In-M-Zn 산화물을 포함하는 타깃을 사용하면 결정성을 가지는 산화물 반도체막(108)의 형성이 용이해진다. 또한, 형성된 산화물 반도체막(108)의 금속 원소의 원자비는 상술한 스퍼터링 타깃의 금속 원소의 원자비로부터 오차(error)로서 ±40%의 범위 내에서 변동된다. 예를 들어, In 대 Ga 대 Zn의 원자비가 4:2:4.1인 스퍼터링 타깃을 사용하는 경우, 산화물 반도체막(108)의 In 대 Ga 대 Zn의 원자비는 4:2:3 또는 4:2:3 부근이 될 수 있다.
제 1 산화물 반도체막(108a)은 원자비 In:M:Zn=2:1:3, In:M:Zn=3:1:2, 또는 In:M:Zn=4:2:4.1의 스퍼터링 타깃을 사용하여 형성될 수 있다. 제 2 산화물 반도체막(108b)은 원자비 In:M:Zn=1:1:1 또는 In:M:Zn=1:1:1.2의 스퍼터링 타깃을 사용하여 형성될 수 있다. 또한, 제 2 산화물 반도체막(108b)의 형성에 사용하는 스퍼터링 타깃의 금속 원소의 원자비가 반드시 In≥M 및 Zn≥M을 만족시킬 필요는 없고, In:M:Zn=1:3:2 등, In≥M 및 Zn<M을 만족시켜도 좋다.
산화물 반도체막(108)의 에너지 갭은 2eV 이상, 바람직하게는 2.5eV 이상, 더 바람직하게는 3eV 이상이다. 에너지 갭이 넓은 산화물 반도체를 사용하면, 트랜지스터(100)의 오프 상태 전류를 저감할 수 있다. 특히, 에너지 갭이 2eV 이상, 바람직하게는 2eV 이상 3.0eV 이하인 산화물 반도체막을 제 1 산화물 반도체막(108a)으로서 사용하는 것이 바람직하고, 에너지 갭이 2.5eV 이상 3.5eV 이하인 산화물 반도체막을 제 2 산화물 반도체막(108b)으로서 사용하는 것이 바람직하다. 또한, 제 2 산화물 반도체막(108b)은 제 1 산화물 반도체막(108a)보다 에너지 갭이 높은 것이 바람직하다.
제 1 산화물 반도체막(108a) 및 제 2 산화물 반도체막(108b)의 두께는 각각 3nm 이상 200nm 이하, 바람직하게는 3nm 이상 100nm 이하, 더 바람직하게는 3nm 이상 50nm 이하이다. 또한, 이들 사이에서 상술한 두께의 관계가 만족되는 것이 바람직하다.
캐리어 밀도가 낮은 산화물 반도체막을 제 2 산화물 반도체막(108b)으로서 사용한다. 예를 들어, 제 2 산화물 반도체막(108b)의 캐리어 밀도는 1×1017/cm3 이하, 바람직하게는 1×1015/cm3 이하, 더 바람직하게는 1×1013/cm3 이하, 더욱 바람직하게는 1×1011/cm3 이하이다.
또한, 상술한 조성 및 재료에 한정되지 않고, 요구되는 트랜지스터의 반도체 특성 및 전기 특성(예를 들어, 전계 효과 이동도 및 문턱 전압)에 따라 적절한 조성의 재료를 사용하여도 좋다. 또한 요구되는 트랜지스터의 반도체 특성을 얻기 위해서는, 제 1 산화물 반도체막(108a) 및 제 2 산화물 반도체막(108b)의 캐리어 밀도, 불순물 농도, 결함 밀도, 금속 원소 대 산소의 원자비, 원자간 거리, 및 밀도 등을 적절히 설정하는 것이 바람직하다.
또한, 제 1 산화물 반도체막(108a) 및 제 2 산화물 반도체막(108b)으로서 불순물 농도가 낮고 결함 상태의 밀도가 낮은 산화물 반도체막을 사용하면, 트랜지스터가 더 우수한 전기 특성을 가질 수 있으므로 바람직하다. 여기서 불순물 농도가 낮고 결함 상태의 밀도가 낮은(산소 빈자리의 양이 적은) 상태를 "고순도 진성" 또는 "실질적으로 고순도 진성"이라고 한다. 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체막은 캐리어 발생원이 적기 때문에 낮은 캐리어 밀도를 가질 수 있다. 따라서 이 산화물 반도체막에 채널 영역이 형성되는 트랜지스터는 좀처럼 음의 문턱 전압을 가지지 않는다(좀처럼 노멀리 온이 되지 않는다). 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체막은 결함 상태의 밀도가 낮기 때문에 캐리어 트랩이 적은 경우가 있다. 또한, 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체막은 오프 상태 전류가 매우 낮고; 소자의 채널 폭 W가 1×106μm이고 채널 길이 L이 10μm이더라도, 소스 전극과 드레인 전극 사이의 전압(드레인 전압)이 1V에서 10V까지일 때, 오프 상태 전류가 반도체 파라미터 애널라이저의 측정 한계 이하, 즉 1×10-13A 이하일 수 있다.
따라서, 채널 영역이 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체막에 형성되는 트랜지스터는 전기 특성의 변화가 작고 신뢰성이 높다. 산화물 반도체막에서의 트랩 상태에 의하여 트랩된 전하는 방출될 때까지 걸리는 시간이 길고 고정 전하처럼 작용할 수 있다. 따라서 트랩 상태의 밀도가 높은 산화물 반도체막에 채널 영역이 형성되는 트랜지스터는 불안정한 전기 특성을 가지는 경우가 있다. 불순물의 예로서는 수소, 질소, 알칼리 금속, 및 알칼리 토금속 등을 들 수 있다.
산화물 반도체막(108)에 포함되는 수소는 금속 원자에 결합된 산소와 반응하여 물이 되고, 또한 산소가 방출된 격자(또는 산소가 방출된 부분)에 산소 빈자리를 형성한다. 산소 빈자리에 수소가 들어가는 것으로 인하여, 캐리어로서 기능하는 전자가 발생되는 경우가 있다. 또한, 수소의 일부와, 금속 원소에 결합된 산소의 결합이, 캐리어로서 기능하는 전자의 발생을 초래하는 경우가 있다. 따라서, 수소를 함유하는 산화물 반도체막을 포함하는 트랜지스터는 노멀리 온이 되기 쉽다. 따라서, 산화물 반도체막(108)에서 수소를 가능한 한 저감하는 것이 바람직하다. 구체적으로는, 산화물 반도체막(108)에서 SIMS에 의하여 측정되는 수소의 농도는 2×1020atoms/cm3 이하, 바람직하게는 5×1019atoms/cm3 이하, 더 바람직하게는 1×1019atoms/cm3 이하, 더 바람직하게는 5×1018atoms/cm3 이하, 더 바람직하게는 1×1018atoms/cm3 이하, 더 바람직하게는 5×1017atoms/cm3 이하, 더 바람직하게는 1×1016atoms/cm3 이하이다.
제 1 산화물 반도체막(108a)은 제 2 산화물 반도체막(108b)보다 수소 농도가 낮은 영역을 포함하는 것이 바람직하다. 제 2 산화물 반도체막(108b)보다 수소 농도가 낮은 영역을 가지는 제 1 산화물 반도체막(108a)을 포함하는 반도체 장치는 신뢰성이 높아질 수 있다.
14족에 속하는 원소 중 하나인 실리콘 또는 탄소가 제 1 산화물 반도체막(108a)에 포함되면, 제 1 산화물 반도체막(108a)에서 산소 빈자리가 증가되고, 제 1 산화물 반도체막(108a)이 n형의 막이 된다. 따라서, 제 1 산화물 반도체막(108a)에서의 실리콘 또는 탄소의 농도(SIMS에 의하여 측정되는 농도) 또는 제 1 산화물 반도체막(108a)의 계면 부근에서의 실리콘 또는 탄소의 농도(SIMS에 의하여 측정되는 농도)는 2×1018atoms/cm3 이하, 바람직하게는 2×1017atoms/cm3 이하로 설정한다.
또한, SIMS에 의하여 측정되는, 제 1 산화물 반도체막(108a)의 알칼리 금속 또는 알칼리 토금속의 농도는 1×1018atoms/cm3 이하, 바람직하게는 2×1016atoms/cm3 이하이다. 알칼리 금속 및 알칼리 토금속은 산화물 반도체에 결합될 때에 캐리어를 생성할 수 있고, 그 경우, 트랜지스터의 오프 상태 전류가 높아질 수 있다. 그러므로, 제 1 산화물 반도체막(108a)의 알칼리 금속 또는 알칼리 토금속의 농도를 저감하는 것이 바람직하다.
또한, 질소를 포함하면, 제 1 산화물 반도체막(108a)은 캐리어로서 기능하는 전자의 발생 및 캐리어 밀도의 증가에 의하여 n형이 되기 쉽다. 따라서 질소를 함유하는 산화물 반도체막을 포함하는 트랜지스터는 노멀리 온 특성을 가지기 쉽다. 이러한 이유로, 산화물 반도체막의 질소를 가능한 한 저감하는 것이 바람직하고, SIMS에 의하여 측정되는 질소의 농도는 예를 들어 5×1018atoms/cm3 이하로 설정하는 것이 바람직하다.
제 1 산화물 반도체막(108a)은 예를 들어 비단결정 구조를 가져도 좋다. 비단결정 구조는 예를 들어 후술하는 CAAC-OS(c-axis aligned crystalline oxide semiconductor), 다결정 구조, 후술하는 미결정(microcrystalline) 구조, 또는 비정질 구조를 포함한다. 비단결정 구조 중, 비정질 구조는 결함 상태의 밀도가 가장 높고, CAAC-OS는 결함 상태의 밀도가 가장 낮다.
<트랜지스터의 보호 절연막으로서 기능하는 절연막>
절연막(114, 116, 및 118)은 보호 절연막으로서 기능한다. 절연막(114 및 116)은 산소를 포함한다. 또한, 절연막(114)은 산소를 투과시킬 수 있는 절연막이다. 또한 절연막(114)은 나중의 단계에서 절연막(116)을 형성할 때에 산화물 반도체막(108)에 대한 대미지를 완화시키는 막으로도 기능한다.
절연막(114)으로서는 두께 5nm 이상 150nm 이하, 바람직하게는 5nm 이상 50nm 이하의 산화 실리콘막 또는 산화 질화 실리콘막 등을 사용할 수 있다.
또한, 절연막(114)의 결함 수는 적은 것이 바람직하고, 대표적으로는 ESR(electron spin resonance) 측정에 의하여 실리콘의 댕글링 본드(dangling bond)로 인하여 g=2.001에서 나타나는 신호에 대응하는 스핀 밀도가 3×1017spins/cm3 이하인 것이 바람직하다. 이는 절연막(114)에서의 결함의 밀도가 높으면 산소가 결함에 결합되고, 절연막(114)을 투과하는 산소의 양이 저감되기 때문이다.
또한 외부로부터 절연막(114)에 들어가는 모든 산소가 절연막(114) 외부로 이동하지는 않고, 일부의 산소는 절연막(114)에 남는다. 또한 산소가 절연막(114)에 들어가고 절연막(114)에 포함되는 산소가 절연막(114) 외부로 이동하는 식으로 절연막(114)에서 산소의 이동이 일어나는 경우가 있다. 절연막(114)으로서 산소를 투과시킬 수 있는 산화물 절연막을 형성하면, 절연막(114) 위에 제공되는 절연막(116)으로부터 방출된 산소가 절연막(114)을 통하여 산화물 반도체막(108)으로 이동할 수 있다.
또한, 절연막(114)은 질소 산화물로 인한 상태의 밀도가 낮은 산화물 절연막을 사용하여 형성될 수 있다. 또한, 질소 산화물로 인한 상태의 밀도는 산화물 반도체막의 가전자대 상단의 에너지(Ev _os)와 전도대 하단의 에너지(Ec _os) 사이에 형성될 수 있다. 상술한 산화물 절연막으로서는, 질소 산화물을 적게 방출하는 산화 질화 실리콘막 및 질소 산화물을 적게 방출하는 산화 질화 알루미늄막 등을 사용할 수 있다.
또한 질소 산화물을 적게 방출하는 산화 질화 실리콘막은, TDS 분석에서의 암모니아의 방출량이 질소 산화물의 방출량보다 큰 막이고; 암모니아의 방출량은 대표적으로는 1×1018/cm3 이상 5×1019/cm3 이하이다. 또한, 암모니아의 방출량은, 막의 표면 온도를 50℃ 이상 650℃ 이하, 바람직하게는 50℃ 이상 550℃ 이하로 하는 가열 처리에 의하여 방출된 암모니아의 양이다.
예를 들어, 질소 산화물(NO x ; x는 0 이상 2 이하, 바람직하게는 1 이상 2 이하), 대표적으로는 NO2 또는 NO는 절연막(114)에 준위를 형성한다. 이 준위는 산화물 반도체막(108)의 에너지 갭에 위치한다. 그러므로, 질소 산화물이 절연막(114)과 산화물 반도체막(108)의 계면 부근으로 확산되면, 절연막(114) 측에서 이 준위에 의하여 전자가 트랩되는 경우가 있다. 그 결과, 트랩된 전자가 절연막(114)과 산화물 반도체막(108)의 계면 부근에 남아서, 트랜지스터의 문턱 전압이 양의 방향으로 시프트된다.
질소 산화물은 가열 처리에서 암모니아 및 산소와 반응한다. 절연막(114)에 포함되는 질소 산화물은 가열 처리에서 절연막(116)에 포함되는 암모니아와 반응하기 때문에, 절연막(114)에 포함되는 질소 산화물이 저감된다. 따라서, 절연막(114)과 산화물 반도체막(108)의 계면 부근에서 전자가 트랩되기 어렵다.
이러한 산화물 절연막을 사용함으로써, 절연막(114)에 의하여 트랜지스터의 문턱 전압의 시프트가 저감되어, 트랜지스터의 전기 특성의 변화가 작아질 수 있다.
또한 절연막(114)의 100K 이하의 ESR 스펙트럼에서, 트랜지스터의 제작 공정의 가열 처리, 대표적으로는 300℃ 이상 350℃ 이하의 온도에서의 가열 처리에 의하여, g인자 2.037 이상 2.039 이하에서 나타나는 제 1 신호, g인자 2.001 이상 2.003 이하에서 나타나는 제 2 신호, 및 g인자 1.964 이상 1.966 이하에서 나타나는 제 3 신호가 관찰된다. X밴드를 사용한 ESR 측정에 의하여 얻어지는 제 1 및 제 2 신호들의 스플릿 폭과 제 2 및 제 3 신호들의 스플릿 폭은 각각 약 5mT이다. g인자 2.037 이상 2.039 이하에서 나타나는 제 1 신호, g인자 2.001 이상 2.003 이하에서 나타나는 제 2 신호, 및 g인자 1.964 이상 1.966 이하에서 나타나는 제 3 신호의 스핀 밀도의 합계는 1×1018spins/cm3 미만, 대표적으로는 1×1017spins/cm3 이상 1×1018spins/cm3 미만이다.
100K 이하의 ESR 스펙트럼에서, g인자 2.037 이상 2.039 이하에서 나타나는 제 1 신호, g인자 2.001 이상 2.003 이하에서 나타나는 제 2 신호, 및 g인자 1.964 이상 1.966 이하에서 나타나는 제 3 신호는 질소 산화물(NO x ; x는 0 이상 2 이하, 바람직하게는 1 이상 2 이하)에 기인한 신호에 상당한다. 질소 산화물의 대표적인 예에는, 일산화 질소 및 이산화 질소가 포함된다. 바꿔 말하면, g인자 2.037 이상 2.039 이하에서 나타나는 제 1 신호, g인자 2.001 이상 2.003 이하에서 나타나는 제 2 신호, 및 g인자 1.964 이상 1.966 이하에서 나타나는 제 3 신호의 총 스핀 밀도가 낮아질수록, 산화물 절연막의 질소 산화물의 함유량이 적어진다.
SIMS에 의하여 측정되는 상술한 산화물 절연막의 질소 농도는 6×1020atoms/cm3 이하이다.
상술한 산화물 절연막은, 기판 온도 220℃ 이상 350℃ 이하에서 실레인 및 일산화 이질소를 사용하여 PECVD법으로 형성함으로써, 치밀하고 경도가 높은 막을 형성할 수 있다.
절연막(116)은 화학량론적 조성을 초과하여 산소를 함유하는 산화물 절연막을 사용하여 형성한다. 산소의 일부는 가열에 의하여 화학량론적 조성을 초과하여 산소를 포함하는 산화물 절연막으로부터 방출된다. 화학량론적 조성을 초과하여 산소를 포함하는 산화물 절연막은, TDS 분석에서 산소 원자로 환산된 산소의 방출량이 1.0×1019atoms/cm3 이상, 바람직하게는 3.0×1020atoms/cm3 이상인 산화물 절연막이다. 또한 TDS 분석에서의 막 표면의 온도는 100℃ 이상 700℃ 이하 또는 100℃ 이상 500℃ 이하가 바람직하다.
절연막(116)으로서, 두께 30nm 이상 500nm 이하, 바람직하게는 50nm 이상 400nm 이하의 산화 실리콘막 또는 산화 질화 실리콘막 등을 사용할 수 있다.
절연막(116)에서의 결함 수는 적은 것이 바람직하고, 대표적으로는 ESR 측정에 의하여 실리콘의 댕글링 본드로 인하여 g=2.001에서 나타나는 신호에 대응하는 스핀 밀도가 1.5×1018spins/cm3 미만, 더 바람직하게는 1×1018spins/cm3 이하이다. 또한 절연막(116)은 절연막(114)보다 더 산화물 반도체막(108)에서 떨어지도록 제공되기 때문에 절연막(116)은 절연막(114)보다 결함의 밀도가 높아도 좋다.
또한, 절연막(114 및 116)은 동일한 종류의 재료로 형성되는 절연막을 사용하여 형성할 수 있으므로, 절연막들(114 및 116)의 경계는 명확하게 관찰될 수 없는 경우가 있다. 따라서, 본 실시형태에서는 절연막들(114 및 116)의 경계를 파선으로 나타내었다. 본 실시형태에서는 절연막들(114 및 116)의 2층 구조에 대하여 설명하지만, 본 발명은 이에 한정되지 않는다. 예를 들어, 절연막(114)의 단층 구조를 채용하여도 좋다.
절연막(118)은 질소를 포함한다. 또는, 절연막(118)은 질소 및 실리콘을 포함한다. 절연막(118)은 산소, 수소, 물, 알칼리 금속, 또는 알칼리 토금속 등을 차단하는 기능을 가진다. 절연막(118)을 제공함으로써, 산화물 반도체막(108)으로부터의 산소의 외부 확산, 절연막(114 및 116)에 포함되는 산소의 외부 확산, 그리고 외부로부터 산화물 반도체막(108)에 대한 수소 또는 물 등의 진입은 방지할 수 있다. 절연막(118)으로서, 예를 들어 질화물 절연막을 사용할 수 있다. 질화물 절연막은 질화 실리콘, 질화 산화 실리콘, 질화 알루미늄, 또는 질화 산화 알루미늄 등을 사용하여 형성한다. 또한 산소, 수소, 물, 알칼리 금속, 및 알칼리 토금속 등에 대한 차단 효과를 가지는 질화물 절연막 대신에, 산소, 수소, 및 물 등에 대한 차단 효과를 가지는 산화물 절연막을 제공하여도 좋다. 산소, 수소, 및 물 등에 대한 차단 효과를 가지는 산화물 절연막으로서는 산화 알루미늄막, 산화 질화 알루미늄막, 산화 갈륨막, 산화 질화 갈륨막, 산화 이트륨막, 산화 질화 이트륨막, 산화 하프늄막, 및 산화 질화 하프늄막 등을 들 수 있다.
상술한 도전막, 절연막, 및 산화물 반도체막 등의 다양한 막은 스퍼터링법 또는 PECVD법에 의하여 형성할 수 있지만, 이러한 막은 다른 방법, 예를 들어 열CVD법에 의하여 형성하여도 좋다. 열CVD법의 예로서, MOCVD(metal organic chemical vapor deposition)법을 들 수 있다.
열CVD법은, 막을 형성하는 데 플라스마를 이용하지 않기 때문에 플라스마 대미지로 인한 결함이 생기지 않는다는 이점을 가진다.
열CVD법에 의한 퇴적은, 원료 가스 및 산화제를 동시에 체임버에 공급하여 체임버 내의 압력을 대기압 또는 감압으로 설정하고, 기판 부근 또는 기판 위에서 서로 반응시키는 식으로 행하여도 좋다.
ALD법에 의한 퇴적은, 체임버 내의 압력을 대기압 또는 감압으로 설정하고, 반응을 위한 원료 가스를 순차적으로 체임버에 도입한 다음, 이 가스 도입의 순서를 반복하는 식으로 행하여도 좋다. 예를 들어, 각 스위칭 밸브(고속 밸브라고도 함)를 전환함으로써 2종류 이상의 원료 가스를 순차적으로 체임버에 공급한다. 예를 들어 원료 가스들이 혼합되지 않도록, 제 1 가스를 도입하고, 제 1 가스의 도입과 동시 또는 그 후에 불활성 가스(예를 들어, 아르곤 또는 질소) 등을 도입한 다음, 제 2 원료 가스를 도입한다. 또한, 제 1 원료 가스와 불활성 가스를 동시에 도입하는 경우, 불활성 가스는 캐리어 가스로서 작용하고, 또한 불활성 가스를 제 2 원료 가스의 도입과 동시에 도입하여도 좋다. 또는, 불활성 가스의 도입 대신에 진공 배기에 의하여 제 1 원료 가스를 배기시킨 다음, 제 2 원료 가스를 도입하여도 좋다. 제 1 원료 가스가 기판의 표면에 흡착되어 제 1 층이 형성된 다음, 제 2 원료 가스를 도입하여 제 1 층과 반응시킨다; 이 결과 제 1 층 위에 제 2 층이 적층되어 박막이 형성된다. 이 가스 도입의 순서를 원하는 두께가 얻어질 때까지 복수회 반복함으로써, 단차 피복성이 우수한 박막을 형성할 수 있다. 박막의 두께는, 가스 도입의 순서를 반복하는 횟수에 의하여 조절이 가능하기 때문에, ALD법은 두께를 정확하게 조절할 수 있으므로 미세한 FET를 제작하기에 적합하다.
본 실시형태에서의 도전막, 절연막, 산화물 반도체막, 및 금속 산화물막 등의 다양한 막은 MOCVD법 등의 열CVD법에 의하여 형성할 수 있다. 예를 들어, In-Ga-Zn-O막을 형성하는 경우, 트라이메틸인듐, 트라이메틸갈륨, 및 다이메틸아연을 사용한다. 또한 트라이메틸인듐의 화학식은 In(CH3)3이다. 트라이메틸갈륨의 화학식은 Ga(CH3)3이다. 다이메틸아연의 화학식은 Zn(CH3)2이다. 상술한 조합에 한정되지 않고, 트라이메틸갈륨 대신에 트라이에틸갈륨(화학식: Ga(C2H5)3)을 사용할 수 있고 다이메틸아연 대신에 다이에틸아연(화학식: Zn(C2H5)2)을 사용할 수 있다.
예를 들어, ALD법을 사용한 퇴적 장치에 의하여 산화 하프늄막을 형성하는 경우, 2종류의 가스, 즉 산화제로서의 오존(O3), 및 용매와 하프늄 전구체 화합물을 함유하는 액체(예를 들어, 하프늄 알콕사이드, 또는 테트라키스(다이메틸아마이드)하프늄(TDMAH) 등의 하프늄 아마이드)를 기화시킴으로써 얻어지는 원료 가스를 사용한다. 또한 테트라키스(다이메틸아마이드)하프늄의 화학식은 Hf[N(CH3)2]4이다. 다른 재료액의 예에는 테트라키스(에틸메틸아마이드)하프늄이 포함된다.
예를 들어, ALD법을 사용한 퇴적 장치에 의하여 산화 알루미늄막을 형성하는 경우, 2종류의 가스, 예를 들어 산화제로서의 H2O, 및 용매와 알루미늄 전구체 화합물을 함유하는 액체(예를 들어, 트라이메틸알루미늄(TMA))를 기화시킴으로써 얻어지는 원료 가스를 사용한다. 또한, 트라이메틸알루미늄의 화학식은 Al(CH3)3이다. 다른 재료액의 예에는, 트리스(다이메틸아마이드)알루미늄, 트라이아이소뷰틸알루미늄, 및 알루미늄트리스(2,2,6,6-테트라메틸-3,5-헵테인다이오네이트)가 포함된다.
예를 들어, ALD법을 사용한 퇴적 장치에 의하여 산화 실리콘막을 형성하는 경우, 막이 형성되는 면에 헥사클로로다이실레인을 흡착시키고, 흡착물에 포함되는 염소를 제거하고, 산화성 가스(예를 들어, O2 또는 일산화 이질소)의 라디칼을 공급하여 흡착물과 반응시킨다.
예를 들어, ALD법을 사용한 퇴적 장치를 사용하여 텅스텐막을 형성하는 경우, WF6 가스 및 B2H6 가스를 순차적으로 복수회 도입하여 초기 텅스텐막을 형성한 다음, WF6 가스 및 H2 가스를 동시에 도입하여 텅스텐막을 형성한다. 또한 B2H6 가스 대신에 SiH4 가스를 사용하여도 좋다.
예를 들어, ALD법을 사용한 퇴적 장치를 사용하여 산화물 반도체막, 예를 들어 In-Ga-Zn-O막을 형성하는 경우, In(CH3)3 가스 및 O3 가스를 순차적으로 복수회 도입하여 InO층을 형성하고, Ga(CH3)3 가스 및 O3 가스를 순차적으로 복수회 도입하여 GaO층을 형성한 다음, Zn(CH3)2 가스 및 O3 가스를 순차적으로 복수회 도입하여 ZnO층을 형성한다. 또한 이들 층의 순서는 이 예에 한정되지 않는다. 이들 가스를 혼합하여, In-Ga-O층, In-Zn-O층, 또는 Ga-Zn-O층 등의 혼합 화합물층을 형성하여도 좋다. 또한 Ar 등의 불활성 가스를 사용하여 버블링함으로써 얻어진 H2O 가스를 O3 가스 대신에 사용하여도 좋지만, H를 함유하지 않는 O3 가스를 사용하는 것이 바람직하다. 또한, In(CH3)3 가스 대신에, In(C2H5)3 가스를 사용하여도 좋다. Ga(CH3)3 가스 대신에, Ga(C2H5)3 가스를 사용하여도 좋다. 또한, Zn(CH3)2 가스를 사용하여도 좋다.
<반도체 장치의 구조예 2>
도 1의 (A) 내지 (C)에서의 트랜지스터(100)와는 다른 구조예에 대하여, 도 3의 (A) 내지 (C)를 참조하여 설명한다. 또한, 어떤 부분이 상술한 것과 비슷한 기능을 가지는 경우, 그 부분에는 동일한 해치 패턴을 적용하고, 특별히 그 부분을 부호로 표시하지 않는 경우가 있다.
도 3의 (A)는 본 발명의 일 형태에 따른 반도체 장치인 트랜지스터(170)의 상면도이다. 도 3의 (B)는 도 3의 (A)에 도시된 일점쇄선 X1-X2를 따라 취한 단면도이고, 도 3의 (C)는 도 3의 (A)에 도시된 일점쇄선 Y1-Y2를 따라 취한 단면도이다.
트랜지스터(170)는 기판(102) 위의 제 1 게이트 전극으로서 기능하는 도전막(104), 기판(102) 및 도전막(104) 위의 절연막(106), 절연막(106) 위의 절연막(107), 절연막(107) 위의 산화물 반도체막(108), 산화물 반도체막(108) 위의 절연막(114), 절연막(114) 위의 절연막(116), 산화물 반도체막(108)에 전기적으로 접속된 소스 전극으로서 기능하는 도전막(112a), 산화물 반도체막(108)에 전기적으로 접속된 드레인 전극으로서 기능하는 도전막(112b), 산화물 반도체막(108) 위의 절연막(114), 절연막(114) 위의 절연막(118), 및 절연막(118) 위의 도전막(120a 및 120b)을 포함한다. 트랜지스터(170)에서의 절연막(114, 116, 및 118)은 트랜지스터(170)의 제 2 게이트 절연막으로서 기능한다. 도전막(120a)은 절연막(114, 116, 및 118)에 제공된 개구(142c)를 통하여 도전막(112b)과 전기적으로 접속된다. 트랜지스터(170)에서의 도전막(120a)은 예를 들어, 표시 장치에 사용되는 화소 전극으로서 기능한다. 트랜지스터(170)에서의 도전막(120b)은 제 2 게이트 전극(백 게이트 전극이라고도 함)으로서 기능한다.
도 3의 (C)에 도시된 바와 같이, 도전막(120b)은 절연막(106, 107, 114, 116, 및 118)에 제공된 개구(142a 및 142b)를 통하여 제 1 게이트 전극으로서 기능하는 도전막(104)에 접속된다. 따라서, 도전막(120b) 및 도전막(104)에는 동일한 전위가 공급된다.
또한 본 실시형태에서는 개구(142a 및 142b)를 제공하여 도전막(120b)과 도전막(104)을 서로 접속하는 구조를 설명하였지만, 본 발명의 일 형태는 이에 한정되지 않는다. 예를 들어, 개구들(142a 및 142b) 중 하나만을 제공하여 도전막(120b)과 도전막(104)을 서로 접속하는 구조, 또는 개구(142a 및 142b)를 제공하지 않고 도전막(120b)과 도전막(104)을 서로 접속하지 않는 구조를 채용하여도 좋다. 또한 도전막(120b)과 도전막(104)을 서로 접속하지 않는 경우, 도전막(120b) 및 도전막(104)에 상이한 전위를 인가할 수 있다.
도 6의 (B)에 도시된 바와 같이, 산화물 반도체막(108)은, 제 1 게이트 전극으로서 기능하는 도전막(104) 및 제 2 게이트 전극으로서 기능하는 도전막(120b)의 각각과 마주 보도록 배치되며, 게이트 전극으로서 기능하는 2개의 도전막 사이에 개재(介在)되어 있다. 제 2 게이트 전극으로서 기능하는 도전막(120b)의 채널 길이 방향 및 채널 폭 방향의 길이는 산화물 반도체막(108)의 채널 길이 방향 및 채널 폭 방향의 길이보다 길다. 산화물 반도체막(108) 전체가 절연막(114, 116, 및 118)을 개재하여 도전막(120b)으로 덮인다. 제 2 게이트 전극으로서 기능하는 도전막(120b)은 절연막(106, 107, 114, 116, 및 118)에 제공되는 개구(142a 및 142b)를 통하여 제 1 게이트 전극으로서 기능하는 도전막(104)에 접속되기 때문에, 채널 폭 방향의 산화물 반도체막(108)의 측면은, 절연막(114, 116, 및 118)을 개재하여, 제 2 게이트 전극으로서 기능하는 도전막(120b)과 마주 본다.
바꿔 말하면, 트랜지스터(170)의 채널 폭 방향에서, 게이트 전극으로서 기능하는 도전막(104)과 제 2 게이트 전극으로서 기능하는 도전막(120b)은, 게이트 절연막으로서 기능하는 절연막(106 및 107), 및 제 2 게이트 절연막으로서 기능하는 절연막(114, 116, 및 118)에 제공된 개구를 통하여 서로 접속되고; 도전막(104) 및 도전막(120b)은 게이트 절연막으로서 기능하는 절연막(106 및 107), 및 제 2 게이트 절연막으로서 기능하는 절연막(114, 116, 및 118)을 개재하여 산화물 반도체막(108)을 둘러싼다.
이러한 구조에 의하여, 게이트 전극으로서 기능하는 도전막(104) 및 제 2 게이트 전극으로서 기능하는 도전막(120b)의 전계에 의하여 트랜지스터(170)에 포함되는 산화물 반도체막(108)을 전기적으로 둘러쌀 수 있다. 트랜지스터(170)와 같이, 게이트 전극 및 제 2 게이트 전극의 전계가, 채널 영역이 형성되는 산화물 반도체막을 전기적으로 둘러싸는 트랜지스터의 디바이스 구조를, s-channel(surrounded channel) 구조라고 할 수 있다.
트랜지스터(170)는 s-channel 구조를 가지기 때문에, 게이트 전극으로서 기능하는 도전막(104)에 의하여, 채널을 유발시키기 위한 전계가 산화물 반도체막(108)에 효과적으로 인가될 수 있으므로, 트랜지스터(170)의 전류 구동 능력을 향상시킬 수 있고, 높은 온 상태 전류 특성을 얻을 수 있다. 온 상태 전류를 높일 수 있기 때문에, 트랜지스터(170)의 크기를 축소할 수 있다. 또한, 트랜지스터(170)는 게이트 전극으로서 기능하는 도전막(104) 및 제 2 게이트 전극으로서 기능하는 도전막(120b)에 의하여 둘러싸이기 때문에, 트랜지스터(170)의 기계적 강도를 높일 수 있다.
또한, 트랜지스터(170)의 다른 구성 요소는 상술한 트랜지스터(100)와 동일하고, 트랜지스터(100)와 비슷한 효과를 얻을 수 있다.
본 실시형태의 트랜지스터들의 구조는 서로 자유로이 조합될 수 있다. 예를 들어, 도 1의 (A) 내지 (C)에 나타낸 트랜지스터(100)를 표시 장치의 화소의 트랜지스터로서 사용할 수 있고, 도 3의 (A) 내지 (C)에 나타낸 트랜지스터(170)를 표시 장치의 게이트 드라이버의 트랜지스터로서 사용할 수 있다.
<반도체 장치의 제작 방법 1>
다음에, 본 발명의 일 형태에 따른 반도체 장치인 트랜지스터(100)의 제작 방법에 대하여 도 4의 (A) 내지 (D), 도 5의 (A) 내지 (D), 및 도 6의 (A) 내지 (C)를 사용하여 이하에서 자세히 설명한다. 도 4의 (A) 내지 (D), 도 5의 (A) 내지 (D), 및 도 6의 (A) 내지 (C)는 반도체 장치의 제작 방법을 도시한 단면도이다.
또한, 트랜지스터(100)에 포함되는 막(즉, 절연막, 산화물 반도체막, 및 도전막 등)은 스퍼터링법, CVD(chemical vapor deposition)법, 진공 증착법, 및 PLD(pulsed laser deposition)법 중 어느 것에 의하여 형성할 수 있다. 또는, 코팅법 또는 인쇄법을 사용할 수 있다. 스퍼터링법 및 PECVD법이 막 형성 방법의 대표적인 예이지만, 열CVD법을 사용하여도 좋다. 열CVD법으로서, 예를 들어 MOCVD법을 사용하여도 좋다.
열CVD법에 의한 퇴적은, 체임버 내의 압력을 대기압 또는 감압으로 설정하고, 원료 가스 및 산화제를 동시에 체임버에 공급하고 기판 부근 또는 기판 위에서 서로 반응시키는 식으로 행하여도 좋다. 따라서, 퇴적에 있어서 플라스마가 발생되지 않기 때문에 열CVD법은 플라스마 대미지로 인한 결함이 생기지 않는다는 이점을 가진다.
ALD법에 의한 퇴적은, 체임버 내의 압력을 대기압 또는 감압으로 설정하고, 반응을 위한 원료 가스를 순차적으로 체임버에 도입한 다음, 이 가스 도입의 순서를 반복하는 식으로 행한다. 예를 들어, 각 스위칭 밸브(고속 밸브라고도 함)를 전환함으로써 2종류 이상의 원료 가스를 순차적으로 체임버에 공급한다. 예를 들어, 원료 가스들이 혼합되지 않도록, 제 1 원료 가스를 도입하고, 제 1 가스의 도입과 동시 또는 그 후에 불활성 가스(예를 들어, 아르곤 또는 질소) 등을 도입한 다음, 제 2 원료 가스를 도입한다. 또한, 제 1 원료 가스와 불활성 가스를 동시에 도입하는 경우, 불활성 가스는 캐리어 가스로서 작용하고, 또한 불활성 가스를 제 2 원료 가스의 도입과 동시에 도입하여도 좋다. 또는, 불활성 가스의 도입 대신에 진공 배기에 의하여 제 1 원료 가스를 배기시킨 다음, 제 2 원료 가스를 도입하여도 좋다. 제 1 원료 가스가 기판의 표면에 흡착되어 제 1 단원자층이 형성된 다음, 제 2 원료 가스를 도입하여 제 1 단원자층과 반응시킨다; 이 결과 제 1 단원자층 위에 제 2 단원자층이 적층되어 박막이 형성된다.
이 가스 도입의 순서를 원하는 두께가 얻어질 때까지 복수회 반복함으로써, 단차 피복성이 우수한 박막을 형성할 수 있다. 박막의 두께는, 가스 도입의 순서를 반복하는 횟수에 의하여 조절할 수 있기 때문에, ALD법은 두께를 정확하게 조절할 수 있으므로 미세한 트랜지스터를 제작하기에 적합하다.
먼저, 도전막을 기판(102) 위에 형성하고 리소그래피 공정 및 에칭 공정을 통하여 가공함으로써, 제 1 게이트 전극으로서 기능하는 도전막(104)을 형성한다. 그리고, 도전막(104) 위에 제 1 게이트 절연막으로서 기능하는 절연막(106 및 107)을 형성한다(도 4의 (A) 참조).
게이트 전극으로서 기능하는 도전막(104)은 스퍼터링법, CVD법, 진공 증착법, 또는 PLD법에 의하여 형성할 수 있다. 또는, 코팅법 또는 인쇄법을 사용할 수 있다. 대표적인 퇴적 방법은 스퍼터링법 및 PECVD법이지만, 상술한 MOCVD법 등의 열CVD법, 또는 ALD법을 사용하여도 좋다.
본 실시형태에서는, 기판(102)으로서 유리 기판을 사용하고, 제 1 게이트 전극으로서 기능하는 도전막(104)으로서, 두께 100nm의 텅스텐막을 스퍼터링법에 의하여 형성한다.
게이트 절연막으로서 기능하는 절연막(106 및 107)은 스퍼터링법, PECVD법, 열CVD법, 진공 증착법, 또는 PLD법 등에 의하여 형성할 수 있다. 본 실시형태에서는, 절연막(106)으로서 두께 400nm의 질화 실리콘막, 그리고 절연막(107)으로서 두께 50nm의 산화 질화 실리콘막을 PECVD법에 의하여 형성한다.
또한 절연막(106)은 질화 실리콘막들의 적층 구조를 가질 수 있다. 구체적으로, 절연막(106)은 제 1 질화 실리콘막, 제 2 질화 실리콘막, 및 제 3 질화 실리콘막의 3층 구조를 가질 수 있다. 3층 구조의 예는 다음과 같다.
예를 들어, 유량 200sccm의 실레인, 유량 2000sccm의 질소, 및 유량 100sccm의 암모니아 가스를 원료 가스로서 PECVD 장치의 반응 체임버에 공급하고, 반응 체임버의 압력을 100Pa로 제어하고, 27.12MHz의 고주파 전원을 사용하여 2000W의 전력을 공급하는 조건하에서, 제 1 질화 실리콘막을 두께 50nm로 형성할 수 있다.
유량 200sccm의 실레인, 유량 2000sccm의 질소, 및 유량 2000sccm의 암모니아 가스를 원료 가스로서 PECVD 장치의 반응 체임버에 공급하고, 반응 체임버의 압력을 100Pa로 제어하고, 27.12MHz의 고주파 전원을 사용하여 2000W의 전력을 공급하는 조건하에서, 제 2 질화 실리콘막을 두께 300nm로 형성할 수 있다.
유량 200sccm의 실레인 및 유량 5000sccm의 질소를 원료 가스로서 PECVD 장치의 반응 체임버에 공급하고, 반응 체임버의 압력을 100Pa로 제어하고, 27.12MHz의 고주파 전원을 사용하여 2000W의 전력을 공급하는 조건하에서, 제 3 질화 실리콘막을 두께 50nm로 형성할 수 있다.
또한 제 1 질화 실리콘막, 제 2 질화 실리콘막, 및 제 3 질화 실리콘막은 각각 기판 온도 350℃ 이하에서 형성할 수 있다.
절연막(106)이 질화 실리콘막들의 3층 구조를 가질 때, 예를 들어 Cu를 포함하는 도전막을 도전막(104)으로서 사용하는 경우, 다음 효과를 얻을 수 있다.
제 1 질화 실리콘막은 도전막(104)으로부터의 구리(Cu) 원소의 확산을 억제할 수 있다. 제 2 질화 실리콘막은 수소를 방출하는 기능을 가지며, 게이트 절연막으로서 기능하는 절연막의 내전압을 향상시킬 수 있다. 제 3 질화 실리콘막은 적은 양의 수소를 방출하며, 제 2 질화 실리콘막으로부터 방출되는 수소의 확산을 억제할 수 있다.
절연막(107)은 나중에 형성되는 산화물 반도체막(108)(구체적으로는 제 1 산화물 반도체막(108a))과의 계면의 특성을 향상시키기 위하여 산소를 포함하는 절연막인 것이 바람직하다.
다음에, 절연막(107) 위에 제 1 산화물 반도체막(108a)을 형성한다. 그리고, 제 1 산화물 반도체막(108a) 위에 제 2 산화물 반도체막(108b)을 형성한다(도 4의 (B) 참조).
본 실시형태에서의 적층 산화물 반도체막의 형성 방법은 다음과 같다: In-Ga-Zn 금속 산화물 타깃(In:Ga:Zn=3:1:2(원자비))을 사용한 스퍼터링에 의하여 제 1 산화물 반도체막을 퇴적한 다음, 연속하여 진공에서 In-Ga-Zn 금속 산화물 타깃(In:Ga:Zn=1:1:1.2(원자비))을 사용한 스퍼터링에 의하여 제 2 산화물 반도체막을 퇴적한다. 다음에, 리소그래피 공정을 통하여 적층 산화물 반도체막 위에 마스크를 형성하고, 적층 산화물 반도체막을 원하는 영역으로 가공함으로써, 섬 형상의 산화물 반도체막(108)을 형성한다.
산화물 반도체막(108)을 스퍼터링법에 의하여 형성하는 경우, 스퍼터링 가스로서, 희가스(대표적으로는 아르곤), 산소, 또는 희가스와 산소의 혼합 가스를 적절히 사용한다. 희가스와 산소의 혼합 가스를 사용하는 경우, 희가스에 대한 산소의 비율을 높이는 것이 바람직하다. 또한, 스퍼터링 가스의 순도를 높일 필요가 있다. 예를 들어, 스퍼터링 가스에 사용하는 산소 가스 또는 아르곤 가스로서, 이슬점이 -40℃ 이하, 바람직하게는 -80℃ 이하, 더 바람직하게는 -100℃ 이하, 더욱 바람직하게는 -120℃ 이하가 되도록 고순도화된 가스를 사용함으로써, 수분 등이 산화물 반도체막(108)에 들어가는 것을 최소화할 수 있다.
산화물 반도체막(108)을 스퍼터링법에 의하여 형성하는 경우, 산화물 반도체막(108)에서 불순물로서 기능하는 물 등을 가능한 한 제거하기 위하여 크라이오 펌프 등의 흡착 진공 배기 펌프에 의하여 스퍼터링 장치의 체임버를 고진공 상태가 될 때까지(5×10-7Pa 내지 1×10-4Pa 정도까지) 배기시키는 것이 바람직하다. 또는, 터보 분자 펌프 및 콜드 트랩을 조합하여, 배기계에서 체임버 내로 가스, 특히 탄소 또는 수소를 포함하는 가스가 역류하는 것을 방지하는 것이 바람직하다.
다음에, 절연막(107) 및 산화물 반도체막(108a) 위에 소스 및 드레인 전극들로서 기능하는 도전막(112)을 형성한다(도 4의 (C) 참조).
본 실시형태에서, 도전막(112)은 스퍼터링법에 의하여 두께 50nm의 텅스텐막 위에 두께 400nm의 알루미늄막을 적층하여 형성된다. 본 실시형태에서 도전막(112)은 2층 구조를 가지지만, 본 발명의 일 형태는 이에 한정되지 않는다. 예를 들어, 도전막(112)이 두께 50nm의 텅스텐막 위에 두께 400nm의 알루미늄막을 적층하고, 두께 400nm의 알루미늄막 위에 두께 100nm의 타이타늄막을 적층한 3층 구조를 가져도 좋다.
다음에, 도전막(112) 위의 원하는 영역에 마스크(140a 및 140b)를 형성한다(도 4의 (D) 참조).
본 실시형태에서 마스크(140a 및 140b)를 형성하기 위해서는 감광성 수지막을 도포하고 리소그래피 공정에 의하여 패터닝한다.
그리고, 도전막(112) 및 마스크(140a 및 140b) 위에서 에칭 가스(138)를 적용하여 도전막(112) 및 제 2 산화물 반도체막(108b)을 가공한다(도 5의 (A) 참조).
본 실시형태에서는 건식 에칭 장치를 사용하여 도전막(112) 및 제 2 산화물 반도체막(108b)을 가공한다. 또한, 도전막(112)의 형성 방법은 이에 한정되지 않는다. 예를 들어, 습식 에칭 장치 그리고 에칭 가스(138)에 화학 용액을 사용하여, 도전막(112) 및 제 2 산화물 반도체막(108b)을 가공한다. 그러나, 더 작은 미세 패턴을 형성할 수 있기 때문에, 도전막(112) 및 제 2 산화물 반도체막(108b)을 가공하기에는 습식 에칭 장치보다 건식 에칭 장치가 바람직하다.
그리고, 마스크(140a 및 140b)를 제거하고, 제 2 산화물 반도체막(108b) 위의 소스 전극 및 드레인 전극으로서 각각 기능하는 도전막들(112a 및 112b)을 형성한다. 제 1 산화물 반도체막(108a) 및 제 2 산화물 반도체막(108b)의 적층 산화물 반도체막(108)이 얻어진다(도 5의 (B) 참조).
제 2 산화물 반도체막(108b) 및 도전막(112a 및 112b) 위에 화학 용액을 도포하여 제 2 산화물 반도체막(108b)의 백 채널 측의 표면을 세정하여도 좋다. 세정은 예를 들어, 인산 등의 화학 용액을 사용하여 행하여도 좋다. 인산 등의 화학 용액을 사용한 세정에 의하여 제 2 산화물 반도체막(108b) 표면에 부착된 불순물(예를 들어, 도전막(112a 및 112b)에 포함되는 원소)을 제거할 수 있다. 또한, 세정을 반드시 행할 필요는 없기 때문에, 세정은 불필요할 수 있다.
도전막(112a 및 112b)의 형성 및/또는 세정을 통하여, 제 2 산화물 반도체막(108b)에 제 1 산화물 반도체막(108a)보다 두께가 얇은 제 2 영역이 형성된다.
다음에, 산화물 반도체막(108) 및 도전막(112a 및 112b) 위에 절연막(114 및 116)을 형성한다(도 5의 (C) 참조).
또한 절연막(114)을 형성한 후, 대기에 노출시키지 않고 연속적으로 절연막(116)을 형성하는 것이 바람직하다. 절연막(114)을 형성한 후, 대기에 노출시키지 않고 원료 가스의 유량, 압력, 고주파 전력, 및 기판 온도 중 적어도 하나를 조절하여 연속적으로 절연막(116)을 형성함으로써, 절연막(114)과 절연막(116)의 계면에서 대기 성분에서 유래하는 불순물의 농도를 저감할 수 있고, 절연막(114 및 116)의 산소를 산화물 반도체막(108)으로 이동시킬 수 있다; 따라서, 산화물 반도체막(108)에서의 산소 빈자리의 양을 저감할 수 있다.
예를 들어, 절연막(114)으로서, PECVD법에 의하여 산화 질화 실리콘막을 형성할 수 있다. 이 경우, 원료 가스로서 실리콘을 함유하는 퇴적 가스 및 산화성 가스를 사용하는 것이 바람직하다. 실리콘을 함유하는 퇴적 가스의 대표적인 예에는 실레인, 다이실레인, 트라이실레인, 및 플루오린화 실레인이 포함된다. 산화성 가스의 예에는 일산화 이질소 및 이산화 질소가 포함된다. 퇴적 가스에 대한 산화성 가스의 비가 20배보다 크고 100배 미만, 바람직하게는 40배 이상 80배 이하이고, 처리 체임버의 압력이 100Pa 미만, 바람직하게는 50Pa 이하인 조건하에서, PECVD법에 의하여, 질소를 포함하고 결함수가 적은 절연막을 절연막(114)으로서 형성할 수 있다.
본 실시형태에서는 절연막(114)으로서, 기판(102)을 온도 220℃로 유지하고, 유량 50sccm의 실레인 및 유량 2000sccm의 일산화 이질소를 원료 가스로서 사용하고, 처리 체임버 내의 압력이 20Pa이고, 평행 평판 전극에 13.56MHz로 100W(전력 밀도로서는 1.6×10-2W/cm2)의 고주파 전력을 공급하는 조건하에서 PECVD법에 의하여 산화 질화 실리콘막을 형성한다.
절연막(116)으로서는, 다음 조건하에서 산화 실리콘막 또는 산화 질화 실리콘막을 형성한다: 진공 배기된 PECVD 장치의 처리 체임버 내에 놓인 기판을 180℃ 이상 350℃ 이하의 온도로 유지하고, 처리 체임버에 원료 가스를 도입하여 압력을 100Pa 이상 200Pa 이하로 하고, 처리 체임버 내에 제공된 전극에 0.17W/cm2 이상 0.5W/cm2 이하, 바람직하게는 0.25W/cm2 이상 0.35W/cm2 이하의 고주파 전력을 공급한다.
절연막(116)의 퇴적 조건으로서, 상술한 전력 밀도의 고주파 전력을 상술한 압력의 반응 체임버에 공급하여 플라스마에서의 원료 가스의 분해 효율을 높이고, 산소 라디칼을 증가시키고, 원료 가스의 산화를 촉진시킴으로써, 절연막(116)에서의 산소 함유량이 화학량론적 조성보다 높아진다. 그러나, 상술한 온도 범위 내의 기판 온도로 형성된 막에서는 실리콘과 산소의 결합이 약하고, 이 막의 산소의 일부가 나중의 단계에서 가열 처리에 의하여 방출된다. 따라서, 화학량론적 조성보다 높은 비율로 산소를 함유하고 산소의 일부가 가열에 의하여 방출되는 산화물 절연막을 형성할 수 있다.
절연막(116)의 형성 단계는 PECVD 장치를 사용하여 180℃ 이상 350℃ 이하의 온도에서 행하고, 절연막(116)의 형성 단계에서의 온도가 트랜지스터(100)의 제작 공정에서 가장 높은 것이 바람직하다. 예를 들어, 절연막(116)을 350℃에서 형성하면 트랜지스터(100)를 플렉시블 기판 등에 직접 형성할 수 있게 된다.
또한 절연막(116)을 형성하는 단계에서 절연막(114)은, 산화물 반도체막(108)을 위한 보호막으로서 기능한다. 그러므로 산화물 반도체막(108)에 대한 대미지를 저감하면서 전력 밀도가 높은 고주파 전력을 사용하여 절연막(116)을 형성할 수 있다.
또한 절연막(116)의 퇴적 조건에서, 산화성 가스에 대한 실리콘을 함유하는 퇴적 가스의 유량을 높이면, 절연막(116)에서의 결함량을 저감할 수 있다. 대표적으로, 결함량이 적은, 즉 ESR 측정에 의하여 실리콘의 댕글링 본드에서 유래하는 g=2.001에서 나타나는 신호의 스핀 밀도가 6×1017spins/cm3 미만, 바람직하게는 3×1017spins/cm3 이하, 더 바람직하게는 1.5×1017spins/cm3 이하인 산화물 절연층을 형성할 수 있다. 그 결과, 트랜지스터의 신뢰성을 향상시킬 수 있다.
절연막(114 및 116)을 형성한 후에 가열 처리를 행하여도 좋다. 가열 처리에 의하여 절연막(114 및 116)에 포함되는 질소 산화물을 저감할 수 있다. 가열 처리에 의하여, 절연막(114 및 116)에 포함되는 산소의 일부를 산화물 반도체막(108)으로 이동시킬 수 있어, 산화물 반도체막(108)에 포함되는 산소 빈자리의 양을 저감할 수 있다.
절연막(114 및 116)의 가열 처리의 온도는 대표적으로, 150℃ 이상 350℃ 이하이다. 가열 처리는 질소, 산소, 초건조 공기(물 함유량이 20ppm 이하, 바람직하게는 1ppm 이하, 더 바람직하게는 10ppb 이하인 공기), 또는 희가스(예를 들어, 아르곤 또는 헬륨)의 분위기하에서 행할 수 있다. 또한 전기로 또는 RTA 장치 등을 가열 처리에 사용할 수 있고, 질소, 산소, 초건조 공기, 또는 희가스에 수소 및 물 등이 함유되지 않는 것이 바람직하다.
본 실시형태에서는, 질소 분위기에서 1시간 동안 350℃에서 가열 처리를 행한다. 또한, 절연막(116)의 형성 단계에서의 온도가 트랜지스터(100)의 형성 공정에서 가장 높은 온도이고, 절연막(116)의 형성 온도와 동등한 온도의 가열 처리가 다른 단계에서 행해져도 좋다.
다음에, 절연막(116) 위에 산화물 도전막(131)을 형성한다(도 5의 (D) 참조).
산화물 도전막(131)은 산소 및 금속(인듐, 아연, 타이타늄, 알루미늄, 텅스텐, 탄탈럼, 및 몰리브데넘 중 적어도 하나)을 함유한다.
산화물 도전막(131)은 예를 들어, 산화 질화 탄탈럼막, 산화 타이타늄막, 인듐 주석 산화물(이하, ITO라고도 함)막, 산화 알루미늄막, 또는 산화물 반도체막(예를 들어, 원자비 In:Ga:Zn=1:4:5의 IGZO막)을 사용하여 형성할 수 있다. 산화물 도전막(131)은 예를 들어, 스퍼터링법으로 형성할 수 있다. 산화물 도전막(131)의 두께는 1nm 이상 20nm 이하, 또는 2nm 이상 10nm 이하인 것이 바람직하다. 본 실시형태에서는 두께 5nm의 산화 실리콘을 도핑한 인듐 주석 산화물(이하, ITSO라고 함)을 산화물 도전막(131)에 사용한다.
다음에, 산화물 도전막(131)을 통하여 절연막(114 및 116) 및 산화물 반도체막(108)에 산소(139)를 첨가한다(도 6의 (A) 참조).
산화물 도전막(131)을 통하여 절연막(114 및 116) 및 산화물 반도체막(108)에 산소(139)를 첨가하는 방법으로서는, 이온 도핑법, 이온 주입법, 또는 플라스마 처리 등을 들 수 있다. 산소(139)를 첨가할 때에 기판 측에 바이어스를 인가함으로써, 산소(139)를 절연막(114 및 116) 및 산화물 반도체막(108)에 효과적으로 첨가할 수 있다. 바이어스로서는 예를 들어, 전력 밀도는 1W/cm2 이상 5W/cm2 이하일 수 있다. 절연막(116) 위에 산화물 도전막(131)을 제공한 다음에 산소를 첨가하면, 산화물 도전막(131)이 절연막(116)으로부터 산소가 방출되는 것을 억제하는 보호막으로서 기능한다. 따라서, 절연막(114 및 116) 및 산화물 반도체막(108)에 더 많은 산소를 첨가할 수 있다.
산화물 도전막(131)을 에천트(142)를 사용하여 제거한다(도 6의 (B) 참조).
예를 들어, 건식 에칭, 습식 에칭, 또는 이들의 조합을 산화물 도전막(131)의 제거에 사용할 수 있다. 또한, 에천트(142)는 건식 에칭의 경우 에칭 가스이고, 습식 에칭의 경우 화학 용액이다. 본 실시형태에서는 산화물 도전막(131)의 제거에 습식 에칭을 사용한다.
다음에, 절연막(116) 위에 절연막(118)을 형성한다(도 6의 (C) 참조).
또한 절연막(118)의 형성 전 또는 절연막(118)의 형성 후에 가열 처리를 행하여도 좋고, 이로써 절연막(114 및 116)에 포함되는 과잉 산소를 산화물 반도체막(108)으로 확산시켜, 산화물 반도체막(108)의 산소 빈자리를 채울 수 있다. 또는 절연막(118)을 가열에 의하여 퇴적하여도 좋고, 이로써 절연막(114 및 116)에 포함되는 과잉 산소를 산화물 반도체막(108)으로 확산시켜, 산화물 반도체막(108)의 산소 빈자리를 채울 수 있다.
PECVD법을 사용하는 경우, 기판 온도를 180℃ 이상 350℃ 이하로 설정하면 치밀한 절연막(118)을 형성할 수 있으므로 바람직하다.
예를 들어, PECVD법에 의하여 절연막(118)으로서 질화 실리콘막을 형성하는 경우, 실리콘을 함유하는 퇴적 가스, 질소, 및 암모니아를 원료 가스로서 사용하는 것이 바람직하다. 질소량에 비하여 적은 양의 암모니아를 사용함으로써 암모니아가 플라스마에서 해리되고 활성종이 생성된다. 활성종은 실리콘을 함유하는 퇴적 가스에 함유되는 실리콘과 수소의 결합 및 질소 분자들 사이의 3중 결합을 쪼갠다. 그 결과, 실리콘과 질소 사이의 결합이 촉진되고 실리콘과 수소 사이의 결합이 적은, 결함이 적은 치밀한 질화 실리콘막을 형성할 수 있다. 한편, 질소에 대한 암모니아의 양이 많으면, 실리콘을 함유하는 퇴적 가스의 분해 및 질소의 분해가 촉진되지 않아 실리콘과 수소 사이의 결합이 남아 있고 결함이 증가된 거친 질화 실리콘막이 형성된다. 그러므로, 원료 가스에서, 암모니아에 대한 질소의 유량비는 5 이상 50 이하, 바람직하게는 10 이상 50 이하로 설정한다.
본 실시형태에서는, PECVD 장치를 이용하여, 실레인, 질소, 및 암모니아를 원료 가스로서 사용하여 절연막(118)으로서 두께 50nm의 질화 실리콘막을 형성한다. 실레인의 유량은 50sccm이고, 질소의 유량은 5000sccm이고, 암모니아의 유량은 100sccm이다. 처리 체임버의 압력은 100Pa이고, 기판 온도는 350℃이고, 27.12MHz의 고주파 전원을 이용하여 1000W의 고주파 전력이 평행 평판 전극에 공급된다. 또한 PECVD 장치는 전극 면적이 6000cm2인 평행 평판 PECVD 장치이고, 공급된 전력을 변환한 단위 면적당 전력(전력 밀도)은 1.7×10-1W/cm2이다.
상술한 공정을 통하여, 도 1의 (A) 내지 (C)에 도시된 트랜지스터(100)를 제작할 수 있다.
<반도체 장치의 제작 방법 2>
다음에, 본 발명의 일 형태인 트랜지스터(170)의 제작 방법에 대하여 도 7의 (A) 내지 (H)를 참조하여 자세히 설명한다. 도 7의 (A) 내지 (H)는 반도체 장치의 제작 방법을 도시한 단면도이다. 도 7의 (A), (C), (E), 및 (G)는 트랜지스터(170)의 채널 길이 방향의 단면도이다. 도 7의 (B), (D), (F), 및 (H)는 트랜지스터(170)의 채널 폭 방향의 단면도이다.
먼저, 트랜지스터(100)의 제작 방법의 단계(도 4의 (A) 내지 (D), 도 5의 (A) 내지 (D), 및 도 6의 (A) 내지 (C)에 나타낸 단계)와 비슷한 단계를 통하여 기판(102) 위에 도전막(104), 절연막(106 및 107), 산화물 반도체막(108), 도전막(112a 및 112b), 및 절연막(114, 116, 및 118)을 형성한다(도 7의 (A) 및 (B) 참조).
다음에, 리소그래피 공정을 통하여 절연막(118) 위에 마스크를 형성하고, 절연막(114, 116, 및 118)의 원하는 영역에 개구(142c)를 형성한다. 또한, 리소그래피 공정을 통하여 절연막(118) 위에 마스크를 형성하고, 절연막(106, 107, 114, 116, 및 118)의 원하는 영역에 개구(142a 및 142b)를 형성한다. 또한 개구(142c)는 도전막(112b)에 도달한다. 개구(142a 및 142b)는 도전막(104)에 도달한다(도 7의 (C) 및 (D) 참조).
또한 개구(142a 및 142b) 및 개구(142c)는 동일한 단계에서 형성되어도 좋고, 또는 상이한 단계에 의하여 형성되어도 좋다. 개구(142a 및 142b) 및 개구(142c)를 동일한 단계에서 형성하는 경우, 예를 들어 그레이 톤 마스크 또는 하프톤 마스크를 사용할 수 있다. 또한, 개구(142a 및 142b)를 몇 개의 단계에서 형성하여도 좋다. 예를 들어, 절연막(106 및 107)을 가공한 다음, 절연막(114, 116, 및 118)을 가공한다.
다음에, 개구(142a, 142b, 및 142c)를 덮도록 절연막(118) 위에 도전막(120)을 형성한다(도 7의 (E) 및 (F) 참조).
도전막(120)에는 예를 들어, 인듐(In), 아연(Zn), 및 주석(Sn) 중 하나를 포함하는 재료를 사용할 수 있다. 특히, 도전막(120)에는 산화 텅스텐을 포함하는 인듐 산화물, 산화 텅스텐을 포함하는 인듐 아연 산화물, 산화 타이타늄을 포함하는 인듐 산화물, 산화 타이타늄을 포함하는 인듐 주석 산화물, ITO(indium tin oxide), 인듐 아연 산화물, 또는 산화 실리콘이 첨가된 인듐 주석 산화물(ITSO) 등의 투광성 도전 재료를 사용할 수 있다. 도전막(120)은 예를 들어 스퍼터링법에 의하여 형성할 수 있다. 본 실시형태에서는 두께 110nm의 ITSO막을 스퍼터링법에 의하여 형성한다.
다음에, 리소그래피 공정을 통하여 도전막(120) 위에 마스크를 형성하고, 도전막(112)을 원하는 형상으로 가공하여 도전막(120a 및 120b)을 형성한다(도 7의 (G) 및 (H) 참조).
도전막(120a 및 120b)의 형성 방법은 예를 들어, 건식 에칭법, 습식 에칭법, 또는 건식 에칭법과 습식 에칭법의 조합이다. 본 실시형태에서는 습식 에칭법을 사용하여 도전막(120)을 도전막(120a 및 120b)으로 가공한다.
상술한 공정을 통하여 도 3의 (A) 내지 (C)에 도시된 트랜지스터(170)를 제작할 수 있다.
본 실시형태에 기재된 구조 및 방법은, 다른 실시형태에 기재된 다른 구조 및 방법 중 어느 것과 적절히 조합하여 실시될 수 있다.
(실시형태 2)
본 실시형태에서, 본 발명의 일 형태에 따른 반도체 장치에 포함되는 산화물 반도체의 구조에 대하여 자세히 설명한다.
<산화물 반도체의 구조>
산화물 반도체는 단결정 산화물 반도체와 비단결정 산화물 반도체로 분류된다. 비단결정 산화물 반도체의 예에는 CAAC-OS(c-axis aligned crystalline oxide semiconductor), 다결정 산화물 반도체, nc-OS(nanocrystalline oxide semiconductor), a-like OS(amorphous-like oxide semiconductor), 및 비정질 산화물 반도체가 포함된다.
또 다른 관점에서는, 산화물 반도체는 비정질 산화물 반도체와 결정성 산화물 반도체로 분류된다. 결정성 산화물 반도체의 예에는 단결정 산화물 반도체, CAAC-OS, 다결정 산화물 반도체, 및 nc-OS가 포함된다.
비정질 구조는 일반적으로 준안정이며 고정화되어 있지 않고, 등방성이며 불균일 구조를 가지지 않는다고 정의되는 것으로 알려져 있다. 바꿔 말하면, 비정질 구조는 플렉시블한 결합 각도 및 단거리 질서를 가지지만 장거리 질서를 가지지 않는다.
이는 본질적으로 안정적인 산화물 반도체를 완전한 비정질 산화물 반도체로 간주할 수 없다는 것을 의미한다. 또한, 등방성이 아닌 산화물 반도체(예를 들어, 미소한 영역에서 주기 구조를 가지는 산화물 반도체)를 완전한 비정질 산화물 반도체로 간주할 수 없다. 또한 a-like OS는 미소한 영역에서 주기 구조를 가지지만, 동시에 보이드를 가지고 불안정한 구조를 가진다. 이러한 이유로, a-like OS는 비정질 산화물 반도체와 비슷한 물성을 가진다.
<CAAC-OS>
먼저, CAAC-OS에 대하여 설명한다.
CAAC-OS는 복수의 c축 배향된 결정부(펠릿이라고도 함)를 가지는 산화물 반도체 중 하나이다.
TEM(transmission electron microscope)을 사용하여 얻은 CAAC-OS의 명시야상 및 회절 패턴의 복합 분석 이미지(고분해능 TEM 이미지라고도 함)에서는 복수의 펠릿이 관찰될 수 있다. 하지만 고분해능 TEM 이미지에서, 펠릿들의 경계, 즉 결정립계(grain boundary)는 명료하게 관찰되지 않는다. 따라서, CAAC-OS에서는 결정립계로 인한 전자 이동도의 저하가 일어나기 어렵다.
TEM으로 관찰한 CAAC-OS에 대하여 이하에서 설명한다. 도 34의 (A)는 샘플 표면에 실질적으로 평행한 방향으로부터 관찰된 CAAC-OS의 단면의 고분해능 TEM 이미지를 나타낸 것이다. 고분해능 TEM 이미지는 구면 수차 보정(spherical aberration corrector) 기능에 의하여 얻어진다. 구면 수차 보정 기능에 의하여 얻어진 고분해능 TEM 이미지를 특히 Cs 보정 고분해능 TEM 이미지라고 한다. Cs 보정 고분해능 TEM 이미지는 예를 들어, JEOL Ltd.제의 원자 분해능 분석 전자 현미경 JEM-ARM200F에 의하여 얻어질 수 있다.
도 34의 (B)는 도 34의 (A)에서의 영역(1)을 확대한 Cs 보정 고분해능 TEM 이미지이다. 도 34의 (B)는 펠릿에서, 금속 원자가 층상으로 배열되어 있는 것을 나타낸 것이다. 각 금속 원자층은, CAAC-OS막이 형성되는 표면(이하, 이 표면을 형성 표면이라고 함) 또는 CAAC-OS막의 상면의 요철을 반영한 형태를 가지고, 형성 표면 또는 CAAC-OS막의 상면에 평행하게 배열된다.
도 34의 (B)에 나타낸 바와 같이, CAAC-OS는 특징적인 원자 배열을 가진다. 이 특징적인 원자 배열을 도 34의 (C)에서 보조선으로 나타내었다. 도 34의 (B) 및 (C)는 펠릿의 크기가 1nm 이상 또는 3nm 이상이고, 펠릿들의 기울기에 기인한 공간의 크기가 약 0.8nm인 것을 입증하고 있다. 그러므로 펠릿을 나노 결정(nc)이라고도 할 수 있다. 또한 CAAC-OS를 CANC(c-axis aligned nanocrystals)를 포함하는 산화물 반도체라고 할 수도 있다.
여기서, Cs 보정 고분해능 TEM 이미지에 따르면, 기판(5120) 위의 CAAC-OS의 펠릿(5100)의 개략적인 배열이, 벽돌 또는 블록이 쌓인 것과 같은 구조로 도시되어 있다(도 34의 (D) 참조). 도 34의 (C)에 관찰되듯이, 펠릿들이 기울어져 있는 부분은 도 34의 (D)에 나타낸 영역(5161)에 상당한다.
도 35의 (A)는 샘플 표면에 실질적으로 수직인 방향으로부터 관찰된 CAAC-OS의 평면의 Cs 보정 고분해능 TEM 이미지를 나타낸 것이다. 도 35의 (B), (C), 및 (D)는 각각 도 35의 (A)에서의 영역(1), (2), 및 (3)을 확대한 Cs 보정 고분해능 TEM 이미지이다. 도 35의 (B), (C), 및 (D)는, 펠릿에서 금속 원자들이 삼각형, 사각형, 또는 육각형으로 배열되어 있는 것을 가리킨 것이다. 하지만, 상이한 펠릿들 간에서 금속 원자의 배열에 규칙성은 없다.
다음에, X선 회절(XRD: X-ray diffraction)에 의하여 분석한 CAAC-OS에 대하여 설명한다. 예를 들어, out-of-plane법에 의하여 InGaZnO4 결정을 포함하는 CAAC-OS의 구조를 분석하면, 도 36의 (A)에 나타낸 바와 같이 회절각(2θ)이 31° 부근일 때 피크가 나타난다. 이 피크는 InGaZnO4 결정의 (009)면에서 유래한 것으로, CAAC-OS의 결정이 c축 배향을 가지고, c축이 형성 표면 또는 CAAC-OS의 상면에 실질적으로 수직인 방향으로 배향되어 있는 것을 가리킨다.
또한, out-of-plane법에 의한 CAAC-OS의 구조 분석에서, 2θ가 31° 부근일 때의 피크에 더하여 2θ가 36° 부근일 때에 또 하나의 피크가 나타날 수 있다. 2θ가 36° 부근일 때의 피크는 CAAC-OS의 일부에 c축 배향을 가지지 않는 결정이 포함되는 것을 가리킨다. out-of-plane법에 의하여 분석한 CAAC-OS에서는, 2θ가 31° 부근일 때 피크가 나타나는 것이 바람직하고, 2θ가 36° 부근일 때 피크가 나타나지 않는 것이 바람직하다.
한편, c축에 실질적으로 수직인 방향으로 샘플에 X선빔이 입사하는 in-plane법에 의한 CAAC-OS의 구조 분석에서, 2θ가 56° 부근일 때 피크가 나타난다. 이 피크는 InGaZnO4 결정의 (110)면에서 유래한다. CAAC-OS의 경우, 2θ를 56° 부근에 고정하고 샘플 표면의 법선 벡터를 축(φ축)으로서 사용하여 샘플을 회전시켜 분석(φ 스캔)을 행하면, 도 36의 (B)에 나타낸 바와 같이 피크가 명확하게 관찰되지 않는다. 한편, InGaZnO4의 단결정 산화물 반도체의 경우, 2θ를 56° 부근에 고정하고 φ 스캔을 행하면, 도 36의 (C)에 나타낸 바와 같이 (110)면과 등가인 결정면에서 유래하는 6개의 피크가 관찰된다. 따라서, XRD를 사용한 구조 분석은, CAAC-OS에서 a축 및 b축의 방향이 불규칙하게 배향되는 것을 보여준다.
다음에, 전자 회절에 의하여 분석한 CAAC-OS에 대하여 설명한다. 예를 들어, 프로브 직경 300nm의 전자빔이 샘플 표면에 평행한 방향으로 InGaZnO4 결정을 포함하는 CAAC-OS에 입사하면, 도 37의 (A)에 나타낸 회절 패턴(제한 시야 투과 전자 회절 패턴이라고도 함)이 얻어질 수 있다. 이 회절 패턴에는 InGaZnO4 결정의 (009)면에서 유래하는 스폿이 포함된다. 따라서, 전자 회절은, CAAC-OS에 포함되는 펠릿이 c축 배향을 가지고 c축이 형성 표면 또는 CAAC-OS의 상면에 실질적으로 수직인 방향으로 배향되는 것도 가리킨다. 한편, 도 37의 (B)는, 프로브 직경 300nm의 전자빔이 샘플 표면에 수직인 방향으로 동일한 샘플에 입사하는 식으로 얻어지는 회절 패턴을 나타낸 것이다. 도 37의 (B)에 나타낸 바와 같이 고리형 회절 패턴이 관찰된다. 따라서, 전자 회절은, CAAC-OS에 포함되는 펠릿의 a축 및 b축이 규칙적인 배향을 가지지 않는 것도 가리킨다. 도 37의 (B)에서의 제 1 고리는 InGaZnO4 결정의 (010)면 및 (100)면 등에서 유래하는 것으로 생각된다. 도 37의 (B)에서의 제 2 고리는 (110)면 등에서 유래하는 것으로 생각된다.
상술한 바와 같이, CAAC-OS는 결정성이 높은 산화물 반도체이다. 불순물의 진입 또는 결함의 형성 등은 산화물 반도체의 결정성을 저하시킬 수 있다. 이는 CAAC-OS는 불순물 및 결함(예를 들어, 산소 빈자리)의 양이 적다는 것을 의미한다.
또한, 불순물이란 수소, 탄소, 실리콘, 또는 전이 금속 원소 등, 산화물 반도체의 주성분 외의 원소를 의미한다. 예를 들어, 산화물 반도체에 포함되는 금속 원소보다 산소에 대한 결합력이 높은 원소(구체적으로, 실리콘 등)는, 산화물 반도체로부터 산소를 추출하고, 이 결과 산화물 반도체의 원자 배열이 무질서해지고 산화물 반도체의 결정성이 저하된다. 철 또는 니켈 등의 중금속, 아르곤, 또는 이산화탄소 등은 원자 반경(또는 분자 반경)이 크기 때문에, 산화물 반도체의 원자 배열을 무질서하게 하고 결정성을 저하시킨다.
불순물 또는 결함을 가지는 산화물 반도체의 특성은 광 또는 열 등에 의하여 변화될 수 있다. 예를 들어, 산화물 반도체에 함유되는 불순물은 캐리어 트랩 또는 캐리어 발생원으로서 작용할 수 있다. 또한, 산화물 반도체의 산소 빈자리는, 캐리어 트랩으로서 작용하거나 또는 수소가 트랩되면 캐리어 발생원으로서 작용한다.
불순물 및 산소 빈자리의 양이 적은 CAAC-OS는 캐리어 밀도가 낮은 산화물 반도체이다. 이러한 산화물 반도체를 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체라고 한다. CAAC-OS는 불순물 농도가 낮고 결함 상태의 밀도가 낮다. 따라서 CAAC-OS를 안정된 특성을 가지는 산화물 반도체라고 할 수 있다.
<nc-OS>
다음에, nc-OS에 대하여 설명한다.
nc-OS는 고분해능 TEM 이미지에서 결정부가 관찰되는 영역, 및 결정부가 명확하게 관찰되지 않는 영역을 가진다. 대부분의 경우, nc-OS에 포함되는 결정부의 크기는 1nm 이상 10nm 이하, 또는 1nm 이상이다. 또한, 10nm보다 크고 100nm 이하의 크기의 결정부를 포함하는 산화물 반도체를 미결정 산화물 반도체라고 하는 경우가 있다. nc-OS의 고분해능 TEM 이미지에서, 예를 들어 결정립계가 명확하게 관찰되지 않는 경우가 있다. 또한, 나노 결정의 기원은 CAAC-OS에서의 펠릿과 동일한 가능성이 있다. 그러므로, 이하의 설명에서는 nc-OS의 결정부를 펠릿이라고 할 수 있다.
nc-OS에서, 미소 영역(예를 들어, 크기가 1nm 이상 10nm 이하인 영역, 특히 크기가 1nm 이상 3nm 이하인 영역)은 주기적인 원자 배열을 가진다. nc-OS에서 상이한 펠릿들 사이에 결정 배향의 규칙성은 없다. 따라서, 막 전체의 배향이 관찰되지 않는다. 따라서, 분석 방법에 따라서는 nc-OS를 a-like OS 또는 비정질 산화물 반도체와 구별할 수 없다. 예를 들어, 펠릿의 크기보다 큰 직경을 가지는 X선빔을 사용하여 out-of-plane법에 의하여 nc-OS를 분석하면, 결정면을 나타내는 피크가 나타나지 않는다. 또한, 펠릿의 크기보다 큰 프로브 직경(예를 들어, 50nm 이상)을 가지는 전자빔을 사용하여 nc-OS에 대하여 전자 회절을 행하면, 헤일로(halo) 패턴과 같은 회절 패턴이 관찰된다. 한편, 프로브 직경이 펠릿의 크기와 가깝거나 작은 전자빔을 적용하면, nc-OS의 나노빔 전자 회절 패턴에 스폿이 나타난다. 또한, nc-OS의 나노빔 전자 회절 패턴에, 원(고리)형 패턴의 밝은 영역이 나타나는 경우가 있다. nc-OS의 나노빔 전자 회절 패턴에서도 고리형 영역에 복수의 스폿이 나타나는 경우가 있다.
상술한 바와 같이, 펠릿들(나노 결정들) 사이에 결정 배향의 규칙성이 없기 때문에, nc-OS를 RANC(random aligned nanocrystals)를 포함하는 산화물 반도체 또는 NANC(non-aligned nanocrystals)를 포함하는 산화물 반도체라고 할 수도 있다.
nc-OS는 비정질 산화물 반도체에 비하여 규칙성이 높은 산화물 반도체이다. 따라서, nc-OS는 a-like OS 및 비정질 산화물 반도체보다 결함 상태의 밀도가 낮은 경향이 있다. 또한, nc-OS에서 상이한 펠릿들 사이에 결정 배향의 규칙성은 없다. 그러므로, nc-OS는 CAAC-OS보다 결함 상태의 밀도가 높다.
<a-like OS>
a-like OS는 nc-OS와 비정질 산화물 반도체의 중간의 구조를 가진다.
a-like OS의 고분해능 TEM 이미지에서는 보이드(void)가 관찰될 수 있다. 또한, 고분해능 TEM 이미지에서, 결정부가 명확하게 관찰되는 영역 및 결정부가 관찰되지 않는 영역이 있다.
a-like OS는 보이드를 포함하기 때문에 불안정한 구조를 가진다. a-like OS가 CAAC-OS 및 nc-OS에 비하여 불안정한 구조를 가진다는 것을 증명하기 위하여, 전자 조사에 기인하는 구조의 변화에 대하여 이하에서 설명한다.
전자 조사를 행할 샘플로서 a-like OS(샘플 A라고 함), nc-OS(샘플 B라고 함), 및 CAAC-OS(샘플 C라고 함)를 준비한다. 각 샘플은 In-Ga-Zn 산화물이다.
먼저, 각 샘플의 고분해능 단면 TEM 이미지를 얻는다. 고분해능 단면 TEM 이미지는, 모든 샘플이 결정부를 가지는 것을 보여준다.
또한, 어느 부분을 결정부로 간주할지는 다음과 같이 결정된다. InGaZnO4 결정의 단위 격자는, 3개의 In-O층과 6개의 Ga-Zn-O층을 포함하는 9층이 c축 방향으로 적층된 구조를 가지는 것이 알려져 있다. 인접한 층들 사이의 거리는 (009)면의 격자간 거리(d값이라고도 함)와 동등하다. 그 값은 결정 구조 분석으로부터 0.29nm로 계산된다. 따라서, 격자 줄무늬(lattice fringe) 사이의 격자간 거리가 0.28nm 이상 0.30nm 이하인 부분을 InGaZnO4의 결정부로 간주한다. 각 격자 줄무늬는 InGaZnO4 결정의 a-b면에 대응한다.
도 38은 각 샘플의 결정부(22지점 내지 45지점)의 평균 크기의 변화를 나타낸 것이다. 또한, 결정부의 크기는 격자 줄무늬의 길이에 상당한다. 도 38은 a-like OS에서의 결정부의 크기가 누적 전자 조사량의 증가에 따라 커지는 것을 가리킨다. 구체적으로는 도 38에서 (1)로 나타낸 바와 같이, TEM 관찰의 시작에서 약 1.2nm의 결정부(이 결정부를 초기 핵이라고도 함)는, 누적 전자 조사량이 4.2×108e-/nm2일 때 약 2.6nm의 크기로 성장한다. 한편, nc-OS 및 CAAC-OS의 결정부의 크기는 전자 조사의 시작부터 누적 전자 조사량이 4.2×108e-/nm2가 될 때까지 보이는 변화가 작다. 구체적으로는, 도 38에서 (2) 및 (3)으로 나타낸 바와 같이 누적 전자 조사량에 상관없이 nc-OS 및 CAAC-OS의 평균 결정 크기는 각각 약 1.4nm 및 약 2.1nm이다.
이와 같이, a-like OS에서의 결정부의 성장은 전자 조사에 의하여 유발된다. 한편, nc-OS 및 CAAC-OS에서는 전자 조사에 의하여 결정부의 성장이 거의 유발되지 않는다. 그러므로, a-like OS는 nc-OS 및 CAAC-OS에 비하여 불안정한 구조를 가진다.
a-like OS는 보이드를 포함하기 때문에 nc-OS 및 CAAC-OS보다 밀도가 낮다. 구체적으로, a-like OS의 밀도는 동일한 조성을 가지는 단결정 산화물 반도체의 밀도의 78.6% 이상 92.3% 미만이다. nc-OS 및 CAAC-OS 각각의 밀도는 동일한 조성을 가지는 단결정 산화물 반도체의 밀도의 92.3% 이상 100% 미만이다. 단결정 산화물 반도체의 밀도의 78% 미만의 밀도를 가지는 산화물 반도체는 퇴적하기 어렵다.
예를 들어, 원자비 In:Ga:Zn=1:1:1의 산화물 반도체의 경우, 능면체정 구조를 가지는 단결정 InGaZnO4의 밀도는 6.357g/cm3이다. 따라서 원자비 In:Ga:Zn=1:1:1의 산화물 반도체의 경우, a-like OS의 밀도는 5.0g/cm3 이상 5.9g/cm3 미만이다. 예를 들어, 원자비 In:Ga:Zn=1:1:1의 산화물 반도체의 경우, nc-OS 및 CAAC-OS 각각의 밀도는 5.9g/cm3 이상 6.3g/cm3 미만이다.
또한, 특정의 조성을 가지는 산화물 반도체가 단결정 구조로 존재할 수 없을 가능성이 있다. 그 경우, 조성이 상이한 단결정 산화물 반도체들을 적절한 비로 조합함으로써, 원하는 조성을 가지는 단결정 산화물 반도체의 밀도와 동등한 밀도를 계산할 수 있다. 원하는 조성을 가지는 단결정 산화물 반도체의 밀도는, 조성이 상이한 단결정 산화물 반도체들의 조합비에 따라 가중 평균을 사용하여 계산할 수 있다. 또한, 밀도를 계산하기 위해서는 가능한 한 적은 종류의 단결정 산화물 반도체를 사용하는 것이 바람직하다.
상술한 바와 같이, 산화물 반도체는 다양한 구조와 다양한 특성을 가진다. 또한, 산화물 반도체는 예를 들어, 비정질 산화물 반도체, a-like OS, nc-OS, 및 CAAC-OS 중 2개 이상의 막을 포함하는 적층이어도 좋다.
<퇴적 모델>
이하에서 CAAC-OS 및 nc-OS의 퇴적 모델의 예에 대하여 설명한다.
도 39의 (A)는 스퍼터링법에 의하여 CAAC-OS를 퇴적하는 퇴적 체임버 내의 개략도이다.
타깃(5130)이 백킹 플레이트(backing plate)에 부착되어 있다. 백킹 플레이트를 개재하여 타깃(5130)과 마주 보도록 복수의 마그넷이 제공되어 있다. 복수의 마그넷은 자기장을 생성한다. 마그넷의 레이아웃 및 구조에 대해서는 상술한 퇴적 체임버의 설명을 참조한다. 마그넷의 자기장을 이용하여 퇴적 속도를 높이는 스퍼터링법을 마그네트론 스퍼터링법이라고 한다.
타깃(5130)은 적어도 하나의 결정립에 벽개면(劈開面)이 존재하는 다결정 구조를 가진다.
In-Ga-Zn 산화물을 포함하는 타깃(5130)의 벽개면을 일례로서 설명한다. 도 40의 (A)는 타깃(5130)에 포함되는 InGaZnO4 결정의 구조를 나타낸 것이다. 또한, 도 40의 (A)는 c축이 상향 방향일 때에 b축에 평행한 방향으로부터 InGaZnO4 결정을 관찰한 경우의 구조를 나타낸 것이다.
도 40의 (A)는 Ga-Zn-O층의 산소 원자가 인접한 Ga-Zn-O층의 산소 원자와 가깝게 위치하는 것을 가리킨다. 산소 원자는 음의 전하를 가지기 때문에, 이 2개의 Ga-Zn-O층은 서로 반발한다. 그 결과, InGaZnO4 결정은, 2개의 인접한 Ga-Zn-O층 사이에 벽개면을 가진다.
기판(5120)은 타깃(5130)과 마주 보도록 배치되고, 거리 d(타깃-기판 거리(T-S 거리)라고도 함)는 0.01m 이상 1m 이하, 바람직하게는 0.02m 이상 0.5m 이하이다. 퇴적 체임버는 대부분이 퇴적 가스(예를 들어, 산소 가스, 아르곤 가스, 또는 산소를 5vol% 이상 함유하는 혼합 가스)로 채워져 있고, 퇴적 체임버의 압력은 0.01Pa 이상 100Pa 이하, 바람직하게는 0.1Pa 이상 10Pa 이하로 제어된다. 여기서, 타깃(5130)에 일정한 값 이상의 전압을 인가함으로써 방전이 시작되고, 플라스마가 관찰된다. 자기장은 타깃(5130) 부근에 고밀도 플라스마 영역을 형성한다. 고밀도 플라스마 영역에서는 퇴적 가스가 이온화되어, 이온(5101)이 발생된다. 이온(5101)의 예에는 산소의 양이온(O＋) 및 아르곤의 양이온(Ar＋)이 포함된다.
이온(5101)은, 전계에 의하여 타깃(5130) 쪽으로 가속되어, 타깃(5130)에 충돌한다. 이때, 벽개면으로부터 평판상(펠릿상)의 스퍼터링 입자인 펠릿(5100a) 및 펠릿(5100b)이 분리되어, 스퍼터링된다. 또한, 펠릿(5100a) 및 펠릿(5100b)의 구조는 이온(5101)의 충돌의 충격에 의하여 변형될 수 있다.
펠릿(5100a)은 삼각형의 평면, 예를 들어 정삼각형의 평면을 가지는 평판상(펠릿상)의 스퍼터링 입자이다. 펠릿(5100b)은 육각형의 평면, 예를 들어 정육각형의 평면을 가지는 평판상(펠릿상)의 스퍼터링 입자이다. 또한, 펠릿(5100a) 및 펠릿(5100b) 등의 평판상(펠릿상)의 스퍼터링 입자를 통틀어 펠릿(5100)이라고 한다. 펠릿(5100)의 평평한 평면의 형상은 삼각형 또는 육각형에 한정되지 않는다. 예를 들어, 평평한 평면은 2개 이상의 삼각형이 조합되어 형성된 형상을 가져도 좋다. 예를 들어, 2개의 삼각형(예를 들어, 정삼각형)이 조합되어 사각형(예를 들어, 마름모)이 형성되어도 좋다.
펠릿(5100)의 두께는 퇴적 가스의 종류 등에 따라 정해진다. 펠릿(5100)의 두께는 균일한 것이 바람직하고, 그 이유는 후술한다. 또한, 스퍼터링 입자는 두께가 두꺼운 주사위 형상에 비하여 두께가 얇은 펠릿 형상인 것이 바람직하다. 예를 들어, 펠릿(5100)의 두께는 0.4nm 이상 1nm 이하, 바람직하게는 0.6nm 이상 0.8nm 이하이다. 또한, 예를 들어, 펠릿(5100)의 폭은 1nm 이상 3nm 이하, 바람직하게는 1.2nm 이상 2.5nm 이하이다. 펠릿(5100)은 도 38의 (1)의 설명에서의 초기 핵에 상당한다. 예를 들어, In-Ga-Zn 산화물을 포함하는 타깃(5130)에 이온(5101)이 충돌하면, 도 40의 (B)에 나타낸 바와 같이 Ga-Zn-O층, In-O층, 및 Ga-Zn-O층의 3층을 포함하는 펠릿(5100)이 튀어나온다. 또한, 도 40의 (C)는 c축에 평행한 방향으로부터 관찰한 펠릿(5100)의 구조를 나타낸 것이다. 그러므로, 펠릿(5100)은 2개의 Ga-Zn-O층(빵)과 In-O층(속재료)을 포함하는 나노미터 크기의 샌드위치 구조를 가진다.
펠릿(5100)은, 플라스마를 통과할 때에 전하를 받음으로써, 그 측면이 음 또는 양으로 대전될 수 있다. 펠릿(5100)은 그 측면에 산소 원자를 포함하고, 이 산소 원자가 음으로 대전될 수 있다. 이와 같이 측면들이 동일한 극성으로 대전되면 전하들이 서로 반발하기 때문에, 펠릿(5100)이 평판 형상을 유지할 수 있게 된다. CAAC-OS가 In-Ga-Zn 산화물인 경우, 인듐 원자에 결합된 산소 원자가 음으로 대전될 가능성이 있다. 또한, 인듐 원자, 갈륨 원자, 또는 아연 원자에 결합된 산소 원자가 음으로 대전될 가능성이 있다. 또한 펠릿(5100)은, 플라스마를 통과할 때에 인듐 원자, 갈륨 원자, 아연 원자, 또는 산소 원자 등에 결합됨으로써 성장할 수 있다. 이것이 도 38의 (2)와 (1) 간의 크기의 차이의 원인이다. 여기서, 기판(5120)의 온도가 실온 정도인 경우, 펠릿(5100)은 더 이상 성장하지 않기 때문에 nc-OS가 형성된다(도 39의 (B) 참조). nc-OS의 퇴적이 행해지는 온도는 실온 정도이기 때문에, 기판(5120)이 대형인 경우에 nc-OS를 퇴적할 수 있다. 또한, 펠릿(5100)을 플라스마에서 성장시키기 위해서는, 스퍼터링에서의 퇴적 전력을 높이는 것이 효과적이다. 퇴적 전력을 높게 함으로써 펠릿(5100)의 구조를 안정화할 수 있다.
도 39의 (A) 및 (B)에 나타낸 바와 같이, 펠릿(5100)은 플라스마에서 연(kite)처럼 날아, 기판(5120)까지 훨훨 날아오른다. 펠릿(5100)은 대전되어 있기 때문에, 펠릿(5100)이 다른 펠릿(5100)이 이미 퇴적된 영역에 가까워지면 반발이 일어난다. 여기서, 기판(5120) 위에서 기판(5120) 상면에 평행한 방향의 자기장(수평 자기장이라고도 함)이 발생된다. 기판(5120)과 타깃(5130) 사이에 전위차가 생기고, 이에 따라 기판(5120)으로부터 타깃(5130)을 향하여 전류가 흐른다. 따라서, 펠릿(5100)은 기판(5120) 상면에서 자기장 및 전류의 작용에 의하여 힘(로런츠 힘(Lorentz force))을 받는다. 이는 플레밍의 왼손 법칙에 의하여 설명할 수 있다.
펠릿(5100)의 질량은 원자의 질량보다 크다. 따라서, 펠릿(5100)이 기판(5120)의 상면 위를 이동하게 하기 위해서는 펠릿(5100)에 외부로부터 어떠한 힘을 가하는 것이 중요하다. 그 힘의 1종류는 자기장 및 전류의 작용에 의하여 발생되는 힘일 수 있다. 펠릿(5100)에 가해지는 힘을 증가시키기 위해서는, 기판(5120) 상면에 평행한 방향의 자기장이 10G 이상, 바람직하게는 20G 이상, 더 바람직하게는 30G 이상, 더욱 바람직하게는 50G 이상인 영역을 제공하는 것이 바람직하다. 또는 이 상면에, 기판(5120)의 상면에 평행한 방향의 자기장이 기판(5120) 상면에 수직인 방향의 자기장의 1.5배 이상, 바람직하게는 2배 이상, 더 바람직하게는 3배 이상, 더욱 바람직하게는 5배 이상인 영역을 제공하는 것이 바람직하다.
이때, 마그넷 유닛 및/또는 기판(5120)이 상대적으로 이동하거나 또는 회전함으로써, 기판(5120) 상면에서의 수평 자기장의 방향이 계속해서 변화한다. 따라서, 기판(5120) 상면에서 펠릿(5100)이 다양한 방향의 힘을 받아, 다양한 방향으로 이동할 수 있다.
또한, 도 39의 (A)에 나타낸 바와 같이 기판(5120)이 가열되는 경우, 펠릿(5100)과 기판(5120) 사이에서 마찰 등으로 인한 저항이 낮다. 그 결과, 펠릿(5100)은 기판(5120) 상면 위를 활공한다. 펠릿(5100)의 활공은 그 평평한 평면이 기판(5120)과 마주 본 상태에서 일어난다. 그리고 펠릿(5100)이, 이미 퇴적되어 있는 다른 펠릿(5100)의 측면에 도달하면, 펠릿(5100)의 측면들이 결합된다. 이때, 펠릿(5100)의 측면 상의 산소 원자가 방출된다. 방출된 산소 원자에 의하여, CAAC-OS의 산소 빈자리가 채워질 수 있기 때문에, CAAC-OS는 낮은 결함 상태의 밀도를 가지게 된다. 또한, 기판(5120) 상면의 온도는 예를 들어, 100℃ 이상 500℃ 미만, 150℃ 이상 450℃ 미만, 또는 170℃ 이상 400℃ 미만이다. 따라서, 기판(5120)이 대형인 경우에도 CAAC-OS를 퇴적할 수 있다.
또한, 기판(5120) 상에서 펠릿(5100)이 가열됨으로써 원자가 재배열되어, 이온(5101)의 충돌에 의하여 발생된 구조 변형이 감소될 수 있다. 구조 변형이 감소된 펠릿(5100)은, 실질적으로 단결정이다. 펠릿들(5100)이 결합되고 나서 가열되더라도, 펠릿(5100)을 실질적으로 단결정으로 하는 것에 의하여, 펠릿(5100) 자체의 신축이 거의 일어나지 않는다. 따라서, 펠릿(5100) 사이의 틈이 커지는 것으로 인한 결정립계 등의 결함의 형성을 방지할 수 있어, 크레바스의 생성을 방지할 수 있다.
CAAC-OS는, 한 장의 판자 같은 단결정 산화물 반도체의 구조를 가지는 것이 아니라, 펠릿(5100)(나노 결정)의 집합이 벽돌 또는 블록이 쌓인 듯한 배열을 가진다. 또한, 그 사이에 결정립계가 존재하지 않는다. 따라서, 퇴적 중의 가열, 퇴적 후의 가열 또는 휨으로 인하여 CAAC-OS에 수축 등의 변형이 생긴 경우에도, 국부 응력을 완화하거나 또는 변형을 풀어주는 것이 가능하다. 따라서, 이 구조는 플렉시블 반도체 장치에 적합하다. 또한, nc-OS는 펠릿(5100)(나노 결정)이 무질서하게 쌓인 배열을 가진다.
타깃이 이온으로 스퍼터링될 때에, 펠릿에 더하여 산화 아연 등이 튀어나올 수 있다. 산화 아연은 펠릿보다 가볍기 때문에, 펠릿보다 먼저 기판(5120) 상면에 도달한다. 그 결과, 산화 아연이 0.1nm 이상 10nm 이하, 0.2nm 이상 5nm 이하, 또는 0.5nm 이상 2nm 이하의 두께를 가지는 산화 아연층(5102)을 형성한다. 도 41의 (A) 내지 (D)는 단면 개략도이다.
도 41의 (A)에 도시된 바와 같이, 산화 아연층(5102) 위에 펠릿(5105a) 및 펠릿(5105b)이 퇴적된다. 여기서, 펠릿(5105a) 및 펠릿(5105b)의 측면들이 서로 접촉된다. 그리고, 펠릿(5105c)이 펠릿(5105b) 위에 퇴적되어 펠릿(5105b) 위를 활공한다. 또한, 산화 아연과 함께 타깃으로부터 튀어나온 복수의 입자(5103)가, 기판(5120)의 가열에 의하여 결정화되어, 펠릿(5105a)의 다른 측면에 영역(5105a1)을 형성한다. 또한, 복수의 입자(5103)는 산소, 아연, 인듐, 또는 갈륨 등을 함유할 수 있다.
그리고, 도 41의 (B)에 도시된 바와 같이, 영역(5105a1)이 펠릿(5105a)의 일부로 성장하여 펠릿(5105a2)을 형성한다. 또한, 펠릿(5105c)의 측면은 펠릿(5105b)의 다른 측면과 접촉된다.
다음에, 도 41의 (C)에 도시된 바와 같이 펠릿(5105d)이 펠릿(5105a2) 및 펠릿(5105b) 위에 퇴적되어 펠릿(5105a2) 및 펠릿(5105b) 위를 활공한다. 또한, 펠릿(5105c)의 다른 측면을 향하여, 펠릿(5105e)이 산화 아연층(5102) 위를 활공한다.
그리고, 도 41의 (D)에 도시된 바와 같이, 펠릿(5105d)의 측면이 펠릿(5105a2)의 측면과 접촉되도록 펠릿(5105d)이 배치된다. 또한, 펠릿(5105e)의 측면은 펠릿(5105c)의 다른 측면과 접촉된다. 산화 아연과 함께 타깃으로부터 튀어나온 복수의 입자(5103)가, 기판(5120)의 가열에 의하여 결정화되어, 펠릿(5105d)의 다른 측면에 영역(5105d1)을 형성한다.
상술한 바와 같이, 퇴적된 펠릿들이 서로 접촉되도록 배치되고, 펠릿의 측면들에서 성장이 일어남으로써, 기판(5120) 위에 CAAC-OS가 형성된다. 따라서, CAAC-OS의 각 펠릿은 nc-OS보다 크다. 도 38의 (3)와 (2)의 크기의 차이는 퇴적 후의 성장의 양에 상당한다.
펠릿들(5100) 사이의 틈이 매우 작으면, 펠릿들이 큰 펠릿을 형성할 수 있다. 큰 펠릿은 단결정 구조를 가진다. 예를 들어, 큰 펠릿의 크기는 위에서 봤을 때 10nm 이상 200nm 이하, 15nm 이상 100nm 이하, 또는 20nm 이상 50nm 이하일 수 있다. 따라서, 트랜지스터의 채널 형성 영역이 큰 펠릿보다 작은 경우, 단결정 구조를 가지는 영역을 채널 형성 영역으로서 사용할 수 있다. 또한, 펠릿의 크기가 커지면, 단결정 구조를 가지는 영역을 트랜지스터의 채널 형성 영역, 소스 영역, 및 드레인 영역으로서 사용할 수 있다.
이와 같이, 단결정 구조를 가지는 영역에 트랜지스터의 채널 형성 영역 등이 형성되면, 트랜지스터의 주파수 특성이 증가될 수 있는 경우가 있다.
이러한 모델에 나타낸 바와 같이 펠릿(5100)이 기판(5120) 상에 퇴적되는 것으로 생각된다. 그러므로, CAAC-OS는 형성 표면이 결정 구조를 가지지 않는 경우에도 퇴적할 수 있고, 이는 에피택셜 성장에 의한 막 퇴적과는 다르다. 예를 들어, 기판(5120) 상면(형성 표면)이 비정질 구조를 가지는(예를 들어, 상면이 비정질 산화 실리콘으로 형성되는) 경우에도, CAAC-OS를 형성할 수 있다.
또한 CAAC-OS의 형성에 있어서, 형성 표면이 요철을 가지는 경우에도, 펠릿(5100)은 형성 표면인 기판(5120)의 상면 형상에 따라 배열되는 것을 알았다. 예를 들어, 기판(5120) 상면이 원자 레벨로 평탄한 경우, 펠릿(5100)은 a-b면에 평행한 평평한 평면이 아래를 향하도록 배열된다. n개의 층(n은 자연수)을 적층함으로써, CAAC-OS를 얻을 수 있다.
기판(5120) 상면이 요철을 가지는 경우, 각각 펠릿(5100)이 요철을 따라 배열된 n개의 층(n은 자연수)이 적층된 CAAC-OS가 형성된다. 기판(5120)이 요철을 가지기 때문에, CAAC-OS에서 펠릿들(5100) 사이에 틈이 생기기 쉬운 경우가 있다. 또한, 분자간 힘에 의하여, 펠릿들(5100)은 요철이 있는 표면에도 펠릿들 사이의 틈이 가능한 한 작아지도록 배열된다. 따라서, 형성 표면이 요철을 가지는 경우에도 결정성이 높은 CAAC-OS를 얻을 수 있다.
그 결과, CAAC-OS의 형성에 레이저 결정화가 필요하지 않고, 대형 유리 기판 등 위에도 균일한 막을 형성할 수 있다.
CAAC-OS는 이러한 모델에 따라 퇴적되기 때문에, 스퍼터링 입자는 두께가 얇은 펠릿 형상을 가지는 것이 바람직하다. 또한, 스퍼터링 입자가 두께가 두꺼운 주사위 형상을 가지는 경우, 기판(5120)과 마주 보는 평면이 달라져서 두께 또는 결정의 배향이 균일하지 못할 수 있다.
상술한 퇴적 모델에 따라, 비정질 구조를 가지는 형성 표면에도 높은 결정성을 가지는 CAAC-OS를 형성할 수 있다.
본 실시형태에 기재된 구조는, 다른 실시형태 중 어느 것에 기재된 구조와 적절히 조합하여 사용될 수 있다.
(실시형태 3)
본 실시형태에서는, 상술한 실시형태에 기재된 트랜지스터들 중 어느 것을 포함하는 표시 장치의 예에 대하여 도 8, 도 9, 및 도 10을 참조하여 이하에서 설명한다.
도 8은 표시 장치의 예의 상면도이다. 도 8에 도시된 표시 장치(700)는, 제 1 기판(701) 위에 제공된 화소부(702); 제 1 기판(701) 위에 제공된 소스 드라이버 회로부(704) 및 게이트 드라이버 회로부(706); 화소부(702), 소스 드라이버 회로부(704), 및 게이트 드라이버 회로부(706)를 둘러싸도록 제공된 실런트(712); 및 제 1 기판(701)과 마주 보도록 제공된 제 2 기판(705)을 포함한다. 제 1 기판(701)과 제 2 기판(705)은 실런트(712)로 밀봉되어 있다. 즉, 화소부(702), 소스 드라이버 회로부(704), 및 게이트 드라이버 회로부(706)는 제 1 기판(701), 실런트(712), 및 제 2 기판(705)으로 밀봉되어 있다. 도 8에 도시되어 있지 않지만, 제 1 기판(701)과 제 2 기판(705) 사이에 표시 소자가 제공된다.
표시 장치(700)에 있어서, 제 1 기판(701) 위에 위치하고 실런트(712)로 둘러싸여 있는 영역과는 다른 영역에, 화소부(702), 소스 드라이버 회로부(704), 및 게이트 드라이버 회로부(706)와 서로 전기적으로 접속되는 FPC(flexible printed circuit) 단자부(708)가 제공된다. 또한, FPC 단자부(708)에 FPC(716)가 접속되고, FPC(716)를 통하여 각종 신호 등이 화소부(702), 소스 드라이버 회로부(704), 및 게이트 드라이버 회로부(706)에 공급된다. 또한, 화소부(702), 소스 드라이버 회로부(704), 게이트 드라이버 회로부(706), 및 FPC 단자부(708)에는 신호선(710)이 접속된다. FPC(716)로부터 신호선(710)을 통하여 각종 신호 등이 화소부(702), 소스 드라이버 회로부(704), 게이트 드라이버 회로부(706), 및 FPC 단자부(708)에 인가된다.
표시 장치(700)에 복수의 게이트 드라이버 회로부(706)를 제공하여도 좋다. 소스 드라이버 회로부(704) 및 게이트 드라이버 회로부(706)가, 화소부(702)도 형성되는 제 1 기판(701) 위에 형성되는 표시 장치(700)의 예에 대하여 설명하지만, 구조는 이에 한정되지 않는다. 예를 들어, 게이트 드라이버 회로부(706)만을 제 1 기판(701) 위에 형성하여도 좋고, 또는 소스 드라이버 회로부(704)만을 제 1 기판(701) 위에 형성하여도 좋다. 이 경우, 소스 드라이버 회로 또는 게이트 드라이버 회로 등이 형성된 기판(예를 들어, 단결정 반도체막 또는 다결정 반도체막을 사용하여 형성된 구동 회로 기판)을, 제 1 기판(701)에 실장하여도 좋다. 또한, 별도로 준비된 구동 회로 기판의 접속 방법에 특별한 제한은 없으며, COG(chip on glass) 방법 또는 와이어 본딩 방법 등을 사용할 수 있다.
표시 장치(700)에 포함되는 화소부(702), 소스 드라이버 회로부(704), 및 게이트 드라이버 회로부(706)는 복수의 트랜지스터를 포함한다. 복수의 트랜지스터로서, 본 발명의 실시형태의 반도체 장치인 트랜지스터들 중 어느 것을 사용할 수 있다.
표시 장치(700)는, 다양한 소자 중 어느 것을 포함할 수 있다. 소자는 예를 들어, 액정 소자, EL(electroluminescence) 소자(예를 들어, 유기 및 무기 재료를 포함하는 EL 소자, 유기 EL 소자, 또는 무기 EL 소자), LED(예를 들어, 백색 LED, 적색 LED, 녹색 LED, 또는 청색 LED), 트랜지스터(전류에 따라 광을 방출하는 트랜지스터), 전자 방출체(electron emitter), 전자 잉크, 전기 영동 소자, GLV(grating light valve), PDP(plasma display panel), MEMS(micro electro mechanical system)를 사용한 표시 소자, DMD(digital micromirror device), DMS(digital micro shutter), MIRASOL(등록 상표), IMOD(interferometric modulator display) 소자, MEMS 셔터 표시 소자, 광간섭 방식 MEMS 표시 소자, 전기 습윤(electrowetting) 소자, 압전 세라믹 디스플레이, 및 카본 나노튜브를 포함하는 표시 소자 중 적어도 하나를 포함한다. 상술한 소자 외에, 전기적 또는 자기적 효과에 의하여 콘트라스트, 휘도, 반사율, 또는 투과율 등이 변화되는 표시 매체를 포함하여도 좋다. EL 소자를 가지는 표시 장치의 예에는 EL 디스플레이가 포함된다. 전자 방출체를 포함하는 표시 장치의 예에는 FED(field emission display) 및 SED 방식 평판 디스플레이(SED: surface-conduction electron-emitter display)가 포함된다. 액정 소자를 포함하는 표시 장치의 예에는, 액정 디스플레이(예를 들어, 투과형 액정 디스플레이, 반투과형 액정 디스플레이, 반사형 액정 디스플레이, 직시형 액정 디스플레이, 또는 투사형 액정 디스플레이)가 포함된다. 전자 잉크 또는 전기 영동 소자를 포함하는 표시 장치의 예는, 전자 종이이다. 반투과형 액정 디스플레이 또는 반사형 액정 디스플레이의 경우, 화소 전극의 일부 또는 전부는 반사 전극으로서 기능한다. 예를 들어, 화소 전극의 일부 또는 전부는, 알루미늄 또는 은 등을 포함하도록 형성된다. 이러한 경우, 반사 전극 아래에, SRAM 등의 메모리 회로를 제공할 수 있고, 이는 소비전력의 저감으로 이어진다.
표시 장치(700)에서의 표시 방식으로서, 프로그레시브 방식 또는 인터레이스 방식 등을 채용할 수 있다. 또한, 컬러 표시 시에 화소에서 제어되는 색 요소는, 3색: R, G, 및 B(R, G, 및 B는 각각 적색, 녹색, 및 청색에 대응함)에 한정되지 않는다. 예를 들어, R 화소, G 화소, B 화소, 및 W(백색) 화소의 4개의 화소를 포함하여도 좋다. 또는 색 요소는, 펜타일(PenTile) 레이아웃에서와 같이, R, G, 및 B 중 2색으로 구성되어도 좋다. 색 요소들 중 2색이 상이하여도 좋다. 또는, RGB에 황색, 시안, 및 마젠타(magenta) 등 중 하나 이상의 색을 추가하여도 좋다. 또한, 색 성분의 각 도트에 따라, 표시 영역의 크기가 상이하여도 좋다. 개시된 발명의 실시형태는, 컬러 표시용 표시 장치에 한정되지 않고; 개시된 발명은 흑백 표시용 표시 장치에 적용될 수도 있다.
백 라이트(예를 들어, 유기 EL 소자, 무기 EL 소자, LED, 또는 형광등)를 위한 백색의 광(W)을 사용한 풀 컬러 표시 장치를 얻기 위하여, 착색층(컬러 필터라고도 함)을 사용하여도 좋다. 착색층으로서 예를 들어, 적색(R), 녹색(G), 청색(B), 또는 황색(Y) 등을 적절히 조합하여도 좋다. 착색층을 사용하면, 착색층이 없는 경우보다 높은 색 재현성을 얻을 수 있다. 이 경우, 착색층이 있는 영역과 착색층이 없는 영역을 제공함으로써, 착색층이 없는 영역에서의 백색의 광을 직접 표시에 이용하여도 좋다. 착색층이 없는 영역을 부분적으로 제공함으로써, 착색층으로 인한 휘도의 저하를 억제할 수 있고, 화상을 밝게 표시할 때에 소비전력을 20% 내지 30% 저감할 수 있는 경우가 있다. 또한, 유기 EL 소자 또는 무기 EL 소자 등의 자기 발광 소자를 사용하여 풀 컬러 표시를 행하는 경우, 소자들이 각기 R, G, B, Y, 및 W 색의 광을 방출하여도 좋다. 자기 발광 소자를 사용함으로써, 착색층을 사용하는 경우에 비하여 소비전력을 더 저감할 수 있는 경우가 있다.
본 실시형태에서는, 표시 소자로서 액정 소자 및 EL 소자를 포함하는 구조에 대하여 도 9 및 도 10을 참조하여 설명한다. 또한, 도 9는 도 8에 나타낸 일점쇄선 Q-R을 따르는 단면도이며 표시 소자로서 액정 소자를 포함하는 구조를 나타내고, 한편 도 10은, 도 8에 나타낸 일점쇄선 Q-R을 따르는 단면도이며 표시 소자로서 EL 소자를 포함하는 구조를 나타낸 것이다.
도 9와 도 10의 공통 부분에 대하여 먼저 설명한 다음, 상이한 부분에 대하여 설명한다.
<표시 장치의 공통 부분>
도 9 및 도 10에 도시된 표시 장치(700)는, 리드 배선부(711), 화소부(702), 소스 드라이버 회로부(704), 및 FPC 단자부(708)를 포함한다. 또한, 리드 배선부(711)는 신호선(710)을 포함한다. 화소부(702)는 트랜지스터(750) 및 커패시터(790)를 포함한다. 소스 드라이버 회로부(704)는 트랜지스터(752)를 포함한다.
상술한 트랜지스터들 중 어느 것을 트랜지스터(750 및 752)로서 사용할 수 있다.
본 실시형태에서 사용하는 트랜지스터들은 각각, 고순도화되고 산소 빈자리의 형성이 억제된 산화물 반도체막을 포함한다. 이 트랜지스터에서, 오프 상태에 있어서의 전류(오프 상태 전류)를 작게 할 수 있다. 따라서, 화상 신호 등의 전기 신호가 더 오랫동안 유지될 수 있고, 온 상태에서의 기록 간격을 더 길게 설정할 수 있다. 따라서, 리프레시 동작의 빈도를 저감할 수 있고, 이는 소비전력을 억제하는 효과로 이어진다.
또한, 본 실시형태에서 사용하는 트랜지스터는, 비교적 높은 전계 효과 이동도를 가질 수 있고, 따라서 고속 동작이 가능하다. 예를 들어, 이러한 고속으로 동작할 수 있는 트랜지스터를 액정 표시 장치에 사용하면, 화소부의 스위칭 트랜지스터와, 구동 회로부의 구동 트랜지스터를 하나의 기판 위에 형성할 수 있다. 즉, 실리콘 웨이퍼 등을 사용하여 형성된 반도체 장치가, 구동 회로로서 추가적으로 필요하지 않고, 이로써 반도체 장치의 부품 수를 줄일 수 있다. 또한, 화소부에도 고속으로 동작할 수 있는 트랜지스터를 사용할 수 있고, 이로써 고화질 화상을 제공할 수 있다.
커패시터(790)는 한 쌍의 전극 사이에 유전체를 포함한다. 구체적으로는, 트랜지스터(750)의 게이트 전극으로서 기능하는 도전막과 동일한 단계를 사용하여 형성되는 도전막을 커패시터(790)의 한쪽 전극으로서 사용하고, 트랜지스터(750)의 소스 전극 또는 드레인 전극으로서 기능하는 도전막을 커패시터(790)의 다른 쪽 전극으로서 사용한다. 또한, 트랜지스터(750)의 게이트 절연막으로서 기능하는 절연막을 한 쌍의 전극 사이의 유전체로서 사용한다.
도 9 및 도 10에 있어서, 트랜지스터(750), 트랜지스터(752), 및 커패시터(790) 위에 절연막(764, 766, 및 768), 산화물 반도체막(767), 및 평탄화 절연막(770)을 형성한다.
절연막들(764, 766, 및 768)은 각각, 상술한 실시형태에 기재된 절연막들(114, 116, 및 118)과 비슷한 재료 및 방법을 사용하여 형성할 수 있다. 산화물 반도체막(767)은, 상술한 실시형태에 기재된 산화물 반도체막(108)과 비슷한 재료 및 방법을 사용하여 형성할 수 있다. 평탄화 절연막(770)은, 폴리이미드 수지, 아크릴 수지, 폴리이미드 아마이드 수지, 벤조사이클로뷰텐 수지, 폴리아마이드 수지, 또는 에폭시 수지 등의 내열성 유기 재료를 사용하여 형성할 수 있다. 또한, 이들 재료로부터 형성되는 복수의 절연막을 적층함으로써 평탄화 절연막(770)을 형성하여도 좋다. 또는, 평탄화 절연막(770)이 없는 구조를 채용하여도 좋다.
신호선(710)은, 트랜지스터(750 또는 752)의 소스 및 드레인 전극들로서 기능하는 도전막들과 동일한 단계에서 형성된다. 또한, 신호선(710)은, 트랜지스터(750 또는 752)의 소스 전극 및 드레인 전극과 상이한 단계에서 형성되는 도전막을 사용하여 형성하여도 좋고, 예를 들어 게이트 전극으로서 기능하는 도전막을 사용하여도 좋다. 구리 원소를 포함하는 재료를 사용하여 신호선(710)을 형성하는 경우, 배선 저항으로 인한 신호 지연 등이 저감되고, 이에 의하여 대형 화면 표시가 가능해진다.
FPC 단자부(708)는, 접속 전극(760), 이방성 도전막(780), 및 FPC(716)를 포함한다. 또한, 접속 전극(760)은 트랜지스터(750 또는 752)의 소스 및 드레인 전극들로서 기능하는 도전막들과 동일한 단계에서 형성된다. 접속 전극(760)은, 이방성 도전막(780)을 통하여 FPC(716)에 포함되는 단자에 전기적으로 접속된다.
예들 들어, 제 1 기판(701) 및 제 2 기판(705)으로서, 유리 기판을 사용할 수 있다. 제 1 기판(701) 및 제 2 기판(705)으로서, 플렉시블 기판을 사용하여도 좋다. 플렉시블 기판의 예에는 플라스틱 기판이 포함된다.
제 1 기판(701)과 제 2 기판(705) 사이에 구조체(778)를 제공한다. 구조체(778)는, 절연막의 선택적 에칭에 의하여 얻어지는 기둥형 스페이서이며, 제 1 기판(701)과 제 2 기판(705) 사이의 거리(셀 갭)를 제어하기 위하여 제공된다. 또한, 구조체(778)로서, 구(球)형 스페이서를 사용하여도 좋다. 본 실시형태에서는 구조체(778)가 제 1 기판(701) 측에 제공되는 구조를 예시하였지만, 본 발명의 일 형태는 이에 한정되지 않는다. 예를 들어, 구조체(778)가 제 2 기판(705) 측에 제공되는 구조, 또는 제 1 기판(701)과 제 2 기판(705)의 양쪽 모두에 구조체(778)가 제공되는 구조를 채용하여도 좋다.
또한, 제 2 기판(705) 측에는, 블랙 매트릭스로서 기능하는 차광막(738), 컬러 필터로서 기능하는 착색막(736), 및 차광막(738) 및 착색막(736)과 접촉되는 절연막(734)이 제공된다.
<표시 소자로서 액정 소자를 사용한 표시 장치의 구조예>
도 9에서의 표시 장치(700)는 액정 소자(775)를 포함한다. 액정 소자(775)는, 도전막(772), 도전막(774), 및 액정층(776)을 포함한다. 도전막(774)은, 제 2 기판(705) 측에 제공되며 대향 전극으로서 기능한다. 도 9에서의 표시 장치(700)는, 도전막(772) 및 도전막(774)에 인가되는 전압에 따른 액정층(776)의 배향 상태의 변화에 의하여 투과 또는 비투과가 제어되는 식으로, 화상을 표시할 수 있다.
도전막(772)은, 트랜지스터(750)에 포함되는 소스 및 드레인 전극으로서 기능하는 도전막에 접속된다. 도전막(772)은, 평탄화 절연막(770) 위에 형성되어, 화소 전극, 즉 표시 소자의 하나의 전극으로서 기능한다. 도전막(772)은 반사 전극으로서 기능한다. 도 9에서의 표시 장치(700)는, 도전막(772)에 의하여 외광을 반사시켜 착색막(736)을 통하여 화상을 표시하는, 소위 반사형 컬러 액정 표시 장치이다.
가시광을 투과시키는 도전막 또는 가시광을 반사시키는 도전막을, 도전막(772)으로서 사용할 수 있다. 예들 들어, 인듐(In), 아연(Zn), 및 주석(Sn) 중 하나를 포함하는 재료를, 가시광을 투과시키는 도전막에 사용하는 것이 바람직하다. 예를 들어, 알루미늄 또는 은을 포함하는 재료를, 가시광을 반사시키는 도전막에 사용하여도 좋다. 본 실시형태에 있어서, 가시광을 반사시키는 도전막을, 도전막(772)으로서 사용한다.
가시광을 반사시키는 도전막을 도전막(772)으로서 사용하는 경우, 이 도전막이 적층 구조를 가져도 좋다. 예를 들어, 두께 100nm의 알루미늄막을 하층으로서 형성하고, 두께 30nm의 은 합금막(예를 들어, 은, 팔라듐, 및 구리를 포함하는 합금막)을 상층으로서 형성한다. 이러한 구조에 의하여 다음 효과를 얻을 수 있다.
(1) 베이스막과 도전막(772)의 밀착성이 향상될 수 있다.
(2) 화학 용액에 따라 알루미늄막과 은 합금막을 일괄적으로 에칭할 수 있다.
(3) 도전막(772)이 양호한 단면 형상을 가질 수 있다(예를 들어, 테이퍼 형상).
(3)의 이유는 다음과 같다: 화학 용액을 이용한 알루미늄막의 에칭 레이트가 은 합금막보다 낮거나, 또는 상층인 은 합금막의 에칭 후에 하층인 알루미늄막이 노출될 때, 은 합금막보다 천한 금속, 즉 이온화 경향이 높은 금속인 알루미늄으로부터 전자가 추출되어 은 합금막의 에칭이 억제되기 때문에, 하층인 알루미늄막의 에칭이 은 합금막보다 빨리 진행된다.
또한, 도 9에서의 표시 장치(700)에서, 화소부(702)의 평탄화 절연막(770)의 일부에 볼록과 오목이 제공되어 있다. 볼록과 오목은, 평탄화 절연막(770)을 유기 수지막 등을 사용하여 형성하고, 이 유기 수지막 표면에 볼록과 오목을 형성하는 식으로, 형성할 수 있다. 반사 전극으로서 기능하는 도전막(772)은, 이 볼록과 오목을 따라 형성된다. 따라서, 외광이 도전막(772)에 입사할 때에 도전막(772) 표면에서 광이 난반사됨으로써, 시인성이 향상될 수 있다.
또한, 도 9에서의 표시 장치(700)는 일례로서 반사형 컬러 액정 표시 장치이지만, 표시 방식은 이에 한정되지 않는다. 예를 들어, 도전막(772)으로서 가시광을 투과시키는 도전막을 사용한 투과형 컬러 액정 표시 장치를 사용하여도 좋다. 투과형 컬러 액정 표시 장치의 경우, 평탄화 절연막(770)에 반드시 볼록과 오목을 제공할 필요는 없다.
도 9에 도시되어 있지 않지만, 도전막(772)에서 액정층(776)과 접촉되는 측에, 그리고 도전막(774)에서 액정층(776)과 접촉되는 측에, 배향막을 제공하여도 좋다. 도 9에 도시되어 있지 않지만, 편광 부재, 위상차 부재, 또는 반사 방지 부재 등의 광학 부재(광학 기판) 등을 적절히 제공하여도 좋다. 예를 들어, 편광 기판 및 위상차 기판을 사용함으로써, 원형 편광을 채용하여도 좋다. 또한, 광원으로서 백 라이트 또는 사이드 라이트 등을 사용하여도 좋다.
표시 소자로서 액정 소자를 사용하는 경우, 서모트로픽(thermotropic) 액정, 저분자 액정, 고분자 액정, 고분자 분산형 액정, 강유전성 액정, 또는 반(anti)강유전성 액정 등을 사용할 수 있다. 이러한 액정 재료는, 조건에 따라 콜레스테릭상, 스멕틱상, 큐빅상, 키랄 네마틱상, 또는 등방상 등을 나타낸다.
또는, 횡전계 방식을 채용하는 경우, 배향막이 불필요한 블루상(blue phase)을 나타내는 액정을 사용하여도 좋다. 블루상은, 콜레스테릭 액정의 온도가 상승되면서 콜레스테릭상이 등방상으로 전이하기 직전에 발현하는, 액정상 중 하나이다. 블루상은 좁은 온도 범위에서만 나타나기 때문에, 온도 범위를 향상시키기 위하여, 수 중량% 이상의 키랄제를 혼합한 액정 조성물을 액정층에 사용한다. 블루상을 나타내는 액정, 및 키랄제를 포함하는 액정 조성물은 응답 시간이 짧고, 광학적 등방성을 가지고, 이에 의하여 배향 처리가 불필요하게 된다. 또한, 블루상을 나타내는 액정, 및 키랄제를 포함하는 액정 조성물은 시야각 의존성이 작다. 배향막을 제공할 필요가 없기 때문에 러빙 처리가 필요하지 않고, 이에 따라 러빙 처리에 기인하는 정전기 방전 대미지를 방지할 수 있고, 제작 공정에서의 액정 표시 장치의 불량 및 대미지를 감소할 수 있다.
표시 소자로서 액정 소자를 사용하는 경우, TN(twisted nematic) 모드, IPS(in-plane-switching) 모드, FFS(fringe field switching) 모드, ASM(axially symmetric aligned micro-cell) 모드, OCB(optical compensated birefringence) 모드, FLC(ferroelectric liquid crystal) 모드, 또는 AFLC(antiferroelectric liquid crystal) 모드 등을 사용할 수 있다.
또한, 수직 배향(VA: vertical alignment) 모드를 이용한 투과형 액정 표시 장치 등의 노멀리 블랙형 액정 표시 장치를 사용하여도 좋다. 수직 배향 모드에는 몇 가지 예가 있고, 예를 들어 멀티-도메인 수직 배향(MVA) 모드, 패턴 수직 배향(PVA) 모드, 또는 ASV 모드 등을 채용할 수 있다.
<표시 소자로서 발광 소자를 사용한 표시 장치>
도 10에 도시된 표시 장치(700)는 발광 소자(782)를 포함한다. 발광 소자(782)는, 도전막(784), EL층(786), 및 도전막(788)을 포함한다. 도 10에서의 표시 장치(700)는, 발광 소자(782)에 포함되는 EL층(786)으로부터의 발광에 의하여, 화상을 표시할 수 있다.
도전막(784)은, 트랜지스터(750)에 포함되는 소스 및 드레인 전극으로서 기능하는 도전막에 접속된다. 도전막(784)은, 평탄화 절연막(770) 위에 형성되어, 화소 전극, 즉 표시 소자의 하나의 전극으로서 기능한다. 가시광을 투과시키는 도전막 또는 가시광을 반사시키는 도전막을, 도전막(784)으로서 사용할 수 있다. 가시광을 투과시키는 도전막은, 예를 들어 인듐(In), 아연(Zn), 및 주석(Sn) 중 하나를 포함하는 재료를 사용하여 형성할 수 있다. 가시광을 반사시키는 도전막은, 예를 들어 알루미늄 또는 은을 포함하는 재료를 사용하여 형성할 수 있다.
도 10에서의 표시 장치(700)에서는, 평탄화 절연막(770) 및 도전막(784) 위에 절연막(730)이 제공되어 있다. 절연막(730)은 도전막(784)의 일부를 덮는다. 또한, 발광 소자(782)는 전면 발광 구조(top emission structure)를 가진다. 따라서, 도전막(788)은 투광성을 가지며, EL층(786)으로부터 방출되는 광을 투과시킨다. 본 실시형태에서는 전면 발광 구조를 예시하였지만, 본 발명의 일 형태는 이에 한정되지 않는다. 광이 도전막(784) 측으로 방출되는 배면 발광 구조(bottom-emission structure), 또는 광이 도전막(784) 측과 도전막(788) 측의 양쪽으로 방출되는 양면 발광 구조(dual-emission structure)를 채용하여도 좋다.
착색막(736)은 발광 소자(782)와 중첩되도록 제공되고, 차광막(738)은 절연막(730)과 중첩되고 리드 배선부(711) 및 소스 드라이버 회로부(704)에 포함되도록 제공된다. 착색막(736) 및 차광막(738)은 절연막(734)으로 덮인다. 발광 소자(782)와 절연막(734) 사이의 공간은 밀봉막(732)으로 채워진다. 도 10에서의 표시 장치(700)로서, 착색막(736)을 가지는 구조를 설명하였지만, 구조는 이에 한정되지 않는다. 구분 착색 방법(separate coloring method)에 의하여 EL층(786)을 형성하는 경우, 반드시 착색막(736)을 제공할 필요는 없다.
본 실시형태에 기재된 구조는, 다른 실시형태 중 어느 것에 기재된 구조와 적절히 조합하여 사용될 수 있다.
(실시형태 4)
본 실시형태에서는, 본 발명의 일 형태에 따른 반도체 장치를 포함하는 표시 장치에 대하여 도 18의 (A) 내지 (C)를 참조하여 설명한다.
도 11의 (A)에 도시된 표시 장치는, 표시 소자의 화소들을 포함하는 영역(이하, 이 영역을 화소부(502)라고 함), 화소부(502) 외측에 제공되며 화소들을 구동시키기 위한 회로를 포함하는 회로부(이하, 이 부분을 구동 회로부(504)라고 함), 각각 소자를 보호하는 기능을 가지는 회로들(이하, 이 회로들을 보호 회로들(506)이라고 함), 및 단자부(507)를 포함한다. 또한, 보호 회로(506)를 반드시 제공할 필요는 없다.
구동 회로부(504)의 일부 또는 전체를, 화소부(502)가 형성되는 기판 위에 형성하면, 부품 수와 단자 수를 줄일 수 있으므로 바람직하다. 구동 회로부(504)의 일부 또는 전체를, 화소부(502)가 형성되는 기판 위에 형성하지 않는 경우, 구동 회로부(504)의 일부 또는 전체를 COG 또는 TAB(tape automated bonding)에 의하여 실장할 수 있다.
화소부(502)는, X행(X는 2 이상의 자연수임) Y열(Y는 2 이상의 자연수임)로 배치된 표시 소자들을 구동시키기 위한 복수의 회로(이하, 이러한 회로들을 화소 회로들(501)이라고 함)를 포함한다. 구동 회로부(504)는, 화소를 선택하기 위하여 신호(주사 신호)를 공급하기 위한 회로(이하, 이 회로를 게이트 드라이버(504a)라고 함) 및 화소의 표시 소자를 구동시키기 위하여 신호(데이터 신호)를 공급하기 위한 회로(이하, 이 회로를 소스 드라이버(504b)라고 함) 등의 구동 회로를 포함한다.
게이트 드라이버(504a)는 시프트 레지스터 등을 포함한다. 게이트 드라이버(504a)는, 단자부(507)를 통하여 시프트 레지스터를 구동시키기 위한 신호를 받고, 신호를 출력한다. 예를 들어, 게이트 드라이버(504a)는, 스타트 펄스 신호 또는 클럭 신호 등을 받고, 펄스 신호를 출력한다. 게이트 드라이버(504a)는, 주사 신호를 공급받는 배선들(이하, 이러한 배선들을 주사선들(GL_1 내지 GL_X)이라고 함)의 전위를 제어하는 기능을 가진다. 또한, 주사선들(GL_1 내지 GL_X)을 개별적으로 제어하기 위하여, 복수의 게이트 드라이버(504a)를 제공하여도 좋다. 또는, 게이트 드라이버(504a)는, 초기화 신호를 공급하는 기능을 가진다. 이에 한정되지 않고, 게이트 드라이버(504a)는 다른 신호를 공급할 수 있다.
소스 드라이버(504b)는, 시프트 레지스터 등을 포함한다. 소스 드라이버(504b)는, 단자부(507)를 통하여 시프트 레지스터를 구동시키기 위한 신호뿐만 아니라, 데이터 신호의 바탕이 되는 신호(비디오 신호)를 받는다. 소스 드라이버(504b)는, 화소 회로(501)에 기록될, 비디오 신호에 기초한 데이터 신호를 생성하는 기능을 가진다. 또한, 소스 드라이버(504b)는, 스타트 펄스 신호 또는 클럭 신호 등의 입력에 의하여 생성되는 펄스 신호에 따라, 데이터 신호의 출력을 제어하는 기능을 가진다. 또한, 소스 드라이버(504b)는, 데이터 신호를 공급받는 배선들(이하, 이러한 배선들을 데이터선들(DL_1 내지 DL_Y)이라고 함)의 전위를 제어하는 기능을 가진다. 또는, 소스 드라이버(504b)는, 초기화 신호를 공급하는 기능을 가진다. 이에 한정되지 않고, 소스 드라이버(504b)는 다른 신호를 공급할 수 있다.
소스 드라이버(504b)는 예를 들어, 복수의 아날로그 스위치를 포함한다. 소스 드라이버(504b)는, 복수의 아날로그 스위치를 순차적으로 온으로 함으로써, 비디오 신호를 시분할하여 얻어지는 신호를, 데이터 신호로서 출력할 수 있다.
주사 신호를 공급받는 복수의 주사선(GL) 중 하나 및 데이터 신호를 공급받는 복수의 데이터선(DL) 중 하나를 통하여, 복수의 화소 회로(501) 각각에, 펄스 신호 및 데이터 신호가 각각 입력된다. 복수의 화소 회로(501) 각각에 있어서의 데이터 신호의 기록 및 유지는, 게이트 드라이버(504a)에 의하여 제어된다. 예를 들어, m행 n열째(m은 X 이하의 자연수이고, n은 Y 이하의 자연수임)의 화소 회로(501)에는, 주사선(GL_m)을 통하여 게이트 드라이버(504a)로부터 펄스 신호가 입력되고, 주사선(GL_m)의 전위에 따라 데이터선(DL_n)을 통하여 소스 드라이버(504b)로부터 데이터 신호가 입력된다.
도 11의 (A)에 도시된 보호 회로(506)는, 예를 들어 게이트 드라이버(504a)와 화소 회로(501) 사이의 주사선(GL)에 접속된다. 또는, 보호 회로(506)는, 소스 드라이버(504b)와 화소 회로(501) 사이의 데이터선(DL)에 접속된다. 또는, 보호 회로(506)는, 게이트 드라이버(504a)와 단자부(507) 사이의 배선에 접속될 수 있다. 또는, 보호 회로(506)는, 소스 드라이버(504b)와 단자부(507) 사이의 배선에 접속될 수 있다. 또한, 단자부(507)는, 외부 회로로부터 표시 장치에 전력, 제어 신호, 및 비디오 신호를 입력하기 위한 단자를 가지는 부분을 의미한다.
보호 회로(506)는, 이 보호 회로에 접속된 배선에 특정한 범위 외의 전위가 인가되었을 때에, 이 보호 회로에 접속된 해당 배선을 다른 배선에 전기적으로 접속시키는 회로이다.
도 11의 (A)에 도시된 바와 같이, 화소부(502) 및 구동 회로부(504)에 보호 회로(506)를 제공함으로써, ESD(electrostatic discharge) 등에 의하여 발생되는 과전류에 대한 표시 장치의 내성을 향상시킬 수 있다. 또한, 보호 회로(506)의 구성은 이에 한정되지 않고, 예를 들어 보호 회로(506)는 게이트 드라이버(504a)에 접속되어도 좋고, 또는 보호 회로(506)는 소스 드라이버(504b)에 접속되어도 좋다. 또는, 보호 회로(506)는 단자부(507)에 접속되어도 좋다.
도 11의 (A)에 구동 회로부(504)가 게이트 드라이버(504a) 및 소스 드라이버(504b)를 포함하는 예를 나타내었지만, 구조는 이에 한정되지 않는다. 예를 들어, 게이트 드라이버(504a)만을 형성하여도 좋고, 소스 드라이버 회로가 형성된 별도로 준비된 기판(예를 들어, 단결정 반도체막 또는 다결정 반도체막으로 형성된 구동 회로 기판)을 실장하여도 좋다.
도 11의 (A)에서의 복수의 화소 회로(501)는 각각, 예를 들어 도 11의 (B)에 도시된 구조를 가질 수 있다.
도 11의 (B)에 도시된 화소 회로(501)는, 액정 소자(570), 트랜지스터(550), 및 커패시터(560)를 포함한다. 트랜지스터(550)로서, 상술한 실시형태에 기재된 트랜지스터들 중 어느 것을 사용할 수 있다.
액정 소자(570)의 한 쌍의 전극 중 한쪽의 전위는, 화소 회로(501)의 사양에 따라 적절히 설정된다. 액정 소자(570)의 배향 상태는, 기록된 데이터에 의존한다. 복수의 화소 회로(501) 각각에 포함되는 액정 소자(570)의 한 쌍의 전극 중 한쪽에 공통 전위를 공급하여도 좋다. 또한, 하나의 행의 화소 회로(501)에서의 액정 소자(570)의 한 쌍의 전극 중 한쪽에 공급되는 전위는, 다른 행의 화소 회로(501)에서의 액정 소자(570)의 한 쌍의 전극 중 한쪽에 공급되는 전위와 상이하여도 좋다.
액정 소자(570)를 포함하는 표시 장치의 구동 방법의 예로서는 다음 중 어느 모드를 들 수 있다: TN 모드, STN 모드, VA 모드, ASM(axially symmetric aligned micro-cell) 모드, OCB(optically compensated birefringence) 모드, FLC(ferroelectric liquid crystal) 모드, AFLC(antiferroelectric liquid crystal) 모드, MVA 모드, PVA(patterned vertical alignment) 모드, IPS 모드, FFS 모드, 및 TBA(transverse bend alignment) 모드 등이다. 표시 장치의 구동 방법의 다른 예에는 ECB(electrically controlled birefringence) 모드, PDLC(polymer-dispersed liquid crystal) 모드, PNLC(polymer network liquid crystal) 모드, 및 게스트 호스트 모드가 포함된다. 다만, 본 발명은 이들 예에 한정되지 않고, 액정 소자와 그 구동 방법에는 다양한 액정 소자 및 구동 방법을 적용할 수 있다.
m행 n열째 화소 회로(501)에 있어서, 트랜지스터(550)의 소스 전극 및 드레인 전극 중 한쪽은, 데이터선(DL_n)에 전기적으로 접속되고, 다른 쪽은 액정 소자(570)의 한 쌍의 전극 중 다른 쪽에 전기적으로 접속된다. 트랜지스터(550)의 게이트 전극은 주사선(GL_m)에 전기적으로 접속된다. 트랜지스터(550)는, 온 또는 오프가 됨으로써 데이터 신호를 기록할지 여부를 제어하는 기능을 가진다.
커패시터(560)의 한 쌍의 전극 중 한쪽은, 전위가 공급되는 배선(이하, 전위 공급선(VL)이라고 함)에 전기적으로 접속되고, 다른 쪽은 액정 소자(570)의 한 쌍의 전극 중 다른 쪽에 전기적으로 접속된다. 전위 공급선(VL)의 전위는, 화소 회로(501)의 사양에 따라 적절히 설정된다. 커패시터(560)는, 기록된 데이터를 저장하기 위한 저장 커패시터(storage capacitor)로서 기능한다.
예를 들어, 도 11의 (B)에서의 화소 회로(501)를 포함하는 표시 장치에서는, 도 11의 (A)에 도시된 게이트 드라이버(504a)에 의하여 화소 회로(501)가 행마다 순차적으로 선택됨으로써 트랜지스터(550)가 온이 되고, 데이터 신호가 기록된다.
트랜지스터(550)가 오프가 되면, 데이터가 기록된 화소 회로(501)는 유지 상태가 된다. 이 동작을 행마다 순차적으로 행함으로써, 화상을 표시할 수 있다.
또는, 도 11의 (A)에서의 복수의 화소 회로(501) 각각은, 예를 들어 도 11의 (C)에 도시된 구조를 가질 수 있다.
도 11의 (C)에 도시된 화소 회로(501)는, 트랜지스터(552 및 554), 커패시터(562), 및 발광 소자(572)를 포함한다. 트랜지스터들(552 및 554) 중 한쪽 또는 양쪽으로서, 상술한 실시형태에 기재된 트랜지스터들 중 어느 것을 사용할 수 있다.
트랜지스터(552)의 소스 전극 및 드레인 전극 중 한쪽은, 데이터 신호가 공급되는 배선(이하, 데이터선(DL_n)이라고 함)에 전기적으로 접속된다. 트랜지스터(552)의 게이트 전극은, 게이트 신호가 공급되는 배선(이하, 주사선(GL_m)이라고 함)에 전기적으로 접속된다.
트랜지스터(552)는, 온 또는 오프가 됨으로써 데이터 신호를 기록할지 여부를 제어하는 기능을 가진다.
커패시터(562)의 한 쌍의 전극 중 한쪽은, 전위가 공급되는 배선(이하, 전위 공급선(VL_a)이라고 함)에 전기적으로 접속되고, 다른 쪽은 트랜지스터(552)의 소스 전극 및 드레인 전극 중 다른 쪽에 전기적으로 접속된다.
커패시터(562)는, 기록된 데이터를 저장하기 위한 저장 커패시터로서 기능한다.
트랜지스터(554)의 소스 전극 및 드레인 전극 중 한쪽은, 전위 공급선(VL_a)에 전기적으로 접속된다. 또한, 트랜지스터(554)의 게이트 전극은, 트랜지스터(552)의 소스 전극 및 드레인 전극 중 다른 쪽에 전기적으로 접속된다.
발광 소자(572)의 애노드 및 캐소드 중 한쪽은, 전위 공급선(VL_b)에 전기적으로 접속되고, 다른 쪽은 트랜지스터(554)의 소스 전극 및 드레인 전극 중 다른 쪽에 전기적으로 접속된다.
발광 소자(572)로서는, 예를 들어 유기 전계 발광 소자(유기 EL 소자라고도 함)를 사용할 수 있다. 또한, 발광 소자(572)는 유기 EL 소자에 한정되지 않고, 무기 재료를 포함하는 무기 EL 소자를 사용하여도 좋다.
전위 공급선(VL_a) 및 전위 공급선(VL_b) 중 한쪽에 고전원 전위(VDD)가 공급되고, 다른 쪽에 저전원 전위(VSS)가 공급된다.
예를 들어, 도 11의 (C)에서의 화소 회로(501)를 포함하는 표시 장치에서는, 도 11의 (A)에 도시된 게이트 드라이버(504a)에 의하여 화소 회로(501)가 행마다 순차적으로 선택됨으로써 트랜지스터(552)가 온이 되고, 데이터 신호가 기록된다.
트랜지스터(552)가 오프가 되면, 데이터가 기록된 화소 회로(501)는 유지 상태가 된다. 또한, 트랜지스터(554)의 소스 전극과 드레인 전극 사이에 흐르는 전류량은, 기록된 데이터 신호의 전위에 따라 제어된다. 발광 소자(572)는 흐르는 전류의 양에 대응하는 휘도로 광을 방출한다. 이 동작을 행마다 순차적으로 행함으로써, 화상을 표시할 수 있다.
본 실시형태에 기재된 구조는, 다른 실시형태들 중 어느 것에 기재된 구조와 적절히 조합하여 사용될 수 있다.
(실시형태 5)
본 실시형태에서는, 본 발명의 일 형태에 따른 반도체 장치를 포함하는 표시 모듈 및 전자 기기에 대하여 도 12 및 도 13의 (A) 내지 (G)를 참조하여 설명한다.
도 12에 도시된 표시 모듈(8000)에서, 상부 커버(8001)와 하부 커버(8002) 사이에, FPC(8003)에 접속된 터치 패널(8004), FPC(8005)에 접속된 표시 패널(8006), 백 라이트(8007), 프레임(8009), 인쇄 기판(8010), 및 배터리(8011)가 제공되어 있다.
본 발명의 일 형태에 따른 반도체 장치는 예를 들어, 표시 패널(8006)에 사용될 수 있다.
상부 커버(8001) 및 하부 커버(8002)의 형상 및 크기는, 터치 패널(8004) 및 표시 패널(8006)의 크기에 따라 적절히 변경될 수 있다.
터치 패널(8004)은, 저항식 터치 패널 또는 정전식 터치 패널일 수 있고, 표시 패널(8006)과 중첩하도록 형성될 수 있다. 표시 패널(8006)의 대향 기판(밀봉 기판)은 터치 패널 기능을 가질 수 있다. 표시 패널(8006)의 각 화소에 포토센서를 제공하여, 광학식 터치 패널을 형성하여도 좋다.
백 라이트(8007)는 광원(8008)을 포함한다. 또한, 백 라이트(8007) 위에 광원(8008)이 제공되는 구조를 도 12에 도시하였지만, 본 발명의 일 형태는 이 구조에 한정되지 않는다. 예를 들어, 백 라이트(8007)의 단부에 광원(8008)이 제공되고, 광 확산판이 더 제공되는 구조를 채용하여도 좋다. 또한, 유기 EL 소자 등의 자기 발광의 발광 소자를 사용하는 경우 또는 반사형 패널 등을 채용하는 경우, 백 라이트(8007)를 제공할 필요는 없다.
프레임(8009)은 표시 패널(8006)을 보호하고, 또한 인쇄 기판(8010)의 동작에 의하여 발생되는 전자기파를 차단하기 위한 전자기 실드로도 기능한다. 프레임(8009)은 방열판(radiator plate)으로서 기능하여도 좋다.
인쇄 기판(8010)에는, 전원 회로와, 비디오 신호 및 클럭 신호를 출력하기 위한 신호 처리 회로가 제공된다. 전원 회로에 전력을 공급하기 위한 전원으로서, 외부 상용 전원, 또는 별도로 제공된 배터리(8011)를 사용하는 전원을 사용하여도 좋다. 배터리(8011)는 상용 전원을 사용하는 경우에는 생략할 수 있다.
표시 모듈(8000)에, 편광판, 위상차판, 또는 프리즘 시트 등의 부재를 추가적으로 제공하여도 좋다.
도 13의 (A) 내지 (G)는 전자 기기를 도시한 것이다. 이들 전자 기기는, 하우징(9000), 표시부(9001), 스피커(9003), 조작 키(9005)(전원 스위치 또는 조작 스위치를 포함함), 접속 단자(9006), 센서(9007)(힘, 변위, 위치, 속도, 가속도, 각속도, 회전수, 거리, 광, 액체, 자기, 온도, 화학 물질, 소리, 시간, 경도, 전계, 전류, 전압, 전력, 방사선, 유량, 습도, 기울기, 진동, 냄새, 또는 적외선을 측정 또는 검지하는 기능을 가지는 센서), 및 마이크로폰(9008) 등을 포함할 수 있다.
도 13의 (A) 내지 (G)에 도시된 전자 기기는, 예를 들어 다양한 데이터(정지 화상, 동영상, 및 텍스트 화상 등)를 표시부에 표시하는 기능, 터치 패널 기능, 달력, 날짜, 및 시간 등을 표시하는 기능, 다양한 소프트웨어(프로그램)로 처리를 제어하는 기능, 무선 통신 기능, 무선 통신 기능으로 다양한 컴퓨터 네트워크에 접속되는 기능, 무선 통신 기능으로 다양한 데이터를 송수신하는 기능, 및 메모리 매체에 저장된 프로그램 또는 데이터를 판독하고 표시부에 프로그램 또는 데이터를 표시하는 기능 등의 다양한 기능을 가질 수 있다. 또한, 도 13의 (A) 내지 (G)에 도시된 전자 기기에 제공될 수 있는 기능은 상술한 것에 한정되지 않고, 전자 기기는 다양한 기능을 가질 수 있다. 도 13의 (A) 내지 (G)에 도시되어 있지 않지만, 전자 기기는 복수의 표시부를 포함하여도 좋다. 또한, 전자 기기에 카메라 등이 제공되어도 좋고, 정지 화상을 촬영하는 기능, 동영상을 촬영하는 기능, 촬영한 화상을 메모리 매체(외부 메모리 매체 또는 카메라에 포함되는 메모리 매체)에 저장하는 기능, 또는 촬영한 화상을 표시부에 표시하는 기능 등을 가져도 좋다.
도 13의 (A) 내지 (G)에 도시된 전자 기기에 대하여 이하에서 자세히 설명한다.
도 13의 (A)는 휴대 정보 단말(9100)을 도시한 사시도이다. 휴대 정보 단말(9100)의 표시부(9001)는 플렉시블하다. 그러므로, 구부러진 하우징(9000)의 구부러진 면을 따라 표시부(9001)를 제공할 수 있다. 또한, 표시부(9001)는 터치 센서를 포함하고, 손가락 또는 스타일러스 등으로 화면을 터치함으로써 조작을 행할 수 있다. 예를 들어, 표시부(9001)에 표시된 아이콘을 터치함으로써, 애플리케이션을 기동할 수 있다.
도 13의 (B)는 휴대 정보 단말(9101)을 도시한 사시도이다. 휴대 정보 단말(9101)은 예를 들어, 전화기, 노트, 및 정보 열람 시스템 중 하나 이상으로서 기능한다. 구체적으로는, 휴대 정보 단말(9101)은 스마트폰으로서 사용할 수 있다. 또한, 도 13의 (B)에는 휴대 정보 단말(9101)의 스피커(9003), 접속 단자(9006), 및 센서(9007) 등을 도시하지 않았지만, 이들을 도 13의 (A)에서의 휴대 정보 단말(9100)과 동일한 위치에 제공할 수 있다. 휴대 정보 단말(9101)은 문자 및 화상 정보를 그 복수의 면에 표시할 수 있다. 예를 들어, 3개의 조작 버튼(9050)(조작 아이콘 또는 간단하게 아이콘이라고도 함)을 표시부(9001)의 하나의 면에 표시할 수 있다. 또한, 파선의 직사각형으로 나타낸 정보(9051)를 표시부(9001)의 다른 면에 표시할 수 있다. 정보(9051)의 예에는, 이메일, SNS(social networking service) 메시지, 및 전화의 수신을 알리는 표시; 이메일 및 SNS 메시지의 제목 및 송신자; 날짜; 시각; 배터리의 잔량; 및 안테나의 수신 강도가 포함된다. 또는, 정보(9051) 대신에 조작 버튼(9050) 등을 표시하여도 좋다.
도 13의 (C)는 휴대 정보 단말(9102)을 도시한 사시도이다. 휴대 정보 단말(9102)은 예를 들어, 표시부(9001)의 3개 이상의 면에 정보를 표시하는 기능을 가진다. 여기서는, 정보(9052), 정보(9053), 및 정보(9054)가 상이한 면에 표시되어 있다. 예를 들어, 휴대 정보 단말(9102)의 사용자는, 자신 옷의 가슴 포켓에 휴대 정보 단말(9102)을 넣은 상태로 표시(여기서는 정보(9053))를 볼 수 있다. 구체적으로는, 착신한 전화의 발신자의 전화 번호 또는 이름 등을, 휴대 정보 단말(9102)의 상방에서 볼 수 있는 위치에 표시한다. 따라서 사용자는, 휴대 정보 단말(9102)을 포켓에서 꺼내지 않고 표시를 보고, 전화를 받을지 여부를 결정할 수 있다.
도 13의 (D)는 손목시계형 휴대 정보 단말(9200)을 도시한 사시도이다. 휴대 정보 단말(9200)은 이동 전화, 이메일, 문장의 열람 및 편집, 음악 재생, 인터넷 통신, 및 컴퓨터 게임 등의 다양한 애플리케이션을 실행할 수 있다. 표시부(9001)의 표시면이 구부러져 있고, 구부러진 표시면에 화상이 표시될 수 있다. 휴대 정보 단말(9200)은, 기존의 통신 표준에 기초한 통신 방식인 근거리 무선 통신을 채용할 수 있다. 그 경우, 예를 들어 휴대 정보 단말(9200)과 무선 통신이 가능한 헤드셋 간의 상호 통신을 행할 수 있기 때문에, 핸즈프리 통화가 가능하다. 또한, 휴대 정보 단말(9200)은 접속 단자(9006)를 포함하고, 커넥터를 통하여 다른 정보 단말에 데이터를 직접 송신하거나, 다른 정보 단말로부터 데이터를 직접 수신할 수 있다. 접속 단자(9006)를 통한 충전이 가능하다. 또한, 접속 단자(9006)를 사용하지 않고 무선 급전에 의하여 충전 동작을 행하여도 좋다.
도 13의 (E), (F), 및 (G)는 접을 수 있는 휴대 정보 단말(9201)을 각각 도시한 사시도이다. 도 13의 (E)는 펼친 휴대 정보 단말(9201)을 도시한 사시도이고, 도 13의 (F)는 펼치고 있는 중 또는 접고 있는 중의 휴대 정보 단말(9201)을 도시한 사시도이고, 도 13의 (G)는, 접은 휴대 정보 단말(9201)을 도시한 사시도이다. 휴대 정보 단말(9201)은, 접었을 때 휴대가 매우 쉽다. 휴대 정보 단말(9201)을 펼치면, 이음매 없는 큰 표시 영역은 일람성이 높다. 휴대 정보 단말(9201)의 표시부(9001)는, 힌지(9055)에 의하여 연결된 3개의 하우징(9000)에 의하여 지지된다. 힌지(9055)를 이용하여 2개의 하우징(9000) 사이의 연결부에서 휴대 정보 단말(9201)을 접음으로써, 휴대 정보 단말(9201)을, 펼친 상태에서 접은 상태로 가역적으로 변형할 수 있다. 예를 들어, 휴대 정보 단말(9201)은 곡률 반경 1mm 이상 150mm 이하로 구부릴 수 있다.
본 실시형태에 기재된 전자 기기들은 각각 어떤 종류의 데이터를 표시하기 위한 표시부를 포함한다. 또한, 본 발명의 일 형태에 따른 반도체 장치는, 표시부를 가지지 않는 전자 기기에도 사용될 수 있다. 본 실시형태에 기재된 전자 기기의 표시부가 플렉시블하고, 구부러진 표시면에 표시를 행할 수 있는 구조, 또는 전자 기기의 표시부를 접을 수 있는 구조를 예시하였지만, 구조는 이에 한정되지 않고, 전자 기기의 표시부가 플렉시블하지 않고 평면부에 표시를 행하는 구조를 채용하여도 좋다.
본 실시형태에 기재된 구조는, 다른 실시형태에 기재된 구조 중 어느 것과 적절히 조합하여 사용될 수 있다.
(실시예 1)
실시예 1에서, 분석을 위한 샘플(A1 내지 A3)을 제작하고 SIMS 분석을 행하였다.
먼저, 실시예 1에서 제작된 분석을 위한 샘플에 대하여 설명한다.
(샘플(A1 내지 A3))
먼저, 두께 0.7mm의 유리 기판 위에 두께 100nm의 산화물 반도체막을 형성하였다. 또한, 샘플(A1 내지 A3)의 산화물 반도체막들은 조성이 상이하다.
샘플(A1)의 산화물 반도체막은, 기판 온도가 170℃이고, 유량 100sccm의 아르곤 가스 및 유량 100sccm의 산소 가스를 체임버에 도입하고, 압력이 0.6Pa이고, 다결정 금속 산화물 스퍼터링 타깃(원자비 In:Ga:Zn=1:1:1.2)에 2500W의 AC 전력을 인가하는 조건하에서 퇴적하였다.
샘플(A2)의 산화물 반도체막은, 기판 온도가 170℃이고, 유량 100sccm의 아르곤 가스 및 유량 100sccm의 산소 가스를 체임버에 도입하고, 압력이 0.6Pa이고, 다결정 금속 산화물 스퍼터링 타깃(원자비 In:Ga:Zn=3:1:2)에 2500W의 AC 전력을 인가하는 조건하에서 퇴적하였다.
샘플(A3)의 산화물 반도체막은, 기판 온도가 170℃이고, 유량 100sccm의 아르곤 가스 및 유량 100sccm의 산소 가스를 체임버에 도입하고, 압력이 0.6Pa이고, 다결정 금속 산화물 스퍼터링 타깃(원자비 In:Ga:Zn=4:2:4.1)에 2500W의 AC 전력을 인가하는 조건하에서 퇴적하였다.
다음에, 가열 처리를 행하였다. 가열 처리는 질소 분위기에서 450℃에서 1시간 동안 행한 다음, 질소와 산소의 혼합 분위기에서 450℃에서 1시간 동안 다시 행하였다. 본 실시예에서는 산화물 반도체막의 수소 농도를 저감하기 위하여 각 샘플에 450℃에서 가열 처리를 행하였지만, 실제의 트랜지스터의 제작 공정에서 가열 처리는 350℃ 이하에서 행하는 것이 바람직하다.
이러한 단계를 통하여 샘플(A1 내지 A3)을 제작하였다.
다음에, 제작된 샘플(A1 내지 A3)의 산화물 반도체막의 수소 농도를 측정하기 위하여 SIMS 분석을 행하였다. 도 14는 샘플(A1 내지 A3)의 분석 결과를 나타낸 것이다. 또한, 도 14의 세로축과 가로축은 각각 수소 농도(atoms/cm3)와 깊이(nm)를 가리킨다.
도 14의 결과에 나타낸 바와 같이, 샘플(A1)의 산화물 반도체막의 수소 농도는 6.33×1019atoms/cm3이었다. 샘플(A2)의 산화물 반도체막의 수소 농도는 8.64×1018atoms/cm3이었다. 샘플(A3)의 산화물 반도체막의 수소 농도는 1.46×1019atoms/cm3이었다. 또한, 산화물 반도체막들의 각 수소 농도는 두께 50nm에서 측정되었다.
샘플(A2)의 산화물 반도체막 위에 샘플(A1)의 산화물 반도체막을 형성하면, IGZO막(In:Ga:Zn=3:1:2) 위에 IGZO막(In:Ga:Zn=1:1:1.2)이 형성된 구조가 얻어진다. 샘플(A3)의 산화물 반도체막 위에 샘플(A1)의 산화물 반도체막을 형성하면, IGZO막(In:Ga:Zn=4:2:4.1) 위에 IGZO막(In:Ga:Zn=1:1:1.2)이 형성된 구조가 얻어진다.
본 발명의 일 형태에 따른 반도체 장치는, 위쪽 산화물 반도체막의 수소 농도가 아래쪽 산화물 반도체막의 수소 농도보다 높은 층상 구조의 산화물 반도체막을 포함하는 것이 바람직하다. 또한, 아래쪽 산화물 반도체막에서 In의 원자 비율은 Ga의 원자 비율보다 크고, 위쪽 산화물 반도체막에서의 In의 원자 비율은 아래쪽 산화물 반도체막보다 작다. 이러한 조성의 산화물 반도체막들의 래미네이트 구조에 의하여 전계 효과 이동도 및 신뢰성이 높은 반도체 장치가 실현된다.
본 실시예에 기재된 구조는 다른 실시형태 및 실시예에 기재된 구조 중 어느 것과 적절히 조합하여 사용될 수 있다.
(실시예 2)
실시예 2에서, 본 발명의 일 형태에 따른 반도체 장치의 절연막에서 방출되는 수소 및 물의 양을 TDS를 사용하여 평가하였다. 또한, 본 발명의 일 형태에 따른 반도체 장치의 절연막의 캐리어 트랩이 되는 결함에 대하여 ESR을 사용하여 평가하였다. 샘플(B1 내지 B4) 및 샘플(C1 내지 C4)을 제작하였다.
먼저, 샘플(B1 내지 B4)에 대하여 자세히 설명한다.
<샘플(B1)>
샘플(B1)은 유리 기판 위의 두께 100nm의 질화 실리콘막을 포함한다.
샘플(B1)의 질화 실리콘막은, 기판 온도가 350℃이고; 유량 200sccm의 실레인 가스, 유량 2000sccm의 질소 가스, 및 유량 100sccm의 암모니아 가스를 체임버에 도입하고; 압력을 100Pa로 설정하고; PECVD 장치에 놓인 평행 평판 전극들 사이에 2000W의 RF 전력을 공급하는 조건하에서 퇴적하였다.
<샘플(B2)>
샘플(B2)은 유리 기판 위의 두께 100nm의 질화 실리콘막을 포함한다.
샘플(B2)의 질화 실리콘막은, 암모니아 가스의 유량이 2000sccm이라는 것을 제외하고는, 샘플(B1)의 형성에 사용한 조건과 동일한 조건하에서 퇴적하였다.
<샘플(B3)>
샘플(B3)은 유리 기판 위의 두께 200nm의 산화 질화 실리콘막을 포함한다.
샘플(B3)의 산화 질화 실리콘막은, 기판 온도가 350℃이고, 유량 20sccm의 실레인 가스 및 유량 3000sccm의 일산화 이질소 가스를 체임버에 도입하고, 압력을 40Pa로 설정하고, PECVD 장치에 놓인 평행 평판 전극들 사이에 1000W의 RF 전력을 공급하는 조건하에서 퇴적하였다.
<샘플(B4)>
샘플(B4)은 유리 기판 위의 두께 200nm의 산화 질화 실리콘막을 포함한다.
샘플(B4)의 산화 질화 실리콘막은, RF 전력이 100W라는 것을 제외하고는, 샘플(B3)의 형성에 사용한 조건과 동일한 조건하에서 퇴적하였다.
<TDS 측정>
다음에, 제작된 샘플(B1 내지 B4)에 TDS 측정을 행하였다. TDS 측정에서는 각 샘플을 50℃ 내지 500℃의 온도 범위로 가열하여, 각 샘플의 절연막에서 방출되는 가스의 양을 평가하였다. 샘플들(B1 및 B2) 각각의 질화 실리콘막에서 방출되는 수소의 양을 평가하였다. 또한, 질량 전하비(M/z) 2의 가스의 방출량을 수소의 방출량으로서 측정하였다. 샘플들(B3 및 B4) 각각의 산화 질화 실리콘막에서 방출되는 H2O의 양을 평가하였다. 또한, 질량 전하비(M/z) 18의 가스의 방출량을 H2O의 방출량으로서 측정하였다.
도 15의 (A), (B), 도 16의 (A), 및 (B)는 각각, 샘플들(B1, B2, B3, 및 B4)의 TDS 측정 결과를 나타낸 것이다. 또한, 도 15의 (A) 및 (B) 내지 도 16의 (A) 및 (B)의 세로축과 가로축은 각각 강도(임의 단위)와 기판 온도(℃)를 가리킨다.
도 15의 (A) 및 (B)의 결과는 암모니아 가스의 유량을 저감하면 수소가 덜 방출되는 질화 실리콘막을 퇴적할 수 있다는 것을 보여준다.
도 16의 (A) 및 (B)의 결과는 RF 전력을 높이면 물이 덜 방출되는 산화 질화 실리콘막을 퇴적할 수 있다는 것을 보여준다.
다음에, 샘플(C1 내지 C4)에 대하여 자세히 설명한다.
<샘플(C1)>
샘플(C1)은 유리 기판 위의 두께 100nm의 질화 실리콘막을 포함한다.
샘플(C1)에 사용한 질화 실리콘막은, 기판 온도가 350℃이고; 유량 200sccm의 실레인 가스, 유량 2000sccm의 질소 가스, 및 유량 100sccm의 암모니아 가스를 체임버에 도입하고; 압력이 100Pa이고; PECVD 장치에 제공된 평행 평판 전극들 사이에 2000W의 RF 전력을 공급하는 조건하에서 퇴적하였다.
<샘플(C2)>
샘플(C2)은 유리 기판 위의 두께 100nm의 질화 실리콘막을 포함한다.
샘플(C2)에 사용한 질화 실리콘막은, 기판 온도가 280℃이고; 유량 100sccm의 실레인 가스, 유량 1000sccm의 질소 가스, 및 유량 50sccm의 암모니아 가스를 체임버에 도입하고; 압력이 100Pa이고; PECVD 장치에 제공된 평행 평판 전극들 사이에 750W의 RF 전력을 공급하는 조건하에서 퇴적하였다.
<샘플(C3)>
샘플(C3)은 유리 기판 위의 두께 100nm의 산화 질화 실리콘막을 포함한다.
산화 질화 실리콘막은, 기판 온도가 280℃이고, 유량 50sccm의 실레인 가스 및 유량 1250sccm의 일산화 이질소 가스를 체임버에 도입하고, 압력이 20Pa이고, PECVD 장치에 제공된 평행 평판 전극들 사이에 750W의 RF 전력을 공급하는 조건하에서 퇴적하였다.
<샘플(C4)>
샘플(C4)은 유리 기판 위의 두께 100nm의 산화 질화 실리콘막을 포함한다.
샘플(C4)의 산화 질화 실리콘막은, RF 전력이 250W라는 것을 제외하고는, 샘플(C3)의 형성에 사용한 조건과 동일한 조건하에서 퇴적하였다.
<ESR 측정>
다음에, 제작된 샘플(C1 내지 C4)에 ESR 측정을 행하였다. 소정의 온도에서 행해지는 ESR 측정에서는, 마이크로파가 흡수되는 자기장의 값(H0)을 식 g=hv/βH0에 사용하여, 파라미터 "g인자"를 얻을 수 있다. 또한, ν는 마이크로파의 주파수를 가리킨다. 또한, 마이크로파의 주파수를 ν로 나타내고, 플랑크 상수(Planck constant)와 보어 자자(Bohr magneton)를 각각 상수인 h와 β로 나타낸다.
샘플(C1 및 C2)에 대한 ESR 측정의 조건은 다음과 같다: 측정 온도는 실온(25℃)이고, 9.2GHz의 고주파 전력(마이크로파의 전력)은 0.1mW이고, 자기장의 방향은 각 샘플의 표면에 평행하게 하였다. 또한, 질화 실리콘막의 K-center에서 유래하는 신호의 스핀 밀도의 검출 한계는 1.5×1016spins/cm3이었다.
샘플(C3 및 C4)에 대한 ESR 측정의 조건은 다음과 같다: 측정 온도는 실온(25℃)이고, 9.2GHz의 고주파 전력(마이크로파의 전력)은 0.005mW이고, 자기장의 방향은 각 샘플의 표면에 평행하게 하였다. 또한, 산화 질화 실리콘막의 E'-center에서 유래하는 신호의 스핀 밀도의 검출 한계는 1.5×1016spins/cm3이었다.
도 17은 샘플(C1 및 C2)에 대한 ESR 측정에 의하여 얻어진 ESR 스펙트럼을 나타낸 것이다. 도 18은 샘플(C3 및 C4)에 대한 ESR 측정에 의하여 얻어진 ESR 스펙트럼을 나타낸 것이다.
도 17에 나타낸 바와 같이, K-center에서 유래하는 신호의 강도는 샘플(C2)보다 샘플(C1)에서 더 낮다. K-center는 도 17에 도시된 실리콘의 댕글링 본드로 인한 결함이다. 이들 결과는 더 높은 온도, 그리고 더 높은 RF 전력으로 퇴적하면 실리콘의 댕글링 본드가 더 적은 질화 실리콘막을 퇴적할 수 있다는 것을 보여준다.
도 18에 나타낸 바와 같이, E'-center에서 유래하는 신호의 강도는 샘플(C4)보다 샘플(C3)에서 더 낮다. E'-center는 도 18에 도시된 실리콘의 댕글링 본드로 인한 결함이다. 이들 결과는 더 높은 온도, 그리고 더 높은 RF 전력으로 퇴적하면 실리콘의 댕글링 본드가 더 적은 산화 질화 실리콘막을 퇴적할 수 있다는 것을 보여준다.
본 실시예에 기재된 구조는 다른 실시형태 및 실시예에 기재된 구조 중 어느 것과 적절히 조합하여 사용될 수 있다.
(실시예 3)
본 실시예에서는 도 3의 (A) 내지 (C)에 도시된 트랜지스터(170)에 상당하는 트랜지스터를 제작하고, 이들의 ID-VG 특성을 평가하였다. 이하에 기재된 샘플(D1 내지 D3)은 본 실시예에서의 평가를 위하여 제작한 것이다. 또한, 샘플들(D1 및 D2)은 각각 비교예인 트랜지스터를 포함하고, 샘플(D3)은 본 발명의 일 형태인 트랜지스터를 포함한다. 각 샘플(D1 내지 D3)은 채널 길이 L이 2μm이고 채널 폭 W가 50μm인 트랜지스터, 채널 길이 L이 3μm이고 채널 폭 W가 50μm인 트랜지스터, 및 채널 길이 L이 6μm이고 채널 폭 W가 50μm인 트랜지스터를 포함한다.
본 실시예에서 형성한 샘플에 대하여 이하에서 설명한다. 또한, 이하의 설명에서는 도 3의 (A) 내지 (C)의 트랜지스터(170)에 사용한 부호를 사용한다.
<샘플(D1)의 제작 방법>
먼저, 기판(102) 위에 도전막(104)을 형성하였다. 기판(102)으로서는 유리 기판을 사용하였다. 도전막(104)으로서는 스퍼터링 장치를 이용하여 두께 100nm의 텅스텐막을 형성하였다.
다음에, 기판(102) 및 도전막(104) 위에 절연막(106 및 107)을 형성하였다. 절연막(106)으로서는, PECVD 장치를 이용하여 두께 400nm의 질화 실리콘막을 형성하였다. 절연막(107)으로서는, PECVD 장치를 이용하여 두께 50nm의 산화 질화 실리콘막을 형성하였다.
절연막(106)은 다음과 같이 퇴적하였다. 먼저, 기판 온도가 350℃이고; 유량 200sccm의 실레인 가스, 유량 2000sccm의 질소 가스, 및 유량 100sccm의 암모니아 가스를 체임버에 도입하고; 압력을 100Pa로 설정하고; PECVD 장치에 놓인 평행 평판 전극들 사이에 2000W의 RF 전력을 공급하는 조건하에서 두께 50nm의 질화 실리콘막을 퇴적하였다. 그리고, 암모니아 가스의 유량을 2000sccm으로 바꿔서 두께 300nm의 질화 실리콘막을 퇴적하였다. 마지막으로, 암모니아 가스의 유량을 100sccm으로 바꿔서 두께 50nm의 질화 실리콘막을 퇴적하였다.
절연막(107)은, 기판 온도가 350℃이고, 유량 20sccm의 실레인 가스 및 유량 3000sccm의 일산화 이질소 가스를 체임버에 도입하고, 압력이 40Pa이고, PECVD 장치에 제공된 평행 평판 전극들 사이에 100W의 RF 전력을 공급하는 조건하에서 퇴적하였다.
그리고, 절연막(107) 위에 산화물 반도체막(108)을 형성하였다. 산화물 반도체막(108)으로서는, 스퍼터링 장치를 이용하여 단층 IGZO막을 형성하였다. 두께 35nm의 IGZO막을 산화물 반도체막(108)으로서 형성하였다. 또한, 산화물 반도체막(108)은, 기판 온도가 170℃이고, 유량 100sccm의 아르곤 가스 및 유량 100sccm의 산소 가스를 체임버에 도입하고, 압력이 0.6Pa이고, 다결정 금속 산화물 스퍼터링 타깃(원자비 In:Ga:Zn=1:1:1.2)에 2500W의 AC 전력을 인가하는 조건하에서 퇴적하였다.
그리고, 제 1 가열 처리를 행하였다. 제 1 가열 처리로서는, 질소 분위기에서 450℃에서 1시간 동안 가열 처리를 행한 다음, 질소와 산소의 혼합 분위기에서 450℃에서 1시간 동안 가열 처리를 행하였다.
다음에, 절연막(107) 및 산화물 반도체막(108) 위에 도전막(112a 및 112b)을 형성하였다. 도전막(112a 및 112b)으로서는, 스퍼터링 장치를 이용하여 진공에서 두께 50nm의 텅스텐막, 두께 400nm의 알루미늄막, 및 두께 100nm의 타이타늄막을 연속적으로 형성하였다.
그 후, 절연막(107), 산화물 반도체막(108), 및 도전막(112a 및 112b) 위에 절연막(114) 및 절연막(116)을 형성하였다. 절연막(114)으로서는, PECVD 장치를 이용하여 두께 50nm의 산화 질화 실리콘막을 형성하였다. 절연막(116)으로서는, PECVD 장치를 이용하여 두께 400nm의 산화 질화 실리콘막을 형성하였다. 또한, 절연막(114) 및 절연막(116)은 PECVD 장치를 이용하여 진공에서 연속적으로 형성하였다.
절연막(114)은, 기판 온도가 220℃이고, 유량 50sccm의 실레인 가스 및 유량 2000sccm의 일산화 이질소 가스를 체임버에 도입하고, 압력이 20Pa이고, PECVD 장치에 제공된 평행 평판 전극들 사이에 100W의 RF 전력을 공급하는 조건하에서 퇴적하였다. 절연막(116)은, 기판 온도가 220℃이고, 유량 160sccm의 실레인 가스 및 유량 4000sccm의 일산화 이질소 가스를 체임버에 도입하고, 압력이 200Pa이고, PECVD 장치에 제공된 평행 평판 전극들 사이에 1500W의 RF 전력을 공급하는 조건하에서 퇴적하였다.
그리고, 제 2 가열 처리를 행하였다. 제 2 가열 처리는 질소 가스 분위기에서 350℃에서 1시간 동안 행하였다.
다음에, 이하의 2개의 공정을 행하였다.
1. ITSO막 형성 공정
스퍼터링 장치를 사용하여 절연막(116) 위에 두께 5nm의 ITSO막을 형성하였다. ITSO막은, 기판 온도가 실온이고, 유량 72sccm의 아르곤 가스 및 유량 5sccm의 산소 가스를 체임버에 도입하고, 압력이 0.15Pa이고, 스퍼터링 장치에 제공된 금속 산화물 타깃(In2O3:SnO2:SiO2=85:10:5[wt.%])에 1000W의 DC 전력을 공급하는 조건하에서 퇴적하였다.
2. 산소 첨가 공정
다음에, ITSO막을 통하여 산화물 반도체막(108) 및 절연막(114 및 116)에 산소 첨가 처리를 행하였다. 산소 첨가 처리는 애싱 장치를 이용하여, 기판 온도가 40℃이고, 유량 250sccm의 산소 가스를 체임버에 도입하고, 압력이 15Pa이고, 기판 측에 바이어스가 인가되도록, 애싱 장치에 제공된 평행 평판 전극들 사이에 4500W의 RF 전력을 600초 동안 공급하는 조건하에서 행하였다.
그리고, 기판 온도를 350℃로 설정하고 175Pa의 질소 분위기에서 가열 처리를 행하고, ITSO막 위에 절연막(118)을 형성하였다. 절연막(118)으로서는, PECVD 장치를 이용하여 두께 100nm의 질화 실리콘막을 형성하였다.
다음에, 도전막(112b)에 도달하는 개구(142c) 및 도전막(104)에 도달하는 개구(142a 및 142b)를 형성하였다. 개구(142a, 142b, 및 142c)는 건식 에칭 장치를 이용하여 형성하였다.
다음에, 개구(142a, 142b, 및 142c)를 덮도록 절연막(118) 위에 도전막을 형성하고, 가공하여 도전막(120a 및 120b)을 형성하였다. 도전막(120a 및 120b)에는, 스퍼터링 장치를 이용하여 두께 100nm의 ITSO막을 형성하였다. ITSO막의 형성에 사용한 타깃의 조성은 상술한 ITSO막의 형성 단계에서 사용한 것과 동일하였다.
그리고, 제 3 가열 처리를 행하였다. 제 3 가열 처리는 질소 분위기에서 250℃에서 1시간 동안 행하였다.
상술한 공정을 통하여 본 실시예의 샘플(D1)을 제작하였다. 또한, 샘플(D1)의 제작 공정에서 가장 높은 온도는 450℃였다.
<샘플(D2)의 제작 방법>
샘플(D2)의 제작 방법은, 다음 단계가 상술한 샘플(D1)의 제작 방법과 다르다. 나머지 단계는 샘플(D1)의 단계와 동일하였다.
샘플(D2)에는 제 1 가열 처리를 행하지 않았다.
샘플(D2)의 “2. 산소 첨가 처리 단계”에서는 산소 첨가 처리를 120초 동안 행하였다. 그리고, ITSO막을 제거하여 절연막(116)을 노출시켰다. ITSO막은, 습식 에칭 장치를 사용하여, 농도 5%의 옥살산 용액을 사용하여 300초 동안 에칭을 행한 다음, 농도 0.5%의 플루오린화 수소산을 사용하여 15초 동안 에칭을 행하는 식으로 제거하였다.
그리고, 가열 처리를 행하지 않고 절연막(116) 위에 절연막(118)을 형성한다.
상술한 공정을 통하여 본 실시예의 샘플(D2)을 제작하였다. 또한, 샘플(D2)의 제작 공정에서 가장 높은 온도는 350℃였다.
<샘플(D3)의 제작 방법>
상술한 샘플(D1)의 제작 방법과는 다른 샘플(D3)의 제작 방법에 대하여 설명한다. 나머지 단계는 샘플(D1)의 단계와 동일하였다.
샘플(D3)의 산화물 반도체막(108)으로서, 도전막(104) 측의 제 1 산화물 반도체막(108a)과 제 1 산화물 반도체막(108a) 위의 제 2 산화물 반도체막(108b)의 적층을 형성하였다. 도전막(104)은 게이트 전극으로서 기능한다. 제 1 산화물 반도체막(108a)과 제 2 산화물 반도체막(108b)으로서는 각각, 두께 10nm의 IGZO막과 두께 15nm의 IGZO막을 형성하였다.
또한, 제 1 산화물 반도체막(108a)은, 기판 온도가 170℃이고, 유량 100sccm의 아르곤 가스 및 유량 100sccm의 산소 가스를 체임버에 도입하고, 압력이 0.6Pa이고, 다결정 금속 산화물 스퍼터링 타깃(원자비 In:Ga:Zn=4:2:4.1)에 2500W의 AC 전력을 인가하는 조건하에서 퇴적하였다.
또한, 제 2 산화물 반도체막(108b)은, 기판 온도가 170℃이고, 유량 100sccm의 아르곤 가스 및 유량 100sccm의 산소 가스를 체임버에 도입하고, 압력이 0.6Pa이고, 다결정 금속 산화물 스퍼터링 타깃(원자비 In:Ga:Zn=1:1:1.2)에 2500W의 AC 전력을 인가하는 조건하에서 퇴적하였다.
샘플(D3)에는 제 1 가열 처리를 행하지 않았다.
샘플(D3)의 “2. 산소 첨가 처리 단계”에서는 산소 첨가 처리를 120초 동안 행하였다. 그리고, ITSO막을 제거하여 절연막(116)을 노출시켰다. ITSO막은, 습식 에칭 장치를 사용하여, 농도 5%의 옥살산 용액을 사용하여 300초 동안 에칭을 행한 다음, 농도 0.5%의 플루오린화 수소산을 사용하여 15초 동안 에칭을 행하는 식으로 제거하였다.
그리고, 가열 처리를 행하지 않고 절연막(116) 위에 절연막(118)을 형성한다.
상술한 공정을 통하여 본 실시예의 샘플(D3)을 제작하였다. 또한, 샘플(D3)의 제작 공정에서 가장 높은 온도는 350℃였다.
다음에, 샘플(D1 내지 D3)의 ID-VG 특성을 측정하였다. 도 19의 (A) 내지 (C) 내지 도 21의 (A) 내지 (C)는 샘플(D1 내지 D3)의 ID-VG 특성을 나타낸 것이다. 또한, 도 19의 (A) 내지 (C), 도 20의 (A) 내지 (C), 및 도 21의 (A) 내지 (C)는 각각, 샘플(D1, D2, 및 D3)의 ID-VG 특성을 나타낸 것이다. 도 19의 (A) 내지 (C) 내지 도 21의 (A) 내지 (C)에서, 세로축은 ID(A)를 가리키고 가로축은 VG(V)를 가리킨다. 도 19의 (A), 도 20의 (A), 및 도 21의 (A)는, 각각 채널 길이 L이 2μm이고 채널 폭 W가 50μm인 트랜지스터들의 ID-VG 특성을 나타낸 것이다. 도 19의 (B), 도 20의 (B), 및 도 21의 (B)는, 각각 채널 길이 L이 3μm이고 채널 폭 W가 50μm인 트랜지스터들의 ID-VG 특성을 나타낸 것이다. 도 19의 (C), 도 20의 (C), 및 도 21의 (C)는, 각각 채널 길이 L이 6μm이고 채널 폭 W가 50μm인 트랜지스터들의 ID-VG 특성을 나타낸 것이다.
트랜지스터(170)의 제 1 게이트 전극으로서 기능하는 도전막(104)에 인가되는 전압(이하, 게이트 전압(VG)이라고도 함)을, 0.25V의 증분(increment)으로 -15V에서 +20V까지 변화시켰다. 트랜지스터(100)의 제 2 게이트 전극으로서 기능하는 도전막(120b)에 인가되는 전압(VBG)을, 0.25V의 증분으로 -15V에서 +20V까지 변화시켰다. 트랜지스터(170)의 소스 전극으로서 기능하는 도전막(112a)에 인가되는 전압(이하, 소스 전압(VS)이라고도 함)은 0V(common)이고, 드레인 전극으로서 기능하는 도전막(112b)에 인가되는 전압(이하, 드레인 전압(VD)이라고도 함)은 1V 또는 10V이다.
도 19의 (A) 내지 (C) 내지 도 21의 (A) 내지 (C)의 결과는, 공정에서의 가장 높은 온도를 450℃에서 350℃로 낮춘 후에도 트랜지스터들의 ID-VG 특성 간에는 큰 차이가 없다는 것을 보여준다. 적층 산화물 반도체막을 가지는 샘플(D3)의 전기 특성의 편차는 샘플(D2)보다 저감되었다. 또한, 샘플(D3)은 온 상태 전류가 높아지고 S값(subthreshold swing value)이 작다. 따라서, 본 발명의 일 형태에 따른 반도체 장치가 우수한 전기 특성을 가지는 것이 확인되었다.
다음에, 바이어스 온도 스트레스 테스트(이하, GBT(gate bias temperature) 테스트라고 함)를 사용하여, 제작한 샘플(D1 내지 D3)에 신뢰성 평가를 행하였다.
본 실시예에서의 GBT 테스트는, 게이트 전압(VG)이 ±30V이고; 드레인 전압(VD) 및 소스 전압(VS)이 0V(COMMON)이고; 스트레스 온도가 60℃이고; 스트레스 인가 시간이 1시간이고; 암(暗) 환경과 광(光) 환경(백색 LED를 이용하여 약 10000lx의 광을 조사)의 2종류의 측정 환경을 채용하는 조건하에서 행하였다. 바꿔 말하면, 트랜지스터의 소스 전극과 드레인 전극을 동일한 전위로 설정하고, 소스 및 드레인 전극들과 다른 전위를 게이트 전극에 소정의 시간 동안(여기서는 1시간) 인가하였다. 게이트 전극에 인가되는 전위가 소스 및 드레인 전극들보다 높은 경우를 포지티브 스트레스라고 부르고, 게이트 전극에 인가되는 전위가 소스 및 드레인 전극들보다 낮은 경우를 네거티브 스트레스라고 부른다. 따라서, 신뢰성 평가는 총 4가지 조건, 즉 포지티브 GBT 스트레스(암), 네거티브 GBT 스트레스(암), 포지티브 GBT 스트레스(광 조사), 및 네거티브 GBT 스트레스(광 조사) 하에서 행하였다.
도 22는 샘플(D1 내지 D3)의 GBT 테스트 결과를 나타낸 것이다. 도 22의 세로축은 트랜지스터의 문턱 전압의 변화량(ΔVth)과 Shift값의 변화량(ΔShift)을 가리킨다. 도 22의 가로축은 샘플명 및 공정의 조건 등을 가리킨다. 또한, Shift값이란, 트랜지스터의 드레인 전류(ID)-게이트 전압(VG) 특성에서, 최대의 경사를 가지는 드레인 전류(ID)의 대수의 접선과 1×10-12A의 축과의 교점에서의 게이트 전압(VG)을 의미한다. ΔShift는 Shift값의 변화량을 의미한다.
도 22에 나타낸 바와 같이, 샘플(D2)의 GBT 테스트에 의한 문턱 전압의 변화량(ΔVth)은 샘플(D1)의 약 3배인 한편, 샘플(D3)의 그것은 샘플(D1)의 약 2배였다. 가장 높은 공정 온도를 450℃에서 350℃로 낮춰도 적층 산화물 반도체막에 의하여 신뢰성의 저하가 억제될 수 있다.
다음에, 포지티브 게이트 BT 스트레스 테스트(암 +GBT)와 네거티브 게이트 BT 스트레스 테스트(암 -GBT)를 번갈아 행하였을 때의 샘플(D1 내지 D3)의 문턱 전압의 변화량을 측정하였다. 먼저, 트랜지스터의 ID-VG 특성을 측정하였다(initial). 그리고, 포지티브 게이트 BT 스트레스 테스트와 네거티브 게이트 BT 스트레스 테스트를 각각 합계 두 번 행하였다. 각 게이트 BT 스트레스 테스트는 스트레스 온도 60℃, 스트레스 시간 3600초로 행하였다. 여기서 측정된 트랜지스터의 채널 길이 L은 6μm이고 채널 길이 W은 50μm였다.
도 23은 스트레스 테스트 전(initial)의 샘플(D1 내지 D3)의 문턱 전압과 각 게이트 BT 스트레스 테스트 후의 문턱 전압을 나타낸 것이다. 도 23에서 세로축과 가로축은 각각, 드레인 전압이 10V일 때의 문턱 전압(Vth)과 스트레스 테스트명을 가리킨다. 도 23은 스트레스 테스트 전(initial), 포지티브 게이트 BT 스트레스 테스트 후(+GBT), 네거티브 게이트 BT 스트레스 테스트 후(-GBT), 포지티브 게이트 BT 스트레스 테스트 후(+GBT), 및 네거티브 게이트 BT 스트레스 테스트 후(-GBT)의 결과를 나타낸 것이다.
포지티브 게이트 BT 스트레스 테스트와 네거티브 게이트 BT 스트레스 테스트를 번갈아 행할 때에 문턱 전압이 번갈아 높아졌다 낮아졌다 하는 경우, 게이트 전극에 대한 전압의 인가 시에 트랩 준위에 의하여 캐리어가 트랩 및 디트랩(detrap)되는 것에 기인하여 문턱 전압이 변화되는 것으로 추정된다. 문턱 전압이 서서히 높아지거나 또는 낮아지는 경우, 예를 들어 트랩 준위에 의하여 트랩된 캐리어가 고정 전하로서 작용하는 것에 기인하여 문턱 전압이 변화되는 것으로 추정된다.
도 23의 결과는 각 스트레스 테스트 후의 샘플(D3)의 트랜지스터의 문턱 전압의 변화량은 샘플(D2)보다 작다는 것을 보여준다.
상술한 결과로부터, 본 발명의 일 형태인 적층 산화물 반도체막을 가지는 샘플(D3)의 트랜지스터는, 공정 온도를 낮춰도 우수한 전기 특성을 나타내고, 즉 신뢰성 및 온 상태 전류의 향상, 전기 특성의 편차의 저감, 및 작은 S값의 모두가 실현되었다.
본 실시예에서 상술한 구조는 다른 실시형태 및 실시예에 기재된 구조 중 어느 것과 적절히 조합될 수 있다.
(실시예 4)
본 실시예에서는 도 3의 (A) 내지 (C)에 도시된 트랜지스터(170)에 상당하는 트랜지스터들을 제작하고, 이들의 ID-VG 특성을 평가하였다. 이하에 기재된 샘플(E1 및 E2)은 본 실시예에서의 평가를 위하여 제작한 것이다. 또한, 샘플(E1)은 비교예인 트랜지스터를 포함하고, 샘플(E2)은 본 발명의 일 형태인 트랜지스터를 포함한다. 샘플(E1 및 E2)은 각각 채널 길이 L이 2μm이고 채널 폭 W가 50μm인 트랜지스터, 채널 길이 L이 3μm이고 채널 폭 W가 50μm인 트랜지스터, 및 채널 길이 L이 6μm이고 채널 폭 W가 50μm인 트랜지스터를 포함한다. 3개의 다른 기판에 3개의 다른 종류의 트랜지스터를 제작하였다. 각 종류마다 40개의 트랜지스터를 제작하였다.
본 실시예에서 형성한 샘플에 대하여 이하에서 설명한다. 또한, 이하의 설명에서는 도 3의 (A) 내지 (C)의 트랜지스터(170)에 사용한 부호를 사용한다.
<샘플(E1)의 제작 방법>
먼저, 기판(102) 위에 도전막(104)을 형성하였다. 기판(102)으로서는 유리 기판을 사용하였다. 또한, 유리 기판의 크기와 두께는 각각, 600mm×720mm와 0.7mm였다. 도전막(104)으로서는 스퍼터링 장치를 이용하여 두께 100nm의 텅스텐막을 형성하였다.
다음에, 기판(102) 및 도전막(104) 위에 절연막(106 및 107)을 형성하였다. 절연막(106)으로서는, PECVD 장치를 이용하여 두께 400nm의 질화 실리콘막을 형성하였다. 절연막(107)으로서는, PECVD 장치를 이용하여 두께 50nm의 산화 질화 실리콘막을 형성하였다.
절연막(106)은 다음과 같이 퇴적하였다. 먼저, 기판 온도가 350℃이고; 유량 200sccm의 실레인 가스, 유량 2000sccm의 질소 가스, 및 유량 100sccm의 암모니아 가스를 체임버에 도입하고; 압력을 100Pa로 설정하고; PECVD 장치에 놓인 평행 평판 전극들 사이에 2000W의 RF 전력을 공급하는 조건하에서 두께 50nm의 질화 실리콘막을 퇴적하였다. 그리고, 암모니아 가스의 유량을 2000sccm으로 바꿔서 두께 300nm의 질화 실리콘막을 퇴적하였다. 마지막으로, 암모니아 가스의 유량을 100sccm으로 바꿔서 두께 50nm의 질화 실리콘막을 퇴적하였다.
절연막(107)은, 기판 온도가 350℃이고, 유량 20sccm의 실레인 가스 및 유량 3000sccm의 일산화 이질소 가스를 체임버에 도입하고, 압력이 40Pa이고, PECVD 장치에 제공된 평행 평판 전극들 사이에 100W의 RF 전력을 공급하는 조건하에서 퇴적하였다.
그리고, 절연막(107) 위에 산화물 반도체막(108)을 형성하였다. 산화물 반도체막(108)으로서, 도전막(104) 측의 제 1 산화물 반도체막(108a), 및 제 1 산화물 반도체막(108a) 위의 제 2 산화물 반도체막(108b)의 적층을 형성하였다. 도전막(104)은 게이트 전극으로서 기능한다. 제 1 산화물 반도체막(108a)과 제 2 산화물 반도체막(108b)으로서는 각각, 두께 10nm의 IGZO막과 두께 15nm의 IGZO막을 형성하였다.
또한, 제 1 산화물 반도체막(108a)은, 기판 온도가 170℃이고, 유량 140sccm의 아르곤 가스 및 유량 60sccm의 산소 가스를 체임버에 도입하고, 압력이 0.6Pa이고, 다결정 금속 산화물 스퍼터링 타깃(원자비 In:Ga:Zn=4:2:4.1)에 2500W의 AC 전력을 인가하는 조건하에서 퇴적하였다.
또한, 제 2 산화물 반도체막(108b)은, 기판 온도가 170℃이고, 유량 100sccm의 아르곤 가스 및 유량 100sccm의 산소 가스를 체임버에 도입하고, 압력이 0.6Pa이고, 다결정 금속 산화물 스퍼터링 타깃(원자비 In:Ga:Zn=1:1:1.2)에 2500W의 AC 전력을 인가하는 조건하에서 퇴적하였다.
그리고, 제 1 가열 처리를 행하였다. 제 1 가열 처리로서는, 질소 분위기에서 450℃에서 1시간 동안 가열 처리를 행한 다음, 질소와 산소의 혼합 분위기에서 450℃에서 1시간 동안 가열 처리를 행하였다.
다음에, 절연막(107) 및 산화물 반도체막(108) 위에 도전막(112a 및 112b)을 형성하였다. 도전막(112a 및 112b)으로서는, 스퍼터링 장치를 이용하여 진공에서 두께 50nm의 텅스텐막, 두께 400nm의 알루미늄막, 및 두께 100nm의 타이타늄막을 연속적으로 형성하였다.
그 후, 절연막(107), 산화물 반도체막(108), 및 도전막(112a 및 112b) 위에 절연막(114) 및 절연막(116)을 형성하였다. 절연막(114)으로서는, PECVD 장치를 이용하여 두께 50nm의 산화 질화 실리콘막을 형성하였다. 절연막(116)으로서는, PECVD 장치를 이용하여 두께 400nm의 산화 질화 실리콘막을 형성하였다. 또한, 절연막(114) 및 절연막(116)은 PECVD 장치를 이용하여 진공에서 연속적으로 형성하였다.
절연막(114)은, 기판 온도가 220℃이고, 유량 50sccm의 실레인 가스 및 유량 2000sccm의 일산화 이질소 가스를 체임버에 도입하고, 압력이 20Pa이고, PECVD 장치에 제공된 평행 평판 전극들 사이에 100W의 RF 전력을 공급하는 조건하에서 퇴적하였다. 절연막(116)은, 기판 온도가 220℃이고, 유량 160sccm의 실레인 가스 및 유량 4000sccm의 일산화 이질소 가스를 체임버에 도입하고, 압력이 200Pa이고, PECVD 장치에 제공된 평행 평판 전극들 사이에 1500W의 RF 전력을 공급하는 조건하에서 퇴적하였다.
그리고, 제 2 가열 처리를 행하였다. 제 2 가열 처리는 질소 가스 분위기에서 350℃에서 1시간 동안 행하였다.
다음에, 이하의 3개의 공정을 행하였다.
1. ITSO막 형성 공정
스퍼터링 장치를 사용하여 절연막(116) 위에 두께 5nm의 ITSO막을 형성하였다. ITSO막은, 기판 온도가 실온이고, 유량 72sccm의 아르곤 가스 및 유량 5sccm의 산소 가스를 체임버에 도입하고, 압력이 0.15Pa이고, 스퍼터링 장치에 제공된 금속 산화물 타깃(In2O3:SnO2:SiO2=85:10:5[wt.%])에 1000W의 DC 전력을 공급하는 조건하에서 퇴적하였다.
2. 산소 첨가 공정
다음에, ITSO막을 통하여 산화물 반도체막(108) 및 절연막(114 및 116)에 산소 첨가 처리를 행하였다. 산소 첨가 처리는 애싱 장치를 이용하여, 기판 온도가 40℃이고, 유량 250sccm의 산소 가스를 체임버에 도입하고, 압력이 15Pa이고, 기판 측에 바이어스가 인가되도록, 애싱 장치에 제공된 평행 평판 전극들 사이에 4500W의 RF 전력을 120초 동안 공급하는 조건하에서 행하였다.
3. ITSO막 제거 공정
다음에, ITSO막을 제거하여 절연막(116)을 노출시켰다. ITSO막은, 습식 에칭 장치를 사용하여, 농도 5%의 옥살산 용액을 사용하여 300초 동안 에칭을 행한 다음, 농도 0.5%의 플루오린화 수소산을 사용하여 15초 동안 에칭을 행하는 식으로 제거하였다.
다음에, 절연막(116) 위에 절연막(118)을 형성하였다. 절연막(118)으로서는, PECVD 장치를 이용하여 두께 100nm의 질화 실리콘막을 형성하였다. 또한, 절연막(118)의 퇴적에서 PECVD 장치에서의 기판 온도는 350℃였다.
다음에, 도전막(112b)에 도달하는 개구(142c) 및 도전막(104)에 도달하는 개구(142a 및 142b)를 형성하였다. 개구(142a, 142b, 및 142c)는 건식 에칭 장치를 이용하여 형성하였다.
다음에, 개구(142a, 142b, 및 142c)를 덮도록 절연막(118) 위에 도전막을 형성하고, 도전막을 가공하여 도전막(120a 및 120b)을 형성하였다. 도전막(120a 및 120b)에는, 스퍼터링 장치를 이용하여 두께 100nm의 ITSO막을 형성하였다. ITSO막의 형성에 사용한 타깃의 조성은 상술한 ITSO막의 형성 단계에서 사용한 것과 동일하였다.
그리고, 제 3 가열 처리를 행하였다. 제 3 가열 처리는 질소 분위기에서 250℃에서 1시간 동안 행하였다.
상술한 공정을 통하여 본 실시예의 샘플(E1)을 제작하였다. 또한, 샘플(E1)의 제작에서 가장 높은 온도는 450℃였다.
<샘플(E2)의 제작 방법>
샘플(E2)의 제작 방법은, 다음 단계가 상술한 샘플(E1)의 제작 방법과 다르다. 나머지 단계는 샘플(E1)의 단계와 동일하였다.
샘플(E2)에는 제 1 가열 처리를 행하지 않았다.
상술한 공정을 통하여 본 실시예의 샘플(E2)을 제작하였다. 또한, 샘플(E2)의 제작 공정에서 가장 높은 온도는 350℃였다.
다음에, 샘플(E1 및 E2)의 ID-VG 특성을 측정하였다. 도 24의 (A) 내지 (C) 및 도 25의 (A) 내지 (C)는 샘플(E1 및 E2)의 ID-VG 특성을 나타낸 것이다. 또한, 도 24의 (A) 내지 (C) 및 도 25의 (A) 내지 (C)는 각각, 샘플(E1 및 E2)의 ID-VG 특성을 나타낸 것이다. 도 24의 (A) 내지 (C) 및 도 25의 (A) 내지 (C)에서, 제 1 세로축은 ID(A)를 가리키고 제 2 세로축은 μFE(cm2/Vs)를 가리키고, 가로축은 VG(V)를 가리킨다. 도 24의 (A) 및 도 25의 (A)는, 각각 채널 길이 L이 2μm이고 채널 폭 W가 50μm인 트랜지스터들의 ID-VG 특성을 나타낸 것이다. 도 24의 (B) 및 도 25의 (B)는, 각각 채널 길이 L이 3μm이고 채널 폭 W가 50μm인 트랜지스터들의 ID-VG 특성을 나타낸 것이다. 도 24의 (C) 및 도 25의 (C)는, 각각 채널 길이 L이 6μm이고 채널 폭 W가 50μm인 트랜지스터들의 ID-VG 특성을 나타낸 것이다. 도 24의 (A) 내지 (C) 및 도 25의 (A) 내지 (C)는 10개의 트랜지스터의 특성을 겹친 것을 나타내고 있다.
트랜지스터(170)의 제 1 게이트 전극으로서 기능하는 도전막(104)에 인가되는 전압(이 전압을 게이트 전압(VG)이라고도 함)을, 0.25V의 증분으로 -15V에서 +20V까지 변화시켰다. 트랜지스터(100)의 제 2 게이트 전극으로서 기능하는 도전막(120b)에 인가되는 전압(이 전압을 VBG라고도 함)을, 0.25V의 증분으로 -15V에서 +20V까지 변화시켰다. 또한, 채널 길이 L이 2μm이고 채널 폭 W가 50μm인 트랜지스터만, VG와 VBG를 -15V에서 +15V로 변화시켰다. 소스 전극으로서 기능하는 도전막(112a)에 인가되는 전압(이 전압을 소스 전압(VS)이라고도 함)은 0V(common)이고, 드레인 전극으로서 기능하는 도전막(112b)에 인가되는 전압(이 전압을 드레인 전압(VD)이라고도 함)은 0.1V 또는 20V였다. 또한, VD=20V일 때의 전계 효과 이동도(μFE)의 결과를 나타낸다.
도 24의 (A) 내지 (C) 및 도 25의 (A) 내지 (C)의 결과는, 공정에서의 가장 높은 온도를 450℃에서 350℃로 낮춘 후에도 트랜지스터들의 ID-VG 특성 간에는 큰 차이가 없다는 것을 보여준다.
다음에, 샘플(E1 및 E2)의 트랜지스터(채널 길이 L=3μm, 채널 폭 W=50μm)의 기판 표면(600mm×720mm)에서의 편차를 평가하였다.
먼저, 각각 채널 길이 L이 3μm이고 채널 폭 W가 50μm인 샘플(E1 및 E2)의 트랜지스터들의 ID-VG 특성을 평가하였다. 도 26의 (A) 및 (B)는 샘플(E1 및 E2)의 ID-VG 특성을 나타낸 것이다. 또한, 도 26의 (A) 및 (B)는 각각, 샘플(E1 및 E2)의 ID-VG 특성을 나타낸 것이다. 도 26의 (A) 및 (B)에서 세로축은 ID(A)를 가리키고, 가로축은 VG(V)를 가리킨다. 도 26의 (A) 및 (B)는 각각 총 40개의 트랜지스터의 특성을 겹친 것을 나타내고 있다. 또한, 도 26의 (A) 및 (B)의 ID-VG 특성의 측정 조건은 도 24의 (A) 내지 (C) 및 도 25의 (A) 내지 (C)와는 다르다. 구체적으로는, 도전막들(104 및 120b)에 인가되는 각 전압을, 0.25V의 증분으로 -15V에서 +20V까지 변화시켰다. 소스 전압(VS)과 드레인 전압(VD)은 각각, 0V(common)와 10V로 설정하였다.
도 27의 (A) 및 (B)는, 도 26의 (A) 및 (B)에 나타낸 샘플(E1 및 E2)의 트랜지스터들의 문턱 전압(Vth) 및 온 상태 전류(Ion)의 편차의 비교 결과를 나타낸 것이다. 도 27의 (A) 및 (B)는 각각, 기판 표면(600mm×720mm)에서의 Vth 및 Ion의 확률 분포를 나타낸 것이다. 또한, 도 27의 (B)의 Ion은 VG가 20V일 때의 값이다.
도 26의 (A) 및 (B) 그리고 도 27의 (A) 및 (B)의 결과는, 샘플(E2)은 Ion이 약간 저하되었지만, 샘플(E1)보다 기판 표면에서의 편차가 적은 양호한 트랜지스터 특성을 가진다는 것을 보여줬다.
다음에, 제작한 샘플(E1 및 E2)에 신뢰성 테스트를 행하였다. 신뢰성 평가로서는 GBT 테스트를 사용하였다.
본 실시예에서의 GBT 테스트는, 게이트 전압(VG)이 ±30V이고; 드레인 전압(VD) 및 소스 전압(VS)이 0V(COMMON)이고; 스트레스 온도가 60℃이고; 스트레스 인가 시간이 1시간이고; 암 환경과 광 환경(백색 LED를 이용하여 약 10000lx의 광을 조사)의 2종류의 측정 환경을 채용하는 조건하에서 행하였다. 바꿔 말하면, 트랜지스터의 소스 전극과 드레인 전극을 동일한 전위로 설정하고, 소스 및 드레인 전극들과 다른 전위를 게이트 전극에 소정의 시간 동안(여기서는 1시간) 인가하였다. 게이트 전극에 인가되는 전위가 소스 및 드레인 전극들보다 높은 경우를 포지티브 스트레스라고 부르고, 게이트 전극에 인가되는 전위가 소스 및 드레인 전극들보다 낮은 경우를 네거티브 스트레스라고 부른다. 따라서, 신뢰성 평가는 총 4가지 조건, 즉 포지티브 GBT 스트레스(암), 네거티브 GBT 스트레스(암), 포지티브 GBT 스트레스(광 조사), 및 네거티브 GBT 스트레스(광 조사) 하에서 행하였다. 또한, 포지티브 GBT 스트레스(암)를 PBTS(Positive Bias Temperature Stress)라고 할 수 있고, 네거티브 GBT 스트레스(암)를 NBTS(Negative Bias Temperature Stress)라고 할 수 있고, 포지티브 GBT 스트레스(광 조사)를 PBITS(Positive Bias Illuminations Temperature Stress)라고 할 수 있고, 네거티브 GBT 스트레스(광 조사)를 NBITS(Negative Bias Illuminations Temperature Stress)라고 할 수 있다.
도 28은 샘플(E1 및 E2)의 GBT 테스트 결과를 나타낸 것이다. 도 28의 세로축은 트랜지스터의 문턱 전압의 변화량(ΔVth)과 Shift값의 변화량(ΔShift)을 가리킨다.
도 28에 나타낸 결과로부터 알 수 있듯이, 샘플(E2)의 문턱 전압의 변화량은 샘플(E1)보다 약간 크지만, GBT 네거티브 변화와 포지티브 변화는 각각, 1V 이하와 2V 이하이다.
다음에, PBTS와 NBTS를 번갈아 행하였을 때의 샘플(E1 및 E2)의 문턱 전압의 변화량을 측정하였다. 먼저, 트랜지스터의 ID-VG 특성을 측정하였다(initial). 그리고, PBTS와 NBTS를, 각 테스트를 합하여 두 번씩 행하였다. 각 게이트 BT 스트레스 테스트는 스트레스 온도 60℃, 스트레스 시간 3600초로 행하였다. 여기서 측정된 트랜지스터의 채널 길이 L은 6μm이고 채널 길이 W은 50μm였다.
도 29의 (A)는 스트레스 테스트 전(initial)의 샘플(E1)의 문턱 전압과 각 게이트 GBT 스트레스 테스트 후의 문턱 전압을 나타낸 것이다. 도 29의 (B)는 스트레스 테스트 전(initial)의 샘플(E2)의 문턱 전압, 및 각 게이트 GBT 스트레스 테스트 후의 문턱 전압을 나타낸 것이다. 도 29의 (A) 및 (B)의 세로축과 가로축은 각각, 드레인 전압이 10V일 때의 문턱 전압(Vth)과 스트레스 테스트명을 가리킨다. 도 29의 (A) 및 (B)는 스트레스 테스트 전(initial), PBTS 후, NBTS 후, PBTS 후, 및 NBTS 후의 결과를 나타낸 것이다.
도 29의 (A) 및 (B)의 결과는, 샘플(E2)의 트랜지스터의 문턱 전압의 변화량은 샘플(E1)보다 컸지만, ±4V 이내라는 것을 보여줬다.
상술한 결과로부터, 본 발명의 일 형태인 적층 산화물 반도체막을 가지는 샘플(E2)의 트랜지스터는, 공정 온도를 낮춰도 우수한 전기 특성을 나타내고, 즉 신뢰성 및 온 상태 전류의 향상, 전기 특성의 편차의 저감, 및 작은 S값의 모두가 실현되었다.
본 실시예에서 상술한 구조는 다른 실시형태 및 실시예에 기재된 구조 중 어느 것과 적절히 조합될 수 있다.
(실시예 5)
본 실시예에서는 도 1의 (A) 내지 (C)에 나타낸 트랜지스터(100)에 상당하는 트랜지스터 및 도 3의 (A) 내지 (C)에 나타낸 트랜지스터(170)를 제작한 다음, 이 트랜지스터들을 포함하는 표시 장치를 제작하였다.
먼저, 본 실시예에서 제작한 표시 장치의 사양을 표 1에 나타낸다.
[표 1]
Figure 112017014359060-pct00001
도 30의 (A) 및 (B)는 본 실시예에서 제작한 표시 장치의 화소부의 상면도이다. 도 30의 (A)와 (B)는 각각, 최소 피처 크기가 2μm와 3.5μm인 화소부(840A 및 840B)의 상면도이다. 또한, 도 30의 (A) 및 (B)는 각각 3개의 화소를 나타내고 있다.
도 31의 (A) 및 (B)는 본 실시예에서 제작한 표시 장치의 게이트 드라이버부의 상면도이다. 도 31의 (A)와 (B)는 각각, 최소 피처 크기가 2μm와 3.5μm인 상면도이다. 도 31의 (A)에서 영역(800, 801, 802, 803, 및 804)은 각각, 베젤 폭, 더미 화소부, 보호 회로부, 게이트 드라이버 회로부, 및 분할을 위한 마진 영역에 대응한다. 도 31의 (B)에서 영역(850, 851, 852, 853, 및 854)은 각각, 베젤 폭, 더미 화소부, 보호 회로부, 게이트 드라이버 회로부, 및 분할을 위한 마진 영역에 대응한다.
본 실시예에서, 도 31의 (A)의 영역(800, 801, 802, 803, 및 804)은 각각, 0.7mm, 0.05mm, 0.08mm, 0.41mm, 및 0.16mm였다. 도 31의 (B)의 영역(850, 851, 852, 853, 및 854)은 각각, 0.8mm, 0.05mm, 0.07mm, 0.55mm, 및 0.13mm였다.
도 31의 (A) 및 (B)에서 보호 회로부(영역(802 및 852))가 제공되어 있지만, 이들을 반드시 제공할 필요는 없다. 보호 회로부가 없는 구성은 더 좁은 베젤 폭을 가질 수 있다. 예를 들어, 도 31의 (A) 및 (B)의 영역(800 및 850)을 각각, 0.6mm 및 0.7mm로 줄일 수 있다.
상술한 바와 같이, 본 발명의 일 형태에 따른 트랜지스터는 전계 효과 이동도 및 신뢰성이 높고, 게이트 드라이버 회로를 포함하고, 또한 베젤 폭(여기서는 영역(800 및 850))을 1mm 이하, 바람직하게는 0.8mm 이하, 더 바람직하게는 0.6mm 이하로 줄일 수 있다. 따라서, 베젤이 좁은 표시 장치를 제작할 수 있다.
도 32의 (A) 및 (B)는 각각, 도 30의 (A)의 일점쇄선 M1-N1 및 도 31의 (A)의 일점쇄선 M2-N2를 따라 취한 단면에 대응하는 단면도이다.
도 32의 (A)에서의 화소부(840A)는, 기판(902) 위의 도전막(904a), 기판(902) 및 도전막(904) 위의 절연막(906), 절연막(906) 위의 절연막(907), 절연막(907) 위의 산화물 반도체막(908), 절연막(907) 위의 산화물 반도체막(909), 산화물 반도체막(908)에 전기적으로 접속되며 소스 전극으로서 기능하는 도전막(912a), 산화물 반도체막(908)에 전기적으로 접속되며 드레인 전극으로서 기능하는 도전막(912b), 절연막(907) 및 산화물 반도체막(908 및 909) 위의 절연막(914), 절연막(914) 위의 절연막(916), 절연막(916) 및 산화물 반도체막(909) 위의 절연막(918), 절연막(918) 위의 화소 전극으로서 기능하는 도전막(920a), 절연막(918) 및 도전막(920a) 위의 절연막(924)을 포함한다.
또한, 산화물 반도체막(908)은 제 1 산화물 반도체막(908a) 및 제 2 산화물 반도체막(908b)을 포함한다. 산화물 반도체막(909)은 제 1 산화물 반도체막(909a) 및 제 2 산화물 반도체막(909b)을 포함한다.
절연막(918)은 절연막(914 및 916)의 개구를 덮으며, 산화물 반도체막(909)과 접촉된다. 도전막(920)은 절연막(914, 916, 및 918)의 개구를 덮는 화소 전극으로서 기능하며, 드레인 전극으로서 기능하는 도전막(912b)에 전기적으로 접속된다.
또한, 도 32의 (A) 및 (B)에는 액정 소자, 그리고 대향 기판 측의 소자 등을 도시하지 않았다.
도 32의 (B)에 나타낸 보호 회로부로서 기능하는 영역(802)은, 기판(902) 위의 도전막(904b), 기판(902) 위의 도전막(904c), 도전막(904b 및 904c) 위의 절연막(906), 절연막(906) 위의 절연막(907), 절연막(907) 위의 산화물 반도체막(910), 산화물 반도체막(910)에 전기적으로 접속된 도전막(912c), 산화물 반도체막(910)에 전기적으로 접속된 도전막(912d), 절연막(907) 위의 도전막(912e), 절연막(907), 산화물 반도체막(910), 및 도전막(912c, 912d, 및 912e) 위의 절연막(914), 절연막(914) 위의 절연막(916), 절연막(907 및 916) 위의 절연막(918), 절연막(918) 위에 있고 산화물 반도체막(910)과 중첩되는 도전막(920b), 절연막(918) 및 도전막(912e) 위의 도전막(920c), 절연막(918) 및 도전막(920b 및 920c) 위의 절연막(924)을 포함한다.
또한, 도전막(904a, 904b, 및 904c)은 동일한 도전막을 가공함으로써 형성하였다. 산화물 반도체막(908, 909, 및 910)은 동일한 산화물 반도체막을 가공함으로써 형성하였다. 도전막(912a, 912b, 912c, 912d, 및 912e)은 동일한 도전막을 가공함으로써 형성하였다. 도전막(920a, 920b, 및 920c)은 동일한 도전막을 가공함으로써 형성하였다.
도 31의 (A)의 게이트 드라이버 회로부로서 기능하는 영역(803)에서의 트랜지스터는 도 3의 (A) 내지 (C)에 나타낸 트랜지스터(170)와 비슷하게 할 수 있다.
기판(902)으로서는 유리 기판을 사용하였다. 도전막(904a, 904b, 및 904c)으로서는 스퍼터링 장치를 이용하여 두께 200nm의 텅스텐막을 형성하였다. 절연막(906)으로서는, PECVD 장치를 이용하여 두께 400nm의 질화 실리콘막을 형성하였다. 절연막(907)으로서는, PECVD 장치를 이용하여 두께 50nm의 산화 질화 실리콘막을 형성하였다.
제 1 산화물 반도체막(908a, 909a, 및 910a)으로서는, 스퍼터링 장치를 이용하여 두께 10nm의 IGZO막(In:Ga:Zn=3:1:2[원자 비율])을 형성하였다. 제 2 산화물 반도체막(908b, 909b, 및 910b)으로서는, 스퍼터링 장치를 이용하여 두께 15nm의 IGZO막(In:Ga:Zn=1:1:1.2[원자 비율])을 형성하였다.
도전막(912a, 912b, 912c, 912d, 및 912e)으로서는, 스퍼터링 장치를 이용하여 두께 50nm의 텅스텐막, 두께 400nm의 알루미늄막, 및 두께 100nm의 타이타늄막을 포함하는 적층막을 형성하였다.
절연막(914)으로서는, PECVD 장치를 이용하여 두께 50nm의 산화 질화 실리콘막을 형성하였다. 절연막(916)으로서는, PECVD 장치를 이용하여 두께 400nm의 산화 질화 실리콘막을 형성하였다. 절연막(918)으로서는, PECVD 장치를 이용하여 두께 100nm의 질화 실리콘막을 형성하였다.
도전막(920a, 920b, 및 920c)으로서는, 스퍼터링 장치를 이용하여 두께 100nm의 ITSO막을 형성하였다.
보호 회로부로서 기능하는 도 32의 (B)의 영역(802)은 다이오드 접속된 트랜지스터를 포함한다. 도 33은 보호 회로부로서 기능하는 도 32의 (B)에 나타낸 영역(802)에 제공될 수 있는 보호 회로의 회로도의 예를 나타낸 것이다.
도 33에 나타낸 보호 회로(870)는 게이트선으로서 기능하는 제 1 배선(861), 저전위 전원선으로서 기능하는 제 2 배선(862), 고전위 전원선으로서 기능하는 제 3 배선(863), 및 트랜지스터(871 및 872)를 포함한다. 또한, 트랜지스터들(871 및 872)은 각각 2개의 게이트 전극을 가지는 듀얼 게이트 트랜지스터이다. 2개의 게이트 전극에는 동일한 전위가 인가된다.
트랜지스터(871)의 게이트는 제 1 배선(861), 그리고 트랜지스터(871)의 소스 및 드레인 중 한쪽에 전기적으로 접속된다. 트랜지스터(871)의 소스 및 드레인 중 상기 한쪽은 트랜지스터(872)의 소스 및 드레인 중 한쪽에 전기적으로 접속된다. 트랜지스터(871)의 소스 및 드레인 중 다른 쪽은 제 2 배선(862)에 전기적으로 접속된다. 트랜지스터(872)의 소스 및 드레인 중 다른 쪽은 트랜지스터(872)의 게이트 및 제 3 배선(863)에 전기적으로 접속된다.
도 33에 나타낸 보호 회로(870)는 영역들(801 및 803) 사이, 즉 본 실시예에서의 영역(802)에 제공되고, 표시 장치의 신뢰성이 향상될 수 있다. 또한, 이 구조예에 한정되지 않고, 보호 회로(870)를 반드시 제공할 필요는 없다. 보호 회로(870)가 없는 본 발명의 일 형태에 따른 표시 장치는 더 축소된 베젤 폭을 가질 수 있다.
본 실시예에서 상술한 구조는 다른 실시형태 및 실시예에 기재된 구조 중 어느 것과 적절히 조합될 수 있다.
100: 트랜지스터, 102: 기판, 104: 도전막, 106: 절연막, 107: 절연막, 108: 산화물 반도체막, 108a: 산화물 반도체막, 108b: 산화물 반도체막, 112: 도전막, 112a: 도전막, 112b: 도전막, 114: 절연막, 116: 절연막, 118: 절연막, 120: 도전막, 120a: 도전막, 120b: 도전막, 131: 산화물 도전막, 138: 에칭 가스, 139: 산소, 140a: 마스크, 140b: 마스크, 142: 에천트, 142a: 개구, 142b: 개구, 142c: 개구, 170: 트랜지스터, 501: 화소 회로, 502: 화소부, 504: 구동 회로부, 504a: 게이트 드라이버, 504b: 소스 드라이버, 506: 보호 회로, 507: 단자부, 550: 트랜지스터, 552: 트랜지스터, 554: 트랜지스터, 560: 커패시터, 562: 커패시터, 570: 액정 소자, 572: 발광 소자, 700: 표시 장치, 701: 기판, 702: 화소부, 704: 소스 드라이버 회로부, 705: 기판, 706: 게이트 드라이버 회로부, 708: FPC 단자부, 710: 신호선, 711: 배선부, 712: 실런트, 716: FPC, 730: 절연막, 732: 밀봉막, 734: 절연막, 736: 착색막, 738: 차광막, 750: 트랜지스터, 752: 트랜지스터, 760: 접속 전극, 764: 절연막, 766: 절연막, 767: 산화물 반도체막, 768: 절연막, 770: 평탄화 절연막, 772: 도전막, 774: 도전막, 775: 액정 소자, 776: 액정층, 778: 구조체, 780: 이방성 도전막, 782: 발광 소자, 784: 도전막, 786: EL층, 788: 도전막, 790: 커패시터, 800: 영역, 801: 영역, 802: 영역, 803: 영역, 804: 영역, 840A: 화소부, 840B: 화소부, 850: 영역, 851: 영역, 852: 영역, 853: 영역, 854: 영역, 861: 배선, 862: 배선, 863: 배선, 870: 보호 회로, 871: 트랜지스터, 872: 트랜지스터, 902: 기판, 904: 도전막, 904a: 도전막, 904b: 도전막, 904c: 도전막, 906: 절연막, 907: 절연막, 908: 산화물 반도체막, 908a: 산화물 반도체막, 908b: 산화물 반도체막, 909: 산화물 반도체막, 909a: 산화물 반도체막, 909b: 산화물 반도체막, 910: 산화물 반도체막, 910a: 산화물 반도체막, 910b: 산화물 반도체막, 912a: 도전막, 912b: 도전막, 912c: 도전막, 912d: 도전막, 912e: 도전막, 914: 절연막, 916: 절연막, 918: 절연막, 920: 도전막, 920a: 도전막, 920b: 도전막, 920c: 도전막, 924: 절연막, 5100: 펠릿, 5100a: 펠릿, 5100b: 펠릿, 5101: 이온, 5102: 산화 아연층, 5103: 입자, 5105a: 펠릿, 5105a1: 영역, 5105a2: 펠릿, 5105b: 펠릿, 5105c: 펠릿, 5105d: 펠릿, 5105d1: 영역, 5105e: 펠릿, 5120: 기판, 5130: 타깃, 5161: 영역, 8000: 표시 모듈, 8001: 상부 커버, 8002: 하부 커버, 8003: FPC, 8004: 터치 패널, 8005: FPC, 8006: 표시 패널, 8007: 백 라이트, 8008: 광원, 8009: 프레임, 8010: 인쇄 기판, 8011: 배터리, 9000: 하우징, 9001: 표시부, 9003: 스피커, 9005: 조작 키, 9006: 접속 단자, 9007: 센서, 9008: 마이크로폰, 9050: 조작 버튼, 9051: 정보, 9052: 정보, 9053: 정보, 9054: 정보, 9055: 힌지, 9100: 휴대 정보 단말, 9101: 휴대 정보 단말, 9102: 휴대 정보 단말, 9200: 휴대 정보 단말, 9201: 휴대 정보 단말
본 출원은 2014년 7월 15일에 일본 특허청에 출원된 일련 번호 2014-144659의 일본 특허 출원 및 2015년 1월 22일에 일본 특허청에 출원된 일련 번호 2015-010055의 일본 특허 출원에 기초하고, 본 명세서에 그 전문이 참조로 통합된다.

Claims (15)

  1. 삭제
  2. 삭제
  3. 반도체 장치에 있어서,
    트랜지스터로서,
    게이트 전극;
    상기 게이트 전극 위의 게이트 절연막;
    상기 게이트 절연막 위의 산화물 반도체막;
    상기 산화물 반도체막에 전기적으로 접속된 소스 전극; 및
    상기 산화물 반도체막에 전기적으로 접속된 드레인 전극을 포함하는 상기 트랜지스터를 포함하고,
    상기 산화물 반도체막은 제 1 산화물 반도체막, 및 상기 제 1 산화물 반도체막 위의 제 2 산화물 반도체막을 포함하고,
    상기 제 1 산화물 반도체막은 In의 원자 비율이 M의 원자 비율보다 큰 제 1 영역을 포함하고, 여기서 M은 Ti, Ga, Sn, Y, Zr, La, Ce, Nd, 또는 Hf이고,
    상기 제 2 산화물 반도체막은 In의 원자 비율이 상기 제 1 산화물 반도체막의 In의 원자 비율보다 작은 제 2 영역을 포함하고,
    상기 제 2 영역은 상기 제 1 영역보다 얇은 부분을 포함하고,
    상기 제 2 산화물 반도체막에서 상기 소스 전극 또는 상기 드레인 전극과 중첩되는 부분은 상기 제 1 산화물 반도체막보다 두껍고, 상기 제 2 산화물 반도체막에서 상기 소스 전극 또는 상기 드레인 전극과 중첩되지 않은 부분은 상기 제 1 산화물 반도체막보다 얇은, 반도체 장치.
  4. 반도체 장치에 있어서,
    트랜지스터로서,
    제 1 게이트 전극;
    상기 제 1 게이트 전극 위의 제 1 게이트 절연막;
    상기 제 1 게이트 절연막 위의 산화물 반도체막;
    상기 산화물 반도체막에 전기적으로 접속된 소스 전극;
    상기 산화물 반도체막에 전기적으로 접속된 드레인 전극;
    상기 산화물 반도체막 위의 제 2 게이트 절연막; 및
    상기 제 2 게이트 절연막 위의 제 2 게이트 전극을 포함하는 상기 트랜지스터를 포함하고,
    상기 산화물 반도체막은 제 1 산화물 반도체막, 및 상기 제 1 산화물 반도체막 위의 제 2 산화물 반도체막을 포함하고,
    상기 제 1 산화물 반도체막은 In의 원자 비율이 M의 원자 비율보다 큰 제 1 영역을 포함하고, 여기서 M은 Ti, Ga, Sn, Y, Zr, La, Ce, Nd, 또는 Hf이고,
    상기 제 2 산화물 반도체막은 In의 원자 비율이 상기 제 1 산화물 반도체막의 In의 원자 비율보다 작은 제 2 영역을 포함하고,
    상기 제 2 영역은 상기 제 1 영역보다 얇은 부분을 포함하고,
    상기 제 2 산화물 반도체막에서 상기 소스 전극 또는 상기 드레인 전극과 중첩되는 부분은 상기 제 1 산화물 반도체막보다 두껍고, 상기 제 2 산화물 반도체막에서 상기 소스 전극 또는 상기 드레인 전극과 중첩되지 않은 부분은 상기 제 1 산화물 반도체막보다 얇은, 반도체 장치.
  5. 제 3 항 또는 제 4 항에 있어서,
    상기 산화물 반도체막은 In, M, 및 Zn을 포함하고,
    M은 Ga인, 반도체 장치.
  6. 제 3 항 또는 제 4 항에 있어서,
    상기 산화물 반도체막은 In, M, 및 Zn을 포함하고,
    M은 Ga이고,
    상기 산화물 반도체막에서의 In 대 Ga 대 Zn의 원자수비는 4:2:3 또는 4:2:3 근방인, 반도체 장치.
  7. 제 3 항 또는 제 4 항에 있어서,
    상기 산화물 반도체막은 결정부를 포함하고,
    상기 결정부는, 상기 결정부의 c축이 상기 산화물 반도체막이 위치하는 표면의 법선 벡터에 평행한 부분을 포함하는, 반도체 장치.
  8. 제 7 항에 있어서,
    상기 제 1 영역은 상기 결정부의 비율이 상기 제 2 영역보다 큰 부분을 포함하는, 반도체 장치.
  9. 제 3 항 또는 제 4 항에 있어서,
    상기 제 1 영역은 상기 제 2 영역보다 수소 농도가 낮은 부분을 포함하는, 반도체 장치.
  10. 제 3 항 또는 제 4 항에 따른 반도체 장치, 및
    표시 소자 및 터치 센서 중 적어도 하나를 포함하는, 표시 장치.
  11. 제 3 항 또는 제 4 항에 따른 반도체 장치를 포함하는, 전자 기기.
  12. 트랜지스터를 포함하는 반도체 장치의 제작 방법에 있어서,
    기판 위에 게이트 전극을 형성하는 단계;
    상기 게이트 전극 위에 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막 위에 제 1 산화물 반도체막을 형성하는 단계;
    상기 제 1 산화물 반도체막 위에 제 2 산화물 반도체막을 형성하는 단계;
    상기 제 2 산화물 반도체막 위에 소스 전극 및 드레인 전극을 형성하는 단계;
    상기 제 2 산화물 반도체막 위에 산화물 절연막을 형성하는 단계;
    상기 산화물 절연막 위에 산화물 도전막을 형성하는 단계;
    상기 산화물 도전막을 통하여 상기 산화물 절연막에 산소를 첨가하는 단계; 및
    상기 산화물 도전막을 제거하는 단계를 포함하고,
    상기 소스 전극 및 상기 드레인 전극을 형성하는 단계는 상기 제 2 산화물 반도체막의 어떤 영역이 상기 제 1 산화물 반도체막보다 얇아지도록 행해지고,
    상기 산화물 절연막을 형성하는 단계는 플라스마 강화 화학 기상 증착 장치에서 180℃ 이상 350℃ 이하의 온도에서 행해지고,
    상기 산화물 절연막을 형성하는 단계에서의 온도는 상기 트랜지스터의 제작 단계에서 가장 높은, 반도체 장치의 제작 방법.
  13. 제 12 항에 있어서,
    상기 게이트 전극은 제 1 게이트 전극이고, 상기 게이트 절연막은 제 1 게이트 절연막이고,
    상기 산화물 절연막은 제 2 게이트 절연막으로서 기능하고,
    제 2 게이트 전극이 상기 산화물 절연막 위에 형성되는, 반도체 장치의 제작 방법.
  14. 제 12 항에 있어서,
    상기 제 1 산화물 반도체막 및 상기 제 2 산화물 반도체막은 각각 산소, In, Zn, 및 M을 포함하고, 여기서 M은 Ti, Ga, Sn, Y, Zr, La, Ce, Nd, 또는 Hf인, 반도체 장치의 제작 방법.
  15. 제 12 항에 있어서,
    상기 제 1 산화물 반도체막 및 상기 제 2 산화물 반도체막은 각각 결정부를 포함하고,
    상기 결정부는, 상기 결정부의 c축이 상기 제 1 산화물 반도체막이 형성되는 표면의 법선 벡터 또는 상기 제 2 산화물 반도체막이 형성되는 표면의 법선 벡터에 평행한 부분을 포함하는, 반도체 장치의 제작 방법.
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