JP2009117407A - 半導体装置の製造方法 - Google Patents
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Abstract
【課題】イオン注入時における意図しないスパッタリング現象を防止し、基板表面に意図しない段差形状が生じないようにすることができる半導体装置の製造方法を提供する。
【解決手段】まず、半導体層が積層形成された半導体基板の表面に第1のシリコン酸化膜を形成する。次に、第1のシリコン酸化膜をパターニングし、所定形状のマスク21を形成し、その後、半導体基板の表面全体に第1のシリコン酸化膜よりも薄い第2のシリコン酸化膜22による保護膜を形成する。この保護膜が形成された状態で半導体基板の表面側から半導体層内部に酸素イオンを注入し、その後に熱処理を施すことで半導体層内部に埋め込み酸化膜層による絶縁膜を形成する。マスク21を形成した後に第1のシリコン酸化膜よりも薄い第2のシリコン酸化膜22による保護膜を形成していることで、イオン注入工程時における意図しないスパッタリング現象が防止される。
【選択図】図6
【解決手段】まず、半導体層が積層形成された半導体基板の表面に第1のシリコン酸化膜を形成する。次に、第1のシリコン酸化膜をパターニングし、所定形状のマスク21を形成し、その後、半導体基板の表面全体に第1のシリコン酸化膜よりも薄い第2のシリコン酸化膜22による保護膜を形成する。この保護膜が形成された状態で半導体基板の表面側から半導体層内部に酸素イオンを注入し、その後に熱処理を施すことで半導体層内部に埋め込み酸化膜層による絶縁膜を形成する。マスク21を形成した後に第1のシリコン酸化膜よりも薄い第2のシリコン酸化膜22による保護膜を形成していることで、イオン注入工程時における意図しないスパッタリング現象が防止される。
【選択図】図6
Description
本発明は、SOI(Silicon On Insulator)基板を用いた半導体装置の製造方法に関し、特に、SIMOX(Separation by IMplanted OXygen)法を用いてSOI基板内部に埋め込み酸化膜層(BOX層(Buried Oxide layer))を形成する工程を含む半導体装置の製造方法に関する。
近年、SOI基板を用いた半導体装置が種々開発されている。図10(A)は、SOI基板の基本構造を示している。SOI基板は、シリコン基板111上に、絶縁膜112を介して半導体層(シリコン単結晶層)113が形成された構造となっている。絶縁膜112は、例えばシリコン酸化膜による埋め込み酸化膜層である。このようなSOI基板は、周知のSIMOX法や貼り合わせ法などで製造される。
特許文献1には、図10(A)に示したSOI基板を用いて、SIMOX法により半導体層113の内部にリッジ型の光導波路を形成する方法が開示されている。図10(B)〜(D)は、その製造方法を示している。この製造方法ではまず、SOI基板の表面(半導体層113の表面)に、熱酸化によりシリコン酸化膜(SiO2)を形成し、その後にパターニングを行うことで、図10(B)に示したように、所望とする光導波路のパターンに対応した、シリコン酸化膜よりなるマスク121を形成する。次に、SOI基板の表面にマスク121が配置された状態で、図10(C)に示すように、酸素イオンを注入し、半導体層113内部に酸素イオン注入層131を形成する。この場合、マスク121が配置された部分ではこのマスク121でイオン速度が減速されるため酸素イオンは浅く注入され、一方マスク121が配置されていない部分では酸素イオンが深く注入される。これにより、半導体層113は酸素イオン注入層131を介して深さ方向に第1の半導体層113Aと第2の半導体層113Bとに2分される。
次に、酸素イオン注入層131が形成された状態で、SOI基板に高温アニール処理を施し、注入された酸素イオンと第1の半導体層113Aおよび第2の半導体層113Bのシリコンとを反応させて、図10(D)に示したように、半導体層113内部(第1の半導体層113Aと第2の半導体層113Bとの間)に、埋め込み酸化膜層(シリコン酸化膜)である絶縁膜114を形成する。なお、マスク121は、アニール処理前または後、あるいはある程度アニールを行った後に除去される。これにより、図10(D)に示したように、第1の半導体層113Aにおいて、絶縁膜112と絶縁膜114との間で、マスクの形成領域に対応する部分に肉厚部が形成される。ここで、第1の半導体層113Aを構成するシリコン(Si)の屈折率は3.5程度であり、絶縁膜114および絶縁膜112を構成するシリコン酸化膜(SiO2)の屈折率は1.5程度であることから、第1の半導体層113Aの肉厚部をコアとし、この肉厚部の上下の絶縁膜114および絶縁膜112をクラッドとすることで、コアとクラッドとの間で高い屈折率差が得られ、光を屈折率の高いコアの部分に導波することができる。すなわち、第1の半導体層113Aの肉厚部が光導波路140として機能する。なお、図10(D)において、光導波路140は紙面に垂直な方向に延在することで、例えば直線状に光の経路が形成されている。
特許文献1にはまた、図10(D)に示したようなリッジ型の光導波路140を用いてMISFET(Metal Insulator Semiconductor Field Effect Transistor)としてのMOSトランジスタを構成した半導体装置の発明が開示されている。MISFETでは、光導波路を光が導波する際に生じるTPA(Two Photon Absorption:2光子吸収)現象により発生するキャリアが検知される。MISFETは、通常のCMOSプロセスをそのまま適用して作製できるため、光導波路で導波される光の検出を低コストで達成できる。
ところで、固体の基板表面にイオンビームを照射すると、イオンが基板内に留まる。これがイオン注入であるが、一方でイオン注入に伴って基板表面近傍で基板を構成する原子がノックオンされ、基板表面近傍の原子が放出される。これはスパッタリング現象と呼ばれている。基板表面が何も保護されていない状態では、そのスパッタリング現象により、イオン注入時に基板表面がエッチングされてしまう。
ここで、一般に通常の半導体形成工程におけるイオン注入工程では、設計されていない原子が基板内にイオン注入されることを防止するために、図11に示したように、シリコン層211の上部に薄いシリコン酸化膜(SiO2)212を配置し、その上にレジスト213などによるパターンを形成した状態でイオン注入を行う方法が採用されている。これは、設計されていない原子が異なる加速電圧により加速されてくる現象を利用して、異なる加速電子で加速されてきた原子をシリコン酸化膜212内に留まらせ、後にシリコン酸化膜212を剥離することにより、基板の純度を保つ方法である。このことにより結果的にイオン注入時の上記スパッタリング現象は防止されていることとなっている。しかしながら、SIMOX法を用いた光導波路の製造方法においては、イオン注入電圧が高いこと、高ドーズであることによりマスク材料の選定がSiO2材料に絞られている。このため、図11に示した方法をSIMOX法でのイオン注入工程に単純に適用しようとすると、マスクとスパッタリング現象防止用のシリコン酸化膜とが同じ材料となってしまうが、そのような膜構成は通常の半導体形成工程と同様の方法で形成することは困難である。例えば、スパッタリング現象防止用のシリコン酸化膜を形成した後、同材料のシリコン酸化膜を用いて所望とするマスクパターン形状を形成するのは製造上、困難である。
本発明はかかる問題点に鑑みてなされたもので、その目的は、イオン注入時における意図しないスパッタリング現象を防止し、基板表面に意図しない段差形状が生じないようにすることができる半導体装置の製造方法を提供することにある。
本発明の半導体装置の製造方法は、半導体層が積層形成された半導体基板の表面に第1のシリコン酸化膜を形成する工程と、第1のシリコン酸化膜をパターニングし、所定形状のマスクを形成する工程と、マスクを形成した後、半導体基板の表面全体に第1のシリコン酸化膜よりも薄い第2のシリコン酸化膜による保護膜を形成する工程と、保護膜が形成された状態で半導体基板の表面側から半導体層内部に酸素イオンを注入し、その後に熱処理を施すことで半導体層内部に埋め込み酸化膜層を形成する工程とを含むものである。
本発明の半導体装置の製造方法では、第1のシリコン酸化膜をパターニングして所定形状のマスクを形成した後、半導体基板の表面全体に第1のシリコン酸化膜よりも薄い第2のシリコン酸化膜による保護膜が形成される。その保護膜が形成された状態で半導体基板の表面側から半導体層内部にイオン注入を行う。これにより、イオン注入時における意図しないスパッタリング現象が防止される。
本発明の半導体装置の製造方法によれば、第1のシリコン酸化膜をパターニングして所定形状のマスクを形成した後、半導体基板の表面全体に第1のシリコン酸化膜よりも薄い第2のシリコン酸化膜による保護膜を形成し、その保護膜が形成された状態で半導体基板の表面側から半導体層内部にイオン注入を行うようにしたので、イオン注入時における意図しないスパッタリング現象を保護膜により防止することができる。これにより、基板表面に意図しない段差形状が生じないようにすることができる。また、保護膜の形成を、マスクのパターニング工程の後に行うようにしたので、マスクパターンを所望の形状に保つことができる。
以下、本発明の実施の形態について図面を参照して詳細に説明する。
図1は、本発明の一実施の形態に係る半導体装置の製造方法によって製造される、光導波路を有する半導体装置の一構成例を示している。この半導体装置は、後述するSOI基板10(図5(A)参照)をSIMOX法により加工して製造されるものである。この半導体装置は、シリコン基板11を備え、このシリコン基板11の上に、絶縁膜12と、第1の半導体層(シリコン単結晶層)13Aと、絶縁膜14と、第2の半導体層(シリコン単結晶層)13Bとが順に積層形成された構成となっている。絶縁膜12および絶縁膜14は、シリコン酸化膜(SiO2)による埋め込み酸化膜層(BOX層)である。
図1は、本発明の一実施の形態に係る半導体装置の製造方法によって製造される、光導波路を有する半導体装置の一構成例を示している。この半導体装置は、後述するSOI基板10(図5(A)参照)をSIMOX法により加工して製造されるものである。この半導体装置は、シリコン基板11を備え、このシリコン基板11の上に、絶縁膜12と、第1の半導体層(シリコン単結晶層)13Aと、絶縁膜14と、第2の半導体層(シリコン単結晶層)13Bとが順に積層形成された構成となっている。絶縁膜12および絶縁膜14は、シリコン酸化膜(SiO2)による埋め込み酸化膜層(BOX層)である。
第1の半導体層13Aは、絶縁膜12と絶縁膜14との間で肉厚部を有している。第1の半導体層13Aにおいて、この肉厚部の長手方向が光の経路となるリッジ型の光導波路40が形成されている。より詳しくは、第1の半導体層13Aを構成するシリコン(Si)の屈折率は3.5程度であり、絶縁膜14および絶縁膜12を構成するシリコン酸化膜(SiO2)の屈折率は1.5程度であることから、第1の半導体層13Aの肉厚部をコアとし、この肉厚部の上下の絶縁膜14および絶縁膜12をクラッドとすることで、コアとクラッドとの間で高い屈折率差が得られ、光を屈折率の高いコアの部分に導波することができる。すなわち、第1の半導体層13Aの肉厚部が光導波路40として機能する。なお、図1において、光導波路40は紙面に垂直な方向に延在することで、例えば直線状に光の経路が形成されている。
図2および図3は、図1に示した光導波路40を有する半導体装置を用いて構成された、光検出素子70としてのMOSトランジスタの一構成例を示している。なお、図3は、図2に示した全体構造に対して、光導波路40の長手方向の断面から見た状態を示している。
光検出素子70は、基板表面において、光導波路40の所定箇所に対応した領域に形成されている。光検出素子70は、ソース領域73と、ドレイン領域74と、これらソース領域73およびドレイン領域74の間に配置されたチャネルボディ75とを有している。これらソース領域73およびドレイン領域74、ならびにチャネルボディ75は、第2の半導体層13Bにおける光導波路40の所定箇所に対応した領域に、不純物のイオンをドープすることにより形成されている。ソース領域73およびドレイン領域74はシリコンによるn+型半導体層、チャネルボディ75はシリコンによるp−型半導体層とされている。チャネルボディ75の表面には、ゲート絶縁膜(ゲート酸化膜)71を介して、ゲート電極(ポリシリコン電極)72が形成されている。なお、図2および図3において、VGはゲート電圧、VDはドレイン電圧、VSはソース電圧を示す。
この半導体装置において、光導波路40に光が導波してきた場合、この光導波路40の直上の部分には多くの浸みだし光(エバネッセント光)が存在する。これにより、受光素子70におけるチャネルボディ75の部分に、光導波路40を導波してきた光の電界を存在させることができる。受光素子70では、この浸みだし光によって生じたTPA現象を利用して、光導波路40を導波してきた光を検出する。より詳しくは、TPA現象により発生するキャリアをチャネルボディ75に蓄積し、その蓄積量を検出することにより、光の有無を検出する。
図4は、本実施の形態における半導体装置が適用されるデバイスの一例として、SOC(System On Chip)デバイス100を示している。このSOCデバイス100は、2個のCPU(Central Processing Unit)101A,101Bと、DRAM(Dynamic Random Access Memory)102と、ROM(Read Only Memory)103と、ロジックIC104と、アナログIC105と、シリアルI/F(インタフェース)ユニット106と、パラレルI/Fユニット107と、光ポート108とを備えたシステムLSI(Large Scale Integrated circuit)である。このSOCデバイス100の光ポート108には外部との通信のために光ファイバ110が接続されている。
このSOCデバイス100は、SOI基板を用いて形成されている。このSOCデバイス100では、例えばCPU101AとCPU101Bとの間で光通信が行われる。例えば、この光通信を行うためのデバイスとして、本実施の形態における半導体装置を用いることができる。
次に、図5(A)〜(D)および図6(A)〜(D)を参照して、この半導体装置の製造方法を説明する。なお、以下では図1に示したリッジ型の光導波路構造を有する半導体装置の製造方法を説明する。
まず、半導体基板として、図5(A)に示したようなSOI基板10を用意する。SOI基板10は、シリコン基板11上に、絶縁膜12を介して半導体層(シリコン単結晶層)13が積層形成された構造となっている。絶縁膜12は、例えばシリコン酸化膜による埋め込み酸化膜層である。このようなSOI基板10は、周知のSIMOX法や貼り合わせ法などで製造される。
次に、図5(B)に示したように、SOI基板10の表面(半導体層13の表面)に、熱酸化により第1のシリコン酸化膜(SiO2)51を形成する。この第1のシリコン酸化膜51の厚みは、例えば100nm程度とする。
次に、この第1のシリコン酸化膜51をパターニングし、所望とする光導波路40のパターンに対応した、所定形状のマスクパターンを形成する。このマスクパターン形成工程は以下のように行う。まず、図5(C)に示したように、第1のシリコン酸化膜51の上に、レジスト材料によって、マスクパターンに対応するレジストパターン52を形成する。そして、図5(D)に示したように、ドライエッチングにより第1のシリコン酸化膜51を加工することで、シリコン酸化膜よりなる所定パターンのマスク21を形成する。このマスク21のエッチング加工時には化学反応を用いているので、基板表面への損傷はない。
その後、図6(A)に示したように、マスク21上のレジストパターン52を剥離する。次に、表面にマスク21が配置された状態で、図6(B)に示したように、基板表面全体に第1のシリコン酸化膜51よりも薄い第2のシリコン酸化膜22による保護膜を、例えばCVD(Chemical Vapor Deposition)法により形成する。この第2のシリコン酸化膜22の厚みは、例えば30nm程度とする。次に、このマスク21および保護膜が形成された状態で、図6(C)に示すように、基板表面側から酸素イオンを注入し、半導体層13内部に酸素イオン注入層31を形成する。この場合、マスク21が配置された部分では、他の領域に比べてマスク21でイオン速度が減速されるため酸素イオンは浅く注入される。一方マスク21が配置されていない領域ではマスク21が配置された部分に比べて酸素イオンが深く注入される。これにより、半導体層13は酸素イオン注入層31を介して深さ方向に第1の半導体層13Aと第2の半導体層13Bとに2分される。
次に、酸素イオン注入層31が形成された状態で、図6(D)に示すように表面保護層23を形成する。この表面保護層23は、後のアニール工程において雰囲気ガスと酸素イオン注入層31との反応を防止するためのもので、例えばCVD法により形成される厚さ500nmのシリコン酸化膜よりなる。次に、酸素イオン注入層31が形成された状態で、SOI基板10に高温アニール処理を施し、注入された酸素イオンと第1の半導体層13Aおよび第2の半導体層13Bのシリコンとを反応させることで、図1に示したように、半導体層13内部(第1の半導体層13Aと第2の半導体層13Bとの間)に、埋め込み酸化膜層(シリコン酸化膜)である絶縁膜14が形成される。マスク21および保護膜(第2のシリコン酸化膜22)は、アニール処理を行った後に表面保護層23とともに除去される。これにより、図1に示したように、第1の半導体層13Aにおいて、絶縁膜12と絶縁膜14との間で、マスク21の形成領域に対応する部分に光導波路40となる肉厚部が形成される。なお、以上の説明では、図6(D)に示したように、マスク21および第2のシリコン酸化膜22の上に表面保護層23を形成する例を示したが、アニール処理の前にマスク21および第2のシリコン酸化膜22を除去し、その後に表面保護層23を形成した後、アニール処理を行うようにしても良い。表面保護層23はアニール処理を行った後に除去される。
このように、本実施の形態では、マスク21および保護膜の形成を別々の製造工程で形成しているが、これは、図6(B)に示したようなパターンは一度の成膜工程により作製しようとしてもできないからである。この理由を、図7(A),(B)を用いて説明する。なお、図7(A),(B)には基板表面の構造のみを簡略化して示す。
例えば、図7(A)に示したように、シリコン酸化膜(SiO2)81を形成し、その上に、マスクパターンに対応するレジストパターン82を形成する。その後、図7(B)に示したように、シリコン酸化膜81をエッチングすることで、マスク21と、マスク21よりも厚みの薄い領域となる保護膜とを一度に形成するものとする。この場合、一度のエッチング工程においては、エッチングの速度のばらつきを考慮していないので、図7(B)におけるマスク21の厚さt1は安定に形成できても、保護膜に対応する厚さt2を完全に制御することができない。このため、厚さのばらつきが発生してしまうという欠点がある。さらには、マスク21のパターンの近傍にプラズマが集中してしまうことによりトレンチ83が形成されてしまう問題がある。
図8は、本実施の形態に係る半導体装置の製造方法(図5(A)〜(D)および図6(A)〜(D)参照)によって実際に製造された半導体装置の断面構造を示している。また、図9は、従来の製造方法(図10(A)〜(D)参照)によって製造された半導体装置の断面構造を示している。図9に示したように、従来の製造方法を用いた場合には、基板表面に段差部61が生じている。これは、イオン注入工程時に、基板表面において、スパッタリング現象によりマスク21の形成領域以外の部分がエッチングされたためである。これに対し、本実施の形態に係る製造方法によって製造されたものでは、図8に示したように基板表面における段差部61は低減されている。これは、本実施の形態において、基板表面に第2のシリコン酸化膜22による保護膜を形成したことによる効果である。
以上説明したように、本実施の形態に係る半導体装置の製造方法によれば、第1のシリコン酸化膜51をパターニングして所定形状のマスク21を形成した後、基板表面全体に第1のシリコン酸化膜51よりも薄い第2のシリコン酸化膜22による保護膜を形成し、その保護膜が形成された状態で基板表面側から半導体層13内部にイオン注入を行うようにしたので、イオン注入時における意図しないスパッタリング現象を保護膜により防止することができる。これにより、基板表面に意図しない段差形状が生じないようにすることができる。また、保護膜の形成を、マスク21のパターニング工程の後に行うようにしたので、マスクパターンを所望の形状に保つことができる。
10…半導体基板(SOI基板)、11…シリコン基板、12…絶縁膜(シリコン酸化膜)、13…半導体層、13A…第1の半導体層(シリコン単結晶層)、13B…第2の半導体層(シリコン単結晶層)、14…絶縁膜(シリコン酸化膜)、21…マスク、22…第2のシリコン酸化膜(保護膜)、31…酸素イオン注入層、40…光導波路、51…第1のシリコン酸化膜、52…レジストパターン、70…受光素子、71…ゲート絶縁膜(ゲート酸化膜)、72…ゲート電極(ポリシリコン電極)、74…ドレイン領域(n型半導体層)、73…ソース領域(n型半導体層)、75…チャネルボディ(p型半導体層)。
Claims (2)
- 半導体層が積層形成された半導体基板の表面に第1のシリコン酸化膜を形成する工程と、
前記第1のシリコン酸化膜をパターニングし、所定形状のマスクを形成する工程と、
前記マスクを形成した後、前記半導体基板の表面全体に前記第1のシリコン酸化膜よりも薄い第2のシリコン酸化膜による保護膜を形成する工程と、
前記保護膜が形成された状態で前記半導体基板の表面側から前記半導体層内部に酸素イオンを注入し、その後に熱処理を施すことで前記半導体層内部に埋め込み酸化膜層を形成する工程と
を含むことを特徴とする半導体装置の製造方法。 - 前記半導体基板として、シリコン基板上に絶縁膜を介して前記半導体層が積層形成されたSOI(Silicon On Insulator)基板を用い、
前記半導体層内部に、前記マスクの形成領域に対応する部分が肉厚とされた光導波路を形成する
ことを特徴とする請求項1に記載の半導体装置の製造方法。
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