JP2002190599A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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Abstract
(57)【要約】
【課題】 埋め込み絶縁膜の膜厚のばらつきを抑制しか
つ任意の厚さのＳＯＩ層を形成でき、トレンチキャパシ
タの形成や基板電位の固定を容易に実現する。 【解決手段】 素子分離絶縁膜１１の膜厚より薄い膜厚
で半導体基板１０の素子領域上に第１のエピタキシャル
結晶層１２が形成されている。この第１のエピタキシャ
ル結晶層１２上には埋め込み酸化膜１３が選択的に形成
され、この埋め込み酸化膜１３を覆うように第１のエピ
タキシャル結晶層１２上に第２のエピタキシャル結晶層
１６が形成されている。ここで、ロジック部の埋め込み
酸化膜１３は、第１の拡散領域２２の下面に接してかつ
素子分離絶縁膜１１と離間して、ゲート電極２１及び第
１の拡散領域２２の下方の領域に形成されている。一
方、メモリ部の埋め込み酸化膜１３は、第１の拡散領域
２２の下面に接してゲート電極２１及び第１の拡散領域
２２の下方の領域に形成されている。
つ任意の厚さのＳＯＩ層を形成でき、トレンチキャパシ
タの形成や基板電位の固定を容易に実現する。 【解決手段】 素子分離絶縁膜１１の膜厚より薄い膜厚
で半導体基板１０の素子領域上に第１のエピタキシャル
結晶層１２が形成されている。この第１のエピタキシャ
ル結晶層１２上には埋め込み酸化膜１３が選択的に形成
され、この埋め込み酸化膜１３を覆うように第１のエピ
タキシャル結晶層１２上に第２のエピタキシャル結晶層
１６が形成されている。ここで、ロジック部の埋め込み
酸化膜１３は、第１の拡散領域２２の下面に接してかつ
素子分離絶縁膜１１と離間して、ゲート電極２１及び第
１の拡散領域２２の下方の領域に形成されている。一
方、メモリ部の埋め込み酸化膜１３は、第１の拡散領域
２２の下面に接してゲート電極２１及び第１の拡散領域
２２の下方の領域に形成されている。
Description
【０００１】
【発明の属する技術分野】本発明は、絶縁膜上に形成さ
れた薄い半導体結晶膜を構成要素の一部とする半導体装
置及びその製造方法に関する。
れた薄い半導体結晶膜を構成要素の一部とする半導体装
置及びその製造方法に関する。
【０００２】
【従来の技術】絶縁膜上に形成された半導体単結晶基板
（以下、ＳＯＩ（Silicon On Insulator）基板と称す）
は、主に３つの利点を有している。すなわち、（１）寄
生浮遊容量が小さいため高速かつ安定な動作が可能であ
ること、（２）拡散層の深さがＳＯＩ層の膜厚で決まる
ため浅い拡散層を形成するために特殊なイオン注入工程
が必要でないこと、（３）アルファ線による電子正孔対
の発生はＳＯＩ層の内部でのみ起こるのでソフトエラー
耐性が非常に強いこと、などである。したがって、ＭＯ
Ｓトランジスタの高性能化を実現するためには、基板と
してＳＯＩ基板を用いることが有効である。
（以下、ＳＯＩ（Silicon On Insulator）基板と称す）
は、主に３つの利点を有している。すなわち、（１）寄
生浮遊容量が小さいため高速かつ安定な動作が可能であ
ること、（２）拡散層の深さがＳＯＩ層の膜厚で決まる
ため浅い拡散層を形成するために特殊なイオン注入工程
が必要でないこと、（３）アルファ線による電子正孔対
の発生はＳＯＩ層の内部でのみ起こるのでソフトエラー
耐性が非常に強いこと、などである。したがって、ＭＯ
Ｓトランジスタの高性能化を実現するためには、基板と
してＳＯＩ基板を用いることが有効である。
【０００３】現在、このようなＳＯＩ基板の製造方法
は、主に２つの方法がある。１つめの製造方法は、シリ
コン基板に高濃度の酸素をイオン注入し埋め込み酸化膜
を形成する方法である。２つめの製造方法は、熱酸化し
たシリコン基板にシリコン基板を張り合わせ、片方の基
板を薄く削る方法である。
は、主に２つの方法がある。１つめの製造方法は、シリ
コン基板に高濃度の酸素をイオン注入し埋め込み酸化膜
を形成する方法である。２つめの製造方法は、熱酸化し
たシリコン基板にシリコン基板を張り合わせ、片方の基
板を薄く削る方法である。
【０００４】１つめの製造方法では、酸素イオンのドー
ズ量と加速エネルギーとを調節することにより、薄いシ
リコン層の下に酸化膜（以下、埋め込み酸化膜と称す）
を形成することができる。しかし、この埋め込み酸化膜
は、イオン注入により作られているため、膜厚のばらつ
きが大きいという欠点がある。
ズ量と加速エネルギーとを調節することにより、薄いシ
リコン層の下に酸化膜（以下、埋め込み酸化膜と称す）
を形成することができる。しかし、この埋め込み酸化膜
は、イオン注入により作られているため、膜厚のばらつ
きが大きいという欠点がある。
【０００５】一方、２つめの製造方法で形成されたＳＯ
Ｉ基板の埋め込み酸化膜は熱酸化法で形成されているた
め、埋め込み酸化膜の膜厚のばらつきは小さい。しか
し、張り合わせる基板を薄く削ることが困難であるた
め、ＬＳＩで使われる０．１μｍ以下の厚さのＳＯＩ層
を得ることが非常に難しい。
Ｉ基板の埋め込み酸化膜は熱酸化法で形成されているた
め、埋め込み酸化膜の膜厚のばらつきは小さい。しか
し、張り合わせる基板を薄く削ることが困難であるた
め、ＬＳＩで使われる０．１μｍ以下の厚さのＳＯＩ層
を得ることが非常に難しい。
【０００６】さらに、これら２つの方法で作られたＳＯ
Ｉ基板には以下の問題がある。例えばＤＲＡＭで用いら
れているようなトレンチキャパシタ構造を実現しようと
する場合、埋め込み酸化膜を貫通してトレンチを形成し
なければならない。このため、通常のバルクシリコン基
板を用いた場合と比べて、製造工程が複雑で、トレンチ
の形成が非常に困難である。また、ＳＯＩ基板上に形成
されたトランジスタにおいては基板電位が固定しにくい
という問題がある。例えば、アナログ回路に用いられる
トランジスタのように基板電位の固定が必須であるデバ
イスの場合、薄膜のＳＯＩ層上にトランジスタを形成す
ることは困難である。
Ｉ基板には以下の問題がある。例えばＤＲＡＭで用いら
れているようなトレンチキャパシタ構造を実現しようと
する場合、埋め込み酸化膜を貫通してトレンチを形成し
なければならない。このため、通常のバルクシリコン基
板を用いた場合と比べて、製造工程が複雑で、トレンチ
の形成が非常に困難である。また、ＳＯＩ基板上に形成
されたトランジスタにおいては基板電位が固定しにくい
という問題がある。例えば、アナログ回路に用いられる
トランジスタのように基板電位の固定が必須であるデバ
イスの場合、薄膜のＳＯＩ層上にトランジスタを形成す
ることは困難である。
【０００７】
【発明が解決しようとする課題】以上のように、従来の
ＳＯＩ基板の製造方法では、埋め込み酸化膜のばらつき
を抑制し、薄いＳＯＩ層を形成することが困難であっ
た。さらに、従来のＳＯＩ基板上に素子を形成する上で
も問題点があった。一点目は例えばトレンチキャパシタ
を形成する場合トレンチを形成することが困難なこと、
二点目は基板電位の固定が必須であるような素子の形成
が困難なことである。
ＳＯＩ基板の製造方法では、埋め込み酸化膜のばらつき
を抑制し、薄いＳＯＩ層を形成することが困難であっ
た。さらに、従来のＳＯＩ基板上に素子を形成する上で
も問題点があった。一点目は例えばトレンチキャパシタ
を形成する場合トレンチを形成することが困難なこと、
二点目は基板電位の固定が必須であるような素子の形成
が困難なことである。
【０００８】本発明は上記課題を解決するためになされ
たものであり、その目的とするところは、埋め込み絶縁
膜の膜厚のばらつきを抑制しかつ任意の厚さのＳＯＩ層
を形成でき、さらにトレンチキャパシタの形成や基板電
位の固定を容易に実現可能な半導体装置及びその製造方
法を提供することにある。
たものであり、その目的とするところは、埋め込み絶縁
膜の膜厚のばらつきを抑制しかつ任意の厚さのＳＯＩ層
を形成でき、さらにトレンチキャパシタの形成や基板電
位の固定を容易に実現可能な半導体装置及びその製造方
法を提供することにある。
【０００９】
【課題を解決するための手段】本発明は、前記目的を達
成するために以下に示す手段を用いている。
成するために以下に示す手段を用いている。
【００１０】本発明の第１の半導体装置は、半導体基板
と、前記半導体基板上に選択的に形成された素子分離絶
縁膜と、前記素子分離絶縁膜の膜厚より薄い膜厚で、前
記半導体基板の素子領域の表面上に形成された第１のエ
ピタキシャル結晶層と、前記第１のエピタキシャル結晶
層上に選択的に形成された埋め込み絶縁膜と、前記第１
のエピタキシャル結晶層上に前記埋め込み絶縁膜を覆う
ように形成された第２のエピタキシャル結晶層とを具備
している。
と、前記半導体基板上に選択的に形成された素子分離絶
縁膜と、前記素子分離絶縁膜の膜厚より薄い膜厚で、前
記半導体基板の素子領域の表面上に形成された第１のエ
ピタキシャル結晶層と、前記第１のエピタキシャル結晶
層上に選択的に形成された埋め込み絶縁膜と、前記第１
のエピタキシャル結晶層上に前記埋め込み絶縁膜を覆う
ように形成された第２のエピタキシャル結晶層とを具備
している。
【００１１】この第１の半導体装置は、前記第２のエピ
タキシャル結晶層上にゲート絶縁膜を介して形成された
ゲート電極と、前記ゲート電極の下端部両側の前記第２
のエピタキシャル結晶層内に形成された一対の第１の拡
散領域と、前記一対の第１の拡散領域より高濃度で、前
記第１の拡散領域と各々隣接して形成された一対の第２
の拡散領域とをさらに具備してもよい。このとき、ロジ
ック部に設けられる埋め込み絶縁膜は、前記第１の拡散
領域の下面に接してかつ前記素子分離絶縁膜と離間し、
前記ゲート電極及び前記第１の拡散領域の下方の領域に
形成されることが望ましい。一方、メモリ部に設けられ
る埋め込み絶縁膜は、第１の拡散領域の下面に接して前
記ゲート電極及び前記第１の拡散領域の下方の領域に形
成されることが望ましい。
タキシャル結晶層上にゲート絶縁膜を介して形成された
ゲート電極と、前記ゲート電極の下端部両側の前記第２
のエピタキシャル結晶層内に形成された一対の第１の拡
散領域と、前記一対の第１の拡散領域より高濃度で、前
記第１の拡散領域と各々隣接して形成された一対の第２
の拡散領域とをさらに具備してもよい。このとき、ロジ
ック部に設けられる埋め込み絶縁膜は、前記第１の拡散
領域の下面に接してかつ前記素子分離絶縁膜と離間し、
前記ゲート電極及び前記第１の拡散領域の下方の領域に
形成されることが望ましい。一方、メモリ部に設けられ
る埋め込み絶縁膜は、第１の拡散領域の下面に接して前
記ゲート電極及び前記第１の拡散領域の下方の領域に形
成されることが望ましい。
【００１２】本発明の第２の半導体装置は、半導体基板
と、前記半導体基板上に選択的に形成された素子分離絶
縁膜と、前記素子分離絶縁膜の膜厚より薄い膜厚で、前
記半導体基板の素子領域の表面上に形成された第１のエ
ピタキシャル結晶層と、前記第１のエピタキシャル結晶
層上に選択的に形成された第１の埋め込み絶縁膜と、前
記第１のエピタキシャル結晶層の第１の領域上に前記第
１の埋め込み絶縁膜を覆うように形成された第２のエピ
タキシャル結晶層と、前記第１の領域とは異なる第２の
領域の前記第２のエピタキシャル結晶層上に選択的に形
成された第２の埋め込み絶縁膜と、前記第２のエピタキ
シャル結晶層上に前記第２の埋め込み絶縁膜を覆うよう
に形成された第３のエピタキシャル結晶層とを具備して
いる。
と、前記半導体基板上に選択的に形成された素子分離絶
縁膜と、前記素子分離絶縁膜の膜厚より薄い膜厚で、前
記半導体基板の素子領域の表面上に形成された第１のエ
ピタキシャル結晶層と、前記第１のエピタキシャル結晶
層上に選択的に形成された第１の埋め込み絶縁膜と、前
記第１のエピタキシャル結晶層の第１の領域上に前記第
１の埋め込み絶縁膜を覆うように形成された第２のエピ
タキシャル結晶層と、前記第１の領域とは異なる第２の
領域の前記第２のエピタキシャル結晶層上に選択的に形
成された第２の埋め込み絶縁膜と、前記第２のエピタキ
シャル結晶層上に前記第２の埋め込み絶縁膜を覆うよう
に形成された第３のエピタキシャル結晶層とを具備して
いる。
【００１３】この第２の半導体装置は、前記第３のエピ
タキシャル結晶層上にゲート絶縁膜を介して形成された
ゲート電極と、前記ゲート電極の下端部両側の前記第３
のエピタキシャル結晶層内に形成された一対の第１の拡
散領域と、前記一対の第１の拡散領域より高濃度で、前
記第１の拡散領域と各々隣接して形成された一対の第２
の拡散領域とをさらに具備してもよい。このとき、ロジ
ック部に設けられる第２の埋め込み絶縁膜は、前記第１
の拡散領域の下面に接して、前記素子分離絶縁膜間の全
領域に形成されることが望ましい。一方、アナログ部に
設けられる第１の埋め込み絶縁膜は、前記素子分離絶縁
膜と接して前記第１、第２の拡散領域の下方の領域に形
成されることが望ましい。
タキシャル結晶層上にゲート絶縁膜を介して形成された
ゲート電極と、前記ゲート電極の下端部両側の前記第３
のエピタキシャル結晶層内に形成された一対の第１の拡
散領域と、前記一対の第１の拡散領域より高濃度で、前
記第１の拡散領域と各々隣接して形成された一対の第２
の拡散領域とをさらに具備してもよい。このとき、ロジ
ック部に設けられる第２の埋め込み絶縁膜は、前記第１
の拡散領域の下面に接して、前記素子分離絶縁膜間の全
領域に形成されることが望ましい。一方、アナログ部に
設けられる第１の埋め込み絶縁膜は、前記素子分離絶縁
膜と接して前記第１、第２の拡散領域の下方の領域に形
成されることが望ましい。
【００１４】本発明の第１の半導体装置の製造方法は、
半導体基板上に素子分離絶縁膜を選択的に形成する工程
と、前記半導体基板の露出した表面に、前記素子分離絶
縁膜の膜厚より薄い膜厚で第１のエピタキシャル結晶層
を形成する工程と、前記第１のエピタキシャル結晶層上
に埋め込み絶縁膜を選択的に形成する工程と、前記第１
のエピタキシャル結晶層の露出された表面の半導体結晶
をエピタキシャル成長させることにより、基板全面を覆
うまで第２のエピタキシャル結晶層を形成する工程と、
前記第２のエピタキシャル結晶層を前記素子分離絶縁膜
の表面が露出するまで平坦化する工程とを含んでいる。
半導体基板上に素子分離絶縁膜を選択的に形成する工程
と、前記半導体基板の露出した表面に、前記素子分離絶
縁膜の膜厚より薄い膜厚で第１のエピタキシャル結晶層
を形成する工程と、前記第１のエピタキシャル結晶層上
に埋め込み絶縁膜を選択的に形成する工程と、前記第１
のエピタキシャル結晶層の露出された表面の半導体結晶
をエピタキシャル成長させることにより、基板全面を覆
うまで第２のエピタキシャル結晶層を形成する工程と、
前記第２のエピタキシャル結晶層を前記素子分離絶縁膜
の表面が露出するまで平坦化する工程とを含んでいる。
【００１５】本発明の第２の半導体装置の製造方法は、
半導体基板上に素子分離絶縁膜を選択的に形成する工程
と、前記半導体基板の露出した表面に、前記素子分離絶
縁膜の膜厚より薄い膜厚で第１のエピタキシャル結晶層
を形成する工程と、前記第１のエピタキシャル結晶層上
に第１の埋め込み絶縁膜を選択的に形成する工程と、前
記第１のエピタキシャル結晶層の露出された表面の半導
体結晶をエピタキシャル成長させることにより、前記第
１の埋め込み絶縁膜を覆うように第２のエピタキシャル
結晶層を形成する工程と、前記第２のエピタキシャル結
晶層上に第２の埋め込み絶縁膜を選択的に形成する工程
と、前記第２のエピタキシャル結晶層の露出された表面
の半導体結晶をエピタキシャル成長させることにより、
基板全面を覆うまで第３のエピタキシャル結晶層を形成
する工程と、前記第３のエピタキシャル結晶層を前記素
子分離絶縁膜の表面が露出するまで平坦化する工程とを
含んでいる。
半導体基板上に素子分離絶縁膜を選択的に形成する工程
と、前記半導体基板の露出した表面に、前記素子分離絶
縁膜の膜厚より薄い膜厚で第１のエピタキシャル結晶層
を形成する工程と、前記第１のエピタキシャル結晶層上
に第１の埋め込み絶縁膜を選択的に形成する工程と、前
記第１のエピタキシャル結晶層の露出された表面の半導
体結晶をエピタキシャル成長させることにより、前記第
１の埋め込み絶縁膜を覆うように第２のエピタキシャル
結晶層を形成する工程と、前記第２のエピタキシャル結
晶層上に第２の埋め込み絶縁膜を選択的に形成する工程
と、前記第２のエピタキシャル結晶層の露出された表面
の半導体結晶をエピタキシャル成長させることにより、
基板全面を覆うまで第３のエピタキシャル結晶層を形成
する工程と、前記第３のエピタキシャル結晶層を前記素
子分離絶縁膜の表面が露出するまで平坦化する工程とを
含んでいる。
【００１６】なお、前記埋め込み絶縁膜は、熱酸化法に
より形成されることが望ましい。
より形成されることが望ましい。
【００１７】
【発明の実施の形態】本発明の実施の形態を以下に図面
を参照して説明する。
を参照して説明する。
【００１８】［第１の実施形態］第１の実施形態では、
メモリ素子（例えばＤＲＡＭ）とロジック素子とが同一
チップ上に混載されたＬＳＩに本発明を適用した場合を
示す。
メモリ素子（例えばＤＲＡＭ）とロジック素子とが同一
チップ上に混載されたＬＳＩに本発明を適用した場合を
示す。
【００１９】図１乃至図５は、本発明の第１の実施形態
に係る半導体装置の製造工程の断面図を示す。以下に、
本発明の第１の実施形態に係る半導体装置の製造方法に
ついて説明する。
に係る半導体装置の製造工程の断面図を示す。以下に、
本発明の第１の実施形態に係る半導体装置の製造方法に
ついて説明する。
【００２０】まず、図１に示すように、減圧ＣＶＤ（Ch
emical Vapor Deposition）法を用いて、面方位（１０
０）のシリコン基板１０上に、例えば３５０ｎｍの膜厚
を有する絶縁膜（例えばシリコン窒化膜）１１が堆積さ
れる。この絶縁膜１１は、最終的に素子分離領域の絶縁
膜となるため、以下素子分離絶縁膜と称す。次に、素子
分離絶縁膜１１上にフォトレジスト膜（図示せず）が塗
布され、このフォトレジスト膜が素子分離領域のパター
ンにパターニングされる。このパターニングされたフォ
トレジスト膜をマスクとして、素子分離絶縁膜１１がエ
ッチングされ、シリコン基板１０の素子領域の表面が露
出される。その後、酸素アッシャーなどを用いて、フォ
トレジスト膜が除去される。
emical Vapor Deposition）法を用いて、面方位（１０
０）のシリコン基板１０上に、例えば３５０ｎｍの膜厚
を有する絶縁膜（例えばシリコン窒化膜）１１が堆積さ
れる。この絶縁膜１１は、最終的に素子分離領域の絶縁
膜となるため、以下素子分離絶縁膜と称す。次に、素子
分離絶縁膜１１上にフォトレジスト膜（図示せず）が塗
布され、このフォトレジスト膜が素子分離領域のパター
ンにパターニングされる。このパターニングされたフォ
トレジスト膜をマスクとして、素子分離絶縁膜１１がエ
ッチングされ、シリコン基板１０の素子領域の表面が露
出される。その後、酸素アッシャーなどを用いて、フォ
トレジスト膜が除去される。
【００２１】次に、図２に示すように、素子領域の表面
が露出されたシリコン基板１０のシリコンをシードとし
て、このシリコンを選択的にエピタキシャル結晶成長さ
せることにより、第１のエピタキシャル結晶層１２が形
成される。この際、第１のエピタキシャル結晶層１２
は、素子分離絶縁膜１１の膜厚よりも薄い膜厚になるよ
うに、エピタキシャル結晶成長が調整される。
が露出されたシリコン基板１０のシリコンをシードとし
て、このシリコンを選択的にエピタキシャル結晶成長さ
せることにより、第１のエピタキシャル結晶層１２が形
成される。この際、第１のエピタキシャル結晶層１２
は、素子分離絶縁膜１１の膜厚よりも薄い膜厚になるよ
うに、エピタキシャル結晶成長が調整される。
【００２２】次に、図３に示すように、熱酸化法によ
り、第１のエピタキシャル結晶層１２の表面に例えば１
００ｎｍの膜厚を有する酸化膜１３が形成される。この
酸化膜１３は、最終的に埋め込み酸化膜となるため、以
下埋め込み酸化膜と称す。なお、埋め込み酸化膜１３
は、堆積法による酸化膜やさらには酸化膜以外の絶縁膜
であってもよいが、膜厚ばらつきの抑制や膜質の向上等
の理由から熱酸化法により形成されることが望ましい。
次に、リソグラフィーとウェットエッチングにより埋め
込み酸化膜１３が選択的に除去され、第１、第２の隙間
１４、１５が形成される。ここで、第１の隙間１４は、
後述するトレンチキャパシタを形成するための隙間であ
る。第２の隙間１５は、後述する２回目のエピタキシャ
ル結晶成長を行うための隙間である。
り、第１のエピタキシャル結晶層１２の表面に例えば１
００ｎｍの膜厚を有する酸化膜１３が形成される。この
酸化膜１３は、最終的に埋め込み酸化膜となるため、以
下埋め込み酸化膜と称す。なお、埋め込み酸化膜１３
は、堆積法による酸化膜やさらには酸化膜以外の絶縁膜
であってもよいが、膜厚ばらつきの抑制や膜質の向上等
の理由から熱酸化法により形成されることが望ましい。
次に、リソグラフィーとウェットエッチングにより埋め
込み酸化膜１３が選択的に除去され、第１、第２の隙間
１４、１５が形成される。ここで、第１の隙間１４は、
後述するトレンチキャパシタを形成するための隙間であ
る。第２の隙間１５は、後述する２回目のエピタキシャ
ル結晶成長を行うための隙間である。
【００２３】次に、図４に示すように、第１、第２の隙
間１４、１５によって露出する第１のエピタキシャル結
晶層１２のシリコンをシードとして、このシリコンを選
択的にエピタキシャル結晶成長させ、第２のエピタキシ
ャル結晶層１６が形成される。この際、エピタキシャル
結晶成長は、第２のエピタキシャル結晶層１６で基板の
全面を覆うまで行われる。次に、ＣＭＰ（Chemical Mec
hanical Polish）により、素子分離絶縁膜１１をストッ
パーとして、第２のエピタキシャル結晶層１６が平坦化
される。
間１４、１５によって露出する第１のエピタキシャル結
晶層１２のシリコンをシードとして、このシリコンを選
択的にエピタキシャル結晶成長させ、第２のエピタキシ
ャル結晶層１６が形成される。この際、エピタキシャル
結晶成長は、第２のエピタキシャル結晶層１６で基板の
全面を覆うまで行われる。次に、ＣＭＰ（Chemical Mec
hanical Polish）により、素子分離絶縁膜１１をストッ
パーとして、第２のエピタキシャル結晶層１６が平坦化
される。
【００２４】最後に、図５に示すように、公知の技術を
用いて、埋め込み電極２６、キャパシタ絶縁膜２７、埋
め込み絶縁膜２８及びプレート電極２９が形成されるこ
とにより、トレンチキャパシタ２４が形成される。次
に、ゲート絶縁膜２０及びゲート電極２１が形成された
後、第１及び第２の拡散領域２２、２３が形成される。
ここで、第１の拡散領域２２は低濃度の拡散領域であ
り、第２の拡散領域２３は第１の拡散領域２２より高濃
度の拡散領域である。すなわち、第１及び第２の拡散領
域２２、２３は、ＬＤＤ（Lightly Doped Drain）構造
のソース・ドレイン領域となっている。
用いて、埋め込み電極２６、キャパシタ絶縁膜２７、埋
め込み絶縁膜２８及びプレート電極２９が形成されるこ
とにより、トレンチキャパシタ２４が形成される。次
に、ゲート絶縁膜２０及びゲート電極２１が形成された
後、第１及び第２の拡散領域２２、２３が形成される。
ここで、第１の拡散領域２２は低濃度の拡散領域であ
り、第２の拡散領域２３は第１の拡散領域２２より高濃
度の拡散領域である。すなわち、第１及び第２の拡散領
域２２、２３は、ＬＤＤ（Lightly Doped Drain）構造
のソース・ドレイン領域となっている。
【００２５】なお、上記製造工程では、第２のエピタキ
シャル結晶層１６、すなわちＳＯＩ（Silicon On Insul
ator）層が所望の膜厚になるように、第１のエピタキシ
ャル結晶層１２の膜厚が調整される。つまり、ＳＯＩ層
が所望の膜厚になるように、素子分離絶縁膜１１及び埋
め込み酸化膜１３の膜厚を考慮して、第１のエピタキシ
ャル結晶層１２の形成工程におけるエピタキシャル成長
させるシリコンの膜厚が調整される。
シャル結晶層１６、すなわちＳＯＩ（Silicon On Insul
ator）層が所望の膜厚になるように、第１のエピタキシ
ャル結晶層１２の膜厚が調整される。つまり、ＳＯＩ層
が所望の膜厚になるように、素子分離絶縁膜１１及び埋
め込み酸化膜１３の膜厚を考慮して、第１のエピタキシ
ャル結晶層１２の形成工程におけるエピタキシャル成長
させるシリコンの膜厚が調整される。
【００２６】例えば、素子分離絶縁膜１１の膜厚をａ、
埋め込み酸化膜１３の膜厚をｂ、第２のエピタキシャル
結晶層（ＳＯＩ層）１６の膜厚をｃとすると、第１のエ
ピタキシャル結晶層１２の膜厚ｘは近似的に次式（１）
で与えられる。
埋め込み酸化膜１３の膜厚をｂ、第２のエピタキシャル
結晶層（ＳＯＩ層）１６の膜厚をｃとすると、第１のエ
ピタキシャル結晶層１２の膜厚ｘは近似的に次式（１）
で与えられる。
【００２７】ｘ＝ａ−（ｂ＋ｃ）…（１） したがって、例えば、膜厚ａが３５０ｎｍの素子分離絶
縁膜１１を形成し、膜厚ｂが１００ｎｍの埋め込み酸化
膜１３上に膜厚ｃが２０ｎｍの第２のエピタキシャル結
晶層１６を形成したい場合は、第１のエピタキシャル結
晶層１２の膜厚ｘはおよそ２３０ｎｍとすればよい。
縁膜１１を形成し、膜厚ｂが１００ｎｍの埋め込み酸化
膜１３上に膜厚ｃが２０ｎｍの第２のエピタキシャル結
晶層１６を形成したい場合は、第１のエピタキシャル結
晶層１２の膜厚ｘはおよそ２３０ｎｍとすればよい。
【００２８】以上のように、本発明の第１の実施形態に
係る半導体装置は、半導体基板１０上に素子分離絶縁膜
１１が選択的に形成され、この素子分離絶縁膜１１の膜
厚より薄い膜厚で半導体基板１０の素子領域の表面上に
第１のエピタキシャル結晶層１２が形成されている。こ
の第１のエピタキシャル結晶層１２上には埋め込み酸化
膜１３が選択的に形成され、この埋め込み酸化膜１３を
覆うように第１のエピタキシャル結晶層１２上に第２の
エピタキシャル結晶層１６が形成されている。
係る半導体装置は、半導体基板１０上に素子分離絶縁膜
１１が選択的に形成され、この素子分離絶縁膜１１の膜
厚より薄い膜厚で半導体基板１０の素子領域の表面上に
第１のエピタキシャル結晶層１２が形成されている。こ
の第１のエピタキシャル結晶層１２上には埋め込み酸化
膜１３が選択的に形成され、この埋め込み酸化膜１３を
覆うように第１のエピタキシャル結晶層１２上に第２の
エピタキシャル結晶層１６が形成されている。
【００２９】そして、第２のエピタキシャル結晶層１６
上にゲート電極２１がゲート絶縁膜２２を介して選択的
に形成されている。このゲート電極２１の下端部両側の
第２のエピタキシャル結晶層１６内には第１の拡散領域
２２が形成され、この前記第１の拡散領域２２と隣接し
て第１の拡散領域２２より高濃度の第２の拡散領域２３
が形成されている。
上にゲート電極２１がゲート絶縁膜２２を介して選択的
に形成されている。このゲート電極２１の下端部両側の
第２のエピタキシャル結晶層１６内には第１の拡散領域
２２が形成され、この前記第１の拡散領域２２と隣接し
て第１の拡散領域２２より高濃度の第２の拡散領域２３
が形成されている。
【００３０】ここで、メモリ部の埋め込み酸化膜１３
は、第１の拡散領域２２の下面に接してゲート電極２１
及び第１の拡散領域２２の下方の領域に形成されてい
る。一方、ロジック部の埋め込み酸化膜１３は、第１の
拡散領域２２の下面に接してかつ前記素子分離絶縁膜１
１と離間して、ゲート電極２１及び第１の拡散領域２２
の下方の領域に形成されている。なお、ロジック部の埋
め込み酸化膜１３の幅αは、ゲート電極２１のチャネル
長方向に関し、ゲート電極２１及びゲート側壁絶縁膜２
５の合計幅βと略等しい場合が最も好ましいが、ゲート
電極２１及びゲート側壁絶縁膜２５の合計幅βよりも多
少大きくてもよい。
は、第１の拡散領域２２の下面に接してゲート電極２１
及び第１の拡散領域２２の下方の領域に形成されてい
る。一方、ロジック部の埋め込み酸化膜１３は、第１の
拡散領域２２の下面に接してかつ前記素子分離絶縁膜１
１と離間して、ゲート電極２１及び第１の拡散領域２２
の下方の領域に形成されている。なお、ロジック部の埋
め込み酸化膜１３の幅αは、ゲート電極２１のチャネル
長方向に関し、ゲート電極２１及びゲート側壁絶縁膜２
５の合計幅βと略等しい場合が最も好ましいが、ゲート
電極２１及びゲート側壁絶縁膜２５の合計幅βよりも多
少大きくてもよい。
【００３１】上記第１の実施形態によれば、埋め込み酸
化膜１３は熱酸化法により形成されている。このため、
埋め込み酸化膜１３の膜厚のばらつきを抑制できるとと
もに、埋め込み酸化膜１３の平坦性も容易に制御するこ
とができる。
化膜１３は熱酸化法により形成されている。このため、
埋め込み酸化膜１３の膜厚のばらつきを抑制できるとと
もに、埋め込み酸化膜１３の平坦性も容易に制御するこ
とができる。
【００３２】また、第１のエピタキシャル結晶層１２の
膜厚を制御することにより、第２のエピタキシャル結晶
層１６（ＳＯＩ層）を薄く均一に形成することが可能で
ある。つまり、第１の拡散領域２２の下面に接して埋め
込み酸化膜１３が形成されるため、浅い接合が形成し易
くなる。さらに、ＳＯＩ層が薄いことによってＳＯＩ層
を完全に空乏化させることができるため、完全空乏化構
造のデバイスの効果を引き出すことでき、素子の性能を
向上できる。
膜厚を制御することにより、第２のエピタキシャル結晶
層１６（ＳＯＩ層）を薄く均一に形成することが可能で
ある。つまり、第１の拡散領域２２の下面に接して埋め
込み酸化膜１３が形成されるため、浅い接合が形成し易
くなる。さらに、ＳＯＩ層が薄いことによってＳＯＩ層
を完全に空乏化させることができるため、完全空乏化構
造のデバイスの効果を引き出すことでき、素子の性能を
向上できる。
【００３３】また、埋め込み酸化膜１３を選択的に除去
することで、埋め込み酸化膜１３の無い領域を形成する
ことが可能である。このため、トレンチキャパシタ２４
を形成する領域の埋め込み酸化膜１３を除去すること
で、埋め込み酸化膜１３を貫通してトレンチを形成しな
くてもよい。したがって、メモリとロジックが混載さ
れ、かつＳＯＩ層を用いた場合であっても、トレンチキ
ャパシタ構造のデバイスを容易に作製することが可能で
ある。
することで、埋め込み酸化膜１３の無い領域を形成する
ことが可能である。このため、トレンチキャパシタ２４
を形成する領域の埋め込み酸化膜１３を除去すること
で、埋め込み酸化膜１３を貫通してトレンチを形成しな
くてもよい。したがって、メモリとロジックが混載さ
れ、かつＳＯＩ層を用いた場合であっても、トレンチキ
ャパシタ構造のデバイスを容易に作製することが可能で
ある。
【００３４】また、本発明のＳＯＩ層の製造方法を用い
れば、埋め込み酸化膜１３を素子分離絶縁膜１１よりも
浅い領域に形成することができる。このため、埋め込み
酸化膜１３が素子分離絶縁膜１１から離間した構造であ
っても、薄いＳＯＩ層を形成しながら、深い素子分離絶
縁膜１１を得ることができる。したがって、例えばＭＯ
ＳＦＥＴを混載した場合でも隣接する素子の分離が十分
可能である。
れば、埋め込み酸化膜１３を素子分離絶縁膜１１よりも
浅い領域に形成することができる。このため、埋め込み
酸化膜１３が素子分離絶縁膜１１から離間した構造であ
っても、薄いＳＯＩ層を形成しながら、深い素子分離絶
縁膜１１を得ることができる。したがって、例えばＭＯ
ＳＦＥＴを混載した場合でも隣接する素子の分離が十分
可能である。
【００３５】［第２の実施形態］第２の実施形態では、
アナログ素子（例えばＭＯＳＦＥＴ）とロジック素子と
が同一チップ上に混載されたＬＳＩに本発明を適用した
場合を示す。この第２の実施形態は、アナログ部とロジ
ック部の埋め込み酸化膜を異なる工程で形成し、アナロ
グ部とロジック部の埋め込み酸化膜を異なる埋め込み深
さにすることを特徴とする。
アナログ素子（例えばＭＯＳＦＥＴ）とロジック素子と
が同一チップ上に混載されたＬＳＩに本発明を適用した
場合を示す。この第２の実施形態は、アナログ部とロジ
ック部の埋め込み酸化膜を異なる工程で形成し、アナロ
グ部とロジック部の埋め込み酸化膜を異なる埋め込み深
さにすることを特徴とする。
【００３６】図６乃至図１０は、本発明の第２の実施形
態に係る半導体装置の製造工程の断面図を示す。以下
に、本発明の第２の実施形態に係る半導体装置の製造方
法について説明する。なお、第２の実施形態において、
第１の実施形態と同様の工程については説明を省略す
る。
態に係る半導体装置の製造工程の断面図を示す。以下
に、本発明の第２の実施形態に係る半導体装置の製造方
法について説明する。なお、第２の実施形態において、
第１の実施形態と同様の工程については説明を省略す
る。
【００３７】まず、図６に示すように、第１の実施形態
と同様に、半導体基板１０上に素子分離絶縁膜１１が形
成された後、素子分離絶縁膜１１の膜厚より薄い膜厚の
第１のエピタキシャル結晶層１２が形成される。
と同様に、半導体基板１０上に素子分離絶縁膜１１が形
成された後、素子分離絶縁膜１１の膜厚より薄い膜厚の
第１のエピタキシャル結晶層１２が形成される。
【００３８】次に、熱酸化法により、第１のエピタキシ
ャル結晶層１２の表面に第１の酸化膜３１が形成され
る。この第１の酸化膜３１は、最終的に埋め込み酸化膜
となるため、以下第１の埋め込み酸化膜と称す。次に、
リソグラフィーとウェットエッチングにより第１の埋め
込み酸化膜３１が選択的に除去され、隙間３３が形成さ
れる。この隙間３３は、後述する２回目のエピタキシャ
ル結晶成長を行うための隙間である。
ャル結晶層１２の表面に第１の酸化膜３１が形成され
る。この第１の酸化膜３１は、最終的に埋め込み酸化膜
となるため、以下第１の埋め込み酸化膜と称す。次に、
リソグラフィーとウェットエッチングにより第１の埋め
込み酸化膜３１が選択的に除去され、隙間３３が形成さ
れる。この隙間３３は、後述する２回目のエピタキシャ
ル結晶成長を行うための隙間である。
【００３９】次に、図７に示すように、隙間３３によっ
て露出する第１のエピタキシャル結晶層１２のシリコン
をシードとして、このシリコンを選択的にエピタキシャ
ル結晶成長させ、第２のエピタキシャル結晶層３４が形
成される。この際、エピタキシャル結晶成長は、第２の
エピタキシャル結晶層３４が第１の埋め込み酸化膜３１
を覆うまで行われる。
て露出する第１のエピタキシャル結晶層１２のシリコン
をシードとして、このシリコンを選択的にエピタキシャ
ル結晶成長させ、第２のエピタキシャル結晶層３４が形
成される。この際、エピタキシャル結晶成長は、第２の
エピタキシャル結晶層３４が第１の埋め込み酸化膜３１
を覆うまで行われる。
【００４０】次に、図８に示すように、熱酸化法によ
り、第２のエピタキシャル結晶層３４の表面に第２の酸
化膜３５が形成される。この第２の酸化膜３５も、第１
の埋め込み酸化膜３１と同様に、以下埋め込み酸化膜と
称す。次に、リソグラフィーとウェットエッチングによ
り第２の埋め込み酸化膜３５が選択的に除去され、隙間
３３が形成される。この隙間３３は、後述する３回目の
エピタキシャル結晶成長を行うための隙間である。
り、第２のエピタキシャル結晶層３４の表面に第２の酸
化膜３５が形成される。この第２の酸化膜３５も、第１
の埋め込み酸化膜３１と同様に、以下埋め込み酸化膜と
称す。次に、リソグラフィーとウェットエッチングによ
り第２の埋め込み酸化膜３５が選択的に除去され、隙間
３３が形成される。この隙間３３は、後述する３回目の
エピタキシャル結晶成長を行うための隙間である。
【００４１】次に、図９に示すように、隙間３３によっ
て露出する第２のエピタキシャル結晶層３４のシリコン
をシードとして、このシリコンを選択的にエピタキシャ
ル結晶成長させ、第３のエピタキシャル結晶層３６が形
成される。この際、ロジック部では第２のエピタキシャ
ル結晶層３４の表面が露出されていないが、アナログ部
からロジック部にシリコンを結晶成長させることによ
り、基板の全面を第３のエピタキシャル結晶層３６で覆
うことが可能である。次に、ＣＭＰ（Chemical Mechani
cal Polish）により、素子分離絶縁膜１１をストッパー
として、第３のエピタキシャル結晶層３６が平坦化され
る。
て露出する第２のエピタキシャル結晶層３４のシリコン
をシードとして、このシリコンを選択的にエピタキシャ
ル結晶成長させ、第３のエピタキシャル結晶層３６が形
成される。この際、ロジック部では第２のエピタキシャ
ル結晶層３４の表面が露出されていないが、アナログ部
からロジック部にシリコンを結晶成長させることによ
り、基板の全面を第３のエピタキシャル結晶層３６で覆
うことが可能である。次に、ＣＭＰ（Chemical Mechani
cal Polish）により、素子分離絶縁膜１１をストッパー
として、第３のエピタキシャル結晶層３６が平坦化され
る。
【００４２】最後に、図１０に示すように、公知の技術
を用いて、ゲート絶縁膜２０及びゲート電極２１が形成
された後、第１及び第２の拡散領域２２、２３が形成さ
れる。ここで、第１の拡散領域２２は低濃度の拡散領域
であり、第２の拡散領域２３は第１の拡散領域２２より
高濃度の拡散領域である。すなわち、第１及び第２の拡
散領域２２、２３は、ＬＤＤ構造のソース・ドレイン領
域となっている。
を用いて、ゲート絶縁膜２０及びゲート電極２１が形成
された後、第１及び第２の拡散領域２２、２３が形成さ
れる。ここで、第１の拡散領域２２は低濃度の拡散領域
であり、第２の拡散領域２３は第１の拡散領域２２より
高濃度の拡散領域である。すなわち、第１及び第２の拡
散領域２２、２３は、ＬＤＤ構造のソース・ドレイン領
域となっている。
【００４３】以上のように、本発明の第２の実施形態に
係る半導体装置は、半導体基板１０上に素子分離絶縁膜
１１が選択的に形成され、この素子分離絶縁膜１１の膜
厚より薄い膜厚で半導体基板１０の素子領域の表面上に
第１のエピタキシャル結晶層１２が形成されている。ア
ナログ部の第１のエピタキシャル結晶層１２上には第１
の埋め込み酸化膜３１が選択的に形成され、この埋め込
み酸化膜３１を覆うように第１のエピタキシャル結晶層
１２上に第２のエピタキシャル結晶層３４が形成されて
いる。ロジック部の第２のエピタキシャル結晶層３４上
に第２の埋め込み酸化膜３５が形成され、この第２の埋
め込み酸化膜３５を覆うように第２のエピタキシャル結
晶層３４上に第３のエピタキシャル結晶層３６が形成さ
れている。
係る半導体装置は、半導体基板１０上に素子分離絶縁膜
１１が選択的に形成され、この素子分離絶縁膜１１の膜
厚より薄い膜厚で半導体基板１０の素子領域の表面上に
第１のエピタキシャル結晶層１２が形成されている。ア
ナログ部の第１のエピタキシャル結晶層１２上には第１
の埋め込み酸化膜３１が選択的に形成され、この埋め込
み酸化膜３１を覆うように第１のエピタキシャル結晶層
１２上に第２のエピタキシャル結晶層３４が形成されて
いる。ロジック部の第２のエピタキシャル結晶層３４上
に第２の埋め込み酸化膜３５が形成され、この第２の埋
め込み酸化膜３５を覆うように第２のエピタキシャル結
晶層３４上に第３のエピタキシャル結晶層３６が形成さ
れている。
【００４４】そして、第３のエピタキシャル結晶層３６
上にゲート電極２１がゲート絶縁膜２２を介して選択的
に形成されている。このゲート電極２１の下端部両側の
第３のエピタキシャル結晶層３６内には第１の拡散領域
２２が形成され、この前記第１の拡散領域２２と隣接し
て第１の拡散領域２２より高濃度の第２の拡散領域２３
が形成されている。
上にゲート電極２１がゲート絶縁膜２２を介して選択的
に形成されている。このゲート電極２１の下端部両側の
第３のエピタキシャル結晶層３６内には第１の拡散領域
２２が形成され、この前記第１の拡散領域２２と隣接し
て第１の拡散領域２２より高濃度の第２の拡散領域２３
が形成されている。
【００４５】ここで、アナログ部の第１の埋め込み酸化
膜３１は、素子分離絶縁膜１１と接して、第１、第２の
拡散領域２２、２３の下方の領域に形成されている。一
方、ロジック部の埋め込み酸化膜３５は、第１の拡散領
域２２の下面に接して素子分離絶縁膜１１間の全領域に
形成されている。
膜３１は、素子分離絶縁膜１１と接して、第１、第２の
拡散領域２２、２３の下方の領域に形成されている。一
方、ロジック部の埋め込み酸化膜３５は、第１の拡散領
域２２の下面に接して素子分離絶縁膜１１間の全領域に
形成されている。
【００４６】上記第２の実施形態によれば、第１の実施
形態と同様の効果を得ることができる。
形態と同様の効果を得ることができる。
【００４７】さらに、アナログ部とロジック部の第１、
第２の埋め込み酸化膜３１、３５を異なる工程で形成す
ることにより、アナログ部とロジック部の第１、第２の
埋め込み酸化膜３１、３５を異なる埋め込み深さにする
ことができる。つまり、アナログ部とロジック部とで、
ＳＯＩ層（第３のエピタキシャル結晶層３６）の膜厚を
作り分けることが可能となるため、設計の自由度を向上
させることができる。すなわち、ＳＯＩ層の膜厚を自由
に制御することが可能であるため、完全空乏化構造のデ
バイス、部分空乏化構造のデバイス、バルク基板を用い
た場合と同等の性能のデバイスなど、種々のデバイスを
同一基板上に搭載することが可能である。
第２の埋め込み酸化膜３１、３５を異なる工程で形成す
ることにより、アナログ部とロジック部の第１、第２の
埋め込み酸化膜３１、３５を異なる埋め込み深さにする
ことができる。つまり、アナログ部とロジック部とで、
ＳＯＩ層（第３のエピタキシャル結晶層３６）の膜厚を
作り分けることが可能となるため、設計の自由度を向上
させることができる。すなわち、ＳＯＩ層の膜厚を自由
に制御することが可能であるため、完全空乏化構造のデ
バイス、部分空乏化構造のデバイス、バルク基板を用い
た場合と同等の性能のデバイスなど、種々のデバイスを
同一基板上に搭載することが可能である。
【００４８】また、アナログ部における第１の埋め込み
酸化膜３１は、ゲート電極２１下に形成されない構造と
なっている。すなわち、ソース・ドレイン領域における
寄生浮遊容量を小さくしつつ、ゲート電極２１下のチャ
ネル領域下方に埋め込み酸化膜３１が存在しないことに
よりゲート電極２１と基板との接合を良好にし、基板電
位を安定化することができる。
酸化膜３１は、ゲート電極２１下に形成されない構造と
なっている。すなわち、ソース・ドレイン領域における
寄生浮遊容量を小さくしつつ、ゲート電極２１下のチャ
ネル領域下方に埋め込み酸化膜３１が存在しないことに
よりゲート電極２１と基板との接合を良好にし、基板電
位を安定化することができる。
【００４９】なお、第２の実施形態における第３のエピ
タキシャル結晶層３５の形成の際に、ロジック部におい
て表面が露出した第２のエピタキシャル結晶層３４から
直接シリコンがエピタキシャル結晶成長されるように、
ロジック部の埋め込み酸化膜３５の構造を、第１の実施
形態におけるロジック部の埋め込み酸化膜１３の構造に
代えることも可能である。
タキシャル結晶層３５の形成の際に、ロジック部におい
て表面が露出した第２のエピタキシャル結晶層３４から
直接シリコンがエピタキシャル結晶成長されるように、
ロジック部の埋め込み酸化膜３５の構造を、第１の実施
形態におけるロジック部の埋め込み酸化膜１３の構造に
代えることも可能である。
【００５０】その他、本発明は、その要旨を逸脱しない
範囲で、種々変形して実施することが可能である。
範囲で、種々変形して実施することが可能である。
【００５１】
【発明の効果】以上説明したように本発明によれば、埋
め込み絶縁膜の膜厚のばらつきを抑制しかつ任意の厚さ
のＳＯＩ層を形成でき、さらにトレンチキャパシタの形
成や基板電位の固定を容易に実現可能な半導体装置及び
その製造方法を提供できる。
め込み絶縁膜の膜厚のばらつきを抑制しかつ任意の厚さ
のＳＯＩ層を形成でき、さらにトレンチキャパシタの形
成や基板電位の固定を容易に実現可能な半導体装置及び
その製造方法を提供できる。
【図１】本発明の第１の実施形態に係わる半導体装置の
製造工程を示す断面図。
製造工程を示す断面図。
【図２】図１に続く、本発明の第１の実施形態に係わる
半導体装置の製造工程を示す断面図。
半導体装置の製造工程を示す断面図。
【図３】図２に続く、本発明の第１の実施形態に係わる
半導体装置の製造工程を示す断面図。
半導体装置の製造工程を示す断面図。
【図４】図３に続く、本発明の第１の実施形態に係わる
半導体装置の製造工程を示す断面図。
半導体装置の製造工程を示す断面図。
【図５】図４に続く、本発明の第１の実施形態に係わる
半導体装置の製造工程を示す断面図。
半導体装置の製造工程を示す断面図。
【図６】図２に続く、本発明の第２の実施形態に係わる
半導体装置の製造工程を示す断面図。
半導体装置の製造工程を示す断面図。
【図７】図６に続く、本発明の第２の実施形態に係わる
半導体装置の製造工程を示す断面図。
半導体装置の製造工程を示す断面図。
【図８】図７に続く、本発明の第２の実施形態に係わる
半導体装置の製造工程を示す断面図。
半導体装置の製造工程を示す断面図。
【図９】図８に続く、本発明の第２の実施形態に係わる
半導体装置の製造工程を示す断面図。
半導体装置の製造工程を示す断面図。
【図１０】図９に続く、本発明の第２の実施形態に係わ
る半導体装置の製造工程を示す断面図。
る半導体装置の製造工程を示す断面図。
１０…シリコン基板、 １１…素子分離絶縁膜、 １２…第１のエピタキシャル結晶層、 １３…埋め込み酸化膜、 １４…第１の隙間、 １５…第２の隙間、 １６、３４…第２のエピタキシャル結晶層、 ２０…ゲート絶縁膜 ２１…ゲート電極、 ２２…第１の拡散領域、 ２３…第２の拡散領域、 ２４…トレンチキャパシタ、 ２５…ゲート側壁絶縁膜、 ３１…第１の埋め込み酸化膜、 ３３…隙間、 ３５…第２の埋め込み酸化膜、 ３６…第３のエピタキシャル結晶層。
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/10 ４６１ Ｈ０１Ｌ 21/76 Ｅ 27/108 27/10 ６２５Ａ 21/8242 ６７１Ｃ 27/12 ６８１Ｆ 29/78 29/78 ３０１Ｘ ６１３Ｂ ６１３Ｚ ６２６Ｃ Ｆターム(参考） 5F032 AA08 AA09 AA34 AA46 AA77 AA82 BA01 BA05 BB01 BB06 CA17 DA03 DA16 DA57 DA78 5F048 AA04 AA07 AB01 AB03 AC01 AC10 BA03 BA04 BA09 BA16 BC06 BC18 BD01 BD09 BG05 BG06 BG11 BG14 DA00 DA25 5F083 AD02 AD10 AD17 HA02 NA01 PR25 PR40 ZA12 5F110 AA15 BB03 BB06 BB20 CC02 DD05 DD13 DD24 EE31 GG02 GG12 GG22 GG26 HM15 NN62 NN65 NN72 NN78 QQ19 5F140 AB09 AC19 AC31 AC32 AC33 AC36 BC13 BH15 CB01 CE07
Claims (13)
- 【請求項１】 半導体基板と、 前記半導体基板上に選択的に形成された素子分離絶縁膜
と、 前記素子分離絶縁膜の膜厚より薄い膜厚で、前記半導体
基板の素子領域上に形成された第１のエピタキシャル結
晶層と、 前記第１のエピタキシャル結晶層上に選択的に形成され
た埋め込み絶縁膜と、 前記第１のエピタキシャル結晶層上に前記埋め込み絶縁
膜を覆うように形成された第２のエピタキシャル結晶層
とを具備することを特徴とする半導体装置。 - 【請求項２】 前記第２のエピタキシャル結晶層上にゲ
ート絶縁膜を介して形成されたゲート電極と、 前記ゲート電極の下端部両側の前記第２のエピタキシャ
ル結晶層内に形成された一対の第１の拡散領域と、 前記第１の拡散領域より高濃度で、前記一対の第１の拡
散領域と各々隣接して形成された一対の第２の拡散領域
とをさらに具備し、 前記埋め込み絶縁膜は、前記第１の拡散領域の下面に接
してかつ前記素子分離絶縁膜と離間し、前記ゲート電極
及び前記第１の拡散領域の下方の領域に形成されている
ことを特徴とする請求項１記載の半導体装置。 - 【請求項３】 前記半導体基板上にメモリ素子及びアナ
ログ素子の少なくとも一方とロジック素子とが混載され
ており、 前記埋め込み絶縁膜はロジック部に設けられていること
を特徴とする請求項２記載の半導体装置。 - 【請求項４】 前記第２のエピタキシャル結晶層上にゲ
ート絶縁膜を介して形成されたゲート電極と、 前記ゲート電極の下端部両側の前記第２のエピタキシャ
ル結晶層内に形成された一対の第１の拡散領域とをさら
に具備し、 前記埋め込み絶縁膜は、第１の拡散領域の下面に接して
前記ゲート電極及び前記第１の拡散領域の下方の領域に
形成されていることを特徴とする請求項１記載の半導体
装置。 - 【請求項５】 前記半導体基板上にメモリ素子とロジッ
ク素子とが混載されており、 前記埋め込み絶縁膜はメモリ部に設けられていることを
特徴とする請求項４記載の半導体装置。 - 【請求項６】 半導体基板と、 前記半導体基板上に選択的に形成された素子分離絶縁膜
と、 前記素子分離絶縁膜の膜厚より薄い膜厚で、前記半導体
基板の素子領域上に形成された第１のエピタキシャル結
晶層と、 前記第１のエピタキシャル結晶層上の第１の領域に選択
的に形成された第１の埋め込み絶縁膜と、 前記第１のエピタキシャル結晶層上に前記第１の埋め込
み絶縁膜を覆うように形成された第２のエピタキシャル
結晶層と、 前記第１の領域とは異なる第２の領域の前記第２のエピ
タキシャル結晶層上に選択的に形成された第２の埋め込
み絶縁膜と、 前記第２のエピタキシャル結晶層上に前記第２の埋め込
み絶縁膜を覆うように形成された第３のエピタキシャル
結晶層とを具備することを特徴とする半導体装置。 - 【請求項７】 前記第３のエピタキシャル結晶層上にゲ
ート絶縁膜を介して形成されたゲート電極と、 前記ゲート電極の下端部両側の前記第３のエピタキシャ
ル結晶層内に形成された一対の第１の拡散領域とをさら
に具備し、 前記第２の埋め込み絶縁膜は、前記第１の拡散領域の下
面に接して、前記素子分離絶縁膜間の全領域に形成され
ていることを特徴とする請求項６記載の半導体装置。 - 【請求項８】 前記半導体基板上にアナロ素子とロジッ
ク素子とが混載されており、 前記第２の埋め込み絶縁膜はロジック部に設けられてい
ることを特徴とする請求項６又は７記載の半導体装置。 - 【請求項９】 前記第３のエピタキシャル結晶層上にゲ
ート絶縁膜を介して形成されたゲート電極と、 前記ゲート電極の下端部両側の前記第３のエピタキシャ
ル結晶層内に形成された一対の第１の拡散領域と、 前記第１の拡散領域より高濃度で、前記一対の第１の拡
散領域と各々隣接して形成された一対の第２の拡散領域
とをさらに具備し、 前記第１の埋め込み絶縁膜は、前記素子分離絶縁膜と接
して前記第１及び第２の拡散領域の下方の領域に形成さ
れていることを特徴とする請求項６記載の半導体装置。 - 【請求項１０】 前記半導体基板上にアナログ素子とロ
ジック素子とが混載されており、 前記第１の埋め込み絶縁膜はアナログ部に設けられてい
ることを特徴とする請求項６又は９記載の半導体装置。 - 【請求項１１】 半導体基板上に素子分離絶縁膜を選択
的に形成する工程と、 前記半導体基板の露出した表面に、前記素子分離絶縁膜
の膜厚より薄い膜厚で第１のエピタキシャル結晶層を形
成する工程と、 前記第１のエピタキシャル結晶層上に埋め込み絶縁膜を
選択的に形成する工程と、 前記第１のエピタキシャル結晶層の露出された表面の半
導体結晶をエピタキシャル成長させることにより、基板
全面を覆うまで第２のエピタキシャル結晶層を形成する
工程と、 前記第２のエピタキシャル結晶層を前記素子分離絶縁膜
の表面が露出するまで平坦化する工程とを含むことを特
徴とする半導体装置の製造方法。 - 【請求項１２】 半導体基板上に素子分離絶縁膜を選択
的に形成する工程と、 前記半導体基板の露出した表面に、前記素子分離絶縁膜
の膜厚より薄い膜厚で第１のエピタキシャル結晶層を形
成する工程と、 前記第１のエピタキシャル結晶層上に第１の埋め込み絶
縁膜を選択的に形成する工程と、 前記第１のエピタキシャル結晶層の露出された表面の半
導体結晶をエピタキシャル成長させることにより、前記
第１の埋め込み絶縁膜を覆うように第２のエピタキシャ
ル結晶層を形成する工程と、 前記第２のエピタキシャル結晶層上に第２の埋め込み絶
縁膜を選択的に形成する工程と、 前記第２のエピタキシャル結晶層の露出された表面の半
導体結晶をエピタキシャル成長させることにより、基板
全面を覆うまで第３のエピタキシャル結晶層を形成する
工程と、 前記第３のエピタキシャル結晶層を前記素子分離絶縁膜
の表面が露出するまで平坦化する工程とを含むことを特
徴とする半導体装置の製造方法。 - 【請求項１３】 前記埋め込み絶縁膜は、熱酸化法によ
り形成されることを特徴とする請求項１１又は１２記載
の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000387415A JP2002190599A (ja) | 2000-12-20 | 2000-12-20 | 半導体装置及びその製造方法 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000387415A JP2002190599A (ja) | 2000-12-20 | 2000-12-20 | 半導体装置及びその製造方法 |
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| Publication Number | Publication Date |
|---|---|
| JP2002190599A true JP2002190599A (ja) | 2002-07-05 |
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ID=18854351
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000387415A Pending JP2002190599A (ja) | 2000-12-20 | 2000-12-20 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002190599A (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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-
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- 2000-12-20 JP JP2000387415A patent/JP2002190599A/ja active Pending
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