JPH08153877A - 特に短縮チャネル長を有する絶縁ゲート電界効果トランジスタの製造方法、及び相当するトランジスタ - Google Patents

特に短縮チャネル長を有する絶縁ゲート電界効果トランジスタの製造方法、及び相当するトランジスタ

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JPH08153877A
JPH08153877A JP7076358A JP7635895A JPH08153877A JP H08153877 A JPH08153877 A JP H08153877A JP 7076358 A JP7076358 A JP 7076358A JP 7635895 A JP7635895 A JP 7635895A JP H08153877 A JPH08153877 A JP H08153877A
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ストラボニ アラン
Mingam Herve
ミンガム エルベ
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Abstract

(57)【要約】 【目的】 現行０．３５〜０．５μｍＭＯＳ製造技術を
利用して、０．１μｍ以下の短縮チャネル長を有する高
性能トランジスタを容易に実現可能とする。 【構成】 素子間分離ゾーン４間に区画された基板１の
所定ゾーンを覆う一次分離層２上に堆積された半導体又
は導体第１層３の表面上に、選択厚さを有する表面層を
含みかつ階段を形成する積層構造を形成し、階段の箇所
で表面層を異方性エッチングし、表面層の無エッチング
残留ゾーンで以て半導体中央部分を含む突出領域１１を
形成する。突出領域１１の脚の幅は、表面層の厚さに直
接関係しかつこのトランジスタのチャネル長を規定す
る。比較的薄い表面層を得ることは、現行技術で以て容
易である。また、突出領域の両側で第１層３の部分を異
方性エッチングする結果の無エッチング残留ゾーンが、
一次分離層２の部分によって基板１から絶縁されたゲー
ト半導体又は導体領域を形成する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、絶縁ゲート電界効果ト
ランジスタに関する。
【０００２】
【従来の技術】当業者によって「ＭＯＳ」トランジスタ
と通常呼ばれている絶縁ゲート電界効果トランジスタの
現在行われている技術は、０．３５μｍから０．５μｍ
の技術である。これらの値は、電界効果トランジスタの
チャネル長、すなわち、ドレイン領域とソース領域とを
離隔する距離を、事実上、規定する。
【０００３】更に、１０分の１μｍ程度の、極めて短い
チャネル長を提示するＭＯＳトランジスタの実現も知ら
れている。しかしながら、１０分の１μｍ近い画線細度
を達成するためには、極めて完全なホトリソグラフィ手
段又は電子マスクを利用する必要がある。このような寸
法は、極めて高性能な製造技術にとって現在障壁となっ
ている。
【０００４】マスクの臨界的解像度に関連した技術のこ
のような限界を乗り越えるために、研究は、短い波長の
線、特にＸ線の採用を指向している。しかしながら、こ
のような追究方針は、このような技術を実施するために
必要な装置及びレチクルに関連する問題に突き当たって
いる。
【０００５】他の解決は、極めて高性能な現在の技術手
段によって、非常に短いトランジスタゲートを実現し、
次いで、このゲートを構成する導体薄膜又はこのゲート
を保護するレジンのマスクを等方性エッチングすること
を含む。このようにして、４０ｎｍのチャネル長を提示
するトランジスタを製造することが、可能である。
【０００６】しかしながらまた、このような解決は、
０．０４μｍのチャネル長を持つＭＯＳトランジスタが
正常に機能し続けることを顕示するので信頼性の面にお
いてもまた注目される。それにもかかわらず、利用され
る表面エッチング方法は、１つのシリコンウェーハの１
点から他の点へ及びウェーハからウェーハへ沿い極めて
制御し難いと云う不便を提示する。
【０００７】
【発明が解決しようとする課題】本発明の目的は、従来
の技術、かつ現在のＭＯＳトランジスタ、特に０．３５
〜０．５μｍ技術のトランジスタの製造に普通利用され
る技術を利用して、典型的に０．１μｍ程度、なおまた
もっと短い短縮チャネル長を有する絶縁ゲート電界効果
トランジスタを実現することである。
【０００８】本発明は、また、縮小寸法ゲートを提示す
る、連続、単一、及び集積トランジスタを実現する目的
を有する。
【０００９】本発明は、なおまた、ホットキャリヤによ
る劣化に関連した現象の充分な抑制、かつトランジスタ
の性能の劣化を伴うことのないこの抑制を可能とするト
ランジスタの実現を目的として有する。
【００１０】
【課題を解決するための手段】本発明は、したがって、
半導体基板の所定ゾーン内ソース半導体領域及びドレイ
ン半導体領域の形成、及び前記２つ領域間絶縁ゲート領
域の形成を含む、絶縁ゲート電界効果トランジスタの製
造方法を目的として有する。本発明の全体的特徴によれ
ば、ゲート領域の形成は、次のステップを含む、すなわ
ち、 ａ） 基板の前記所定ゾーンを覆う一次分離層上に堆積
された半導体又は導体第１層の表面上において選択厚さ
を有しかつ階段を形成する表面層を含む積層構造を形成
し、前記階段の箇所において、前記表面層の異方性エッ
チングに基づき、前記表面層の無エッチング残留ゾーン
によって形成された少なくとも１つの中央部分を含む突
出領域であって、この突出領域の脚の幅が、前記トラン
ジスタのチャネル長を規定する、ステップ、及び ｂ） ステップａ）において形成された半導体ブロック
の厚さの全体にわたって、前記突出領域の両側に拡がる
半導体層又は導体第１層の部分をエッチングをするよう
に、この半導体ブロックの異方性エッチングを実施する
ステップ、ゲート半導体又は導体領域は、少なくとも半
導体又は導体第１層の無エッチング残留ゾーンによって
規定され、かつ半導体又は導体第１層の前記無エッチン
グ残留ゾーンの下に位置する前記一次分離層の部分によ
って前記基板から絶縁される。
【００１１】換言すると、本発明によれば、このように
して形成されたトランジスタのチャネル長は、表面層の
厚さに直接依存する。ところで、従来のかつマイクロエ
レクトロニックスの分野、特に半導体部品の製造分野に
おいて目下利用されている技術は、１０分の１μｍ程
度、なおまたもっと薄い厚さに及びことがある極めて薄
い層厚を、制御可能かつ再現可能の下に、容易に堆積し
得る。また、階段の垂直部分が水平部分上の上述の層厚
に比例するので、本発明は、簡単なかつ経験された技術
の利用によって、１０分の１μｍ程度、なおまた更に短
いチャネル長を容易に得ることを可能にする。
【００１２】更に、ステップｂ）において実施される異
方性エッチング操作に当たりマスクとしての突出領域の
利用が、ゲートの幅を限定することを、レジン及び／又
は追加のマスクの利用を伴わうことなく、容易に可能に
する。
【００１３】突出領域の構造は、本発明による方法の実
施態様に従って異なり得る。
【００１４】それゆえ、前記中央部分しか含まない突出
領域を形成することが、可能である。その際、ステップ
ｂ）において、例えば、突出領域が全体的にエッチング
され、それで、ゲート半導体又は導体領域が、半導体又
は導体第１層の無エッチング残留ゾーンによって専ら構
成される。この場合、表面層を形成する材料は、絶縁
体、半導体又は導体であり得る。
【００１５】中央部分しか含まない突出領域を形成する
場合は、常に、ステップｂ）において突出領域を部分的
にのみエッチングすることが可能である。その際、ゲー
ト半導体又は導体領域が、半導体層又は導体第１層の無
エッチング残留ゾーンと突出領域の中央部分の無エッチ
ング残留ゾーンとによって構成される。この場合、突出
領域用に半導体又は導体中央部分を形成するように、半
導体又は導体表面層を選択することが有利である。
【００１６】本発明による方法を実施する他の態様に従
えば、半導体又は導体中央部分と、この半導体又は導体
中央部分を限定する、非対称分離側壁領域とを同時に含
む突出領域を形成するように、半導体又は導体表面層を
選択することが同じくできる。次いで、このように形成
された突出領域が、ステップｂ）において、部分的にエ
ッチングされ、したがって、トランジスタのゲート半導
体領域が、突出領域の半導体又は導体中央部分の無エッ
チング残留ゾーンと半導体又は導体第１層の無エッチン
グ残留ゾーンとによって構成される。その際、半導体又
は導体第１層のこの無エッチング残留ゾーンは、中央領
域に対して２つの非対称側枝を形成する。
【００１７】中央部分から専ら構成される単独突出領域
を提供する本発明による方法を実施するこれら２つの第
１変形態様においては、ゲート半導体又は導体領域に対
して配置された分離側壁領域の形成の補助ステップが提
供され、この補助ステップは、有利には、ステップｂ）
の後に実施され、ドレイン半導体領域及びソース半導体
領域の形成が、分離側壁領域の形成の前に実施されるド
ーパントの第１打込みと、分離側壁領域の形成の後に実
施されるドーパントの第２打込みとを含む。
【００１８】半導体又は導体中央部分と分離側壁領域と
を同時に含む突出領域の形成を提供する本発明の実施態
様において、ドレイン半導体領域及びソース半導体領域
の形成が、有利には、突出領域の半導体又は導体中央部
分の形成の後かつ分離側壁領域の形成の前に実施される
ドーパントの第１打込み、及びステップｂ）の後に実施
されるドーパントの第２打込みを含む。
【００１９】上に開示された全ての変形態様に適合す
る、本発明の方法の実施態様に従えば、ステップａ）に
おいて、次の補助ステップを実施する。
【００２０】ａ１） 半導体又は導体第１層の表面上に
選択厚さを有する追加層を堆積し、及びこの追加層の無
エッチング残留ゾーンに側面を形成しかつ半導体又は導
体第１層の表面の相当する部分の覆いを除去するよう
に、追加層の厚さの全体にわたって、追加層の所定ゾー
ンのエッチングを実施するステップ、
【００２１】ａ２） このようにして前記階段を備え
た、かつ前記ステップａ）において形成されたブロック
上に、前記積層構造を形成するように選択厚さを有する
表面層に共形堆積を実施するステップ、
【００２２】ａ３） 前記側面上に支承する表面層の無
エッチング残留ゾーンしか存続させないように、表面層
の厚さの全体にわたって、表面層の選択異方性エッチン
グを実施するステップ、及び
【００２３】ａ４） このようにして突出領域の前記中
央部分を形成する、表面層の無エッチング残留領域の少
なくとも部分しか前記半導体又は導体第１層上に存続さ
せないように、追加層の厚さの全体にわたって、追加層
の無エッチング残留ゾーンを更に選択エッチングするス
テップを含む。
【００２４】一般に、ゲート領域の形成ステップは、電
気的分離ゾーンによって区画された基板の所定ゾーン上
で実施される。この場合、ステップａ１）において、追
加層の部分的エッチングによって、この追加層の無エッ
チング残留ゾーンに別の側面を形成することができ、こ
の別の側面は前記電気的分離ゾーン上に位置させられ
る。このことが、トランジスタのゲート半導体又は導体
領域の単一性を確保することを可能にする。事実、この
表面層の別の無エッチング残留ゾーンが、この表面層の
異方性エッチングの際に形成される。もしこの別の残留
ゾーンが電気的分離ゾーン上に形成されなかったとした
ならば、この別の残留ゾーンは表面層の第１無エッチン
グ残留ゾーンと共にトランジスタに二重ゲートを形成す
るであろう。
【００２５】本発明による方法によって、半導体又は導
体第１層の無エッチング残留ゾーンだけでなく、突出領
域の半導体又は導体の無エッチング残留ゾーンも含むゲ
ート半導体又は導体領域を提示するトランジスタを得た
いと望む場合には、ステップａ４）の後に存続する表面
層の残留ゾーンの部分の高さを、有利には、前記半導体
又は導体第１層の厚さより大きく選択する。一般に、こ
の高さは、追加層の厚さにほぼ相当する。この追加層
は、表面層及び半導体又は導体第１層を構成する材料に
対して大きいエッチング選択性を提示する。したがっ
て、追加層の材料は、絶縁物か又は半導体であり得る。
好適には、特に、エッチングの選択性を容易に得るため
に、絶縁材料が利用される。
【００２６】追加層の利用は、更に他の利点を提示す
る。事実、ドレイン領域及びソース領域の形成のため
に、ステップａ３）とａ４）との間において、すなわ
ち、追加層の除去の前に、ドーパントの打ち込みを実施
するのが、特に利点がある。追加層は、ドーパントをそ
の中に捕獲して、突出領域に関して、この追加層と反対
側に位置する基板の領域のみをドープすることを可能に
する。このようにして、ソース領域及びドレイン領域に
ついて異なる最終ドーピングが得られる。
【００２７】本発明は、また、ゲート半導体又は導体領
域が半導体又は導体下側部分上に配置された半導体又は
導体中央部分を含み、この下側部分がこの中央部分に対
して２つの非対称側枝を規定し、かつ分離層によって基
板から絶縁され、このようにして分離側壁領域が半導体
又は導体中央部分とゲート半導体又は導体下側部分上の
表面に支承するような、絶縁ゲート電界効果トランジス
タを、同じく目的として有する。換言すると、ゲート半
導体又は導体領域がほぼ非対称逆Ｔ形の形態を提示する
電界効果トランジスタの構造が得られる。更に、ドレイ
ン領域とソース領域のうちの１つが、有利には、他より
強ドープされる。なお更に、ゲート半導体又は導体下側
部分の２つの側枝が、有利には、ドレイン領域と前記ソ
ース領域とを、それぞれ、部分的に覆う。その結果、ソ
ース領域より弱ドープされるのがドレイン領域であるこ
と、かつこのドレイン領域がゲート半導体下側部分の長
い方の枝によって部分的に覆われることが、好ましい。
【００２８】本発明は、このようにして、ホットキャリ
ヤによる劣化に関連した現象の充分な抑制を可能にする
電界効果トランジスタを得るようにする。経時劣化に対
するこの充分な耐性が、またソース側の最小直列抵抗の
達成及びドレイン側の効率的不均一ドーピングと組み合
わさることができる。
【００２９】本発明の他の利点及び特性は、限定的にで
はなく、本発明の実施及び実現態様についての次の詳細
な説明を検討すること、及び付図から、明白である。
【００３０】
【実施例】図１ａから図ｈに図解された本発明による方
法の第１実施態様を詳細に説明しよう。
【００３１】半導体基板、例えば、シリコン基板又は絶
縁物上基板（ＳＯＩ「絶縁物上シリコン（Ｓｉｌｉｃｏ
ｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ」））の内部に、ここで
は２つの素子間ゾーン４で形成された電気的分離ゾーン
が、実現される。これらの素子間分離ゾーンは、当業者
によって普通「ＬＯＣＯＳ」と呼ばれる局部酸化技術を
利用して従来のように実現され得る。これらの分離ゾー
ンは、また、用語「Ｂｏｘ」又は「ＳＴＩ（浅トレンチ
分離（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉ
ｏｎ））」 の下に当業者に既知の技術によって実現可
能な浅い素子間トレンチであってもよい。
【００３２】このようにして素子間分離ゾーン４間に基
板１の所定ゾーンが区画され、ここへ、例えば、埋込み
層を形成する又は階段の調節を実施するために、有利
上、打ち込みが行われる。
【００３３】次いで、基板の表面に一次分離層２が成長
させられ、これは後にトランジスタのゲート酸化物を実
現することになる。この絶縁層は、例えば、二酸化シリ
コンで形成され、かつ１０ｎｍ以下の典型的厚さを有す
る。
【００３４】この一次分離層の上に、半導体第１層３が
堆積され、この層は、例えば、ポリシリコンで形成さ
れ、かつ一般に２０ｎｍから２００ｎｍの範囲内の厚さ
を有する。第１層３は、また、導体、例えば、金属、特
にクロムでも構成され得る。本明細書においては、層３
は半導体であると想定する。
【００３５】次いで、このように形成された半導体ブロ
ック上に、厚い追加層５が堆積され（図１ｂ）、この層
は、好適には、分離層であって、典型的に１００ｎｍか
ら５００ｎｍの範囲内の厚さを有する。
【００３６】図１ｃに図解された、次のステップは、追
加層５の異方性エッチングの実施を含み、このエッチン
グは、追加層５の無エッチング残留ゾーン６に側面８を
形成し、かつ半導体第１層３の表面の相当する部分７の
覆いを除くように、半導体第１層３で阻止される。
【００３７】この異方性エッチングは、レジンの従来式
堆積及びエッチングすべきゾーンの区画を可能にする従
来式ホトリソグラフィステップの後に実施される。
【００３８】ホトリソグラフィステップに利用されるマ
スクの区画は、一般に、異方性エッチングの際、追加層
５の無エッチング残留ゾーン６に別の側面９を持たら
す。別の側面９は、後ほど詳細に説明されるように、最
終的に形成されるトランジスタのゲートの単一性を確保
するために、電気的分離ゾーン４の１つの上に位置する
ようにするのが、便利である。
【００３９】次いで、選択厚さｅを有する表面層１０の
共形堆積を実施する（図１ｄ）。この表面層は、ここで
は、利点上、半導体であり、かつ好適には半導体第１層
３を形成したもの（例えば、ポリシリコン）と同じ材料
で構成される。この表面層は、また、導体（例えば、タ
ングステン）であってもよい。
【００４０】このようにして形成された半導体ブロック
は、したがって、半導体第１層３の上に積層構造を含
み、この中で表面層１０は、追加層の残留ゾーン６の側
面８の箇所で階段を形成する。
【００４１】共形堆積は、当業者によって現在利用され
る名称によれば、階段の頭部におけるその厚さｅがこの
階段の脚における厚さｅとほぼ同等であるような層を持
たらす堆積である。換言すると、或る層の共形堆積は、
その層を表面に堆積される構造の起伏にその層を充分に
従わせる。共形堆積には、「ＣＶＤ」（化学気相成長法
（Ｃｈｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏ
ｎ））を利用することができる。
【００４２】次いで、表面層１０の選択異方性エッチン
グ（図１ｅ）が、側面８に支承するこの層の残留ゾーン
１１だけしか存続させないように、この厚さの全体にわ
たって、実施される（第１層３上及び追加層の残留層６
上で阻止される）。実際には、図１ｅに破線で示され、
側面９に支承する別の残留ゾーンも、このエッチングの
後に存続する。しかしながら、この別の表面層残留ゾー
ンが素子間分離ゾーン４上に位置することが、このトラ
ンジスタに対して、この残留ゾーンを不活性にさせ、こ
のことがこのトランジスタのゲートの単一性を保証す
る。
【００４３】このエッチングは異方性である、すなわ
ち、エッチングが一方向、ここでは、垂直方向にのみ専
ら実施される。表面層の残留ゾーン１１の脚の幅Ｌは、
この表面層の厚さｅに直接関連している。もっと精確に
云うならば、幅Ｌはα・ｅに等しく、ここにαは０．８
から１の程度である。したがって、共形堆積と云う従来
方法は特に、極めて薄い厚さの層を堆積することを可能
にするので、その結果、同様に極めて縮小した幅Ｌを生
じることになる。実際には、０．１μｍの程度のチャネ
ル長Ｌを得るのに、１，０００から１，２００Åの程度
の表面層の厚さｅを選択する。
【００４４】もちろん、本発明による方法で以て表面層
の厚さを調節して、なお有利に、所望長Ｌを短縮するこ
とが、可能である。エッチングの選択性は、利用される
エッチング化学薬品の特性を勘案して、表面層、追加層
に速度比１０、なおまたもっと高い比を提示するそれぞ
れ適当な材料を選択することによって得られる。
【００４５】表面層１０の異方性エッチングの前に、レ
ジンの小さいブロックを援用して、後にゲート接点とな
る箇所を有利に限定することができる。後にこの箇所
は、図１ｄの面に対して側方へ偏移させられる。こうし
て、エッチングの後に、将来のトランジスタのゲートの
表面に対して充分な面を有する接点箇所が得られる。
【００４６】追加層の残留ゾーン６の選択異方性エッチ
ング（図１ｆ）が、半導体第１層３上に、表面層の無エ
ッチング残留ゾーン１１しか、又は少なくともその大部
分しか存続させないように実施されるが、これは、エッ
チングが選択的に実施されても、表面層の残留ゾーン１
１の小部分は追加層のエッチングと同時にまたエッチン
グされ得るからである。追加層の残留ゾーン６のエッチ
ングは、表面層に対して、しかしまた半導体第１層３に
対しても同様に選択性である。実際には、利用されるエ
ッチング化学薬品の特性を勘案して、１０程度、なおま
たもっと高いエッチング速度比を提示するそれぞれの材
料が選択される。実際には、酸化シリコンで形成された
追加層、他方、ポリシリコンで形成された表面層が、便
利である。
【００４７】したがって、本方法のこのステップにおい
て、図１ｆに図解された、かつ中央部分しか含まない突
出領域１１が得られる。次いで、図１ｆの半導体ブロッ
クの異方性エッチング（図１ｇ）が、突出領域１１の両
側に拡がる半導体第１層３の部分を、その厚さの全体に
わたって、エッチングするように、実施される。
【００４８】このエッチング操作の際、表面層の残留ゾ
ーン１１も、同じくエッチングされる。なおまた、半導
体第１層３の無エッチング残留ゾーン１４しか存続させ
ないように表面層の残留ゾーン１１を完全に消滅させる
ことも可能である。これは、特に、追加層の残留ゾーン
６の厚さにほぼ相当している表面層の残留ゾーン１１の
高さが、半導体第１層３の厚さ以下である場合にそうで
ある。しかしながら、一般には、表面層の無エッチング
残留ゾーン１１の高さ、すなわち、追加層５の厚さは、
半導体第１層３の厚さより厚く選択される。もちろん、
この場合、同様に半導体又は導体表面層を選択すること
が、必要である。この事実から、図１ｇに図解されたよ
うに、異方性エッチング操作の後、半導体第１層３の無
エッチング残留ゾーン１４の下側部分とその上に配置さ
れた表面層の無エッチング残留ゾーンの少なくとも部分
１３とを含むゲート半導体領域１２が得られる。このゲ
ートの長さはチャネル長に等しい。
【００４９】この異方性エッチングは、一次分離層２に
対して及び分離ゾーン４に対して選択性である。エッチ
ングの後、ゲート半導体領域の両側に、一次分離層の残
留薄膜が存続する。次いで、有利には、この酸化物残留
薄膜を通してドーパントの第１打込み１７（図１ｈ）を
実施する。次いで、半導体基板表面上及びゲート半導体
領域上に厚い分離層（簡単化のためにここでは図示され
ていない）の堆積を実施し、次いで分離側壁領域すなわ
ちスペーサ１５及び１６を形成するように、この堆積の
異方性エッチングを実施する。この結果、ここで判るよ
うに、これらのスペーサは、片側が急峻な側面を呈し他
側が丸みを帯びた側面を呈するゲート半導体領域の形態
のゆえに、非対称である。次いで、用語「ＬＤＤ」の下
に当業者に既知の不均一ドーピングを提示する活性領域
１９及び２０を形成するように、ドーパントの第２打込
み１８を実施する。ドレイン領域Ｄは、有利上、大きい
方のスペーサ１５の下に部分的に位置するように選択さ
れる。
【００５０】このようにして得られたトランジスタＴ１
の製造の後続ステップは、ドレイン領域上及びソース領
域上、並びに先に準備されたゲート接点箇所上への金属
接点の取付けを含む。これらの接点取付けは、全く従来
式である。
【００５１】トランジスタＴ１は、したがって、典型的
に０．１μｍの程度の短縮ゲート長及びチャネル長を提
示する絶縁ゲート電界効果トランジスタである。これ
は、例えば、現行０．３５〜０．５μｍ技術に利用され
ている従来技術によって、容易に得られる。
【００５２】加えて、ドレイン領域１９とソース領域２
０との間の不均一ドーピングの非対称性は、有利なこと
に、ソース側の直列抵抗を低減させることを可能にす
る。
【００５３】図２ａから図２ｃは、本発明による方法の
変形実施態様を図解する。これらの図において、図１ａ
から図１ｈの組に提示されたものと類似又は類似の機能
を有する要素は、図１ａから図１ｈにおいて相当する要
素が有していた符号に対して１００だけ増大した符号を
有する。これらの図の組間の相違する所についてのみ、
これから説明する。
【００５４】図２ａは、図１ｅに類似している。しかし
ながら、本方法のこのステップにおいて、有利には、ド
ーパントの一次打込み１２１が実施され、この結果、半
導体第１層の覆いを除去された部分１０７の下に位置す
るドープトゾーン１２２が実現される。追加層１０６の
存在は、これの内部にドーパントを捕獲して、これの基
板への打込みを回避させる。
【００５５】突出領域の実現及びこの突出領域の両側の
半導体第１層１０３のエッチングの後、ゲート半導体領
域１１２を得るように、ドーパントの一次打込み１２１
のエネルギーより低いエネルギーのドーパントの二次打
込み１２５が実施され、その結果、一方でドープトゾー
ン１２２と同じ箇所であるがしかしゾーン１２２よりは
ドープト深さが浅い基板ドープトゾーン１２４の実現、
他方、ゲート領域１１２の両側の基板内に位置するドー
プトゾーン１２３の実現を持たらす。ゾーン１２３は、
ゾーン１２４よりまたドープト深さが浅い。この事実か
ら、図２ｃに図解されたように、スペーサ１１５及び１
１５の形成、及び酸化物の残留薄膜（図の簡単化のため
図示されていない）を通しての新打込み、すなわち、補
助打込み１２６の後、均一活性ゾーン１２０よりドープ
ト深さが浅い活性ゾーン１１９が得られる。打込み１２
６のエネルギーは、打込み１２５のそれと１２１のそれ
との間にある。
【００５６】それゆえ、トランジスタＴ２がやはり短縮
チャネル長及びゲート幅、並びにドレインとソースとの
間の非対称性を提示する事実の他に、（もし領域１１９
をドレイン領域として、他方、領域１２０をソース領域
として利用するならば）ソース側の深いかつ強ドープさ
れた（領域１２０は３回打ち込みされている）はやはり
ソース側の直列抵抗を減少させるように貢献するのに対
して、ドレインの不均一ドーピング（ＬＤＤ）はずっと
長く、したがって、ホットキャリヤによる経時劣化に対
する充分な耐性にとって極めて有効である。
【００５７】図３ａ及び図３ｃは、本発明による方法の
他の実施態様を図解する。これらの図において、図１ａ
から図１ｈの組に提示されたものと類似又は類似の機能
を有する要素は、図１ａから図１ｈにおいて相当する要
素が有していた符号に対して２００だけ増大した符号を
有する。これらの図の組間の相違する所についてのみ、
これから説明する。
【００５８】本発明のこの変形態様は、ほぼ非対称逆Ｔ
形のゲート領域を有するトランジスタを得ることを可能
にする。
【００５９】図３ａに図解されたように、突出領域の半
導体中央部分２１１を得ることを可能にする、追加層の
無エッチング残留ゾーンの選択エッチングの後、こうし
て得られた半導体構造にドーパントの打込み２３０を実
施して、突出領域の中央部分２１１の両側の基板内に２
つのドープト領域２３１及び２３２を得る。
【００６０】次いで、図３ａの半導体構造上に厚い分離
層（簡単のために図示されていない）の堆積を実施し、
次いで、これに前に開示したのと類似なように異方性エ
ッチングを実施して、非対称な２つのスペーサ２１５及
び２１６を形成する。これら２つのスペーサは、一方で
半導体中央部分２１１上に、他方で半導体第１層２０３
上に支承する。したがって、突出領域２１２は、ここで
は、半導体中央部分２１１と２つの分離スペーサ２１５
及び２１６によって形成される。
【００６１】次いで、このようにして形成された構造
に、突出領域２１２の両側の半導体第１層２０３をエッ
チングするように、異方性エッチング（図３ｃ）を実施
する。最終的に、半導体下側部分２１４とこの上に配置
された半導体中央部分２１３とを含み、半導体下側部分
２１４が中央部分に対して非対称側枝を規定するゲート
半導体領域が、得られる。これら２つの側枝は違う長さ
のものであるので、これらは非対称と云われる。このゲ
ート半導体領域は、半導体下側部分２１４の下に位置す
る分離層の部分２０２によって基板から分離される。ス
ペーサ２１５及び２１６は、ゲート半導体領域の中央部
分２１３上及び下側部分２１４の表面に支承する。
【００６２】次いで、２つの活性領域２３４及び２３５
用にソースドーピング及びドレインドーピングを達成さ
せるために、ドーパントの打込み２２６が実施される。
【００６３】ここで、やはり、もしドレイン領域として
領域２３４を、かつソース領域として領域２３５を選択
するならば、加えて、前に開示された利点が得られ、ド
レイン領域がゲート領域によって部分的に覆われ、この
ことがホットキャリヤをゲート領域内に排出することを
許して、ホットキャリヤの分離スペーサ内への注入を回
避し、このことがトランジスタＴ３の経年劣化に対する
耐性にとって好ましい。
【００６４】図３ａから図３ｃに図解された変形実施態
様に対して、図４ａから図４ｃに図解された態様は、追
加層の残留ゾーン３０６の選択エッチングに先立って、
図２ａに図解されたものと類似な仕方で基板ドープトゾ
ーン３２２を規定するように、ドーパントの補助打込み
３２１が実施されると云う事実によって、明確に異な
る。次いで、図４ｂに図解されたように、突出領域の分
離スペーサの形成の前に、基板ドープトゾーン３３１及
び３３２を得るように、他の打込み３２５が実施され
る。最終的に図４ｃにおいて、突出領域３１２の両側の
エッチング及び打込み３２６の後、トランジスタＴ４を
得るが、このトランジスタはトランジスタＴ３の構造に
ほぼ類似した構造を有するが、しかし、基板の活性化ゾ
ーン３３５、好適にはソース領域は、一様な領域３３
４、好適にはドレイン領域よりも深くかつ強くドープさ
れていることを提示し、このことが、ここでもやはりソ
ース側直列抵抗を減少させ、かつドレイン側の一層効率
的な不均一ドーピングを達成させる。
【図面の簡単な説明】
【図１】本発明による方法の第１実施態様及びトランジ
スタの第１実現態様を図解する断面図であって、ａは半
導体第１層を堆積した断面図、ｂは追加層を堆積した断
面図、ｃは追加層の異方性エッチングを実施した断面
図、ｄは表面層の共形堆積を実施した断面図、ｅは表面
層の異方性エッチングを実施した断面図、ｆは追加層の
無エッチング残留層に更に選択異方性エッチングを実施
した断面図、ｇはｆの結果の突出領域の両側の半導体第
１層の異方性エッチングを実施した断面図、ｈはドーパ
ントの第１、第２打込みを含む終末ステップ及び結果の
トランジスタの構造を図解する断面図。
【図２】本発明による方法の変形実施態様及びトランジ
スタ変形実現態様を図解する断面図であって、ａは表面
層の異方性エッチングを実施した断面図、ｂは突出領域
の両側の半導体第１層の異方性エッチングを実施した断
面図、ｃは残留酸化薄膜を通してのドーパントの補助打
込みを含む終末ステップ及び結果のトランジスタの構造
を図解する断面図。
【図３】本発明による方法の他の変形実施態様及びトラ
ンジスタ変形実現態様を図解する断面図であって、ａは
追加層の無エッチング残留層に更に選択異方性エッチン
グを実施した断面図、ｂは突出領域の堆積と異方性エッ
チングによって突出領域に分離スペーサを施した断面
図、ｃは終末ステップ及び結果のトランジスタの構造を
図解する断面図。
【図４】本発明による方法の更に他の変形実施態様及び
トランジスタ変形実現態様を図解する断面図であって、
ａは追加層の無エッチング残留層に更に選択異方性エッ
チングを実施する前にドーパント補助打込みを実施した
断面図、ｂは突出領域にスペーサを施す前にドーパント
の更に打込みを実施した断面図、ｃは終末ステップ及び
結果のトランジスタの構造を図解する断面図。
【符号の説明】
１、１０１、２０１ 半導体基板 ２、１０２、２０２、３０２ 一次分離層 ３、１０３、２０３、３０３ 半導体第１層 ４、１０４、２０４、３０４ 素子間分離ゾーン、電気
的分離ゾーン ５ 追加層 ６、１０６、３０６ 追加層の無エッチング残留層 ７、１０７、２０７、３０７ 第１層の（追加層異方性
エッチングに）相当する部分 ８ 側面 ９ 別の側面 １０ 表面層 １１、１１１、２１１、３１１ 表面層の無エッチング
残留ゾーン １２、１１２、２１２、３１２ ゲート半導体領域 １３、１１３、２１３、３１３ 表面層の無エッチング
残留ゾーンの（ゲート領域に含まれる）部分 １４、１１４、２１４、３１４ 半導体第１層の無エッ
チング残留ゾーン １５、１６、１１５、１１６、２１５、２１６、３１
５、３１６ 分離側壁領域、すなわち、スペーサ １７、１８ ドーパントの第１、第２打込み １９、１１９ ドレイン領域 ２０、１２０ ソース領域 １２１、１２５ ドーパントの一次、二次打込み １２６ ドーパントの補助打込み ２３４、３３４ ドレイン領域 ２３５、３３５ ソース領域

Claims (18)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板の所定ゾーン内ソース半導体
    領域とドレイン半導体領域との形成、及び前記２つ領域
    間絶縁ゲート領域の形成を含む、絶縁ゲート電界効果ト
    ランジスタの製造方法において、前記ゲート領域の形成
    が、 ａ） 前記基板の前記所定ゾーンを覆う一次分離層上に
    堆積された半導体又は導体第１層の表面上において選択
    厚さを有しかつ階段を形成する表面層を含む積層構造を
    形成し、前記階段の箇所において、前記表面層の異方性
    エッチングに基づき、前記表面層の無エッチング残留ゾ
    ーンによって形成された少なくとも１つの中央部分を含
    む突出領域であって、前記表面層の厚さに関係した、前
    記突出領域の脚の幅が、前記トランジスタのチャネル長
    を規定する前記突出領域を形成するステップ、及び ｂ） ステップａ）において形成されたブロックの厚さ
    の全体にわたって、前記突出領域の両側に拡がる前記半
    導体又は導体第１層の部分をエッチングするように、前
    記ブロックの異方性エッチングを実施するステップを含
    み、 ゲート半導体又は導体領域が、少なくとも前記半導体又
    は導体第１層の無エッチング残留ゾーンによって規定さ
    れ、かつ前記半導体又は導体第１層の前記無エッチング
    残留ゾーンの下に位置する前記一次分離層の部分によっ
    て前記基板から絶縁されることを特徴とする方法。
  2. 【請求項２】 特許請求の範囲第１項記載の方法であっ
    て、前記中央部分しか含まない突出領域を形成するこ
    と、及び前記ステップｂ）において前記突出領域を全体
    的にエッチングすることを含み、前記ゲート半導体又は
    導体領域が前記半導体又は導体第１層の前記無エッチン
    グ残留ゾーンによって専ら構成されることを特徴とする
    方法。
  3. 【請求項３】 特許請求の範囲第１項記載の方法であっ
    て、半導体又は導体表面層を選択し、かつ半導体又は導
    体中央部分しか含まない突出領域を形成すること、及び
    前記ステップｂ）において前記突出領域を部分的にエッ
    チングすることを含み、前記ゲート半導体又は導体領域
    が前記半導体及び導体第１層の無エッチングゾーンと前
    記突出領域の前記中央部分の無エッチングゾーンとから
    構成されることを特徴とする方法。
  4. 【請求項４】 特許請求の範囲第２項又は第３項記載の
    方法であって、前記ゲート半導体又は導体領域に対して
    配置された分離側壁領域の形成の補助ステップであっ
    て、前記ステップｂ）の後に実施される前記補助ステッ
    プを含み、前記ドレイン半導体領域と前記ソース半導体
    領域との形成が、前記分離側壁領域の形成の前に実施さ
    れるドーパントの第１打込みと、前記分離側壁領域の形
    成の後に実施されるドーパントの第２打込みとを含むこ
    とを特徴とする方法。
  5. 【請求項５】 特許請求の範囲第１項又記載の方法であ
    って、半導体又は導体表面層を選択すること、前記ステ
    ップａ）において半導体又は導体中央部分を形成しかつ
    前記中央部分を限定する非対称分離側壁領域を形成する
    突出領域を実現すること、及びステップｂ）において前
    記突出領域を部分的にエッチングすることを含み、前記
    ゲート半導体又は導体領域が、前記突出領域の前記中央
    部分の無エッチング残留ゾーンと、前記中央部分に対し
    て２つの非対称側枝を形成する、前記半導体又は導体第
    １層の無エッチング残留ゾーンとから構成されることを
    特徴とする方法。
  6. 【請求項６】 特許請求の範囲第５項又記載の方法にお
    いて、前記ドレイン半導体領域と前記ソース半導体領域
    との形成が、前記突出領域の中央部分の形成の後かつ分
    離側壁領域の形成の前に実施されるドーパントの第１打
    込みと、前記ステップｂ）の後に実施されるドーパント
    の第２打込みとを含むことを特徴とする方法。
  7. 【請求項７】 特許請求の範囲第２項から第６項のうち
    いずれか１つに記載の方法において、前記突出領域の前
    記中央部分の脚における幅が、１，０００Åの程度であ
    ることを特徴とする方法。
  8. 【請求項８】 特許請求の範囲第１項から第７項のうち
    いずれか１つに記載の方法であって、前記ステップａ）
    において、 ａ１） 前記半導体又は導体第１層の表面上に選択厚さ
    を有する追加層を堆積し、及び前記追加層の無エッチン
    グ残留ゾーンに側面を形成しかつ前記半導体又は導体第
    １層の前記表面の相当する部分の覆いを除去するよう
    に、前記追加層の厚さの全体にわたって、前記追加層の
    所定ゾーンのエッチングを実施するステップ、 ａ２） 前記ステップａ）において形成されたブロック
    上に、前記積層構造を形成するように選択厚さを有する
    表面層の共形堆積を実施するステップ、 ａ３） 前記側面に支承する前記表面層の無エッチング
    残留ゾーンしか存続させないように、前記表面層の厚さ
    の全体にわたって、前記表面層の選択異方性エッチング
    を実施するステップ、及び ａ４） 前記突出領域の前記中央部分を形成するために
    前記表面層の前記無エッチング残留ゾーンの少なくとも
    部分しか前記半導体又は導体第１層上に存続させないよ
    うに、前記追加層の厚さの全体にわたって、前記追加層
    の前記無エッチング残留ゾーンを選択エッチングするス
    テップを含むことを特徴とする方法。
  9. 【請求項９】 特許請求の範囲第８項記載の方法におい
    て、前記基板の前記所定ゾーンが電気的分離ゾーンによ
    って区画されること、及び前記ステップａ１）におい
    て、前記追加層の部分的エッチングによって、前記追加
    層の無エッチング残留ゾーンに別の側面を形成すること
    を含み、前記別の側面が前記分離ゾーン上に位置するこ
    とを特徴とする方法。
  10. 【請求項１０】 特許請求の範囲第３項又は第５項との
    組合わせにおける第８項又は第９項記載の方法におい
    て、前記ステップａ４）の後に存続する前記表面層の前
    記残留ゾーンの部分の高さが前記半導体又は導体第１層
    の厚さより大きいこと、及び前記ステップａ４）の後に
    存続する前記表面層の前記残留ゾーンの前記部分が前記
    突出領域の前記中央部分を形成することを特徴とする方
    法。
  11. 【請求項１１】 特許請求の範囲第８項から第１０項の
    うちいずれか１つに記載の方法において、前記追加層は
    分離層であることを特徴とする方法。
  12. 【請求項１２】 特許請求の範囲第４項との組合わせに
    おける第１０項又は第１１項記載の方法において、ドー
    パントの前記第１打込みが、前記ステップａ３）と前記
    ステップンａ４）との間に実施されるドーパントの一次
    打込みと前記ステップａ４）の後に実施されるドーパン
    トの二次打込みとを含むことを特徴とする方法。
  13. 【請求項１３】 特許請求の範囲第６項との組合わせに
    おける第１０項又は第１１項記載の方法において、前記
    ドレイン半導体領域と前記ソース半導体領域との形成
    が、前記ステップａ３）と前記ステップンａ４）との間
    に実施されるドーパントの補助打込みを含むことを特徴
    とする方法。
  14. 【請求項１４】 特許請求の範囲第１項から第１３項の
    うちいずれか１つに記載の方法であって、前記半導体又
    は導体第１層と前記表面層とに同等の材料を選択するこ
    とを含むことを特徴とする方法。
  15. 【請求項１５】 絶縁ゲート電界効果トランジスタにお
    いて、ゲート領域が半導体又は導体下側部分上に配置さ
    れた半導体又は導体中央部分を含み、前記下側部分が前
    記中央部分に対して２つの非対称側枝を規定し、かつ絶
    縁層によって前記基板から絶縁されること、及び分離側
    壁領域が前記中央部分上と前記下側部分の表面に支承す
    ることを特徴とするトランジスタ。
  16. 【請求項１６】 特許請求の範囲第１５項記載のトラン
    ジスタにおいて、ドレイン領域とソース領域のうちの１
    つが、他より強ドープされることを特徴とするトランジ
    スタ。
  17. 【請求項１７】 特許請求の範囲第１５項又は第１６項
    記載のトランジスタにおいて、ゲートの前記下側部分
    が、前記ドレイン領域と前記ソース領域とを、それぞ
    れ、部分的に覆うことを特徴とするトランジスタ。
  18. 【請求項１８】 特許請求の範囲第１６項又は第１７項
    記載のトランジスタにおいて、前記ソース領域より弱ド
    ープされた前記ドレイン領域が、前記ゲートの前記下側
    部分の長い方の前記枝によって部分的に覆われることを
    特徴とするトランジスタ。
JP7076358A 1994-03-31 1995-03-31 特に短縮チャネル長を有する絶縁ゲート電界効果トランジスタの製造方法、及び相当するトランジスタ Pending JPH08153877A (ja)

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