NL9100064A - Werkwijze voor het vervaardigen van een halfgeleiderinrichting voorzien van een veldeffecttransistor. - Google Patents
Werkwijze voor het vervaardigen van een halfgeleiderinrichting voorzien van een veldeffecttransistor. Download PDFInfo
- Publication number
- NL9100064A NL9100064A NL9100064A NL9100064A NL9100064A NL 9100064 A NL9100064 A NL 9100064A NL 9100064 A NL9100064 A NL 9100064A NL 9100064 A NL9100064 A NL 9100064A NL 9100064 A NL9100064 A NL 9100064A
- Authority
- NL
- Netherlands
- Prior art keywords
- layer
- gate electrode
- etched
- opening
- semiconductor device
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims description 19
- 239000004065 semiconductor Substances 0.000 title claims description 11
- 230000005669 field effect Effects 0.000 title claims description 5
- 238000004519 manufacturing process Methods 0.000 title claims description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 7
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 7
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 6
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 5
- 238000005530 etching Methods 0.000 claims description 5
- 230000008021 deposition Effects 0.000 description 6
- 238000002513 implantation Methods 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- 239000000463 material Substances 0.000 description 4
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 3
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 3
- 150000004767 nitrides Chemical class 0.000 description 3
- 229910052719 titanium Inorganic materials 0.000 description 3
- 239000010936 titanium Substances 0.000 description 3
- 229910052785 arsenic Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000000873 masking effect Effects 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical group N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 229910021341 titanium silicide Inorganic materials 0.000 description 2
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- ZOXJGFHDIHLPTG-LZFNBGRKSA-N boron-17 Chemical compound [17B] ZOXJGFHDIHLPTG-LZFNBGRKSA-N 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000010292 electrical insulation Methods 0.000 description 1
- 229910052731 fluorine Inorganic materials 0.000 description 1
- 239000011737 fluorine Substances 0.000 description 1
- 210000001654 germ layer Anatomy 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 238000011065 in-situ storage Methods 0.000 description 1
- 210000000056 organ Anatomy 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 108090000623 proteins and genes Proteins 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
- H01L29/66583—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with initial gate mask or masking layer complementary to the prospective gate location, e.g. with dummy source and drain contacts
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
- H01L21/28114—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor characterised by the sectional shape, e.g. T, inverted-T
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
- H01L29/7836—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with a significant overlap between the lightly doped extension and the gate electrode
Description
Werkwijze voor het vervaardigen van een halfgeleiderinrichting voorzien van een veldeffecttransistor.
De uitvinding heeft betrekking op een werkwijze voor het vervaardigen van een halfgeleiderinrichting voorzien van een veldeffecttransistor met een aanvoerzone en een afvoerzone en een uit ten minste twee delen opgebouwde poortelektrode waarvan een basisdeel in de richting van de aanvoerzone naar de afvoerzone een grotere dimensie heeft dan een daarop gelegen, tweede deel, waarbij een eerste laag wordt aangebracht waaruit het basisdeel van de poortelektrode wordt geëtst, de eerste laag wordt bedekt met een tweede laag, ter plaatse van de te vormen poortelektrode in de tweede laag een opening wordt aangebracht en de opening met een derde laag wordt gevuld.
Een dergelijke werkwijze is bekend uit "The IEEE International Electron Devices Meeting 1989, Technical Digest p. 769-772". Bij de daarin beschreven werkwijze wordt voor de eerste laag een kiemlaag van polykristallijn silicium toegepast. De kiemlaag wordt vervolgens bedekt met een siliciumoxydelaag, waarin met behulp van een fotomasker ter plaatse van de te vormen poortelektrode een opening wordt aangebracht. Vervolgens wordt in de opening door selectieve depositie een laag polykristallijn silicium op de kiemlaag aangebracht. De selectief gedeponeerde laag vormt het tweede deel van de poortelektrode. Nadat de oxydelaag is verwijderd en het tweede deel van de poortelektrode aan weerszijden is voorzien van een randdeel van siliciumoxyde, wordt uit de kiemlaag het basisdeel van de poortelektrode geëtst.
Bij de huidige stand van de halfgeleidertechnologie is selectieve depositie, zoals toegepast in de bekende werkwijze, echter een betrekkelijk kostbare en gecompliceerde techniek. Bovendien staat deze techniek niet altijd toe dat voor het tweede deel van de poortelektrode een materiaal wordt gebruikt dat veel verschilt van het materiaal van de kiemlaag waaruit het basisdeel wordt gevormd.
De uitvinding beoogt ondermeer in een werkwijze te voorzien waarmee eenvoudiger een halfgeleiderinrichting van de hiervoor beschreven soort kan worden vervaardigd en die minder dan de bekende werkwijze is beperkt in de materiaalkeuze voor de delen van de poortelektrode.
Volgens de uitvinding heeft de werkwijze van de in de aanhef genoemde soort als kenmerk dat de derde laag over het geheel wordt neergeslagen en dat vervolgens, ter vorming van het tweede deel van de poortelektrode, de derde laag wordt teruggeëtst totdat in de opening daarvan een gedeelte resteert. Omdat bij de uitvinding voor de vorming van het tweede deel van de poortelektrode geen selectieve depositie wordt toegepast, behoeft het materiaal van het tweede deel niet te worden afgestemd op dat van het basisdeel, dat bij de bekende werkwijze als groeikiem fungeert.
Een bijzondere uitvoeringsvorm van de werkwijze volgens de uitvinding is gekenmerkt doordat de derde laag over het geheel wordt aangebracht en dat vervolgens de derde laag aan een materiaal afnemende behandeling wordt blootgesteld totdat het gedeelte daarvan in de opening resteert. Met de betrekkelijk visceuse fotolaklaag kunne op deze wijze oneffenheden in het oppervlak van de derde laag worden afgevlakt, waardoor het tweede deel van de poortelektrode uiteindelijk een vlakker oppervlak zal hebben.
De uitvinding zal nu nader worden toegelicht aan de hand van een tekening, waarin
Figuren 1 tot en met 8 opvolgende stadia van een uitvoeringsvorm van de werkwijze volgens de uitvinding in dwarsdoorsnede weergeven.
De figuren zijn zuiver schematisch en niet op schaal getekend. In het bijzonder zijn ter wille van de duidelijkheid sommige dimensies sterk overdreven.
Zoveel mogelijk zijn overeenkomstige delen in de figuren met eenzelfde verwij-zingscijfer aangeduid en halfgeleiderdelen van eenzelfde geleidingstype in eenzelfde richting gearceerd.
Uitgegaan wordt, zie figuur 1, van een halfgeleiderlichaam van silicium met een aan het oppervlak grenzend p-type gebied 1. Door lokale oxydatie worden op gebruikelijke wijze in het halgeleiderlichaam althans gedeeltelijk verzonken veldoxydegebieden 2 gevormd, die een eilandvormig deel 3 van het p-type gebied lateraal begrenzen. In het eilandvormig deel wordt door thermische oxydatie op het oppervlak een circa 125 nm dikke siliciumoxydelaag 4 aangebracht, waaruit een poortdiëlektrikum van de transistor zal worden gevormd.
Vervolgens wordt door middel van gasfasedepositie (CVD) het gehele oppervlak bedekt met een n-type amorfe siliciumlaag 5 met een dikte van circa 40 nm, zie figuur 2. Op de siliciumlaag 5 wordt een circa 400 nm dikke siliciumoxydelaag aangebracht, waarin op gebruikelijke wijze ter plaatse van de te vormen poorte-lektrode een opening 6A wordt geëtst.
Het geheel wordt nu bedekt met een betrekkelijk dikke, n-type polykristallijne siliciumlaag 7 die de opening 6A geheel opvult, zie figuur 3. De siliciumlaag 7 kan daarbij reeds tijdens de depositie met een geschikte n-type dotering zoals fosfor, in situ worden gedoteerd, maar de dotering kan ook eerst plaatsvinden nadat de laag is aangebracht, bijvoorbeeld door middel van implantatie of diffusie vanuit POCL3. Kleine oneffenheden in het oppervlak van de polykristallijne siliciumlaag 7 worden afgevlakt met een betrekkelijk visceuse fotolaMaag 8, die wordt opgesponnen en vervolgens uitgehard.
In een fluorhouden plasma bijvoorbeeld van CF^CHFg/C^/Ar, worden de fotolaMaag 8 en de polykristallijne siliciumlaag vervolgens teruggeëtst, totdat het niveau van de oxydelaag 6 is bereikt. In de opening 6A resteert dan nog een gedeelte 7A van de siliciumlaag 7 dat het tweede gedeelte van de poortelektrode vormt, zie figuur 4.
De siliciumoxydelaag 6 wordt verwijderd, waarna een implantatie met arseen wordt uitgevoerd. Het tweede gedeelte van de poortelektrode 7A maskeert tegen deze implantatie, waarbij in het p-type halfgeleidergebied 1 betrekkelijk laag gedoteerde delen 9 van de aan- en afvoerzone van de transistor worden gevormd, zie figuur 5.
Vervolgens wordt het geheel door middel van gasfasedepositie bedekt met een relatief dikke siliciumoxydelaag, waarna het geheel wordt onderworpen aan een etsbehandeling in een plasma van CF^CE^/Ar. Daarbij wordt de gedeponeerde oxydelaag anisotroop aangeëtst. De etsbehandeling wordt voortgezet totdat de amorfe siliciumlaag 3 is bereikt. Op dat moment resteren nog langs het tweede deel 7a van de poortelektrode gelegen randdelen 10 van de gedeponeerde oxydelaag, zie figuur 6.
Onder maskering van de randdelen 10 en het tweede deel van de poortelektrode wordt vervolgens het vrijgelegen deel van de amorfe siliciumlaag 3 weggeëtst. Het overgebleven deel 3A vormt het basisdeel van de poortelektrode. Zoals in de figuur is weergegeven, heeft het basisdeel 3A in de richting van de aanvoerzone 9 naar de afvoerzone 9 een grotere dimensie dan het daarop gelegen deel 7A van de poortelektrode.
Met de poortelektrodestruktuur 3A,7a, 10 als masker wordt een nu een fosforimplantatie uitgevoerd met een aanmerkelijk hogere dosis dan de eerder uitgevoerde orgaanimplantatie. Bedroeg de dosis bij de arseenimplantatie, waarbij zones 9 werden gevormd, circa 2-1012 cm-2, in dit geval is dosis ongeveer gelijk aan 2-10^ cm'2. Daarbij worden in het p-type gebied 1 betrekkelijk zwaar gedoteerde delen 11 van de aan- en afvoerzone van de transistor gevormd, zie figuur 6.
Vervolgens wordt de basislaag 3A zijdelings gedeeltelijk weggeëtst, waarna de daardoor ontstane holte wordt opgevuld met een siliciumnitridedeel 12, zie figuur 7. De holte kan bijvoorbeeld worden opgevuld door het geheel te bedekken met een siliciumnitridelaag van een geschikte dikte, die de holte vult en door vervolgens de nitridelaag anisotroop teur te etsen waarbij het nitridedeel 12 achterblijft. Het gehele oppervlak wordt nu grondig gereinigd, waarbij de aan- en afvoerzone 11 worden blootgelegd, en voorzien van een laag titanium 13.
Vervolgens wordt een laag amorf silicium aangebracht, waaruit door maskeren en etsen stroken 14 worden gevormd ter plaatse van te vormen aansluitelektroden. De titaniumlaag 13 wordt nu selectief gesilicideerd, waarbij de laag in titaniumsilicide wordt omgezet ter plaatse waar de laag 13 met silicium in contact is. Aldus worden op de aan en afvoerzone aansluitelektroden 15 gevormd en wordt de poortelektrode voorzien van een goed geleidende toplaag 16 van titaniumsilicide, zie figuur 8. De nitridedelen 12 waarborgen daarbij een goede elektrische isolatie tussen de aansluitelektrode 15 en het basisdeel 3A van de poortelektrode 3A.
Nadat de overtollige delen van de titaniumlaag zijn verwijderd, wordt het geheel bedekt met een betrekkelijk dikke met fosfor en eventueel met boor gedoteerde glaslaag 17. In de glaslaag 17 worden ter plaatse van de aansluitelektroden 15 op gebruikelijke wijze contactvensters 18 geëtst, waarna een bedrading 19 van aluminium wordt aangebracht die de aansluitelektroden 15 van de aan- en afvoerzone 11 contacteert. De nu verkregen structuur is in figuur 8 weergegeven.
Hoewel de uitvinding aan de hand van slechts een enkel voorbeeld is beschreven, zal het duidelijk zijn dat de uitvinding niet tot het gegeven voorbeeld is beperkt. Binnen het kader van de uitvinding zijn voor een vakman nog vele variaties mogelijk.
Zo dient het begrip materiaal afiiemende behandeling binnen het kader van de uitvinding ruim te worden opgevat, zodat daaronder verdere behandeling wordt verstaan waarmee de dikte van de behandelde laag geleidelijk wordt gereduceerd. Zo kan de behandeling behalve door (chemisch) etsen bijvoorbeeld ook door (mechanisch) polijsten of een combinatie van beide worden uitgevoerd.
Verder zijn de genoemde geleidingstype slechts bij wijze van voorbeeld gegeven. De gegen geleidingstypen kunnen binnen het kader van de uitvinding door hun tegengestelde worden vervangen. In het bijzonder is de uitvinding ook toepasbaar voor de vorming van een p-kanaalsveldeffecttransistor (PMOS) eventueel in combinatie met een n-kanaalstransistor in hetzelfde halfgeleiderlichaam (CMOS).
Claims (6)
1. Werkwijze voor het vervaardigen van een halfgeleiderinrichting voorzien van een veldeffecttransistor met een aanvoerzone en een afvoerzone en een uit ten minste tweede delen opgebouwde poortelektrode waarvan een basisdeel in de richting van de aanvoerzone naar de afvoerzone een grotere dimensie heeft dan een daarop gelegen, tweede deel, waarbij een eerste laag wordt aangebracht waaruit het basisdeel van de poortelektrode wordt geëtst, de eerste laag wordt bedekt met een tweede laag, ter plaatse van de te vormen poortelektrode in de tweede laag een opening wordt aangebracht en de opening met een derde laag wordt gevuld, met het kenmerk, dat de derde laag over het geheel wordt aangebracht en dat vervolgens, ter vorming van het tweede deel van de poortelektrode de derde laag aan een materiaalafnemende behandeling wordt blootgesteld totdat in de opening daarvan een gedeelte resteert.
2. Werkwijze volgens conclusie 1, met het kenmerk, dat als materiaalafnemende behandeling een etsbehandeling wordt toegepast.
3. Werkwijze volgens conclusie 2, met het kenmerk, dat voordat de derde laag wordt teruggeëtst een fotolaMaag wordt aangebracht, die, te zamen met de derde laag, eveneens wordt teruggeëtst.
4. Werkwijze volgens conclusie 1 of 2, met het kenmerk, dat voor de eerste- en tweede laag respectievelijk een laag amorf silicium en een laag polykristallijn silicium wordt toegepast.
5. Werkwijze volgens één der voorafgaande conclusies, met het kenmerk, dat de voor de tweede laag een siliciumoxydelaag wordt toegepast.
6. Werkwijze volgens één der voorafgaande conclusies, met het kenmerk, dat de tweede laag wordt verwijderd, nadat de derde laag is teruggeëtst.
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| NL9100064A NL9100064A (nl) | 1991-01-16 | 1991-01-16 | Werkwijze voor het vervaardigen van een halfgeleiderinrichting voorzien van een veldeffecttransistor. |
| TW080104532A TW198132B (nl) | 1991-01-16 | 1991-06-11 | |
| EP92200022A EP0495541A1 (en) | 1991-01-16 | 1992-01-07 | Method of manufacturing a semiconductor device provided with a field effect transistor |
| KR1019920000333A KR920015641A (ko) | 1991-01-16 | 1992-01-13 | 전계효과 트랜지스터가 구비된 반도체 디바이스 제조방법 |
| JP4005805A JPH04334029A (ja) | 1991-01-16 | 1992-01-16 | 半導体装置の製造方法 |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| NL9100064 | 1991-01-16 | ||
| NL9100064A NL9100064A (nl) | 1991-01-16 | 1991-01-16 | Werkwijze voor het vervaardigen van een halfgeleiderinrichting voorzien van een veldeffecttransistor. |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| NL9100064A true NL9100064A (nl) | 1992-08-17 |
Family
ID=19858727
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| NL9100064A NL9100064A (nl) | 1991-01-16 | 1991-01-16 | Werkwijze voor het vervaardigen van een halfgeleiderinrichting voorzien van een veldeffecttransistor. |
Country Status (5)
| Country | Link |
|---|---|
| EP (1) | EP0495541A1 (nl) |
| JP (1) | JPH04334029A (nl) |
| KR (1) | KR920015641A (nl) |
| NL (1) | NL9100064A (nl) |
| TW (1) | TW198132B (nl) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2718287B1 (fr) * | 1994-03-31 | 1996-08-02 | Alain Straboni | Procédé de fabrication d'un transistor à effet de champ à grille isolée, en particulier de longueur de canal réduite, et transistor correspondant. |
| KR100295639B1 (ko) * | 1998-01-14 | 2001-08-07 | 김영환 | 플러그형성방법 |
| CN103594368B (zh) * | 2012-08-15 | 2016-08-10 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件及其制造方法 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4677736A (en) * | 1986-04-17 | 1987-07-07 | General Electric Company | Self-aligned inlay transistor with or without source and drain self-aligned metallization extensions |
| US4907048A (en) * | 1987-11-23 | 1990-03-06 | Xerox Corporation | Double implanted LDD transistor self-aligned with gate |
| US4895520A (en) * | 1989-02-02 | 1990-01-23 | Standard Microsystems Corporation | Method of fabricating a submicron silicon gate MOSFETg21 which has a self-aligned threshold implant |
| US4984042A (en) * | 1989-02-13 | 1991-01-08 | Motorola, Inc. | MOS transistors using selective polysilicon deposition |
| JPH0758701B2 (ja) * | 1989-06-08 | 1995-06-21 | 株式会社東芝 | 半導体装置の製造方法 |
-
1991
- 1991-01-16 NL NL9100064A patent/NL9100064A/nl not_active Application Discontinuation
- 1991-06-11 TW TW080104532A patent/TW198132B/zh active
-
1992
- 1992-01-07 EP EP92200022A patent/EP0495541A1/en not_active Withdrawn
- 1992-01-13 KR KR1019920000333A patent/KR920015641A/ko not_active Application Discontinuation
- 1992-01-16 JP JP4005805A patent/JPH04334029A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04334029A (ja) | 1992-11-20 |
| TW198132B (nl) | 1993-01-11 |
| KR920015641A (ko) | 1992-08-27 |
| EP0495541A1 (en) | 1992-07-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5516717A (en) | Method for manufacturing electrostatic discharge devices | |
| US4212684A (en) | CISFET Processing including simultaneous doping of silicon components and FET channels | |
| JPH039631B2 (nl) | ||
| JPH045265B2 (nl) | ||
| JPH0452615B2 (nl) | ||
| JP2002289700A (ja) | 半導体素子のデュアルゲート製造方法 | |
| KR100424744B1 (ko) | 집적cmos회로제조방법 | |
| TW479280B (en) | A method of manufacturing a semiconductor device | |
| JP2001518708A (ja) | メモリ回路の形成方法 | |
| US5683920A (en) | Method for fabricating semiconductor devices | |
| US5610424A (en) | Metal oxide semiconductor field effect transistor | |
| NL9100064A (nl) | Werkwijze voor het vervaardigen van een halfgeleiderinrichting voorzien van een veldeffecttransistor. | |
| US6482682B2 (en) | Manufacturing method for improving reliability of polysilicon thin film transistors | |
| KR0170515B1 (ko) | Gold구조를 갖는 반도체장치 및 그의 제조방법 | |
| JPH06275635A (ja) | 半導体装置の製造方法 | |
| KR100399893B1 (ko) | 아날로그 소자의 제조 방법 | |
| US20030116800A1 (en) | Semiconductor device and method for fabricating the same | |
| KR100239904B1 (ko) | 아날로그 반도체소자의 전극구조 및 그 제조방법 | |
| KR930011472B1 (ko) | Mos트랜지스터의 제조방법 | |
| JP3123598B2 (ja) | Ｌｓｉ及びその製造方法 | |
| US6936517B2 (en) | Method for fabricating transistor of semiconductor device | |
| JP2000150878A (ja) | 半導体集積回路装置の製造方法 | |
| JPH10223552A (ja) | Ｓｏｉ半導体基板及びその製造方法 | |
| JPS6237546B2 (nl) | ||
| JPH02219237A (ja) | Ｍｉｓ型半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A1B | A search report has been drawn up | ||
| BV | The patent application has lapsed |