JPH04334029A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

Info

Publication number
JPH04334029A
JPH04334029A JP4005805A JP580592A JPH04334029A JP H04334029 A JPH04334029 A JP H04334029A JP 4005805 A JP4005805 A JP 4005805A JP 580592 A JP580592 A JP 580592A JP H04334029 A JPH04334029 A JP H04334029A
Authority
JP
Japan
Prior art keywords
layer
semiconductor device
gate electrode
manufacturing
opening
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP4005805A
Other languages
English (en)
Inventor
Andreas Hubertus Montree
アンドレアス ヒューベルタス モントレー
Reinout Woltjer
ライノート ウォルティエル
Pierre Hermanus Woerlee
ピエール ヘルマヌス ウールレー
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Koninklijke Philips NV
Original Assignee
Philips Gloeilampenfabrieken NV
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Philips Gloeilampenfabrieken NV filed Critical Philips Gloeilampenfabrieken NV
Publication of JPH04334029A publication Critical patent/JPH04334029A/ja
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/786Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409Unipolar field-effect transistors
    • H01L29/66477Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568Lateral single gate silicon transistors
    • H01L29/66575Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
    • H01L29/66583Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with initial gate mask or masking layer complementary to the prospective gate location, e.g. with dummy source and drain contacts
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008Making conductor-insulator-semiconductor electrodes
    • H01L21/28017Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28114Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor characterised by the sectional shape, e.g. T, inverted-T
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312Gate electrodes for field effect devices
    • H01L29/42316Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H01L29/7836Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with a significant overlap between the lightly doped extension and the gate electrode

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thin Film Transistor (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明はソース領域およびドレイ
ン領域並びに少なくとも2部分より成り、その第1基部
の前記ソース領域から前記ドレイン領域の方向の寸法を
重畳第2部分よりも大きくしたゲート電極を有する電界
効果トランジスタを設けた半導体装置を製造するに当た
り、第1層を設けてこれから前記ゲート電極の基部をエ
ッチングにより形成し、前記第1層を第2層で被覆し、
この第2層の形成すべきゲート電極の区域に開口を設け
、この開口内に第3層を充填するようにした半導体装置
の製造方法に関するものである。
【0002】
【従来の技術】かかる半導体装置の製造方法は“IEE
Eインターナショナル  エレクトロンデバイス  ミ
ーティング1989年,テクニカル  ダイジェスト,
第769−772頁”から既知である。ここに記載され
た方法ではかかる第1層に対し多結晶シリコン層の核層
を用いている。次いで、この核層には酸化シリコン層を
被覆し、この酸化シリコン層の形成すべきゲート電極の
区域にフォトマスクによって開口をあける。その後、こ
の開口内の前記  層上に選択堆積により多結晶シリコ
ンの層を設ける。この選択堆積層によってゲート電極の
第2部分を形成する。酸化シリコン層を除去し、且つゲ
ート電極の第2部分の両側に酸化シリコンの縁部を設け
た後、前記  層からゲート電極の基部をエッチング除
去する。
【0003】
【発明が解決しようとする課題】しかし、半導体技術の
現在の状況では、かかる既知の方法に対し選択堆積を用
いる場合には価格が高価となり、且つ技術が複雑となる
。その上、この技術によれば基部を形成する核層の材料
とは著しく相違する材料をゲート電極の第2層部分に必
ずしも用いることはできない。
【0004】本発明の目的は上述した種類の半導体装置
を簡単に製造し得るとともにゲート電極の両部分に対す
る材料の選択に関し既知の方法よりも制限されない半導
体装置の製造方法を提供せんとするにある。
【0005】
【課題を解決するための手段】本発明はソース領域およ
びドレイン領域並びに少なくとも2部分より成り、その
第1基部の前記ソース領域から前記ドレイン領域の方向
の寸法を重畳第2部分よりも大きくしたゲート電極を有
する電界効果トランジスタを設けた半導体装置を製造す
るに当たり、第1層を設けてこれから前記ゲート電極の
基部をエッチングにより形成し、前記第1層を第2層で
被覆し、この第2層の形成すべきゲート電極の区域に開
口を設け、この開口内に第3層を充填するようにした半
導体装置の製造方法において、前記第3層は製造中の装
置全体に亘って堆積し、次いでこの第3層にその1部が
前記開口内に残存するまでバルク減少処理を施して前記
ゲート電極の第2部分を形成するようにしたことを特徴
とする。
【0006】本発明によればゲート電極の第2部分を形
成するために選択堆積を用いないため、この第2部分の
材料を既知の方法において核層の成長として用いられる
基部の材料と一致させる必要はない。
【0007】本発明の好適な例では、前記第3層をこの
時点まで製造された装置全体に亘って堆積し、次いでこ
の第3層にその1部が前記開口内に残存するまでバルク
減少処理を施す。かようにして、比較的粘性のあるフォ
トレジスト層によって第3層の表面の凹凸を平坦化する
ことができ、従ってゲート電極の第2部分を一層平坦な
層とすることができる。
【0008】
【実施例】以下図面につき本発明の実施例を説明する。 図面は単なる説明図であり、その寸法も実際に比例した
ものではなく、説明を明瞭とするために特に拡大して示
してある。図中同一部分にはできるだけ同一符号を付し
て示し、且つ沿ういつ導電型の半導体部分には同一方向
に斜線を付して示す。
【0009】本発明方法は図1に示すように表面に隣接
してp型領域1を有するシリコンの半導体本体から出発
する。少なくとも部分的に埋設されているフィールド酸
化物領域2を通常のように局部酸化により半導体本体内
に形成し、従ってp型領域の島状部分3を横方向に画成
する。この島状部分3にはその表面に熱酸化により厚さ
がほぼ12.5nmの酸化シリコン層4を設け、このシ
リコン層4からトランジスタのゲート誘電体を形成する
【0010】次いで、図2に示すように、表面全体に気
相蒸着(CVD)により厚さがほぼ40nmのn型アモ
ルファスシリコン層5を被覆する。このシリコン層5上
には厚さがほぼ400nmの肉厚酸化シリコン層6を設
け、そのゲート電極を形成すべき区域に通常のように開
口6Aをあける。
【0011】次いで、図3に示すように装置全体に比較
的厚いn型多結晶シリコン層7を被着し、従ってこの多
結晶シリコン層7は前記開口6A全体に充填されるよう
になる。このシリコン層7は堆積中に燐のような好適な
n型ドーパントで既にドープすることができるが、この
ドーピングは層を設けた後にイオン注入またはPOCl
3 から拡散して設けることもできる。多結晶シリコン
層7の表面の僅かな凹凸は、比較的粘性のあるフォトレ
ジスト層8をスピンにより被着し、次いで硬化すること
によって平滑化することができる。
【0012】次いで、フルオラインガス、例えばCF4
 /CHF3 /O2 /Arを含有するプラズマ中で
フォトレジスト8および多結晶シリコン層7をこれらが
酸化物層6のレベルに到達するまでエッチバックする。 従って、図4に示すようにゲート電極の第2部分を形成
するシリコン層7の部分7Aは開口6A内に残存するよ
うになる。
【0013】酸化シリコン層6を除去し、その後砒素の
イオン注入を行う。ゲート電極の第2部分7Aをこのイ
オン注入に対するマスクとして用いて図5に示すように
p型半導体領域1にトランジスタのソース領域およびド
レイン領域の比較的弱くドープされた部分9を形成する
【0014】次に、装置全体に比較的厚い酸化シリコン
層を気相蒸着により被覆し、その後全体にCF4 /C
HF3 /Arのプラズマ内でエッチング処理を施す。 堆積された酸化物層はこの処理中に異方性エッチングに
より除去する。このエッチング処理はアモルファスシリ
コン層5に到達するまで継続して行う。この瞬時に、図
6に示すように堆積された酸化物層の縁部10がゲート
電極の第2部分7Aに沿って残存する。
【0015】アモルファスシリコン層3の露出部分を除
去し、この際前記縁部10およびゲート電極の第2部分
をマスクとして用いる。残存する部分5Aによってゲー
ト電極の基部を形成する。図に示すようにゲート電極の
基部5Aの寸法はソース領域からドレイン領域の方向に
おいて重畳部分7Aの寸法よりも大きくする。
【0016】アモルファスイオン注入はゲート電極構体
5A、7A、10をマスクとして用いて行い、この際の
ドーズ量は前に行った砒素のイオン注入の場合よりも著
しく高くする。この砒素のイオン注入のドーズ量は領域
9が形成されている場合にはほぼ2×1013cm−2
となるが、現時点ではほぼ2×1015cm−2である
。これがため、図6に示すようにトランジスタのソース
領域およびドレイン領域の比較的強くドープされた部分
11がp型領域1内に形成されるようになる。
【0017】次いで、図7に示すように基部層5Aを横
方向に部分的にエッチング除去し、その後に形成される
空所に窒化シリコン部分12を充填する。この空所への
充填は、例えば装置全体を空所の充填に好適な厚さの窒
化シリコン層を被覆し、次いでこの窒化物層を異方性エ
ッチングによりエッチバックし、窒化物部分12が完全
な状態で残存し得るようにする。次に、装置の全表面を
粗く清浄にし、この処理中にソース領域およびドレイン
領域11が露出され、且つこの表面にチタン層13を被
覆する。その後アモルファスシリコンの層を設け、接続
電極の形成すべき区域にマスク処理およびエッチング処
理を施して細条14を形成する。このチタン層13を選
択的にシリサイド化してこの層をこれがシリコンと接触
する区域でシリサイド化チタンに変換する。これがため
、図8に示すようにソース領域およびドレイン領域に接
続電極15が形成され、且つゲート電極にチタンシリサ
イドの良導電性の頂部層16が設けられるようになる。 従って、窒化物部分12によって接続電極15とゲート
電極の基部5Aとの間の電気的絶縁を良好に保護するこ
とができる。
【0018】チタン層の余分な部分を除去した後、装置
全体に燐でドープされ、可能には硼素でドープされた比
較的厚いガラス層17を被覆する。このガラス層17に
は慣例のように接点窓19を設け、その後アルミニウム
配線19を設けてソースおよびドレイン領域11の接続
電極15と接触し得るようにする。かくして得た構体を
図8に示す。
【0019】本発明では単一の例のみを示したが、本発
明はこれに限定されるものではなく要旨を変更しない範
囲内で種々の変形が可能である。
【0020】これがため、“バルク減少処理”は発明の
要旨内で広義に解釈することができ、従って処理された
層の厚さを徐々に減少するような他の処理を含めること
ができる。これがため、かかる処理は(化学的)エッチ
ングだけでなく、例えば、(機械的)研磨および双方の
組合わせによって達成することができる。
【0021】さらに、上述した導電型も1例であり、従
って発明の要旨内でこれら導電型を互いに逆とすること
もできる。特に、本発明はpチャネル電界効果トランジ
スタ(PMOS)の製造にも適用でき、且つ同一半導体
本体内にnチャネルトランジスタと組合わせたもの(C
MOS)の製造にも適用することができる。
【図面の簡単な説明】
【図1】本発明半導体装置の製造方法の順次の製造工程
を示す断面図である。
【図2】本発明半導体装置の製造方法の順次の製造工程
を示す断面図である。
【図3】本発明半導体装置の製造方法の順次の製造工程
を示す断面図である。
【図4】本発明半導体装置の製造方法の順次の製造工程
を示す断面図である。
【図5】本発明半導体装置の製造方法の順次の製造工程
を示す断面図である。
【図6】本発明半導体装置の製造方法の順次の製造工程
を示す断面図である。
【図7】本発明半導体装置の製造方法の順次の製造工程
を示す断面図である。
【図8】本発明半導体装置の製造方法の順次の製造工程
を示す断面図である。
【符号の説明】
1  p型領域 2  フィールド酸化物領域 3  島状部分 4  酸化シリコン層 5  アモルファスシリコン層 5A  基部(ゲート電極) 6  酸化シリコン層 6A  開口 7  多結晶シリコン層 7A  第2部分(ゲート電極) 8  フォトレジスト層 9  ドープ領域 10  縁部 11  ソースおよびドレイン領域 12  窒化物部分 13  チタン層 14  細条 15  接続電極 16  良導電頂部層 17  ガラス層 18  接点窓 19  アルミニウム配線

Claims (8)

    【特許請求の範囲】
  1. 【請求項1】  ソース領域およびドレイン領域並びに
    少なくとも2部分より成り、その第1基部の前記ソース
    領域から前記ドレイン領域の方向の寸法を重畳第2部分
    よりも大きくしたゲート電極を有する電界効果トランジ
    スタを設けた半導体装置を製造するに当たり、第1層を
    設けてこれから前記ゲート電極の基部をエッチングによ
    り形成し、前記第1層を第2層で被覆し、この第2層の
    形成すべきゲート電極の区域に開口を設け、この開口内
    に第3層を充填するようにした半導体装置の製造方法に
    おいて、前記第3層は製造中の装置全体に亘って堆積し
    、次いでこの第3層にその1部が前記開口内に残存する
    までバルク減少処理を施して前記ゲート電極の第2部分
    を形成するようにしたことを特徴とする半導体装置の製
    造方法。
  2. 【請求項2】  前記バルク減少処理としてエッチング
    処理を行うことを特徴とする請求項1に記載の半導体装
    置の製造方法。
  3. 【請求項3】  前記第3層にエッチバック処理を施す
    前に、フォトレジスト層を設け、次いでこのフォトレジ
    スト層にもエッチバック処理を施すようにしたことを特
    徴とする請求項2に記載の半導体装置の製造方法。
  4. 【請求項4】  前記第1層としてアモルファスシリコ
    ンの層を用い、前記第3層として多結晶シリコンの層を
    用いることを特徴とする請求項1または2に記載の半導
    体装置の製造方法。
  5. 【請求項5】  前記バルク減少処理として研磨処理を
    行うことを特徴とする請求項1に記載の半導体装置の製
    造方法。
  6. 【請求項6】  前記第2層として酸化シリコン層を用
    いるようにしたことを特徴とする請求項1〜5の何れか
    の項に記載の半導体装置の製造方法。
  7. 【請求項7】  前記第3層がエッチバックされた後に
    前記第2層を除去すようにしたことを特徴とする請求項
    1〜6の何れかの項に記載の半導体装置の製造方法。
  8. 【請求項8】  前記第2層の除去後ドーピング処理を
    施してソース領域およびドレイン領域の1部分を形成し
    、次いでゲート電極の第2部分に沿って端部を形成し、
    その後ゲート電極の基部を前記第1層からエッチング除
    去してゲート電極の第2部分および前記縁部をマスクと
    して用い、次いでドーピング処理を施してソース領域お
    よびドレイン領域の著しく強くドープした第2部分を形
    成するようにしたことを特徴とする請求項7に記載の半
    導体装置の製造方法。
JP4005805A 1991-01-16 1992-01-16 半導体装置の製造方法 Pending JPH04334029A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
NL9100064A NL9100064A (nl) 1991-01-16 1991-01-16 Werkwijze voor het vervaardigen van een halfgeleiderinrichting voorzien van een veldeffecttransistor.
NL9100064 1991-01-16

Publications (1)

Publication Number Publication Date
JPH04334029A true JPH04334029A (ja) 1992-11-20

Family

ID=19858727

Family Applications (1)

Application Number Title Priority Date Filing Date
JP4005805A Pending JPH04334029A (ja) 1991-01-16 1992-01-16 半導体装置の製造方法

Country Status (5)

Country Link
EP (1) EP0495541A1 (ja)
JP (1) JPH04334029A (ja)
KR (1) KR920015641A (ja)
NL (1) NL9100064A (ja)
TW (1) TW198132B (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103594368A (zh) * 2012-08-15 2014-02-19 中芯国际集成电路制造(上海)有限公司 半导体器件及其制造方法

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2718287B1 (fr) * 1994-03-31 1996-08-02 Alain Straboni Procédé de fabrication d'un transistor à effet de champ à grille isolée, en particulier de longueur de canal réduite, et transistor correspondant.
KR100295639B1 (ko) * 1998-01-14 2001-08-07 김영환 플러그형성방법

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4677736A (en) * 1986-04-17 1987-07-07 General Electric Company Self-aligned inlay transistor with or without source and drain self-aligned metallization extensions
US4907048A (en) * 1987-11-23 1990-03-06 Xerox Corporation Double implanted LDD transistor self-aligned with gate
US4895520A (en) * 1989-02-02 1990-01-23 Standard Microsystems Corporation Method of fabricating a submicron silicon gate MOSFETg21 which has a self-aligned threshold implant
US4984042A (en) * 1989-02-13 1991-01-08 Motorola, Inc. MOS transistors using selective polysilicon deposition
JPH0758701B2 (ja) * 1989-06-08 1995-06-21 株式会社東芝 半導体装置の製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103594368A (zh) * 2012-08-15 2014-02-19 中芯国际集成电路制造(上海)有限公司 半导体器件及其制造方法

Also Published As

Publication number Publication date
EP0495541A1 (en) 1992-07-22
KR920015641A (ko) 1992-08-27
TW198132B (ja) 1993-01-11
NL9100064A (nl) 1992-08-17

Similar Documents

Publication Publication Date Title
US5915195A (en) Ion implantation process to improve the gate oxide quality at the edge of a shallow trench isolation structure
US7179703B2 (en) Method of forming shallow doped junctions having a variable profile gradation of dopants
US5899719A (en) Sub-micron MOSFET
US20020001930A1 (en) Method for fabricating a semiconductor device using a damascene process
JP2957757B2 (ja) トランジスタ製作方法
US5460998A (en) Integrated P+ implant sequence in DPDM process for suppression of GIDL
JPH0834256B2 (ja) 高密度集積回路の製造方法
US5930620A (en) Resistance to gate dielectric breakdown at the edges of shallow trench isolation structures
KR0157875B1 (ko) 반도체 장치의 제조방법
US5683920A (en) Method for fabricating semiconductor devices
JPH0348459A (ja) 半導体装置及びその製造方法
JPH0661487A (ja) 半導体装置及びその製造方法
US6281131B1 (en) Methods of forming electrical contacts
JP3039978B2 (ja) 集積misfetデバイス中に電界分離構造及びゲート構造を形成する方法
JPH11191597A (ja) 半導体装置
US5913115A (en) Method for producing a CMOS circuit
JPH04334029A (ja) 半導体装置の製造方法
US6316804B1 (en) Oxygen implant self-aligned, floating gate and isolation structure
JP3371875B2 (ja) 半導体装置の製造方法
JP2948486B2 (ja) 半導体素子の製造方法
JPH09312397A (ja) 半導体装置およびその製造方法
US7439123B2 (en) Low resistance contact semiconductor device structure
JPH06318698A (ja) 半導体装置およびその製造方法
KR0161394B1 (ko) 반도체장치의 트랜지스터 제조방법
JP3480500B2 (ja) 半導体素子形成方法